CN1484466A - 可变次数型δ-Σ调制器及DA变换器 - Google Patents

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Abstract

本发明提供一种可变次数型δ－∑调制器及DA变换器。在切换取样频率使用δ－∑调制器时，能对所使用的取样频率设定最佳次数。关于3次以上的δ－∑调制器，在构成该调制器的连续的任意的两个积分器的组合中，在第一积分器和第二积分器的连接部中，设有使对第二积分器侧的连接断续的装置或切换连接关系的装置，利用该装置使连接断续，或者切换连接关系，以使δ－∑调制器的次数为最适合于取样频率的次数。

Description

可变次数型δ-∑调制器及DA变换器
技术领域
本发明涉及δ-∑调制器，特别是涉及能对取样频率切换到最佳次数的δ-∑调制器。
背景技术
现在，在携带电话器、PDA(携带信息终端，Personal DigitalAssistance)、可携带的音乐再生装置等中多半使用DA变换器，但作为该DA变换器，众所周知的是备有δ-∑调制器的DA变换器。该备有δ-∑调制器的DA变换器利用超取样电路和噪声整形电路，进行1位量化等位数少的量化，减少折叠现象、量化噪声及低频噪声。
在上述噪声整形电路中使用的δ-∑调制器中，在信噪比和δ-∑调制器的次数之间，作为一例如图9所示，每一取样频率都存在特有的关系。图中，X轴表示δ-∑调制器的次数，Y轴表示信噪比。
按照该图，在取样频率为8kHz的情况下，δ-∑调制器的次数为3次时，信噪比最大为57dB左右，如果次数增大到4次、5次，则信噪比下降到55dB、40dB。
与此不同，取样频率为16kHz时，δ-∑调制器的次数为2次时，信噪比约为62dB，3次、4次时，信噪比上升为约72、73dB，5次时减少为约69dB左右。
再者，取样频率为32kHz时，δ-∑调制器的次数为2次时，信噪比为80dB，次数为3次时上升，另外4次、5次时峰值变为约90dB。
由此可知，随着取样频率的不同，如果次数增大，则信噪比增大或减少，虽然次数经常高，但不能给出高的信噪比。另外，图9是给出的一例，并非经常限于图9所示的图形。
迄今，DA变换器中使用的δ-∑调制器由于设想地设计一定的取样频率，所以其次数被固定，不能自由地变化。可是，近年来如所见到的携带电话那样，有的采用使电话机通话的模式，有的采用输出下载的乐曲的音频模式，以不同的频率使用DA变换器的情况增多。
这时在音频区(20kHz)使用DA变换器的情况下，如上所述，为了配合取样频率(44.1kHz)而使信噪比最大，选择作为最佳次数的4次δ-∑调制器或5次δ-∑调制器，但如果在使用声音的低的取样频率(8kHz)下使用该δ-∑调制器，则与次数为2次或3次δ-∑调制器相比，信噪比变坏。
反之，在低的取样频率(8kHz)下使用调制器的情况下，由于选择作为最佳次数的3次δ-∑调制器，所以在高的取样频率44.1kHz下使用时，与次数为4次、5次的相比，信噪比变坏。
这样，在取样频率和最佳次数之间存在一定的关系。例如，取样频率为8kHz、16kHz、32kHz、44.1kHz、48kHz时，可知分别为2次、4次、5次、4次(或5次)，5次为最佳。将其示于图6中。
(发明要解决的课题)
适应上述问题，为了即使取样频率变化，也能经常达到最佳次数，作为δ-∑调制器，例如预先制作从1次至n次δ-∑调制器时，考虑能对它进行切换选择。可是，在这样的做法中，电路规模增大，成本增高，浪费大。另外，关于次数切换的操作，取样频率切换时每次都要手动进行次数的切换，非常麻烦，容易引起误操作。
发明内容
本发明就是为了解决上述的问题而完成的，其目的在于在δ-∑调制器中，对多个取样频率进行切换使用时，能对所使用的取样频率经常设定最佳的次数，能用尽可能简单的电路结构，实现上述的可变型δ-∑调制器。
另外，目的在于取样频率变化了时，检测新的取样频率，能实现能使其自动地切换到最佳次数的δ-∑调制器。
另外，目的在于通过将可变次数的δ-∑调制器用于噪声整形器中，实现对所使用的取样频率具有最佳的信噪比的DA变换器。
(解决课题的手段)
发明的第一方面是一种可变次数型δ-∑调制器，其特征在于：设置变更构成δ-∑调制器的多个积分器的组合而变更上述δ-∑调制器的次数的装置，利用进行该变更的装置，使上述δ-∑调制器的次数为最适合于取样频率的次数。
发明的第二方面是一种可变次数型δ-∑调制器，它是将量化误差供给次级积分器而构成的δ-∑调制器，其特征在于：备有使设置在将量化误差供给次级积分器的连接部上的电路断续的装置；以及控制进行该断续的装置的装置，使次数可变。
发明的第三方面是第一方面或第二方面所述的可变次数型δ-∑调制器，它具有控制装置，该控制装置根据表示由对δ-∑调制器的次数及多个积分器的组合进行变更的装置决定的积分器的连接关系或表示连接的断续的表、以及表示取样频率及最佳次数的关系的表，将伴随取样频率的切换的调制器的次数切换成最适合于新的取样频率的次数。
发明的第四方面是备有第一方面至第三方面中任意一方面所述的δ-∑调制器的DA变换器。
附图说明
图1是本发明的第一实施方式的可变次数δ-∑调制器的电路框图。
图2是本发明的第二实施方式的可变次数δ-∑调制器的电路框图。
图3是在本发明的第二实施方式的可变次数的δ-∑调制器中全部选择器被连接在F端子上时的等效电路框图。
图4是在本发明的第二实施方式的可变次数的δ-∑调制器中选择器S1～S5被连接在N端子上、加法选择器S6、S7被连接在F端子上时的等效电路框图。
图5是在本发明的第二实施方式的可变次数的δ-∑调制器中，记述了选择器的连接状态和次数的关系的表。
图6是记述了取样频率和最佳次数的关系的表。
图7是有自动地切换次数的装置的δ-∑调制器。
图8是DA变换器的框图。
图9是表示每种取样频率的δ-∑调制器的次数和信噪比的关系的曲线图。
符号说明
1-加法器；2-量化器；4-减法器；5-延迟电路；Se-选择器；113、116、118、121、123-积分器；111、114、117-乘法器；S1～S7-选择器；131～134-供给0信号的端子。
具体实施方式
图1是本发明的第一实施方式的可变次数δ-∑调制器的电路框图。图中，加法器1对数字输入信号X和后面所述的量化误差-Q1的延迟信号进行加法运算，量化器2被供给加法器1的输出后输出量化信号Y1，加法器3对量化输出Y1和后面所述的加法器9的输出进行加法运算，输出δ-∑调制输出Y，减法器4从上述加法器1的输出U1减去量化信号Y1，输出第一量化误差-Q1，延迟电路5设置在减法器4和加法器1之间，生成上述量化误差-Q1的延迟信号。
加法器6对作为减法器4的输出的第一量化误差-Q1和将后面所述的减法器10的输出延迟后获得的信号进行加法运算，输出加法输出U2，选择供给减法器4的输出和0信号的端子18的输出的选择器Se1设置在加法器6和减法器4之间。量化器7使加法输出U2量化，输出量化信号Y2，差分信号生成器8生成量化信号Y2和其延迟输出的差分信号，加法器9对该差分信号和来自后面所述的差分信号生成器15的信号进行加法运算，减法器10从加法器6的输出U2减去量化器7的输出Y2，输出第二量化误差-Q2。延迟电路11设置在减法器10和加法器6之间，生成第二量化误差-Q2的延迟信号。
加法器12对作为减法器10的输出的第二量化误差-Q2和使后面所述的减法器16的输出延迟了的信号进行加法运算，输出加法输出U3。选择供给减法器10的输出和0信号的端子19的输出的选择器Se2设置在加法器12和减法器10之间。量化器13使加法输出U3量化，输出量化信号Y3，差分信号生成器14生成量化信号Y3和其延迟输出的差分信号，差分信号生成器15生成来自差分信号生成器14的信号和其延迟输出的差分信号，减法器16从加法器12的输出U3减去量化器7的输出Y2。延迟电路17设置在减法器16和加法器12之间，生成第三量化误差-Q3的延迟信号。
在该电路中，说明选择器和次数的关系。如果将选择器Se1连接在减法器4的输出侧，将选择器Se2连接在减法器10的输出侧，则成为由3个积分器构成的调制器，构成三次δ-∑调制器。另外，如果将选择器Se1连接在减法器4的输出侧，将选择器Se2连接在供给0信号的端子19上，则由于该电路从加法器12切断延迟电路17的电路块，所以构成2次δ-∑调制器。另外，如果选择器Se1及Se2被连接在供给0信号的端子18、19上，则由于从加法器6至延迟电路11的电路块也被切断，所以成为一次δ-∑调制器。
这样，在将量化误差供给次级积分器构成的δ-∑调制器中，通过将选择器连接在将量化误差传输给次级的连接电路中，能实现可变次数的δ-∑调制器。
在本实施方式中，说明了将量化误差供给次级的积分器的三次δ-∑调制器。可知同样将量化误差供给次级的积分器，能构成四次以上的δ-∑调制器，但在四次以上的δ-∑调制器中，也同样在将量化误差供给次级的积分器的连接部中，通过设置使电路断续的选择器，能使次数可变。
图2是表示本发明的第二实施方式的5次δ-∑调制器电路的框图。
图中101是输入端子，102是输出端子，103是量化器，S1～S7是选择器，111、114、117、119、122、124～130是乘法器，112、115、120是减法器，135～138是加法器，113、116、118、121、123是积分器，131～134是供给0信号的端子(以下称0信号端子)，该调制器如以下构成。
乘法器111连接在输入端子101上，其输出被供给减法器112的加法输入端子，来自减法器112的信号被供给第一积分器113，积分器113的信号被供给乘法器114和乘法器124。第一积分器113的信号和乘法器114的信号由选择器S1进行选择，被选择的信号被输入减法器115的加法输入端子。减法器115连接在第二积分器116上，另外第二积分器116的输出和第一0输出端子131由选择器S5进行选择，选择器S5的信号经过乘法器117连接在第三积分器118上。来自第三积分器118的信号被供给乘法器119，乘法器119的输出和0输入端子132由选择器S6进行选择，该被选择的信号被供给减法器120的加法输入端子。减法器120的信号被供给第四积分器121，其输出和0输出端子133由选择器S7进行选择，再经过乘法器122被输入第五积分器123。来自积分器123的信号经过乘法器128输入加法器136的第一输入端子，来自加法器136的信号经过量化器103，被供给输出端子102。
来自量化器103的信号Y被供给减法器112的减法输入端子。另外来自量化器103的信号和从第三积分器118经过乘法器129的信号由选择器S4进行选择，被输入减法器115的减法输入端子。
第五积分器123的信号经过乘法器130，反馈给减法器120的减法输入端子。
另外，从第一积分器113经过乘法器124的信号和0输入端子134由第二选择器S2进行选择，被输入加法器135的输入端子。另外，从第二积分器116经过乘法器125的信号和第二积分器116的信号由选择器S3进行选择，被选择的信号被输入加法器135的输入端子。
另外第三积分器118的信号经过乘法器126，与上述加法器135的信号一同被输入加法器136。另外，加法器136的信号与从积分器121经过了乘法器127的信号一同被输入加法器137。最后加法器137的信号被输入加法器138的第二输入端子。
以上是图2中的电路结构。
其次在δ-∑调制器中，说明用选择器切换其次数的问题。这里对各选择器的N端子、F端子进行定义，对选择器S1来说，N端子是乘法器114的输出端子，F端子称为积分器113的输出端子。
另外，对选择器S2来说，N端子称为乘法器124的输出端子，F端子称为0输出134的输出端子。
对选择器S3来说，N端子称为乘法器125的输出端子，F端子称为第二积分器116的输出端子。
对选择器S4来说，N端子称为乘法器129的输出端子，F端子称为输出102端子。
对选择器S5来说，N端子称为积分器116的输出端子，F端子称为0输出131端子。
对选择器S6来说，N端子称为乘法器119的输出端子，F端子称为0输出132端子。
对选择器S7来说，N端子称为积分器121的输出端子，F端子称为0输出133端子。
这样定义后，在图2中选择器1～7连接在F端子上的情况下，如果改变图2，则变成图3所示。即，改变后的δ-∑调制器这样构成：输入端子101、乘法器111、加法器112、积分器113、加法器115、积分器116、量化器103、输出端子102串联连接，输出Y成为减法输入而被反馈给两个加法器112、115。该δ-∑调制器在反馈回路内，由于设置了积分器113、116，所以是2次δ-∑调制器。
其次，选择器S1～S5连接在N端子上、选择器S6、S7连接在F端子上时，如果改变这时的图2，则变成图4的样子。即新的δ-∑调制器是在图3所示的2次δ-∑调制器中，作为结构要素，乘法器117和积分器118串联连接在上述积分器116上，积分器118的输出通过乘法器129，作为减法输入被反馈给加法器。
另外，积分器113和积分器116的输出分别经过乘法器124、125，输入加法器135，该加法器135的输出与经过了乘法器126的积分器118的输出一起被输出给加法器136。其次该加法器136的输出被输出给量化器103，输出量化输出Y，输出Y作为减法输入被反馈给加法器112。δ-∑调制器由于有三个积分器113、116、118，所以δ-∑调制器的次数为3次。
同样，选择器S1～S6连接在N端子上，选择器S7的N端子断开时，δ-∑调制器备有4个积分器，成为4次δ-∑调制器。另外，在全部选择器S1～S7连接在N端子上的情况下，由于有5个积分器，所以成为5次δ-∑调制器。
将这些汇总起来，如图5中的表所示，能作成表示次数和选择器的选择端子的关系的表。
这样，在本实施方式中，设置选择器S1～S7，通过改变电路的连接关系，不增大电路规模就能实现可变次数的δ-∑调制器。
图7表示作为本发明的第三实施方式的备有伴随取样频率的切换而自动地切换为最佳次数的控制装置的δ-∑调制器。图中，δ-∑调制器40是有选择装置的可变次数的调制器，CPU41根据取样频率，进行实现最佳次数的调制器的控制，取样频率检测部42进行现用的取样频率的检测，存储装置43存储表M及表N。表M是根据图9所示的次数与信噪比的关系曲线作成的取样频率和最适合它的次数的组合的表(按照图9，取样频率为8kHz、16kHz、32kHz、44.1kHz、48kHz时，最适合的次数分别为2次、4次、5次、4次(或5次)、5次，将其列入表中，能作成图6所示的表)，表N是表示由对调制器的次数和积分器的组合进行变更的装置决定的积分器的连接关系的表(作为一例，能举出上述图5所示的表示δ-∑调制器的次数和选择器的选择端子的连接关系的表)。
取样频率检测装置42检测切换后的取样频率，将它通知给CPU。CPU参照该取样频率、以及存储在存储装置中的上述的表M，对取样频率决定最佳的次数，其次为了实现该次数的δ-∑调制器，根据上述表N，确定选择器的连接关系。其次将确定选择器的连接关系用的控制信号发送给δ-∑调制器，可变次数的δ-∑调制器根据该信号，实现最佳次数的δ-∑调制器。
另外，在该实施方式中虽然示出了由取样频率检测装置检测取样频率的例，但不限于此，不排除设定取样频率，使用该设定的取样频率的数值的情况。
图8是表示本发明的第四实施方式的DA变换器。数字输入信号被输入超取样电路50中，该超取样电路提高数字信号的取样频率，将其输出信号供给噪声整形器51。噪声整形器51降低低频带的噪声，将噪声整形信号供给波形整形电路52、LPF53。由波形整形电路52、LPF53将数字信号变换成模拟信号。通过将上述的可变次数的δ-∑调制器用于噪声整形器51中，能实现对所使用的取样频率具有最佳信噪比的DA变换器。
如果采用本发明，则在能切换取样频率的设备中，能对所使用的每个取样频率实现最佳次数的δ-∑调制器。其结果能经常维持供给最高的信噪比的特性。
如果采用发明的第二方面，则由于能伴随取样频率的切换而自动地切换δ-∑调制器的次数，所以使用者不需要手动切换δ-∑调制器的次数，能经常获得最佳的特性。
如果采用发明的第四方面，则能实现对所使用的取样频率具有最佳信噪比的DA变换器。

Claims (4)

1.一种可变次数型δ-∑调制器，其特征在于：
设置变更构成δ-∑调制器的多个积分器的组合而变更所述δ-∑调制器的次数的装置，利用进行该变更的装置，使所述δ-∑调制器的次数为最适合于取样频率的次数。
2.一种可变次数型δ-∑调制器，它是将量化误差供给次级积分器而构成的δ-∑调制器，其特征在于：
备有使设置在将量化误差供给次级积分器的连接部上的电路断续的装置；以及控制进行该断续的装置的装置，使次数可变。
3.根据权利要求1或权利要求2所述的可变次数型δ-∑调制器，其特征在于：具有控制装置，该控制装置根据表示由对δ-∑调制器的次数及多个积分器的组合进行变更的装置决定的积分器的连接关系或表示连接的断续的表、以及表示取样频率及最佳次数的关系的表，将伴随取样频率的切换的调制器的次数切换成最适合于新的取样频率的次数。
4.一种DA变换器，其特征在于：
备有权利要求1至3中的任意一项所述的δ-∑调制器。
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