KR100546469B1 - 아날로그-디지털 변환기 - Google Patents

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Abstract

밴드패스 ΣΔ ADC는 단일-루프(10) 또는 MASH 아키텍쳐(12, 100, 121)을 이용한다. 공진기는 지연 셀 공진기(131), 무손실 이산 적분기 공진기(132), 포워드-율러 공진기(133) 및 두경로 인터리빙 공진기(134)로서 구현된다. 공진기는 액티브-RC, gm-C, MOSFET-C, 스위칭 캐패시터 및 스위칭 전류 회로와 같은 아날로그 회로 기술로 형성된다. 스위칭 캐패시터 및 스위칭 전류 회로는 단일-샘플링, 이중-샘플링 또는 다중-샘플링 회로로 구현될 수 있다. 스위칭 캐패시터 회로를 이용하는 ΣΔ ADC에 대한 융통성 있는 요구 조건은 ADC가 CMOS 프로세스에서 구현되도록 하여 비용을 최소화하고 파워 소모를 감소시킨다. 이중-샘플링 회로(101)은 매칭을 개선시키고 샘플링 클록 지터에 강하도록 한다. 특히, 밴드패스 MASH 4-4 ΣΔ ADC는 CDMA 이용분야에 대한 32의 오버샘플링 비율에서 85dB의 신호대 노이즈비를 제공한다. 밴드패스 ΣΔ ADC는 주파수 하향변환을 제공하도록 언더샘플링과 결합하여 이용될 수 있다.

Description

아날로그-디지털 변환기 {AN ANALOG-TO-DIGITAL CONVERTER}
본 발명은 전자 회로에 관한 것이다. 특히 본 발명은 아날로그-디지털 변환기, 특히 시그마-델타 아날로그-디지털 변환기(ΣΔ ADC)에 관한 것이다.
아날로그-디지털 변환기(ADC)는 많은 전자 회로에서 중요한 부품이며, 특히 디지털 통신 시스템에서 중요하다. ADC는 연속 아날로그 파형을 균일한 간격의 시간 구간에서 이산 샘플로 변환시킨다. 샘플은 다른 디지털 처리 블록에 의하여 연속적으로 처리되어 샘플링된 데이터의 보강, 압축, 및/또는 에러 검출/교정을 제공하도록 할 수 있다. ADC가 요구되는 예는 코드 분할 다중 액세스(CDMA) 통신 시스템 및 고해상 텔레비전(HDTV)이다.
ADC의 일부 중요한 성능 파라미터는 선형성, DC오프셋 및 신호대 노이즈 비(SNR)을 포함한다. 이들 파라미터에 대한 부최적(suboptimal) 값은 통신 시스템의 성능을 감소시킬 수 있다. 선형성은 실제 전송 커브(디지털 출력 대 아날로그 입력) 및 이상적인 전송 커브와 관련된다. 플래쉬 ADC에 대하여, ADC의 비트수가 증가함에 따라 양호한 선형성을 얻기가 곤란하다. DC오프셋은 위상 동기 루프의 포착과 트래킹 성능 및 비터비 디코더와 같은 디코더의 에러 검출/교정 성능을 감소시킬 수 있다. SNR은 ADC로부터의 양자화 및 회로 노이즈가 샘플링된 데이터를 손상시킬 수 있기 때문에 통신 시스템의 비트 에러 레이트(BER) 성능에 영향을 줄 수 있다.
많은 통신 시스템에서, 수신된 RF 신호는 양자화 전에 베이스밴드로 하향변환된다. 일반적으로, 수신된 신호는 제 1하향변환단에서 RF주파수에서 중간 주파수로 하향변환된다. 제 1하향변환은 수신기가 여러 RF주파수의 신호를 신호처리가 수행될 수 있는 고정된 IF주파수로 하향변환하도록 한다. 예를 들어, 고정 IF주파수는 표면 탄성파(SAW) 필터와 같은 고정된 베이스패스 필터가 제 2하향변환단 전에 IF신호로부터의 원치않은 이미지 및 스퓨리어스 응답을 제거하도록 한다. 다음에 IF신호는 디지털화된 베이스밴드 샘플을 제공하기 위하여 샘플링이 수행되는 베이스밴드로 하향변환된다.
대부분의 통신 분야에서, 수신기에 ADC가 요구된다. 일부 이용분야에서, 수신기는 다수의 유니트가 만들어지기 때문에 비용 및 신뢰성이 중요한 설계 기준인 유니트이다. 또한, CDMA 이동 통신 시스템과 같은 일부 이용분야에서, 수신기의 원격/휴대 특성 때문에 파워 소모가 중요하다.
종래 기술에서, 플래쉬 ADC 또는 연속 근사(successive approximation) ADC는 수신된 신호를 샘플링하기 위하여 이용된다. 플래쉬 ADC에서, 입력 신호는 L-1개의 비교기를 통해 저항형 사다리(ladder)에 의하여 발생되는 L-1 개의 기준 전압과k비교된다. 플래쉬 ADC는 L-1개의 비교기와 L개의 저항기가 요구되기 때문에 부피가 크고 파워 소모가 크다. 또한, 플래쉬 ADC는 저항형 사다리의 L저항기가 매칭되지 않으면 선형성 및 DC오프셋 특성이 나빠질 수 있다. 그러나, 플래쉬 ADC는 고속이기 때문에 인기가 있다.
연속 근사 ADC 들 또한 통신 시스템에 이용된다. 이들 ADC는 두 개 이상의 단에 대하여 입력 신호의 근사화를 수행함으로써 복잡성을 최소화시킨다. 그러나, 이들 ADC 역시 플래쉬 ADC에서 처럼 선형성 및 DC 오프셋 특성이 나쁘다. 따라서, 연속 근사 ADC 및 플래쉬 ADC는 많은 통신 이용분야에서 이상적이지 않다.
본 발명은 시그마-델타 아날로그-디지털 변환기를 제공하는 것인데, 상기 변환기는: 캐스케이드로 연결된 다수의 루프; 각각의 순차 루프들사이에 삽입된 적어도 하나의 피드-포워드 이득 엘리먼트; 및 상기 다수의 루프에 각각 연결되며, 변환기 출력을 제공하는 노이즈 소거 로직을 포함한다.
본 발명에 따르면, 밴드패스 MASH 시그마-델타 아날로그-디지털 변환기를 제공하는데, 상기 변환기는: 캐스케이드로 연결된 두개의 루프; 상기 루프사이에 삽입되는 피드-포워드 이득 엘리먼트; 및 상기 루프에 각각 연결되며, 변환기 출력을 제공하는 노이즈 소거 로직을 포함한다.
본 발명에 따르면, 아날로그-디지털 변환기를 제공하는데, 상기 변환기는 폐쇄루프를 포함하며, 상기 폐쇄루프에는 다수의 필터가 직렬로 연결되어 상이한 신호를 수신하고 이로부터 각각의 필터링된 신호를 형성하는데, 상기 필터링된 신호는 피드백되고 입력 신호와 결합되어 상이한 신호를 형성하도록 한다.
시그마-델타 아날로그-디지털 변환기(ΣΔ ADC)는 고성능, 고속 및 저비용을 가능하게 한다. ΣΔ ADC에 의하여 얻어지는 고성능은 높은 신호대 노이즈비(SNR), 양호한 선형성 및 낮은 DC오프셋을 포함한다. ΣΔ ADC는 단일-루프 아키텍쳐 또는 MASH(Multi-stAge noise SHaping) 아키텍쳐를 이용하여 설계될 수 있다. ΣΔ ADC는 피드백 루프내에 이용된 필터의 선택에 따라서 밴드패스 또는 베이스밴드 ADC로서 구현될 수 있다. 필터는 ΣΔ ADC의 노이즈 전달 함수를 결정하고, 이는 다시 양자화 노이즈의 주파수 응답을 결정한다. ΣΔ ADC는 액티브-RC, gm-C, MOSFET-C, 스위칭 캐패시터 및 스위칭 전류 회로와 같은 많은 아날로그 회로 기술로 형성될 수 있다. 또한, 스위칭 캐패시터 및 스위칭 전류 회로는 단일-샘플링, 이중-샘플링 또는 다중-샘플링 회로로 구현될 수 있다.
실시예에서, 밴드패스 ΣΔ ADC는 85dB의 시뮬레이팅 SNR을 제공하는 8차 MASH 4-4 ADC이다. 높은 SNR은 많은 해상도 비트를 요구하는 이용분야에 ADC가 이용될 수 있도록 한다.
밴드패스 샘플링은 또한 언더샘플링과 결합하여 이용되어 샘플링의 에일리징(aliasing)를 이용하여 주파수 하향변환을 제공하도록 한다. 밴드패스 서브샘플링은 IF주파수에서 더 낮은 주파수로의 주파수 하향변환의 제거를 가능하게 하여 회로 복잡성을 감소시키고 비용을 감소시키며 신뢰성을 높인다. 밴드패스 ΣΔ ADC에 의하여 제공되는 밴드패스 노이즈 전달 함수는 해당 주파수 대역에 대하여 높은 SNR을 제공한다.
실시예에서, 이중-샘플링 스위칭 캐패시터 회로는 스위칭 클록과 다른 위상에서 입력 신호를 샘플링하기 위하여 이용된다. 입력 캐패시터 및 피드백 캐패시터 세트는 ΣΔ ADC의 노이즈 전달 함수를 결정한다. 이중 샘플링 스위칭 캐패시터 ΣΔ ADC에서, 제 1샘플링 스테이지의 캐패시터 및 스위치만이 경로 미스매칭 및 클록 지터에 민감하다. 경로 미스매칭 및 클록 지터에 의한 성능 감소를 최소화하기 위하여 이들 부품의 설계에 주의를 기울일 수 있다.
ADC는 CMOS로 구현될 수 있는데, 이는 ΣΔ ADC의 빌딩 블록을 포함하는 증폭기, 비교기, 스위치 및 캐패시터가 고성능일 필요가 없기 때문이다. 또한, ADC의 성능은 캐패시터의 상대값에만 의존하고 캐패시터의 절대값에는 의존하지 않으며, 이는 CMOS 프로세스에서 쉽게 달성할 수 있다. CMOS는 최소 파워를 소모하면서 ADC가 저비용으로 형성되도록 한다.
본 발명은 도면을 참조로 이하에서 상세히 설명된다.
도 1은 단일 루프 시그마-델타 아날로그-디지털 변환기(ΣΔ ADC) 구조의 일 예의 블록 다이아그램이다.
도 2는 MASH ΣΔ ADC 구조의 일 예의 블록 다이아그램이다.
도 3A-3D는 적분기의 폴-제로 다이아그램과 주파수 응답 곡선이며 밴드패스 공진기의 폴-제로 다이아그램과 주파수 응답 곡선이다.
도 4는 본 발명의 2 루프 밴드패스 MASH ΣΔ ADC의 일 예의 블록 다이아그램이다.
도 5A-5E는 각각 밴드패스 MASH ΣΔ ADC내의 공진기와 지연 셀 공진기, 무손실 이산 적분기, 포워드-오일러 공진기, 2-경로로 인터리빙된 공진기를 가진 공진기의 실행에 대한 블록 다이아그램이다.
도 6A-6B는 각각 이중 샘플링 스위칭된 캐패시터 아날로그 회로 기술을 이용한 지연 셀의 개략도와 지연셀에 대한 요구 클록 신호의 타이밍도이다.
도 7A-7B는 각각 밴드패스 MASH ΣΔ ADC내의 공진기와 피드-포워드 이득 회로의 개략도이며, 이 모두는 이중-샘플링 스위칭된 캐패시터 아날로그 회로 기술을 이용한다.
도 8은 본 발명을 이용하는 8차 밴드패스 MASH 4-4 ΣΔ ADC의 일 예의 블록 다이아그램이다.
도 9는 본 발명을 이용하는 시뮬레이션된 밴드패스 MASH 4-4 ΣΔ ADC의 신호 대 잡음비(SNR) 성능의 곡선이다.
도 10A-10B는 각각 지연 셀 기반 공진기와 포워드-오일러 공진기의 일 예의 개략도이며, 이 모두는 단일-샘플링 스위칭된 캐패시터 아날로그 회로 기술을 사용하여 실행된다.
도 10C-10D는 각각 유사(pseudo) 2-경로 단일-샘플링 스위칭된 캐패시터 아날로그 회로를 사용하여 실행되는 2-경로 인터리빙된 공진기의 일 예의 개략도이며, 유사 2-경로 회로에 대한 요구 클록 신호의 타이밍도이다.
도 10E-10F는 두개의 독립된 경로 이중-샘플링 스위칭된 캐패시터 아날로그 회로를 사용하여 실행된 2-경로 인터리빙된 공진기의 일 예의 개략도이다.
도 10G-10H는 각각 이중-샘플링된 지연 셀 기반 공진기 회로의 개략도와 공진기 회로에 대한 요구 클록 신호의 타이밍도이다.
고속 시그마-델타 아날로그-디지털 변환기(ΣΔ ADC)는 이전 샘플이 입력 신호의 밴드폭 보다 몇배 높은 샘플율로 이미 근사화되어 있기 때문에 입력 신호의 진폭의 변화에 대한 연속 1-비트 근사를 수행하여 입력 신호의 아날로그-디지털 변환을 수행한다. 출력 샘플은 입력 신호와 양자화 노이즈를 포함한다. 필터링이 보다 쉽게 수행되는 밴드 주파수 외부로 양자화 노이즈가 밀리도록(노이즈가 성형(shaping)되도록) ΣΔ ADC가 설계될 수 있다.
ΣΔ ADC는 ΣΔ ADC의 고유 구조 덕분에 높은 신호 대 잡음비(SNR), 충분한 선형성, 낮은 DC 오프셋을 제공할 수 있다. 예를 들면, 높은 SNR은 충분한 오버샘플링 비(OSR)와 적절한 잡음 성형 필터를 선택함으로써 얻을 수 있다. 또한, ΣΔ ADC내의 단순한 1-비트 양자화기 때문에 충분한 선형성과 낮은 DC 오프셋을 얻을수 있다.
고속 밴드패스 ΣΔ ADC는 중간 주파수(IF)에서 협대역 신호의 요구되는 아날로그-디지털 변환을 수행하는데 사용될 수 있다. 이 기술의 예는 CDMA 통신 시스템과 HDTV를 포함한다. 밴드패스 ΣΔ ADC에서, 입력 신호는 베이스밴드 대신 IF 주파수에 존재한다. IF에서의 샘플링은 통신 시스템의 하향변환 단계를 삭제하며 이에 따라 회로 복잡도의 감소, 비용의 감소, 신뢰도의 개선을 가져온다. 게다가, 밴드패스 ΣΔ ADC내의 잡음 성형 필터는 중요한 밴드 근방의 양자화 노이즈가 필터링이 대단히 쉽게 수행되는 밴드 주파수 외부로 밀리도록 설계될 수 있다.
ΣΔ ADC는 일정시간 간격에서 이산 샘플을 제공하기 위해 연속 시간에 아날로그 파형을 샘플한다. ΣΔ ADC는 다음과 같은 전달 함수를 가진다.
Figure 112000004767323-pct00001
(1)
여기에서 Y(z)는 z-변환 영역의 ΣΔ ADC로부터의 출력이며, X(z)는 ADC에 대한 입력이며, E(z)는 양자화 노이즈이며, G(z)는 입력에서 출력으로의 전달 함수이고, H(z)는 양자화기로부터 출력에 이르는 노이즈 전달 함수이다. 그러므로, ADC 출력(Y(z))은 전달 함수(G(z))에 의해 형성된 입력 신호(X(z))와 노이즈 전달 함수(H(z))에 의해 형성된 입력 신호(E(z))를 포함한다. 입력 신호(X(z))의 왜곡을 피하기 위해, 전달 함수(G(z))는 전형적으로 주파수 독립적으로 설계된다. 예를 들면, G(z)는 고정 이득(A1)과 A1·z-m과 같은 지연 엘리멘트(z-1)를 포함하는 올패스 함수일 수 있다. 양자화 노이즈(E(z))는 중요한 밴드(예를 들면, 입력 신호가 제공되는 밴드)의 양자화 노이즈가 필터링이 더욱 쉽게 수행되는 밴드 외부로 밀리도록 노이즈 전달 함수(H(z))에 의해 형성될 수 있다. 노이즈 전달 함수(H(z))의 특성은 ΣΔ ADC가 요구 성능을 제공하도록 사용 및 설계되는 기술에 기초하여 선택된다.
Ⅰ. ΣΔ ADC 구조
ΣΔ ADC는 많은 구조중 하나를 사용하여 설계될 수 있다. 단일-루프 ΣΔ ADC(10)의 일 예의 블록 다이아그램이 도 1에 도시되어 있다. 단일-루프 ΣΔ ADC(10)는 ADC 입력으로부터 양자화된 ADC 출력을 빼는 입력 가산기(22)를 포함한다. 가산기(22)의 에러 신호는 제 1 필터(24)의 전달 함수에 따라 에러 신호를 필터링하는 제 1 필터(24)에 공급된다. 필터(24)의 출력은 제 1 필터(24)의 출력으로부터 양자화된 ADC 출력을 감산하는 가산기(26)에 공급된다. 가산기(26)로부터의 에러 신호는 제 2 필터(28)의 전달 함수에 따라 에러 신호를 필터링하는 제 2 필터(28)에 공급된다. 제 2 필터(28)의 출력은 전형적으로 1 비트로 양자화되지만, 더 많은 비트가 사용될 수 있고 양자화된 ADC 출력으로 공급된다.
도 1에 두개의 필터 섹션을 가진 단일 루프 ΣΔ ADC가 도시되어 있다. 필터 섹션은 ΣΔ ADC의 잡음 성형 특성을 결정하며 ΣΔ ADC가 사용된 기술을 기초로 설계된다. 더 많은 필터 섹션이 제 2 필터(28)와 양자화기(30) 사이에 삽입될 수 있다. 그러나, 단일-루프 ΣΔ ADC는 전형적으로 고차의 단일 루프 ΣΔ ADC의 불안정성으로 인해 두개 이하의 필터 섹션으로 설계된다.
MASH ΣΔ ADC 구조의 일 예의 블록 다이아그램은 도 2에 도시되어 있다. MASH ΣΔ ADC는 원하는 노이즈 전달 함수(H(z))에 따라 두개 이상의 루프로 설계될 수 있다. 그러나, 세개를 초과하는 루프를 가진 MASH ADC는 전형적으로 세개의 추가 루프를 갖는 MASH에 비해 큰 개선점이 기대되지 않기 때문에 이용되지 않는다. MASH 구조는 원래 안정하기 때문에 고차의 ΣΔ ADC에 대해 선택된다.
도 2에 도시된 바와 같이, MASH ADC(12)는 세개의 루프(40a,40b,40c)를 포함한다. 루프(40a)는 ADC 입력을 양자화하고 노이즈 소거 로직(90)에 입력(Y1)을 공급한다. 노이즈 소거 로직(90)의 동작은 이하 설명된다. ADC 입력과 루프(40a)의 양자화 노이즈(X2)의 일부가 추가 잡음 성형(noise shaping)이 실행되는 루프(40b)에 공급된다. 최종적으로, ADC 입력과 루프(40b)의 양자화 노이즈(X3)의 일부는 다음 잡음 성형이 실행되는 루프(40c)에 공급된다. 루프(40b)의 출력(Y2)와 루프(40c)의 출력(Y3)는 노이즈 소거 로직(90)에 공급되며 여기에서 루프(40a)의 출력과 합쳐져서 ADC 출력을 만든다. 일 실시예에서, ADC 출력은 각 루프에 대해 1비트를 포함한다. 노이즈 소거후, 동작 범위와 그에 따른 MASH ADC(12)의 출력은 3비트 이상일 수 있다.
각 루프(40)내에서, 가산기(42)는 입력 신호와 양자화기(46)로부터의 양자화기 출력을 수신한다. 가산기(42)는 입력 신호로부터 양자화기 출력을 감산하고 루프 필터(44)에 에러 신호를 공급한다. 루프 필터(44)는 에러 신호를 필터링하고 1-비트 값으로 양자화되는 양자화기(46)에 필터링된 출력을 공급한다. 루프 필터(44)는 ΣΔ ADC가 사용되는 기술을 기초로 원하는 노이즈 전달 함수(H(z))를 생성하도록 설계된다. 마지막 루프(40c)를 제외한 루프 필터(44)의 필터링된 출력은 이득 엘리멘트(52)에 공급되고 제 1 이득으로 스케일된다. 마지막 루프(40c)를 제외한 모든 양자화기(46)의 출력은 이득 엘리멘트(54)에 공급되고 제 2 이득으로 스케일된다. 가산기(56)에 의해 이득 엘리멘트(52)의 스케일링된 신호는 이득 엘리멘트(54)로부터 스케일링된 신호로부터 감산되며 이득 엘리멘트(58)에 공급된다. 이득 엘리멘트(58)는 에러 신호를 제 3 이득으로 스케일하며 스케일링된 에러 신호를 다음 루프(40)으로 공급한다. 이득 엘리멘트(52,54,58)의 이득은 MASH ADC(12)의 노이즈 전달 함수(H(z))에 영향을 미친다.
각 루프 필터(44)는 원하는 노이즈 전달 함수에 따라 하나 이상의 필터 섹션을 포함할 수 있다. 많은 필터 섹션에 의해 고차 ΣΔ ADC 의 실행으로 높은 SNR과 같은 원하는 성능을 얻을 수 있다. 루프 필터 설계는 이하 자세히 설명된다.
MASH ΣΔ ADC는 다음 명칭과 동일하게 설계된다. MASH A-B-C는 A,B,C값으로 지정된 차수의 세개의 루프(A,B,C)를 나타낸다. 예를 들면, MASH 4-2-2는 4차 필터를 가진 제 1 루프, 2차 필터를 가진 제 2 루프, 2차 필터를 가진 제 3 루프를 가진 세개의 루프 구조를 나타낸다. 전체 MASH 4-2-2는 8차 ΣΔ ADC이다. 본 발명은 MASH 2-2, MASH 4-2, MASH 4-4, MASH 4-2-2, MASH 4-4-2, MASH 4-4-4와 다른 차수의 MASH ΣΔ ADC로 구현될 수 있다.
원하는 ΣΔ ADC 구조, 즉 단일-루프 또는 MASH 구조의 선택은 다수의 인자들에 의존한다. 중요한 인자중 하나는 요구 신호대 잡음비(SNR)이다. SNR은 최대 입력 신호의 전력 대 양자화 노이즈의 전력의 비를 나타낸다. 전체 사인파 입력의 경우, ΣΔ ADC에 대한 SNR은 다음의 방정식에 따라 계산될 수 있다.
Figure 112000004767323-pct00002
(2)
여기에서 L은 잡음 성형에 사용된 루프 필터의 차수이며 OSR은 오버샘플링율 이다. OSR은 양면 신호 밴드폭에 대한 샘플링율의 비(OSR=fs/2fBW)를 나타낸다. 방정식(2)은 단지 화이트 양자화 노이즈와 단일 이득 양자화기를 이용한 단순한 이론을 기초로 한다.
방정식 (2)를 사용하여, 양면 신호 밴드폭이 2fBW=2.4576MHZ이고 샘플링율이 대략 78.64MHZ인 CDMA 기술에 대해 SNR이 계산된다. 이 주파수는 32 OSR을 산출한다. SNR은 다양한 루프 필터의 차수(L)에 대해 계산되며 그 결과는 테이블 1에 나타나 있다. 루프 필터 차수는 ΣΔ ADC내의 모든 필터의 차수의 합계이다. 밴드패스 ΣΔ ADC의 경우, 루프 필터 차수(L)는 밴드패스 필터의 전체 차수의 반이다. n-차 밴드패스 필터는 밴드패스 전달 함수의 폴이 z-평면의 상위 반과 z-평면의 하위 반 사이에서 고르게 분배되기 때문에 L=n/2의 유효 차수를 가진다. 테이블 1에서 계산된 SNR값은 얻을수 있는 상위 한계값을 나타낸다. 실제적인 SNR은 이상적이지 못한 회로 소자와 총값보다 적은 입력 신호의 제한으로 인해 계산된 값에 비해 10dB에서 15dB 이하일 수 있다.
상술한 CDMA 기술의 경우, SNR이 시뮬레이션되어 MASH 4-2 ADC에서 70dB, MASH 4-4에서 85dB, 6차 단일 루프 밴드패스 ΣΔ ADC에서 60dB, 8차 단일 루프 ADC에서 62dB가 된다. 시뮬레이션된 결과는 또한 테이블 1에서 나타나있다. 시뮬레이션된 결과는 풀스케일 이하 -10dB에서의 입력 신호와 노이즈 전달 함수(H(z))의 일치하는 제로값들(예를 들면 모든 제로는 z=±j에 위치할 수 있다.)로 가정할 수 있다. 6차 단일-루프 ΣΔ ADC에 대한 시뮬레이션된 SNR값은 만일 제로가 신호 밴드폭에 확산되어 있다면 70dB로 개선될 것이다. 그러나, 제로 확산은 이상적이지 못한 회로 소자 때문에 달성하기 어려울 수 있다. MASH 구조의 시뮬레이션된 SNR은 단일 루프 구조의 SNR보다 우수하다.
테이블 1. 다양한 차수의 ΣΔ ADC에 대해 계산되며 시뮬레이션된 SNR
Figure 112000004767323-pct00003
실제적인 실행에 있어, MASH 구조는 고유한 안정도에 대한 추가적인 이점을 가지며 루프 필터 설계가 용이하다. 그러나, 회로 매칭은 다중 루프 사이의 양자화 노이즈를 소거할 필요로 인해 MASH 구조에 있어서 보다 중요하다. 단일 루프 구조는 2차 이하의 루프에 대해 안정적이지만 높은 차수의 루프에 대해서는 불안정하다. 고차 단일-루프 설계는 신중한 회로 설계와 시뮬레이션에 의해 안정되게 할 수 있다. 그러나, 단일-루프 구조는 회로의 미스매치에 대해 내구성이 높다. MASH 구조 또는 단일-루프의 선택은 기술상 요구 조건에 의존한다. 대부분의 애플리케이션에서, MASH 구조가 단일-루프 구조에 비해 선호된다.
MASH ADC(12)의 노이즈 전달 함수(H(z))는 루프 필터(44)의 설계에 의해 결정된다. 예를 들어, 베이스밴드 MASH ΣΔ ADC는 로우패스 필터를 가진 루프 필터(44)를 실행하여 설계될 수 있다. 유사하게, 밴드패스 ΣΔ ADC는 밴드패스 필터를 가진 루프 필터(44)를 실행하여 설계될 수 있다. 양자화 노이즈의 노이즈 전달 함수(H(z))는 루프 필터가 루프안에 존재하기 때문에 필터 특성의 역이다.
베이스밴드 MASH ΣΔ ADC의 일 예는 로우패스 전달 함수(z-1/(1-z-1))를 가진 하나 이상의 적분기를 포함하는 루프 필터(44)를 실행하여 설계될 수 있다. 루프 필터(44)내의 적분기의 개수는 원하는 노이즈 전달 함수(H(z))에 의존한다. 도 3A에 도시된 바와 같이, 로우패스 전달 함수는 z=+1에서 폴을 영점 z=0에서 제로를 가진다. 로우패스 전달 함수의 주파수 응답은 실선으로 도 3B에 도시되어 있다. 로우패스 필터는 z=+1에서 폴이 조재하기 때문에 DC에서 가장 높은 이득을 가지며, fs/6에서 1.0 이득을 가지며, fs/2에서 0.5 이득값을 갖는다(여기서, fs 는 샘플링 주파수). 노이즈 전달 함수의 주파수 응답은 점선으로 도 3B에 도시되어 있다. DC 주변의 양자화 노이즈는 높은 주파수쪽으로 밀려진다.
밴드패스 MASH ΣΔ ADC의 일 예는 로우패스 전달 함수(-z-2/(1+z-2))를 가진 하나 이상의 공진기를 포함하는 루프 필터(44)를 실행하여 설계될 수 있다. 루프 필터(44)내의 공진기의 개수는 원하는 노이즈 전달 함수(H(z))에 의존한다. 예를 들면, 4차 루프는 각각 상술한 밴드 패스 전달 함수를 가진 두개의 공진기 섹션을 요구한다. 밴드패스 전달 함수는 로우패스 전달 함수의 z-1을 -z-2로 대체함으로써 로우패스 전달 함수로부터 얻을 수 있다. 도 3C에 도시된 바와 같이, 밴드패스 전달 함수는 z=±j에서 한 쌍의 폴을 영점 z=0에서 2제로를 가진다. 밴드패스 전달 함수의 주파수 응답은 실선으로 도 3D에 도시되어 있다. 밴드패스 필터는 z=±j에서 폴이 존재하기 때문에 fs/4 에서 가장 높은 이득을 가지고, DC와 fs/2에서 0.5 이득을 갖는다. 노이즈 전달 함수의 주파수 응답은 점선으로 도 3D에 도시되어 있다. fs/4 주변의 양자화 노이즈는 중요 주파수인 fs/4로부터 떨어져 DC와 fs/2쪽으로 밀려진다.
Ⅱ. 밴드 패스 MASH ΣΔ ADC 구조
2 루프 밴드패스 MASH ΣΔ ADC의 일 예의 블록 다이아그램이 도 4에 도시되어 있다. MASH ADC(100)는 두개의 루프(110a,110b), 피드 포워드 엘리멘트(150), 노이즈 소거 로직(160)을 포함한다. 일 실시예에서, MASH ADC(100)는 아날로그 ADC 입력을 수신하고 각 루프(110)에 적어도 하나의 비트, 결국, 적어도 두개의 비 트를 가진 디지털 ADC 출력을 생성한다.
ADC 입력은 1-비트 출력(Y1)을 산출하는 루프(110a)에 공급된다. ADC 입력과 루프(110a)의 양자화 노이즈(X2)의 일부는 추가 잡음 성형이 실행되는 루프(110b)에 공급된다. 루프(110a,110b)의 각각의 출력(Y1,Y2)는 노이즈 소거 로직(160)에 공급된다. 노이즈 소거 로직(160)는 출력(Y1,Y2)를 결합하고 ADC 출력을 생성한다.
루프(110a)에서, 가산기(128a)는 ADC 입력과 양자화기(140a)의 1-비트 출력(Y1)을 수신한다. 가산기(128a)는 ADC 입력으로부터 Y1을 감산하고 공진기(130a)에 에러 신호를 공급한다. 공진기(130a)는 에러 신호를 필터링하고 가산기(128b)에 필터링된 출력(V1)을 공급한다. 가산기(128b)는 또한 양자화기(140a)로부터 Y1을 수신하고 V1으로부터 Y1을 감산한다. 가산기(128b)의 에러 신호는 에러 신호를 다시 필터링하는 공진기(130b)에 공급된다. 공진기(130B)의 필터링된 출력(V2)은 1-비트 출력(Y1)을 산출하는 양자화기(140a)에 공급된다. 루프(110b)는 동일한 방식으로 루프(110a)에 접속된다.
공진기(130b)의 필터링된 출력(V2)은 또한 스케일링 요소(1/K1K2)에 의해 V2를 스케일링하는 이득 엘리멘트(142)에 공급된다. 양자화기(140a)의 출력(Y1)은 스케일링 요소(h)에 의해 Y1을 스케일링하는 이득 엘리멘트(144)에 공급된다. 이득 엘리멘트(142,144)의 출력은 이득 엘리멘트(142)로부터 이득 엘리멘트(144)를 감산하는 가산기(146)에 공급된다. 가산기(146)의 에러 신호는 스케일링 요소(1/G)에 의해 에러 신호를 스케일링하는 이득 엘리멘트(148)에 공급된다. 이득 엘리멘트(148)의 출력은 루프(110b)에 공급되는 X2로 구성된다.
노이즈 소거 로직(160)내에서, 출력(Y1)은 루프(110b)의 처리 지연과 동일한 시간 간격에 의해 Y1을 지연시키는 지연 엘리멘트(172)에 공급된다. 지연 엘리멘트(172)의 지연된 Y1은 Y2와 시간 정렬된다. 출력(Y2)은 스케일링 요소(G)에 의해 Y2를 스케일링하는 이득 엘리멘트(162)에 공급된다. 지연된 출력(Y1)은 스케일링 요소(h-1)에 의해 지연된 Y1을 스케일링하는 이득 엘리멘트(166)에 공급된다. 이득 엘리멘트(162,166)의 출력은 두개의 스케일링된 출력을 가산하는 가산기(164)에 공급된다. 가산기(164)로부터 결합된 신호는 전달 함수(N(z))를 통해 결합된 신호를 필터링하는 엘리멘트(168)에 공급된다. 엘리멘트(168)의 출력과 지연된 Y1은 두개의 신호를 가산하여 ADC 출력을 산출하는 가산기(170)에 공급된다.
밴드패스 ΣΔ ADC의 경우, MASH ADC(100)의 공진기(130)는 밴드패스 전달 함수((Kn·z-M)/(1+z-2))로 실행된다. 여기에서, Kn은 루프(110)내의 n번째 공진기(130)의 이득이며, m=1 또는 2이다. 각 공진기(130)는 한쌍의 폴을 포함하며 2차이다. 각 루프(100)는 두개의 공진기(130)를 포함하기 때문에, 각 루프의 차수는 4차이다. 전체 MASH ADC(100)는 8차 MASH 4-4 ADC이다. 엘리멘트(168)내의 전달 함수(N(z))는 ΣΔ ADC의 특성을 기초로 선택된다. 밴드패스 ΣΔ ADC의 경우, N(z)=(1+z-2)2이다. 지연 엘리멘트(172)는 z-2m의 전달 함수를 가진다.
이득 엘리멘트(142,144,148,162,166)의 스케일링 요소에서 반영된 이득(k1,k2,h,G)은 노이즈 전달 함수(H(z))의 제로들의 위치를 결정한다. 공진기(130)의 폴은 공진기가 피드백 루프안에 존재하기 때문에 노이즈 전달 함수(H(z))에서 제로로 변환된다. 먼저, H(z)의 제로가 선택되어 밴드패스 ΣΔ ADC에 대해 z=±j가 된다.
도 4에 도시된 바와 같이, MASH ADC(100)는 밴드패스 ΣΔ ADC이다. 동일한 토폴로지가 베이스밴드 ΣΔ ADC를 실행하는데 사용될 수 있다. 이는 각 공진기(130)를 로우패스 전달 함수(z-1/(1-z-1))를 가진 적분기로 대체하고, 전달 함수(N(z)=(1-z-1)2)로 엘리멘트(168)를 실행시키고, 지연 엘리멘트(172)에 전달 함수(z-2)을 제공함으로써 쉽게 이룰수 있다. 이러한 대체로 인해, MASH ADC(100)는 4차 베이스밴드 MASH 2-2 ADC로 변환된다.
일 실시예에서, 노이즈 소거 로직(160)을 제외한 MASH ADC(100)의 모든 엘리멘트는 아날로그 회로로 실행된다. 그러나, 아날로그 또는 디지털 회로 소자의 최적 실행은 ΣΔADC를 실행시키는데 사용되는 IC 프로세스에 달려있다. 그러므로, MASH ADC(100)내의 요구 엘리멘트를 합성하는 아날로그 및 디지털 회로의 다양한 조합은 본 발명의 영역내에서 이루어 진다.
Ⅲ. 밴드패스 공진기 설계
밴드패스 MASH 4-4 ADC 는 상술한 바와 같은 밴드패스 전달함수(z-2/(1+z-2))를 가진 MASH ADC(100)의 공진기(130)을 실행함으로써 설계될 수 있다. 그러므로, 공진기(130a,130b,130c,130d)는 동일 구조를 가진다. 그러나, 공진기(130a,130c)의 이득은 공진기(130b,130d)의 이득이 k2인데 반해 k1이다. 공진기(130)는 도 5A에 도시되어 있다. 공진기(130)는 다수의 공진기 구조들에 의해 구현될 수 있으며, 이들 중 4개의 구조가 도 5B-5E에 도시되어 있다. 공진기(131,132,133,134)는 입력 신호(Rin)를 수신하고 출력 신호(Rout)를 생성한다.
지연 셀 공진기(131)의 일 예의 블록 다이아그램은 도 5B에 도시되어 있다. 입력 신호(Rin)는 kn이득으로 입력 신호를 스케일링하는 이득 엘리멘트(192)에 공급된다. 스케일링된 Rin은 출력 신호(Rout)의 수신하여 스케일링된 Rin으로부터 Rout를 감산하는 가산기(194)에 공급된다. 가산기(194)의 에러 신호는 샘플링 클록의 클록 사이클에 의해 신호를 지연하는 지연 엘리멘트(200a)에 공급된다. 지연 엘리멘트(200a)의 지연된 에러 신호는 하나의 샘플링 클록 사이클에 의해 신호를 지연하는 지연 엘리멘트(200b)에 공급된다. 지연 엘리멘트(200b)로 부터의 신호는 출력 신호(Rout)로 구성된다.
무손실 이산 적분기(LDI)를 가진 공진기(132)의 일 예의 블록 다이아그램이 도 5C에 도시되어 있다. 입력 신호(Rin)는 kn이득으로 입력 신호를 스케일링하는 이득 엘리멘트(260)에 공급된다. 스케일링된 Rin은 스케일링된 출력 신호(Rout)를 수신하고 스케일링된 Rin으로부터 스케일링된 Rout를 감산하는 가산기(262)에 공급된다. 가산기(262)의 에러 신호는 전달 함수(z-1/(1-z-1))로 신호를 필터링하는 필터(264)에 공급된다. 필터(264)의 필터링된 에러 신호는 전달 함수(1/(1-z-1))로 신호를 다시 필터링하는 필터(266)에 공급된다. 필터(266)로부터의 신호는 출력 신호(Rout)를 포함한다. Rout는 β이득으로 Rout를 스케일링하는 이득 엘리멘트(268)에 공급된다. 일 실시예에서, β=2이고, 공진기(132)의 전체 전달 함수는 (kn·z-1)/(1+z-2)이다. β의 적절한 선택으로 인해, 노이즈 전달 함수의 제로들은 신호 밴드에 확산될 수 있다.
포워드-오일러(FE) 공진기(133)의 일 예의 블록 다이아그램이 도 5D에 도시되어 있다. 출력 신호(Rin)는 kn이득으로 입력 신호를 스케일링하는 이득 엘리멘트(270)에 공급된다. 스케일링된 Rin은 스케일링된 출력 신호(Rout)를 수신하고 스케일링된 입력 신호(Rin)에서 스케일링된 출력 신호(Rout)를 감산하는 가산기(272a)에 공급된다. 가산기(272a)의 에러 신호는 전달 함수((kn·z-2)/(1+z-2)로 신호를 필터링하는 필터(274a)에 공급된다. 필터(274a)의 필터링된 에러 신호는 스케일링된 Rout를 수신하고 필터링된 에러 신호로부터 스케일링된 Rout를 감산하는 가산기(272b)에 공급된다. 가산기(272b)의 에러 신호는 전달 함수((kn·z-2)/(1+z-2))로 신호를 필터링하는 필터(274b)에 공급된다. 필터(274b)로 부터의 신호는 출력 신호(Rout)로 구성된다. Rout는 β이득으로 출력 신호(Rout)를 스케일링하는 이득 엘리멘트(276)에 공급된다. 일 실시예에서, β=2이고, 공진기(133)의 총 전달 함수는 (kn·z-2)/(1+z-2)이다.
2-경로 인터리빙된 공진기(134)의 일 예의 블록 다이아그램이 도 5E에 도시되어 있다. 입력 신호(Rin)는 kn이득으로 입력 신호를 스케일링하는 이득 엘리멘트(280)에 공급된다. 스케일링된 Rin은 가산기(284a,284b)에 각각 스케일링된 Rin을 접속하는 스위치(282a,282b)에 공급된다. 가산기(284)는 지연 엘리멘트(286)로부터 지연된 에러 신호를 수신하고 스케일링된 Rin으로부터 지연된 에러 신호를 감산한다. 가산기(284)의 에러 신호는 1 샘플링 클록 사이클에 의해 에러 신호를 지연하는 지연 엘리멘트(286)에 공급된다. 지연 엘리멘트(286a,286b)의 지연된 에러 신호는 각각 스위치(288a,288b)에 공급된다. 스위치(288a,288b)는 함께 접속되고 공진기(134)의 출력을 포함한다. 스위치(282a,288a)는 스위칭 클록의 제 1 위상에 의해 클록킹되고 스위치(282b,288b)는 스위칭 클록의 제 2 위상에 의해 클록킹된다. 클록 신호는 이하에서 자세히 설명된다. 공진기(134)의 전체 전달 함수는 (kn·z-2)/(1+z-2)이다.
공진기(131,132,133,134)는 여러 아날로그 회로 기술에 의해 실행될 수 있다. 예를 들면, 공진기(131,132,133,134)는 능동-RC, gm-C, MOSFET-C와 같은 샘플링된 데이타의 아날로그 회로 기술로 실행될 수 있다. 아날로그 회로 기술의 선택은 ΣΔADC가 사용된 기술의 요구 조건에 따른다. 80MHz의 샘플링율에서 동작하는 12-비트 ΣΔADC의 CDMA 기술의 일 예에 대해서, 다양한 회로 기술의 성능은 테이블 2에 나타나 있다.
테이블2. 다양한 아날로그 회로 기술의 실행
Figure 112000004767323-pct00004
테이블 2에 기입된 회로 기술중 하나 또는 그 등가물을 사용하여 여기에 기술된 기능들을 실행하는 것은 본 발명의 영역내에 존재한다. 바람직한 실시예에서, 공진기(131,132,133,134)는 SNR, 정확도, 속도, 비용에서의 우수한 성능으로 인해 스위칭된 캐패시터 회로 기술로 실행된다.
스위칭된 캐패시터 회로 기술을 사용한 공진기(131)의 설계는 이하에서 자세히 설명된다. 공진기(131)내에서, 각각의 지연 엘리멘트(200)는 많은 아날로그 회로 기술중 하나에 의해 실행될 수 있다. 바람직한 실시예에서, 지연 엘리멘트(200)는 도 6A에 도시된 이중-샘플링 스위칭된 캐패시터 지연 회로(210)로 실행된다. 최적의 선형성과 노이즈 성능을 위해서, 지연 회로(210)는 완전 차동 회로로 실행되며, 입력은 Rin+와 Rin-를 포함하며, 출력은 Rout+와 Rout-를 포함한다.
지연 회로(210)내부에서, 입력 신호(Rin+)는 스위치(220a,224a)를 거쳐 두개의 신호 경로에 공급된다. 스위치(220a)는 캐패시터(228a)와 스위치(236a)의 일단부에 접속된다. 캐패시터(228a)의 다른 단부는 스위치(222a,232a)에 접속된다. 스위치(222a)는 또한 AC 접지(202)에 접속된다. 스위치(232a)는 또한 증폭기(250)의 반전 입력에 접속되고 스위치(236a)는 또한 증폭기(250)의 비반적 출력에 접속된다. 유사하게, 스위치(224a)는 캐패시터(230a)와 스위치(238a)의 일단부에 접속된다. 캐패시터(230a)의 다른 단부는 스위치(226a,234a)에 접속된다. 스위치(226a)는 또한 AC 접지(202)에 접속된다. 스위치(234a)는 또한 증폭기(250)의 반전 입력에 접속되고 스위치(238a)는 또한 증폭기(250)의 비반적 출력에 접속된다. 지연 회로(210)는 완전한 차동 회로(fully differential circuit)이다. 지연 회로(210)의 하위 반은 상위 반의 미러 이미지이다.
AC 접지(202)는 접지로 바이패스되는 캐패시터를 가진 DC 바이어스 전압으로 실행된다. DC 바이어스 전압은 그 노드에서 차동 신호의 중간 스케일 전압을 결정한다. 최상의 선형성을 위해, 신호(Rin+와 Rin-)는 증폭기(250)의 동작 중심 가까이에서 정상적으로 바이어싱된다. 일부의 회로 설계에서, 차동 출력(Rout+와 Rout-)은 입력(Rin)과 다른 최적 DC 바이어스 전압을 가질 수 있다.
지연 회로(210)는 스위칭 클록의 두 위상에서 입력 신호(Rin)을 샘플한다. 도 6B를 참조하면, 샘플링 클록(fs)은 스위칭 클록을 얻기위해 두개로 분할된다. 실시예에서, 제 1 클록 위상(Ø1)을 가진 클록 신호(CLK1)는 버블 없는 스위치(예로서 스위치(224a)에 공급된다. 제 2 클록 위상(Ø2)을 가진 클록 신호(CLK2)는 버블 있는 스위치(예로서 스위치 220a)에 공급된다. 각 클록 신호는 50퍼센트 이하의 듀티 사이클을 가져야 한다. 클록 신호의 최소폭은 캐패시터의 충전 시간에 의해 결정되고, 이러한 충전 시간은 스위치의 ON 저항과 캐패시터의 크기에 의해 결정된다.
도 6A를 참조하면, 제 1 클록 위상(Ø1)동안, 스위치(224a,226a)는 스위칭 ON되고 캐패시터(230a)는 입력 신호(Rin+)에 따라 충전된다. 제 2 클록 위상(Ø2)동안, 스위치(224a,226a)는 스위칭 OFF되고, 스위치(234a,238a)는 스위칭 ON되고, 캐패시터(230a)의 전압은 출력(Rout+)에 공급된다. 캐패시터(230a)는 제 1 클록 위상(Ø1)동안 충전되고 제 2 위상(Ø2)동안 출력(Rout+)에 공급된다. 그러므로, 지연 회로(210)에 의한 지연은 스위칭 클록 사이클의 반이거나 1 샘플링 클록 사이클이다. 유사하게, 캐패시터(228a)는 제 2 클록 위상(Ø2)동안 충전되고 제 1 위상(Ø1)동안 출력(Rout+)에 공급된다. 두개의 신호 경로, 즉 캐패시터(230a)를 통한 신호 경로와 커패시터(228a)를 통한 제 2 신호 경로는 상이한 클록 위상에 대해 동작하고 증폭기(250)를 단지 공유한다.
이중-샘플링 스위칭된 캐패시터 회로를 사용하면, 입력 신호(Rin)는 두개의 신호 경로를 거쳐 스위칭 클록의 양 위상에서 출력(Rout)에 공급되며, 그 결과 스위치가 샘플링 클록의 반(fs/2)에서 스위치 ON, OFF되어도 샘플링 클록 주파수(fs)에서 Rin의 샘플링이 이루어진다. 이중-샘플링 스위칭된 캐패시터 회로는 스위치들이 샘플링 주파수의 반에서 클록킹되도록 하여주며, 이로 인해 캐패시터와 증폭기가 최종값으로 세틀링되는데 보다 많은 시간을 허용한다. 스위칭된 캐패시터 회로의 동작 속도는 회로에 사용된 증폭기의 세틀링 타임에 의해 결정되기 때문에, 스위칭 클록의 양 위상동안 동일한 증폭기를 사용하는 것은 빠른 세틀링 증폭기를 요구하지 않고 두개의 요소에 의해 샘플링율이 증가된다.
그러나, 이중-샘플링 스위칭 캐패시터 회로는 경로 미스매치에 민감하다. ΣΔADC의 제 1 샘플링 단계의 미스매치는 출력 샘플의 저하를 일으킨다. 다음 단계의 미스매치는 잡음이 성형되어 지게 하며 현저한 저하를 초래하지 않는다. 제 1 단계의 불규칙 클록 위상에 의한 미스매치 또는 캐패시터의 미스매치와 같은 두개의 신호 경로 사이의 임의의 미스매치는 출력샘플들에서 나타나는 입력 신호의 이미지를 생성한다. 효율적인 회로 설계 방식을 이용하여, 캐패시터의 미스매치를 1 퍼센트 이하로 줄일 수 있고 이에 따라 이미지의 진폭을 입력 신호의 진폭의 -40dB 이하로 최소화할 수 있다. 스위칭 클록은 불규칙 클록 위상을 최소화하도록 설계될 수 있다. 대안적으로, 제 1 샘플링 단계는 스위칭 클록을 얻기위해 반으로 나누는 동작전에 마스터 클록으로 클록킹될 수 있다. 클록 지터는 외부 클록 소스를 사용하여 줄일 수 있다. 이 구조는 또한 적은 증폭기 로딩으로 인한 단일-샘플링된 구조보다 더 빠른 세틀링 시간을 가진다.
Ⅳ. 밴드패스 MASH 4-4 ADC 설계
도 4를 참조하면, 각 루프(110)는 두개의 공진기 섹션(120)을 포함한다. 각 공진기 섹션(120)은 가산기(128)와 공진기(130)를 포함한다. 공진기(130)는 도 5B에 도시된 바와 같이 지연 셀 공진기(131)로 실행될 수 있다. 각 지연 셀 공진기(131)는 두개의 지연 엘리멘트(200)를 포함한다. 각 지연 엘리멘트(200)는 도 6A에 도시된 바와 같이 이중-샘플링 스위칭된 캐패시터 지연 회로(210)로 실행될 수 있다.
공진기 섹션(120)을 실행하는 이중-샘플링 스위칭된 캐패시터 공진기 회로(121)의 개략도가 도 7A에 도시되어 있다. 공진기 회로(121)는 지연 엘리멘트, 가산기 회로(300), 지연 회로(310)를 포함한다. 회로(300)는 가산기(128), 이득 엘리멘트(192), 가산기(194), 지연 엘리멘트(200a)로 통합된다(도 4 및 5B를 참조). 지연 회로(310)는 지연 엘리멘트(200b)를 실행시킨다.
도 7A를 참조하면, 회로(300)내부에서, 입력 신호(Vip)는 두개의 신호 경로에 공급되며, 스위치(324a)를 거쳐 제 1 신호 경로에 공급된다. 스위치(324a)는 캐패시터(330a)와 스위치(314a)의 일단부에 접속된다. 캐패시터(330a)의 다른 단부는 스위치(326a,334a)에 접속된다. 스위치(326a)는 또한 AC 접지(202)에 접속되고 스위치(334a)는 또한 증폭기(350a)의 반전 입력에 접속된다. 스위치(314a)는 이하 설명된 양자화기 출력(YPØ1)에 접속된다. 스위치(326a,334a)는 캐패시터(318a)의 일단부에 접속된다. 캐패시터(318a)의 다른 단부는 스위치(344a,338a)에 접속된다. 스위치(338a)는 또한 증폭기(350a)의 비반전 출력에 접속된다. 스위치(344a)는 또한 지연 회로(310)내의 증폭기(350b)의 반전 출력에 접속된다.
회로(300)의 제 1 신호 경로의 동작은 아래와 같이 기술될 수 있다. 제 1 클록 위상(Ø1)동안, 스위치(324a,326a)는 스위칭 ON되고, 캐패시터(330a)는 입력 신호(Vip)에 따라 충전된다. 제 2 클록 위상(Ø2)동안, 스위치(324a,326a)는 스위치 OFF되고, 스위치(314a,334a,338a)는 스위치 ON된다. 입력 신호(YxpØ1)와 캐패시터(330a)의 전압은 캐패시터(330a,318a)의 비(Cs/Cf)로 스케일링되고 증폭기(350a)의 비반전 출력에 공급된다. 또한, 제 1 클록 위상(Ø1)동안, 스위치(344a)는 스위칭 ON되고 증폭기(350b)의 반전 출력으로부터의 신호는 피드백되고 캐패시터(318a)를 충전한다. 캐패시터(318a)의 전압은 제 2 클록 위상(Ø2)동안 증폭기(350a)의 비반전 출력에서 반향된다.
회로(300)내의 제1 신호 경로에 대한 회로 접속과 동작은 상술하였다. 동일한 회로가 스위치가 스위칭 클록의 다른 위상에서 클록되는 것을 제외하면 제 1 신호 경로와 동일하게 동작하는 제 2 신호 경로를 위해 제공된다. 그러므로, 입력 신호(Vip)는 스위칭 클록의 양 위상에서 증폭기(350a)의 출력에 공급되고 그 결과 상기 샘플링율에서 입력 신호의 샘플링이 이루어진다.
회로(300)는 완전 차동 회로이다. 동일한 회로가 반전 입력 신호(Vin)에 제공된다. 회로(300)의 하위 반은 상위 반의 미러 이미지이다.
회로(300)는 가산기(128), 이득 엘리멘트(192), 가산기(194)의 기능들을 포함한다(도 4,5B 참조). 가산기(194)의 기능은 캐패시터(316,318)의 각각에 제 2 지연 엘리멘트의 출력을 접속하는 스위치(342,344)에 의해 제공된다. 전압(Von)은 제 1 클록 위상(Ø1)동안 캐패시터(318a)에 저장되며 제 2 클록 위상(Ø2)동안 Vb에서의 전압으로부터 감산된다. 가산기(128)의 기능은 캐패시터(328,330)에 양자화기 출력을 각각 접속하는 스위치(312,314)에 의해 제공된다. 양자화기 출력 전압(YpØ1)은 제 2 클록 위상(Ø2)동안 캐패시터(330a)에 공급되며 Vb에서의 전압에 더해진다.
지연 회로(310)는 도 6A의 지연 회로(210)와 동일하며 지연 회로(210)에 대해서 상술한 바와 같은 방식으로 동작한다. 지연 회로(310)는 스위칭 클록 사이클의 반 또는 1 샘플링 클록 사이클 만큼 회로(300)의 출력을 지연시킨다. 증폭기(350b)의 출력은 공진기 회로(121)의 출력으로 구성된다.
공진기 회로(121)는 Vip로부터 Vop에 이르는 다음과 같은 전달 함수를 가진다.
Figure 112000004767323-pct00005
(3)
YxpØ1로부터 Vop의 전달 함수는 -HR(z)이다. 이 명칭에서, Yx는 제 1(x=1) 또는 제 2(x=2) 루프로부터 양자화기 출력을 나타내며, p 또는 n은 (+)또는(-)신호를 나타내고, Ø1,Ø2는 양자화기 출력의 클록 위상을 나타낸다. YxpØ1로부터 Vop의 전압 이득은 -Cs/Cf, 즉, 캐패시터(330a) 대 캐패시터(318a)의 비이다. 그러므로, 이득 엘리멘트(192)의 이득은 kn=Cs/Cf로서 세팅될 수 있다.
공진기 회로(121)로 각 공진기 섹션(120)을 실행하면, 도 4의 MASH ADC(100)는 도 8에 도시된 8차 밴드패스 MASH 4-4 ADC(101)로 실행될 수 있다. 도 4의 각 공진기 섹션(120)은 도 8의 이중 샘플링 스위칭된 캐패시터 공진기 회로(121)로 대체된다. 공진기 회로(121)내에서, 지연 회로(310)로부터 회로(300)의 피드백은 단순하게 하기 위해 도시하지 않았다. 또한, 도 4의 노이즈 소거 로직(160) 역시 단순하게 하기 위해 도 8에 도시하지 않았다.
도 4의 양자화기(140a)는 두개의 동기 비교기(390a,390b)을 포함하는 양자화기(141a)로 실행된다. 비교기(390a)는 제 1 위상(Ø1)을 가진 CLK1으로 클록킹되고 비교기(390b)는 제 2 위상(Ø2)을 가진 CLK2에 의해 클록킹된다(도 6B 참조). 비교기(390a,390b)에 대한 차동 입력 신호는 회로(300b)의 출력에 의해 공급된다. 이는 양자화기(141a)가 스위칭 클록 사이클의 반의 지연을 가지기 때문이다. 양자화기(141a)에 대한 입력은 스위칭 클록 사이클의 반의 지연을 제공하는 지연 회로(310b) 이전에 이루어진다. 이 방식으로 접속되면, 양자화기(141a)는 제때에 적절하게 정렬된다. 각 비교기(390)는 차동 출력을 공급한다. 비교기(390a)는 차동 출력 신호(Y1pØ1, Y1nØ1)을 제공하고, 비교기(390b)는 차동 출력 신호(Y1pØ2, Y1nØ2)를 제공한다. 네개의 양자화기 출력은 모두 Y1으로 참조하며 도 4와 8에 도시된 바와 같은 회로(300a,300b,151)에 공급된다.
도 4와 8을 참조하면, 피드 포워드 이득 엘리멘트(150)는 회로 설계를 단순화하기 위해 회로(300c)로 통합된다. 도 4를 참조하면, X2에 대한 공진기(130b)의 출력(V2)으로부터의 이득은 1/k1k2G이며 X2에 대한 양자화기(140a)의 출력(Y1)의 이득은 -h/G이다. 피드 포워드 이득 엘리멘트(150)의 전체 전달 함수는 Av1=1/k1k2이며 Av2=h/G일 때, X2=Av1·V2-Av2·Y1으로 계산된다.
밴드패스 MASH 4-4 ADC(101)의 이득(k1,k2,h,G)은 최적 SNR과 회로 실행의 용이함을 위해 선택된다. 혼성 아날로그 및 디지털 설계 시뮬레이션 툴을 사용하면, 다음 값들이 이득으로써 선택된다.
Figure 112000004767323-pct00006
(4)
이득(k1,k2,h,G)에 대한 다른 값이 이용될 수 있으며 본 발명의 영역내에 존재한다. 방정식(4)에 도시된 이득값과 32 오버 샘플링율을 사용한 SNR 대 입력 신호 레벨이 도 9에 도시되어 있다. 피크 SNR은 90dB를 초과한다.
회로(300c)와 연관되어 피드-포워드 이득 엘리멘트(150)를 실행하는 피드 포워드 이득 회로(151)의 일 예의 개략도는 도 7B에 도시되어 있다. 양자화기(141a)의 양자화기 출력(Y1pØ2,Y1pØ1,Y1nØ2,Y1nØ2)은 각각 스위치(372a,376a,376b,372b)에 공급된다(도 8). 스위치(372a,376a,376b,372b)는 도 7A의 공진기 회로(121)내의 노드(Va,Vb,Vc,Vd)에 각각 접속된 캐패시터(380a,382a,382b,380b)의 일단부에 접속된다. 캐패시터(380a,382a,382b,380b)의 다른 단부는 스위치(374a와384a,378a와386a,378b와386b,374b와384b)에 각각 접속된다. 스위치(374a,378a,378b,374b,384a,386a,386b,384b)는 또한 AC 접지(202)에 접속된다.
이득값(Av1,Av2)은 피드 포워드 이득 회로(151)로 계산 및 통합될 수 있다. 방정식(4)의 k1=0.5, k2=0.5, h=2, G=4의 값들을 이용하면, 이득값은 Av1=1.0, Av2=0.5가 된다. 도 7A 및 7B를 참조하면, 증폭기(350a)의 비반전 출력에 대한 양자화기(141a)의 출력(Y1pØ1)의 이득은 캐패시터(382a,318a)의 비에 의해 결정되거나 Av2=Cq/Cf=0.5이다. 그러므로, 캐패시터(382a)의 캐패시턴스는 합성되어 캐패시터(318a)값의 절반이 된다. 도 8을 참조하면, 증폭기(350a)의 비반전 출력에 대 한 공진 회로(121b)의 출력(V2p; 도 7A의 Vip에 대응됨)의 이득은 캐패시터(330a,318a)의 비에 의해 결정되거나 Av1=Cs/Cf=1.0이다. 그러므로, 캐패시터(330a)의 값은 합성되어 캐패시터(318a)와 동일한 캐패시턴스가 된다. 그러나, 캐패시터(330a,318a)는 또한 이득 엘리멘트(192)를 실행시킨다(도 5B). 일 실시예에서, 이득(kn=k1=k2=0.5)은 방정식(4)에 보여진 바와 같다. 그러므로, 캐패시터(330a)는 선택되어 캐패시터(318a)의 캐패시턴스의 절반이 된다.
일 실시예에서, 도 4의 노이즈 소거 회로(160)는 디지털 로직에서 실행된다. 8차 밴드패스 MASH ΣΔADC의 경우, 지연 엘리멘트(172)는 z-4의 전달 함수를 가지며, 네개의 직렬 접속된 D 플립-플롭으로 실행될 수 있으며, 그 설계와 실행은 기술상 공지되어 있다. 엘리멘트(168)의 전달함수는 두개의 가산기와 네 세트의 D 플립 플롭으로 실행될 수 있는 N(z)=(1+z-2)2이며, 그 실행은 또한 기술상 공지되어 있다.
상술한 바와 같이, 이중 샘플링 스위칭된 캐패시터 회로는 경로 미스매치에 민감하다. 그러나, 제 1 샘플링 단계 다음 단계에서의 경로 미스매치는 노이즈를 성형하며 현저한 이미지를 초래하지 않는다. 도 8을 참조하면, 도 7A에 도시된 지연 엘리멘트와 가산 회로(300a)내에서, 단지 입력 샘플링 캐패시터(328,330)만이 캐패시터 값의 미스매치에 민감하고 단지 입력 샘플링 스위치(320,322,324,326)만이 스위칭 클록의 불규칙적인 클록에 민감하다. 경로 미스매치는 이하 기술되는 회로 설계 기술을 사용하여 최소화할 수 있다.
도 3D를 참조하면, 밴드패스 MASH 4-4 ADC(101)는 fs/4주변의 스펙트럼 성분이 DC 및 fs/2쪽으로 이동하도록 양자화 노이즈의 잡음 성형을 제공한다. 최적 성능을 위해, 샘플링된 입력 신호는 fs/4에 근접해야 한다. 언더샘플링 기술의 경우, 입력 신호는 샘플링 주파수 보다 높은 IF에 중심을 두고, 샘플링의 에일리어싱 특성은 IF로부터 낮은 주파수로 입력 신호를 하향변환하는데 사용되며, 입력 신호는 IF=(2n+1)·fs/4에 근접해야 하며, 여기에서 n은 제로 이상의 정수이다.
Ⅴ. 대안적인 밴드패스 공진기 설계
밴드패스 공진기는 다양한 구조로 제작할 수 있으며, 그중 세개는 도 5C-5E에 도시되어 있다. 일 실시예에서, 도 5C의 무손실 이산 적분기(LDI)를 가진 공진기(132)는 도 10A의 단일 샘플링 스위칭된 캐패시터 LDI 공진기 회로(402)로, 도 5D의 포워드-오일러(FE) 공진기(133)는 도10B의 단일 샘플링 스위칭된 캐패시터 FE 공진기 회로(403)로, 그리고 도 5E의 2-경로 인터리빙된 공진기(134)는 도 10C의 의사 2-경로 스위칭된 캐패시터 공진기 회로(502) 및 도 10E-10F의 2 독립 경로 공진기 회로(503)로 각각 구현된다. 이러한 공진기(132,133,134)는 예시적인 구현들이다. 테이블 2에 리스트된 회로 기술을 이용한 다른 구현들 역시 본 발명의 영역내에 있다.
단일 샘플링 스위칭된 캐패시터 회로를 사용하는 지연 셀 기반 공진기(132)의 구현은 도 10A에 도시되어 있다. LDI 공진기 회로(402)의 제 1 섹션내에서, 입력 신호(Vip)는 스위치(414a)에 공급된다. 스위치(414a)는 캐패시터(422a)와 스위치(418a)의 일단부에 접속된다. 캐패시터(422a)의 다른 단부는 스위치(424a,426a)에 접속된다. 스위치(418a,424a)는 또한 AC 접지(202)에 접속된다. 스위치(426a,430a)와 캐패시터(436a)의 다른 단부는 증폭기(450a)의 반전 입력에 접속된다. 캐패시터(436a)의 다른 단부는 스위치(440a,444a)에 접속된다. 스위치(440a)는 또한 AC 접지(202)에 접속되고 스위치(444a)는 또한 증폭기(450a)의 비반전 출력에 접속된다. 스위치(430a)는 또한 스위치(432a)와 캐패시터(434a)의 일단부에 접속된다. 캐패시터(434a)의 다른 단부는 스위치(438a,442a)에 접속된다. 스위치(432a,438a)는 또한 AC 접지(202)에 접속되고 스위치(442a)는 또한 증폭기(450a)의 비반전 출력에 접속된다.
제 1 섹션과 동일한 제 2 섹션은 제 1 섹션에 직렬로 접속된다. 제 2 섹션의 출력은 제 1 섹션에 피드백된다. 증폭기(450b)의 반전 출력은 스위치(412a)에 접속된다. 스위치(412a)는 또한 스위치(416a)와 캐패시터(420a)의 일단부에 접속된다. 스위치(416a)는 또한 AC 접지(202)에 접속된다. 캐패시터(420a)의 다른 단부는 스위치(424a,426a)에 접속된다. LDI 공진기 회로(402)는 완전 차동 회로이다. LDI 공진기 회로(402)의 하위반은 상위 반의 미러 이미지이다. 증폭기(450b)의 출력은 공진기 회로(402)의 출력으로 구성된다.
LDI 공진기 회로(402)는 샘플링 주파수에서 클록킹된다. LDI 공진기 회로(402)는 샘플링 주파수와 캐패시터 비의 함수인 공진 주파수를 가진다. LDI 공진기 회로(402)의 전달 함수는 다음과 같다.
Figure 112000004767323-pct00007
(5)
여기에서 Cs=Ch=Ci이며 β=Cf/Cs이다. β를 변화시킴으로써, LDI 공진기를 이용하는 ΣΔADC에 대한 노이즈 전달 함수(H(z))의 제로는 fs/4주변으로 확산될 수 있다. LDI 공진기 회로(402)는 캐패시터 미스매치로 인해 16보다 큰 오버 샘플링율에 대해 효과적이지 않다.
단일 샘플링 스위칭된 캐패시터 회로를 이용하는 FE 공진기(133)의 실행이 도 10B에 도시되어 있다. FE 공진기 회로(403)의 제 1 섹션에서, 입력 신호(Vip)는 스위치(472a)에 공급된다. 스위치(472a)는 캐패시터(476a)와 스위치(474a)의 일단부에 접속된다. 캐패시터(476a)의 다른 단부는 스위치(478a,482a)와 캐패시터(480a)의 일단부에 접속된다. 스위치(474a,478a)는 또한 AC 접지(202)에 접속된다. 스위치(482a)는 또한 증폭기(490a)의 반전 입력에 접속된다. 캐패시터(484a)는 또한 증폭기(490a)의 비반전 출력과 반전 입력에 접속된다.
제 1 섹션과 동일한 제 2 섹션은 제 1 섹션에 직렬로 접속된다. 제 2 섹션의 출력은 제 1 섹션에 피드백된다. 증폭기(490b)의 반전 출력은 스위치(488c)에 접속된다. 스위치(488c)는 또한 스위치(486c)와 캐패시터(480a,480c)의 다른 단부에 접속된다. 스위치(486c)는 또한 AC 접지(202)에 접속된다. FE 공진기 회로(403)는 완전 차동 회로이다. FE 공진기 회로(403)의 하위반은 상위 반의 미러 이미지이다. 증폭기(490b)의 출력은 공진기 회로(403)의 출력으로 구성된다.
FE 공진기 회로(403)는 샘플링 주파수에서 클록킹된다. FE 공진기 회로(403)는 샘플링 주파수와 캐패시터 비의 함수인 공진 주파수를 가진다. FE 공진기 회로(403)의 전달 함수는 다음과 같다.
Figure 112000004767323-pct00008
(6)
여기에서 Cf1=Cf2=Cf, Cs1=Cs2=Ci1=Ci2이며 β=Cf/Ci이다. β를 변화시킴으로써, FE 공진기를 이용하는 ΣΔADC에 대한 노이즈 전달 함수(H(z))의 제로는 fs/4주변으로 확산될 수 있다. FE 공진기 회로(403)는 LDI 공진기 회로(402)보다 빠른 세틀링 시간을 가진다.
유사 2-경로 단일 샘플링 스위칭된 캐패시터 회로를 이용하는 2-경로 인터리빙된 공진기(134)의 실행이 도 10C에 도시되어 있다. 공진기 회로(502)에서, 입력 신호(Vip)는 스위치(512a)에 공급된다. 스위치(512a)는 캐패시터(516a)와 스위치(514a)의 일단부에 접속된다. 캐패시터(516a)의 다른 단부는 스위치(518a,520a)에 접속된다. 스위치(514a,518a)는 또한 AC 접지(202)에 접속된다. 스위치(520a,524a)와 캐패시터(534a)의 일단부는 증폭기(550)의 반전 입력에 접속된다. 캐패시터(534a)의 다른 단부는 스위치(540a,546a)에 접속된다. 스위치(540A)는 또한 AC 접지(202)에 접속되고 스위치(546a)는 또한 증폭기(550)의 비반전 출력에 접속된다. 스위치(524a)는 또한 스위치(522a,536a,528a)에 접속된다. 스위치(522a)는 또한 증폭기(550)의 비반전 입력에 접속된다. 스위치(526a,528a)는 또한 캐패시터(530a,532a)의 일단부에 각각 접속된다. 캐패시터(530a)의 다른 단부는 스위치(536a,542a)에 접속된다. 캐패시터(532a)의 다른 단부는 스위치(538a,544a)에 접속된다. 스위치(536a,544a)는 또한 AC 접지(202)에 접속되고 스위치(542a,544a)는 또한 증폭기(550)의 비반전 출력에 접속된다. 공진 기 회로(502)는 완전 차동 회로이다. 공진기 회로(502)의 하위반은 상위 반의 미러 이미지이다. 증폭기(550)의 출력은 공진기 회로(502)의 출력을 포함한다.
공진기 회로(502)는 샘플링 주파수에서 클록킹된다. 공진기 회로(502)는 샘플링 주파수와 캐패시터 비의 함수인 공진 주파수를 가진다. 공진기 회로(502)의 이점은 단지 하나의 증폭기(550)만이 두개의 지연을 위해 필요하다는 것이다. 단점이라면 8 클록 위상이 필요하고 샘플링 주파수에서 공진기 회로(502)를 동작시킬 필요가 있다는 것이다. 공진기 회로(502)에 대한 요구 클록 신호는 도 10D에 도시되어 있다. 공진기 회로(502)의 전달 함수는 다음과 같다.
Figure 112000004767323-pct00009
(7)
2-경로 인터리빙된 공진기(134)는 또한 도 10E-10F에 도시된 바와 같이 두개의 독립 경로 단일 샘플링 스위칭된 캐패시터 회로를 이용하여 실행될 수 있다. 공진기 회로(503a)에서, 입력 신호(Vip)는 스위치(562a)에 공급된다. 스위치(562a)는 캐패시터(566a)와 스위치(564a)의 일단부에 접속된다. 캐패시터(566a)의 다른 단부는 스위치(568a,570a)에 접속된다. 스위치(564a,568a)는 또한 AC 접지(2020)에 접속된다. 스위치(570a)와 캐패시터(578a)의 일단부는 증폭기(590a)의 반전 입력에 접속된다. 캐패시터(578a)의 다른 단부는 증폭기(590a)의 비반전 출력에 접속된다. 스위치(574a)는 또한 스위치(572)와 캐패시터(576a)의 일단부에 접속된다. 캐패시터(576a)의 다른 단부는 스위치(580a,582a)에 접속된다. 스위치(572a,580a)는 또한 AC 접지(202)에 접속된다. 스위치(582a)는 또한 증폭기(590a)의 비반전 출력에 접속된다. 증폭기(590a)의 비반전 출력은 스위치(584a)에 접속된다. 스위치(584a)의 다른 단부는 출력 신호(Vop)를 포함한다.
공진기 회로(503a)는 완전 차동 회로이다. 공진기 회로(503a)의 하위 반은 상위 반의 미러 이미지이다. 공진기 회로(503a)는 입력 신호의 제 1 신호 경로를 포함한다. 동일한 공진기 회로(503b)는 제 2 신호 경로를 포함한다. 공진기 회로(503b)는 공진기 회로(503a)와 같은 방식으로 접속되지만 스위치는 상이한 클록 위상에서 동작한다.
공진기 회로(503)는 샘플링 주파수의 반에서 클록된다. 공진기 회로(503)는 샘플링 주파수와 캐패시터 비의 함수인 공진 주파수를 가진다. 공진기 회로(503)는 고속 세틀링 타임을 가진다. 그러나, 두개의 독립 경로로 인해, 경로 매칭은 유지하기가 더욱 어렵다. 공진기 회로(503)의 전달 함수는 다음과 같다.
Figure 112000004767323-pct00010
(8)
Ⅳ. 다중-샘플링 밴드패스 공진기 설계
본 발명을 이용하는 이중-샘플링 스위칭된 캐패시터 밴드패스 공진기 회로로 다중 샘플링 공진기 회로를 부가적으로 설명할 수 있다. 4중-샘플링 스위칭된 캐패시터 공진기 회로(802)는 도 10G에 도시되어 있다. 도 10G는 단지 공진기 회로(802)의 상위 반을 도시한다. 차동 입력(Vin)이 입력되는 곳에서 하위 반은 상위 반과 동일하며 단순하게 하기 위해 도시하지 않았다.
공진기 회로(802)에서, 입력 신호(Vip)는 4개의 신호 경로에 제공되고, 제1 신호 경로는 스위치(820a)를 통해 제공된다. 스위치(820a)는 캐패시터(820a)와 스위치(826a)의 일단부에 접속된다. 스위치(826a)는 양자화기 출력(YxpØ1)에 접속된다. 캐패시터(824a)의 다른 단부는 스위치(822a,830a) 및 캐패시터(828a)의 일단부에 접속된다. 스위치(822a)는 또한 AC 접지(202)에 접속되며 스위치(830a)는 또한 증폭기(850a)의 반전 입력에 접속된다. 캐패시터(828a)의 다른 단부는 스위치(832a,834a)에 접속된다. 스위치(832a)는 또한 증폭기(850a)의 비반전 출력에 접속되고 스위치(834a)는 또한 증폭기(850a)의 반전 출력에 접속된다.
공진기 회로(802)의 제 1 신호 경로의 동작은 아래와 같이 설명될 수 있다. 제1 클록 위상(Ø1) 동안, 스위치(820a,822a)는 ON 되고, 커패시터(824a)는 입력 신호(Vip)로 충전된다. 제 3 클록 위상(Ø3)동안, 스위치(820a,822a)는 스위치 OFF되고 스위치(826a,830a,834a)는 스위치 ON된다. 신호(YxpØ1)와 캐패시터(824a)의 전압은 캐패시터(824a,828a)의 비(Cs/Cf)에 의해 스케일링되고 증폭기(850a)의 비반전 출력에 공급된다. 또한 제 1 클록 위상(Ø1)동안, 스위치(832a)는 스위치 ON되고 증폭기(850a)의 반전 출력의 신호는 캐패시터(828a)를 충전시키면서 피드백된다. 캐패시터(828a)의 전압은 제 3 클록 위상(Ø3)동안 증폭기(850a)의 비반전 출력에서 반향된다. 증폭기(850a,850b)의 비반전 출력은 다음 공진기 섹션에 공급되는 출력(Vop13,Vop23)을 각각 포함한다.
다른 세 경로는 도 10G에 도시된 바와 같은 동일한 방법으로 접속된다. 다른 세개의 신호 경로는 또한 제 1 신호 경로와 동일한 방법으로 동작한다. 그러나, 다른 세개의 신호 경로의 스위치는 도 10H에 도시된 다른 위상을 가진 스위칭 클록으로 스위칭된다. 그러므로, 공진기 회로(802)의 각각의 스위치는 4 샘플링 클록 사이클마다 ON,OFF된다. 이는 증폭기(850)가 최종값에 이르는 데 더 많은 시간이 걸린다. 다른 견지에서 보면, 특정 성능을 가진 증폭기는 스위칭 주파수의 4배에서 효과적으로 샘플링되는 ΣΔADC를 실행시키는데 사용될 수 있다. 그러나, 캐패시터 값의 미스매치, 스위칭 클록의 불규칙한 클록 위상과 증폭기의 미스매치로 인한 경로 미스매치는 이미지를 ADC 출력에 나타나게 할 수 있다.
Ⅶ. 전력 소비 최소화
CDMA 통신 시스템과 같은 여러 기술에서, 본 발명을 이용하는 ΣΔADC가 제공되는 전화는, 그 휴대 특성 때문에 전력 소비가 설계시 고려되는 중요한 사항이다. ΣΔADC는 높은 동작 범위(dynamic range)가 요구되는 않는 경우, ΣΔADC의 선택 섹션이 디스에이블 되도록 함으로써 전력 소비가 최소가 되도록 설계할 수 있다. 또한, ΣΔADC는 ADC 입력 신호 레벨과 요구 성능을 기초로 바이어스 전류를 조절하도록 설계할 수 있다.
일 실시예에서, ΣΔADC는 12-비트 분해능(resolution)을 제공한다. 이러한 설계에는 ΣΔADC로의 최악의 신호 레벨을 예상한다. CDMA 기술의 경우, 대략 4-비트 분해능이 원하는 신호(예를 들면 CDMA 신호)를 위해 필요하며 나머지 8-비트 분해능은 큰 진폭(또는 잼머;jammer)의 스퓨리어스 신호 및 AGC 제어를 위해 예비된다. 일 실시예에서, 12-비트 분해능은 2-루프 MASH 4-4 구조로 제공된다. 도 4를 참조하면, 루프(110a)는 높은 동작 범위와 낮은 노이즈 플로어를 제공한다. 루프(110b)는 추가적인 동작 범위를 제공하지만, 루프(110a)보다 약간 높은 노이즈 플로어를 가진다. 루프(110a)의 낮은 노이즈 플로어는 큰 캐패시터를 가지며 높은 바이어스 전류로 루프(110a)의 증폭기를 바이어싱한 결과이다. 각각의 루프는 ADC 입력 신호 레벨과 요구 성능을 기초로 전력 소비를 최소로 하기 위해 선택적으로 디스에이블될 수 있다. 게다가, 각 공진기(130)의 증폭기의 바이어스 전류는 ADC 입력 신호 레벨과 요구 성능을 기초로 조절될 수 있다. 높은 동작 범위가 요구될 때, ADC 입력은 루프(110a)에 공급되며, 모든 증폭기의 바이어스 전류는 하이로 세팅되고 MASH ADC(100)는 상술한 방법으로 동작한다. 이 상태는 CDMA 신호와 두개의 큰 58dBc 잼머를 포함하는 ADC 입력과 CDMA 신호와 하나의 큰 +72dBc 잼머를 포함하는 ADC 입력의 결과이다. 이 요구 조건은 "TIA/EIA/IS-98-A Intermodulation Spurious Response Attenuation"에 지정되어 있으며, 이 후 IS-98-A 표준으로 명명한다. 실제로, 이 상태는 드물게 발생한다.
잼머 진폭이 감소함에 따라, 높은 동작 범위는 필요하지 않다. 이럴 경우, 루프(110b)는 디스에이블 될 수 있고 루프(110a)의 출력(Y1)은 ΣΔADC 출력을 구성한다. 선택적으로, 루프(110a)가 디스에이블될 수 있고, ADC 입력은 루프(110b)에 공급될 수 있으며, 루프(110b)의 출력(Y2)은 ΣΔADC출력을 구성한다. 그러므로, 두 개의 루프 중 하나가 인에이블 될 수 있고 요구 동작 범위를 제공할 수 있다.
각 공진기(130)의 증폭기의 바이어스 전류는 요구 성능을 제공하면서 전력 소비가 최소가 되도록 조절될 수 있다. 일 실시예에서, 제 1 루프(110a)는 최대 10mA 바이어스 전류를 소비하도록 설계되며 제 2 루프(110b)는 최대 8mA 바이어스 전류를 소비하도록 설계된다. 일 실시예에서, 루프(110a)에서, 공진기(130a)의 증폭기는 6mA를 소비하도록 설계되며 공진기(130b)의 증폭기는 4mA를 소비하도록 설계된다. 높은 동작 범위가 요구되지 않으면, 바이어스 전류는 감소할 것이다. 예를 들면, 공진기(130a)의 증폭기의 바이어스 전류는 6mA에서 2mA로 감소하며 공진기(130b)의 증폭기의 바이어스 전류는 4mA에서 2mA로 감소할 것이다. 유사하게, 루프(110b)의 증폭기의 바이어스 전류 역시 높은 동작 범위가 요구되지 않으면 감소할 것이다.
증폭기 바이어스의 조정은 루프 디스에이블과 독립적으로 실행될 수 있거나 루프 디스에이블과 연관되어 실행될 수 있다. 실제로, ΣΔADC의 다양한 구성에 대한 동작 범위를 확인하기 위해 분석과 측정이 실행될 수 있다. 그리고 나서, 요구 동작 범위를 기초로 ΣΔADC는 구성될 수 있다. 전력 소비를 최소로 하기 위해 ΣΔADC를 구성하는 다양한 방법은 본 발명의 영역에 속한다.
일 실시예에서, 요구 동작 범위는 요구 신호(예를 들면, CDMA 신호)의 전력 레벨과 ADC 입력의 전력 레벨을 측정하여 추정할 수 있다. ADC 입력의 전력 레벨은 전력 검출기에 의해 측정될수 있다. 전력 검출기는 당업자에 공지된 방법으로 실행된다. 요구 신호의 전력 레벨은 스퓨리어스 신호와 원하지 않는 이미지를 제거하기 위한 디지털 신호 처리 후에 요구 신호의 RSSI를 계산함으로써 측정될 수 있다. RSSI 측정은 "HIGH DYNAMIC RANGE CLOSED LOOP AUTOMATIC GAIN CONTROL CIRCUIT"로 표제되고 1992년 4월 21일에 특허되고 본 발명의 양수인에게 양도된 U.S Patent No. 5,107,225에 개시되어 있다. 선택적으로, 요구 동작 범위는 ΣΔADC가 존재하는 수신기의 동작 모드를 기초로 결정될 수 있다.
Ⅷ. 기타 고려 사항
ΣΔADC를 위한 이중-샘플링 스위칭된 캐패시터 회로는 캐패시터 값 및/또는 불규칙한 스위칭 클록 위상의 미스매치로부터 기인하는 경로 미치매치에 민감하다. 캐패시터 미스매치는 공통 센트로이드(centroid) 설계 기술과 같은 공지된 회로 설계 기술을 이용하여 1퍼센트 이하로 줄일 수 있다.
이중-샘플링 스위칭된 캐패시터 회로는 스위칭 클록의 두개 위상에서 신호를 샘플링한다. 스위칭된 클록은 샘플링 클록을 둘로 나눈것이다(도 6b 참조). 만일 이러한 2 분할이 임의의 위상 비대칭을 야기하면, 위상 미스매치는 입력 신호의 이미지를 출력에 나타나게 한다. 제 1 샘플링 단계(도 7A의 스위치320,322,324,326)를 클록하기 위해, 2 분할 동작전에, 마스터 클록, 예를 들면 샘플링 클록을 사용하는 것이 이 문제를 해결할 것이다.
제 1 샘플링 단계의 클록 지터가 또한 중요하다. 클록 지터는 양자화 노이즈를 변형시킨다. 클록 지터는 순수 외부 클록 소스로 제 1 샘프링 단계를 클록킹함으로써 줄일 수 있다. ADC가 저주파수로 IF에서의 신호를 하향변환하는데 사용되는 언더샘플링 기술에 대해서, 지터 스펙트럼 밀도는 언더 샘플링 비의 제곱으로 증가된다. 예를 들면, 220MHz의 IF와 80MHz의 샘플링율의 경우, 위상 노이즈는 8.8dB[20log(220MHz/80MHz)]로 증가된다. 언더샘플링 기술의 경우, 클록 지터 요구조건은 더욱 엄격하다.
ΣΔADC는 이중-샘플링 스위칭된 캐패시터 회로로 구현되는 밴드패스 MASH 4-4 ΣΔADC와 관련하여 상세히 기술되었다. 그러나 상술한 회로 설계 기술은 도 1 에 도시된 단일-루프 ΣΔADC기술에도 적용될 수 있다. 그러므로, 단일-루프 ΣΔADC는 본 발명의 영역에 해당한다.
베이스 밴드 ΣΔADC는 로우패스 필터를 가진 도 1-2의 필터를 실행함으로써 설계될 수 있다. 예를 들면, 베이스밴드 MASH 2-2 ADC는 로우패스 전달 함수(z-1/(1-z-1))에 의해 설계될 수 있다. 그러므로, 베이스밴드 단일-루프와 MASH ΣΔADC는 본 발명의 영역에 해당한다.
본 발명의 ΣΔADC의 필터는 능동 RC, gm-C, MOSFET-C, 스위칭된 캐패시터와 스위칭된 전류를 포함하는 다양한 아날로그 회로 설계 기술로 실행될 수 있다. 게다가, 스위칭된 캐패시터와 스위칭된 전류 회로는 단일-샘플링, 이중-샘플링, 또는 다중-샘플링 설계일 수 있다.
그러므로, 단일-루프와 MASH 구조로 실행된 베이스밴드 ΣΔADC와 밴드패스의 다양한 조합 및 치환은 본 발명의 영역에 해당하며, MASH 구조는 단일-샘플링, 이중-샘플링, 또는 다중-샘플링을 이용하는 능동 RC, gm-C, MOSFET-C, 스위칭된 캐패시터 또는 스위칭된 전류로 합성된다.
본 발명은 바람직한 실시예를 통해 개시되어 있지만, 당업자는 본 발명의 사상 및 영역내에서 다양한 변형이 가능함을 잘 이해할 수 있을 것이다.

Claims (40)

  1. 직렬로 연결된 복수의 루프들로서, 각각의 루프는 다중-샘플링 회로로서 구현되며, 상기 다중-샘플링 회로는 필터 기능을 실행하고 클록 신호의 다중 위상들에서 각각의 루프 입력 신호를 샘플링하도록 구현되는 직렬 연결된 복수의 루프들;
    적어도 하나의 피드-포워드 이득 엘리먼트로서, 하나의 이득 엘리먼트는 시퀀셜 루프들의 각각의 쌍 사이에서 결합되는 적어도 하나의 피드-포워드 이득 엘리먼트; 및
    상기 복수의 루프들 각각에 연결되어 변환기 출력을 제공하는 잡음 소거 논리부를 포함하며,
    상기 복수의 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  2. 제1항에 있어서,
    각각의 루프는
    직렬로 연결되는 적어도 하나의 필터 섹션; 및
    최종 필터 섹션 및 상기 적어도 하나의 필터 섹션 각각에 연결되는 양자화기를 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  3. 제2항에 있어서,
    각각의 필터 섹션은 공진기 섹션을 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  4. 제3항에 있어서,
    각각의 공진기 섹션은
    상기 양자화기에 연결된 합산기; 및
    상기 합산기에 연결된 공진기를 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  5. 제1항에 있어서,
    각각의 루프는 적어도 하나의 공진기를 포함하고, 각각의 공진기는 지연 셀 기반 공진기, 무손실 이산 적분기 공진기, 포워드-오일러 공진기, 또는 2-경로 인터리빙된 공진기로서 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  6. 제1항에 있어서,
    상기 다중 샘플링 회로는 능동-RC, gm-C, MOSFET-C, 스위칭 커패시터, 및 스위칭 전류로서 구성되는 그룹으로부터 선택되는 아날로그 회로 기술을 통해 합성되는 시그마-델타 아날로그 대 디지털 변환기.
  7. 제5항에 있어서,
    상기 적어도 하나의 공진기는 더블-샘플링 스위칭 커패시터 회로들을 사용하여 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  8. 제1항에 있어서,
    각각의 루프는 적어도 하나의 지연 셀 공진기를 포함하고, 각각의 지연 셀 공진기는
    이득 엘리먼트;
    상기 이득 엘리먼트에 결합된 합산기;
    상기 합산기에 결합된 제1 지연 엘리먼트; 및
    상기 제1 지연 엘리먼트 및 상기 합산기에 결합된 제2 지연 엘리먼트를 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  9. 제8항에 있어서,
    각각의 지연 엘리먼트는 스위칭 커패시터 지연 회로를 통해 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  10. 제1항에 있어서,
    상기 다중-샘플링 회로는 클록 신호의 대안적인(alternative) 위상들에서 각 루프 입력 신호를 샘플링하는 더블-샘플링 스위칭 커패시터 회로들을 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  11. 제1항에 있어서,
    상기 다중 샘플링 회로는 4중-샘플링 스위칭 커패시터 회로들을 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  12. 제1항에 있어서,
    각각의 루프는
    적어도 하나의 공진기 섹션; 및
    최종 공진기 섹션 및 상기 적어도 하나의 공진기 섹션의 각각에 연결된 양자화기를 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  13. 제12항에 있어서,
    상기 공진기는 지연 셀 기반 공진기, 무손실 이산 적분기 공진기, 포워드-오일러 공진기, 및 2-경로 인터리빙된 공진기로 구성되는 그룹으로부터 선택되는 시그마-델타 아날로그 대 디지털 변환기.
  14. 제13항에 있어서,
    상기 공진기는 능동-RC, gm-C, MOSFET-C, 스위칭 커패시터, 및 스위칭 전류로서 구성되는 그룹으로부터 선택되는 아날로그 회로 기술을 통해 합성되는 시그마-델타 아날로그 대 디지털 변환기.
  15. 제12항에 있어서,
    각각의 공진기 섹션은 더블-샘플링 스위칭 커패시터 회로들을 사용하여 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  16. 제12항에 있어서,
    각각의 공진기 섹션은 다중-샘플링 스위칭 커패시터 회로들을 사용하여 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  17. 각 루프는 적어도 하나의 지연 회로를 포함하고, 각각의 지연 회로는 증폭기 및 2개 이상의 신호 경로들을 포함하는 직렬 연결된 복수의 루프들을 포함하는 시그마-델타 아날로그 대 디지털 변환기로서,
    상기 각각의 신호 경로는
    제1 스위치;
    상기 제1 스위치에 연결된 커패시터;
    상기 커패시터 및 AC 접지에 연결된 제2 스위치;
    상기 제1 스위치 및 상기 증폭기 출력에 연결된 제3 스위치; 및
    상기 제2 스위치 및 상기 증폭기의 입력에 연결된 제4 스위치를 포함하며,
    특정 지연 회로에서의 각각의 신호 경로는 특정 지연 회로에서 다른 신호 경로들의 클록 위상들과는 구별되는 클록 위상들을 갖는 한 세트의 클록 신호들에 의해 클록되며,
    상기 복수의 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  18. 직렬로 연결된 복수의 루프들을 포함하는 시그마-델타 아날로그 대 디지털 변환기로서, 각각의 루프는 적어도 하나의 지연 셀 및 합산기 회로를 포함하며, 각각의 지연 셀 및 합산기 회로는 증폭기 및 2개 이상의 신호 경로들을 포함하는데, 각각의 신호 경로는
    제1 스위치;
    상기 제1 스위치에 연결된 제1 커패시터;
    상기 제1 커패시터 및 상기 AC 접지에 연결된 제2 스위치;
    상기 제1 스위치 및 상기 지연 셀 및 합산기 회로가 존재하는 상기 루프의 출력에 연결되는 제3 스위치;
    상기 제1 커패시터에 연결된 제2 커패시터;
    상기 제2 스위치 및 상기 증폭기의 반전 입력에 연결되는 제4 스위치;
    상기 제2 커패시터 및 상기 증폭기의 n-반전 출력에 연결된 제5 스위치; 및
    상기 제2 커패시터 및 상기 공진기 섹션의 상기 지연 회로내의 상기 증폭기의 반전 입력에 연결되는 제6 스위치를 포함하며,
    상기 복수의 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  19. 제18항에 있어서,
    상기 지연 셀 및 합산기 회로 내의 증폭기들은 망원 증폭기, 폴딩된 직렬 증폭기, 및 2-단 폴 스플리팅 증폭기로 구성되는 그룹으로부터 선택되는 시그마-델타 아날로그 대 디지털 변환기.
  20. 제18항에 있어서,
    상기 지연 회로 및 합산기 회로의 이득은 상기 지연 셀 및 합산기 회로내의 상기 제1 커패시터 및 상기 제2 커패시터의 커패시터 값들의 비율로서 실현되는 시그마-델타 아날로그 대 디지털 변환기.
  21. 제18항에 있어서,
    적어도 하나의 피드-포워드 이득 회로로서, 하나의 피드-포워드 이득 회로는 시퀀셜 루프들의 각 쌍 사이에 연결되고, 각 피드-포워드 이득 회로는 적어도 2개의 신호 경로들을 포함하는 적어도 하나의 피드-포워드 이득 회로를 추가로 포함하며, 각각의 신호 경로는
    제1 스위치;
    상기 제1 스위치에 연결되는 커패시터;
    상기 제1 커패시터 및 상기 AC 접지에 연결되는 제2 스위치; 및
    상기 제2 스위치 및 상기 AC 접지에 연결되는 제3 스위치를 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  22. 제21항에 있어서,
    상기 피드-포워드 이득 엘리먼트의 이득은 상기 피드-포워드 이득 회로내의 상기 커패시터 및 상기 피드-포워드 이득 회로가 연결되는 상기 지연 셀 및 합산기 회로내의 상기 제2 커패시터의 커패시터 값들의 비율로서 실현되는 시그마-델타 아날로그 대 디지털 변환기.
  23. 제18항에 있어서,
    상기 지연 셀 및 합산기 회로의 커패시터 값들은 잡음 계산에 기반하여 선택되는 시그마-델타 아날로그 대 디지털 변환기.
  24. 직렬로 연결된 복수의 루프들로서, 각 루프는 2개의 비교기들로서 구현되는 양자화기를 포함하며, 하나의 비교기는 제1 위상을 갖는 스위칭 클록에 의해 클록되고 다른 비교기는 제2 위상을 갖는 스위칭 클록에 의해 클록되며, 상기 비교기들은 차동 출력들을 제공하는 직렬로 연결된 복수의 루프들;
    시퀀셜 루프들의 각 쌍 사이에 연결된 적어도 하나의 피드-포워드 이득 엘리먼트; 및
    상기 복수의 루프들 각각에 연결되고 변환기 출력을 제공하는 잡음 소거 논리부를 포함하며,
    상기 복수의 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  25. 각각 복수의 이산 지연 엘리먼트들을 포함하는 2개 이상의 직렬 연결된 루프들;
    인접 루프들의 각 쌍 사이에 연결된 피드-포워드 이득 엘리먼트; 및
    각 루프에 연결되고 변환기 출력을 제공하는 잡음 소거 논리부를 포함하며,
    상기 2개 이상의 직렬 연결된 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 밴드패스 시그마-델타 아날로그 대 디지털 변환기.
  26. 직렬로 연결된 2개 이상의 루프들; 및
    시퀀셜 루프들의 각 쌍 사이에 연결된 적어도 하나의 피드-포워드 이득 엘리먼트를 포함하며,
    상기 2개 이상의 루프들 중 적어도 하나의 바이어스 전류는 요구되는 동작 범위에 기반하여 조정될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  27. 직렬로 연결된 2개 이상의 루프들; 및
    시퀀셜 루프들의 각 쌍 사이에 연결된 적어도 하나의 피드-포워드 이득 엘리먼트를 포함하며,
    상기 2개 이상의 루프들 중 적어도 하나는 요구되는 동작 범위에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  28. 제24항에 있어서,
    상기 2개 이상의 루프들 각각에 연결되어 변환기 출력을 제공하는 잡음 소거 논리부를 추가로 포함하는 시그마-델타 아날로그 대 디지털 변환기.
  29. 제24항에 있어서,
    각각의 루프는 클록 신호의 다중 위상들에서 각 루프 입력 신호를 샘플링하는 다중-샘플링 회로를 통해 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  30. 제24항에 있어서,
    각 루프는 클록 신호의 상이한 위상들에서 각 루프 입력 신호를 샘플링하는 더블-샘플링 회로를 통해 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  31. 제24항에 있어서,
    각 루프는 스위칭 커패시터 회로들 또는 스위칭 전류 회로들을 통해 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  32. 제26항에 있어서,
    상기 2개 이상의 루프들은 MASH 구조로서 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  33. 제24항에 있어서,
    상기 2개 이상의 루프들은 변환기 입력 신호의 밴드패스 샘플링을 제공하도록 구현되는 시그마-델타 아날로그 대 디지털 변환기.
  34. 각각 2개 이상의 인터리빙된 하이-패스 신호 경로들을 통해 구현되는 2개 이상의 직렬 연결된 루프들; 및
    시퀀셜 루프들의 각 쌍 사이에 연결되는 피드-포워드 이득 엘리먼트를 포함하며,
    상기 2개 이상의 직렬 연결된 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 밴드패스 시그마-델타 아날로그 대 디지털 변환기.
  35. 제34항에 있어서,
    각각의 루프에 연결된 잡음 소거 논리부를 추가로 포함하며, 상기 잡음 소거 논리부는 변환기 출력을 제공하기 위해 상기 인터리빙된 하이 패스 신호 경로들로부터의 출력들을 결합시키는 밴드패스 시그마-델타 아날로그 대 디지털 변환기.
  36. 제34항에 있어서,
    각각의 루프의 상기 인터리빙된 하이 패스 신호경로들은 클록 신호의 상이한 위상들에서 클록되는 밴드패스 시그마-델타 아날로그 대 디지털 변환기.
  37. 제34항에 있어서,
    각각의 인터리빙된 하이 패스 신호 경로는 적어도 하나의 지연 엘리먼트를 사용하여 구현되는 밴드패스 시그마-델타 아날로그 대 디지털 변환기.
  38. 직렬로 연결된 복수의 루프들로서, 각각의 루프는 적어도 하나의 필터 섹션을 포함하며, 각각의 필터 섹션은 클록 신호의 다중 위상들에서 각각의 필터 입력 신호를 샘플링하는 다중 샘플링 회로를 통해 구현되는 직렬로 연결된 복수의 루프들; 및
    시퀀셜 루프들의 각 쌍 사이에 연결된 적어도 하나의 피드-포워드 이득 엘리먼트를 포함하며,
    상기 복수의 루프들 중 적어도 하나는 요구되는 동작 범위(dynamic range)에 기반하여 디스에이블될 수 있으며, 상기 요구되는 동작 범위는 요구 신호 전력 레벨 및 ADC 입력 전력 레벨을 측정함으로써 추정될 수 있는 것을 특징으로 하는 시그마-델타 아날로그 대 디지털 변환기.
  39. 제38항에 있어서,
    각 루프에 대한 상기 다중 샘플링 회로는 다중 신호 경로들을 포함하며, 각각의 신호 경로는 다른 신호 경로들의 클록 위상들과는 상이한 클록 위상들을 갖는 클록 신호들 세트에 의해 클록되는 시그마-델타 아날로그 대 디지털 변환기.
  40. 제38항에 있어서,
    각각의 루프에 대한 상기 다중 샘플링 회로는 클록 신호의 대안적인 위상들에서 클록되는 2개의 신호 경로들을 포함하는 시그마-델타 아날로그 대 디지털 변환기.
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