JP3917518B2 - 多段回路の段を制御するための方法及び装置 - Google Patents

Description

【０００１】
発明の背景
Ｉ．発明の分野
本発明は電子回路に関する。特に、シグマ‐デルタ・アナログ対ディジタル変換器（ΣΔＡＤＣ）のような多段回路の段（ｓｔａｇｅ）を制御するための新規な改良された方法及び装置に関する。
ＩＩ．関連技術の説明
アナログ対ディジタル変換器（ＡＤＣ）は多くの電子回路における重要な要素部品であり、ディジタル通信システムにおいては特に重要である。ＡＤＣは連続アナログ波形を均等な間隔の時間区間で離散標本に変換する。それらの標本は標本化データの増幅、圧縮、及び／または誤り検知／訂正のために他のディジタル信号処理回路で続いて処理される。ＡＤＣを必要とする典型的な応用は符号分割多元接続（ＣＤＭＡ）通信システム及び高品位テレビジョン（ＨＤＴＶ）である。
【０００２】
ＡＤＣの重要ないくつかの動作パラメータには直線性、ＤＣオフセット、及び信号対雑音比（ＳＮＲ）がある。これらのパラメータの最適状態以下の値は通信システムの動作特性の劣化をもたらす。直線性は実際の変換曲線（アナログ出力に対するディジタル出力）と理想とする変換曲線の間の差異に関係する。フラッシュＡＤＣでは、ＡＤＣのビット数が増加すると良好な直線性を得ることはさらに困難になる。ＤＣオフセットはフェーズロック・ループの獲得及び追跡特性、及びビタビ復号器のような復号器の誤り検知／訂正能力を劣化させる。ＳＮＲは通信システムのビット誤り率（ＢＥＲ）特性に影響を及ぼす。なぜなら、ＡＤＣからの量子化及び回路雑音は標本化データの劣化をもたらすからである。
【０００３】
多くの通信システムでは、受信ＲＦ信号は量子化の前にベースバンドへ下方変換（ダウンコンバート）される。一般に、受信信号は最初の下方変換段階においてＲＦ周波数から中間周波数（ＩＦ）に下方変換される。最初の下方変換により受信器は様々なＲＦ周波数の信号を信号処理が実行できる固定ＩＦ周波数に下方変換できる。例えば、固定ＩＦ周波数は表面弾性波（ＳＡＷ）フィルタのような固定バンドパス・フィルタで第２の下方変換段階の前にＩＦ信号から不要な像及び偽応答を取除くことができる。ＩＦ信号はそれからディジタル化ベースバンド標本を提供するために標本化が行われるベースバンドに下方変換される。
【０００４】
大部分の通信応用では、ＡＤＣは受信器に必要である。いくつかの応用では、その受信器は生産台数のために価格及び信頼性が重要な設計基準である商品である。さらに、ＣＤＭＡ移動体通信システムのようないくつかの応用では、電力消費は受信器の遠隔／可搬性のために重要である。
【０００５】
従来技術では、フラッシュＡＤＣまたは連続近似ＡＤＣが受信信号を標本化するために使用される。フラッシュＡＤＣでは、入力信号は抵抗梯子によって生成されるＬ−１個の基準電圧に対してＬ−１個のコンパレータにより比較される。フラッシュＡＤＣはＬ−１個のコンパレータとＬ個の抵抗器が必要とされるので形が大きく、そして多くの電力を消費する。更に、抵抗梯子のＬ個の抵抗器が適合していなければ、フラッシュＡＤＣは直線性が不十分でＤＣオフセット特性もよくない。しかしながら、ＡＤＣはその高速性の故に普及している。
【０００６】
連続近似ＡＤＣもまた通信システムにおいてしばしば使用される。これらのＡＤＣは二つ以上の段で入力信号の近似を行うことによって複雑さを最小限にする。しかしながら、これらのＡＤＣもまたフラッシュＡＤＣで示されたのと同じ不十分な直線性と不十分なＤＣオフセット特性を示す。従って、フラッシュＡＤＣと同様に、連続近似ＡＤＣは多くの通信応用において使用するには理想的な候補ではない。
【０００７】
いくつかの応用では、改良されたデータ変換特性はシグマ‐デルタＡＤＣ（ΣΔＡＤＣ）で達成できる。
【０００８】
発明の要約
本発明は電力消費を低減するとともに、必要な動作レベルを提供するようにΣΔＡＤＣを制御するために使用できる制御機構を提供する。ΣΔＡＤＣは多重段（即ち、ループまたは区画）によって設計され、さらに多くの段が作動されることにより改良された動作特性（例えば、高ダイナミック・レンジ）を提供する。制御機構は必要な動作特性を提供するに十分な段数を選択的に作動させ、電力を節約するために残りの段を不作動にする。制御機構は、信号路上のΣΔＡＤＣに類似のΣΔＡＤＣを通してＡＤＣ入力信号の一以上の特性（例えば、信号レベル）を測定し、測定された特性を特定の閾レベルと比較し、所望の目的が達成されるようにその段を制御することによりこれを達成する。
【０００９】
本発明の実施例は制御回路に接続されたΣΔＡＤＣを含むデータ変換回路を提供する。ΣΔＡＤＣは入力信号を受信し、データ標本を供給するカスケード接続された多数の段を含む。制御回路は一個以上の検出器段、調整回路、及び信号処理器（シグナル・プロセッサ）を含む。検出器段は入力信号を受信し、検出信号を提供する。調整回路は検出器段に接続し、検出信号を受信し、そして調整された標本を提供する。信号処理器は調整回路に接続し、調整された標本を受信し、そしてゼロ以上の段を選択的に不作動にする制御信号を提供する。
【００１０】
実施例では、少なくとも一つの検出器段はΣΔ段の一つの複製（レプリカ）として実施され、それが複製するΣΔ段より少ない電流によって縮小、及び／またはバイアスされる。検出された信号は入力信号の振幅を表す。ΣΔ段は検出された信号振幅に基づいて、そして多分ΣΔＡＤＣ内の段の相対的な位置に基づいて不作動にされる。特定の実施では、ΣΔＡＤＣは二個の４次のバンドパス段または二個の２次のローパス段を含む。データ変換回路はセルラー（例えば、ＣＤＭＡ）受信器で使用すると有利である。
【００１１】
本発明の別の実施例は制御回路に接続された多段回路を含む電子回路を提供する。多段回路は特定の構成（例えば、カスケード、並列など）で接続されたＮ個の信号段を含む。制御回路はゼロ以上の信号段を選択的に不作動にする制御信号を提供する。制御回路は一以上の検出器段、調整回路及び上述のように構成及び動作する信号処理器を含む。検出器段は信号段の複製（レプリカ）として実施され、比較的少ない電流で縮小、及び／またはバイアスされる。信号段は、例えば、入力信号の振幅に基づいて選択的に不作動にされる。
【００１２】
さらに本発明の別の実施例は多数の信号段を含む多段回路を制御するために制御回路を提供する。制御回路は一以上の検出器段、調整回路、及び信号処理器を含む。少なくとも一つの検出器段は一つの信号段の複製として実施される。検出器段、調整回路、及び信号処理器は上述されたように構成され、且つ動作する。制御回路はΣΔＡＤＣ制御するために使用すると有利である。
【００１３】
さらに本発明の別の実施例はΣΔＡＤＣ中のΣΔ段を制御する方法を提供する。その方法に従って、ＡＤＣ入力信号の特性は一以上の検出器段を使用して検出される。少なくとも一つの検出器段階は一つの段の複製として実施される。検出された特性は比較レベルに対して比較される。制御信号は、一部は、比較に基づいて生成される。そしてゼロ以上の段は制御信号に従って選択的に不作動にされる。検出される特性は入力信号の振幅であり、そしてその段は検出された信号振幅に基づいて不作動にされる。
【００１４】
本発明の特徴、特性、および長所は、同様な参照符号が全体にわたり対応して同一である図面と関連して取られる以下に始まる詳細な記述からさらに明らかになるであろう。
【００１５】
特定の実施例の詳細な説明
高速シグマ‐デルタ・アナログ対ディジタル変換器（ΣΔＡＤＣ）は、前の標本が既に近似されているので、入力信号の帯域幅より何倍も高い標本化率で入力信号の振幅の変化の連続１ビット近似を行うことによって入力信号のアナログ対ディジタル変換を行う。出力標本は入力信号及び量子化雑音を含む。濾波がさらに容易に実行される帯域外周波数に量子化雑音が押し込まれる（または整形される）ようにΣΔＡＤＣは設計される。
【００１６】
ΣΔＡＤＣはΣΔＡＤＣの本来の構造のために高い信号対雑音比（ＳＮＲ）、及び良好な直線性を提供する。例えば、高いＳＮＲは十分な過大標本化率（ＯＳＲ）と適切な雑音整形フィルタを選択することによって得られる。その上、良好な直線性及び低いＤＣオフセットはΣΔＡＤＣ内の簡単な１ビット量子化のために得られる。
【００１７】
高速バンドパスΣΔＡＤＣは中間周波数（ＩＦ）で必要な狭帯域信号のアナログ対ディジタル変換を行うために使用される。典型的な応用はＣＤＭＡ通信システム及びＨＤＴＶを含む。バンドパスΣΔＡＤＣでは、入力信号はベースバンドではなくＩＦ周波数にある。ＩＦでの標本化は通信システムにおける下方変換段の省略を可能にし、斯くして回路の複雑さを低減し、費用を逓減し、そして信頼性を向上させる 。さらに、濾波がさらに容易に実行される帯域外周波数に関心の帯域周辺の量子化雑音が押し込れるようにバンドパスΣΔＡＤＣ中の雑音整形フィルタは設計される。
【００１８】
ΣΔＡＤＣは均等に並んだ時間区間で離散標本を提供するため連続時間のアナログ波形を標本化する。ΣΔＡＤＣは次の伝達関数：
【数１】
Ｙ（ｚ）＝Ｇ（ｚ）＊Ｘ（ｚ）＋Ｈ（ｚ）＊Ｅ（ｚ） （１）
を持ち、ここでＹ（ｚ）はｚ変換域におけるΣΔＡＤＣからの出力、Ｘ（ｚ）はＡＤＣへの入力、Ｅ（ｚ）は量子化雑音、Ｇ（ｚ）は入力から出力への伝達関数、そしてＨ（ｚ）は量子化器から出力への伝達関数である。このように、ΣΔＡＤＣの出力は伝達関数Ｇ（ｚ）により整形される入力信号プラス雑音伝達関数Ｈ（ｚ）により整形される量子化雑音Ｅ（ｚ）を含む。入力信号Ｘ(z)の歪みを回避するために、伝達関数Ｇ（ｚ）は一般に周波数には無関係に設計される。例えば、Ｇ（ｚ）は固定利得（Ａ１）と、Ａ１＊ｚ^−ｍといった遅延要素（ｚ^−１）を含む全通過関数である。濾波がさらに容易に実行される帯域外に関心の帯域（例えば、入力信号が存在する帯域）が押し出されるように量子化雑音Ｅ（ｚ）は雑音伝達関数Ｈ（ｚ）によって整形される。必要な動作を提供するためにΣΔＡＤＣが使用、且つ設計される応用に基づいて雑音伝達関数Ｈ（ｚ）の特性は選択される。
【００１９】
Ｉ．ΣΔＡＤＣアーキテクチャ
ΣΔＡＤＣは多くのアーキテクチャのうちの一つを用いて設計される。典型的な単一ループΣΔＡＤＣ１０のブロック図は図１で示される。単一ループΣΔＡＤＣ１０はＡＤＣ入力から量子化ＡＤＣ出力を減算する入力加算器２２を含む。加算器２２からの誤差信号は第一のフィルタ２４の伝達関数に従って誤差信号を濾波する第一のフィルタ２４に供給される。第一のフィルタ２４の出力は第一のフィルタ２４の出力から量子化ＡＤＣ出力を減算する加算器２６に供給される。加算器２６からの誤差信号は第二のフィルタ２８の伝達関数に従って誤差信号を濾波する第二のフィルタ２８に供給される。多くのビットがまた使用できるけれども、第二のフィルタ２８の出力は一般的に１ビットに量子化され、量子化ＡＤＣ出力として提供される。
【００２０】
図１は二個のフィルタ部をもつ単一ループΣΔＡＤＣを例示する。フィルタ部はΣΔＡＤＣの雑音整形特性を決定し、ΣΔＡＤＣが使用される応用に基づいて設計される。さらに多数のフィルタ部は第二のフィルタ２８及び量子化器３０の間に挿入される。しかしながら、単一ループΣΔＡＤＣは高次の単一ループΣΔＡＤＣの不安定性の懸念から二つ以下のフィルタ部で一般的に設計される。
【００２１】
典型的なＭＡＳＨ ΣΔＡＤＣアーキテクチャのブロック図は図２に示される。ＭＡＳＨ ＡＤＣは所望の雑音伝達関数Ｈ（ｚ）に応じて二つ以上のループで設計される。しかしながら、三つ以上にループを追加しても大した改善の増加は達成されないので、三つ以上のループをもつＭＡＳＨ ＡＤＣは一般的に利用されない。ＭＡＳＨアーキテクチャはもともと安定しているので、高次のΣΔＡＤＣのために好ましい。
【００２２】
図２において示されたように、ＭＡＳＨ ＡＤＣ１２は三つのループ４０ａ、４０ｂ、及び４０ｃを含む。ループ４０ａはＡＤＣ入力を量子化し、出力Ｙ１を雑音消去論理９０に供給する。ループ４０ａからのＡＤＣ入力及び量子化雑音（Ｘ２）の一部は追加の雑音整形が行われるループ４０ｂに供給される。最後に、ループ４０ｂからのＡＤＣ入力及び量子化雑音（Ｘ３）の一部はさらに雑音整形が行われるループ４０ｃに供給される。ループ４０ｂからの出力Ｙ２及びループ４０ｃからの出力Ｙ３はＡＤＣ出力を生成するためそれらをループ４０ａからの出力Ｙ１と結合する雑音消去論理９０に供給される。典型的な実施例では、ＡＤＣ出力は各ループについて１ビットを含む。雑音除去後、ダイナミック・レンジ、斯くしてＭＡＳＨ ＡＤＣ１２、は３ビット以上になる。
【００２３】
各ループ４０内で、加算器４２は入力信号と量子化器４６からの量子化出力を受信する。加算器４２は入力信号から量子化出力を減算し、誤差信号をループ・フィルタ４４に供給する。ループ・フィルタ４４は誤差信号を濾波し、１ビット値に量子化される量子化器４６に濾波出力を供給する。ループ・フィルタ４４はΣΔＡＤＣが使用される応用に基づく所望の雑音伝達関数Ｈ（ｚ）を生成するように設計される。最後のループ４０ｃを除く全てのループ・フィルタ４４からの濾波出力は利得要素５２に供給され、そして最初の利得で基準化される。最後のループ４０ｃを除く全ての量子化器の出力は利得要素５４に供給され、そして第二の利得で基準化される。利得要素５４からの基準化信号は利得要素５２からの基準化信号から減算され、そして誤差信号は利得要素５８に供給される。利得要素５８は第三の利得によって誤差信号を基準化し、そして基準化誤差信号を次のループ４０に供給する。利得要素５２、５４、及び５８の利得はＭＡＳＨ ＡＤＣの雑音伝達関数Ｈ（ｚ）に影響する。
【００２４】
所望の雑音伝達関数に応じて、各ループ・フィルタ４４は一以上のフィルタ部を含む。さらに多数のフィルタ部は、高ＳＮＲといった、所望の動作特性を得るために高次のΣΔＡＤＣの実施をさせる。ループ・フィルタ設計は以下で詳細に記述される。
【００２５】
この仕様では、 ＭＡＳＨ ΣΔＡＤＣは次の名称に従って示される。ＭＡＳＨ Ａ−Ｂ−ＣはＡ、Ｂ、及びＣ値で示される次数の三つのループ（Ａ、Ｂ、及びＣ） を表す。例えば、ＭＡＳＨ ４−２−２は４次フィルタをもつ第一ループ、２次フィルタをもつ第二ループ、及び２次フィルタをもつ第三ループを備えた三ループ・アーキテクチャを表す。全体で、ＭＡＳＨ ４−２−２は８次のΣΔＡＤＣである。本発明はΣΔＡＤＣのＭＡＳＨ ２−２、ＭＡＳＨ ４−２、ＭＡＳＨ ４−４、ＭＡＳＨ ４−２−２、ＭＡＳＨ ４−４−２、ＭＡＳＨ ４−４−４、及びその他の次数に関係する。
【００２６】
単一ループかＭＡＳＨかといった、所望のΣΔＡＤＣアーキテクチャの選択はいくつかの要素に依存する。一つの重要な要素は必要とされる信号対雑音比（ＳＮＲ）である。ＳＮＲは最大入力信号の電力の量子化雑音の電力に対する比率として定義される。フルスケールの 正弦波入力について、ΣΔＡＤＣのＳＮＲは次の方程式：
【数２】

に従って計算され、ここでＬは雑音整形に使用されるループ・フィルタの次数、ＯＳＲは過大標本化率である。ＯＳＲは二側波信号帯域幅上での標本化率の比ＯＳＲ＝ｆｓ／（２ｆ_ＢＷ）として定義される。方程式（２）は白色量子化雑音と利得１の量子化器だけを用いる単純な理論に基づいている。
【００２７】
方程式（２）を用いて、ＳＮＲは典型的なＣＤＭＡ応用について計算され、そこでは２−側波信号帯域幅２ｆ_ＢＷ＝２．４５７６ＭＨｚ、 標本化率は約７８．６４ＭＨｚである。これらの周波数は３２のＯＳＲを生成する。ＳＮＲは様々なループ・フィルタ次数Ｌについて計算され、その結果は表１に示される。ループ・フィルタ次数はΣΔＡＤＣ内の全てのフィルタの次数の合計である。バンドパスΣΔＡＤＣについて、ループ・フィルタ次数Lはバンドパス・フィルタの全体次数の半分である。ｎ次バンドパス・フィルタはＬ＝ｎ／２の実効次数を有する。なぜならば、 バンドパス伝達関数における極はｚ−平面の上半分とｚ−平面の下半分の間で均等に分割されているからである。表１におけるＳＮＲ計算値は達成できる上限を表す。実際のＳＮＲは非理想的な回路部品及びフルスケール値未満の信号の制約により計算値より１０ｄＢから１５ｄＢ少ない。
【００２８】
上述のＣＤＭＡについて、ＳＮＲはバンドパスＭＡＳＨ ４−２ ＡＤＣでは７０ｄＢ、ＭＡＳＨ ４−４では８５ｄＢ、６次の単一ループ・バンドパスΣΔＡＤＣでは６０ｄＢ、そして８次の単一ループＡＤＣでは６２ｄＢであることがシミュレートされる。シミュレーションの結果はまた表１に示される。シミュレーションの結果は雑音伝達関数Ｈ（ｚ）においてフルスケール以下−１０ｄB及び同時発生ゼロ（例えば、全てのゼロがｚ＝±ｊにある）での入力信号を仮定する。ゼロが信号帯域幅を横断して拡散されれば、６次の単一ループΣΔＡＤＣのＳＮＲのシミュレーション値は７０ｄＢに改善される。同様に、８次の単一ループΣΔＡＤＣのＳＮＲのシミュレーション値はゼロ拡散によって８０ｄＢに改善される。しかしながら、ゼロ拡散は非理想的な回路部品のために達成困難である。ＭＡＳＨアーキテクチャのＳＮＲのシミュレーション値は単一ループ・アーキテクチャのＳＮＲより良い。
【表１】

実際の実施では、ＭＡＳＨアーキテクチャは本来の安定性の付加利点及びループ・フィルタ設計の容易さを持っている。しかしながら、多重ループ間で量子化雑音を消去する必要性のためにＭＡＳＨアーキテクチャにとって回路調整はさらに重要である。単一ループ・アーキテクチャは２次以下のループについて安定しているが、高次のループについて不安定である。高次の単一ループ設計は細心の回路設計及び完全なシミュレーションによって安定にすることができる。しかしながら、単一ループ・アーキテクチャは回路の不適合に対しさらに許容性がある。単一ループ、もしくはＭＡＳＨアーキテクチャの選択は応用の要求に依存する。大抵の応用では、ＭＡＳＨアーキテクチャは単一ループ・アーキテクチャより好ましい。
【００２９】
ＭＡＳＨ ＡＤＣ１２の雑音伝達関数Ｈ（ｚ）はループ・フィルタ４４の設計によって決定される。例えば、ベースバンドＭＡＳＨ ΣΔＡＤＣはローパス・フィルタでループ・フィルタ４４を実施することによって設計される。同様に、バンドパスΣΔＡＤＣはバンドパス・フィルタでループ・フィルタ４４を実施することによって設計される。ループ・フィルタはループ内にあるので量子化雑音の雑音伝達関数Ｈ（ｚ）はフィルタ特性の逆になる。
【００３０】
典型的なベースバンド ＭＡＳＨ ΣΔＡＤＣは伝達関数ｚ^−１／（１−ｚ^−１）を持つ一以上の積分器を持つループ・フィルタ４４を実施することによって設計される。フィルタ４４内の積分器の数は所望の雑音伝達関数Ｈ（ｚ）に依存する。図３Ａに示されるように、ローパス伝達関数はｚ＝＋１に極を、原点ｚ＝０にゼロを持つ。ローパス伝達関数の周波数応答は図３Ｂに実線で示される。ローパス・フィルタはｚ＝＋１の極のためにＤＣで最高利得を有し、ｆｓ／６で利得１．０、そしてｆｓ／２で利得０．５を有する。ここでｆｓは標本化周波数である。雑音伝達関数の周波数応答は図３Ｂに破線で示される。ＤＣ周辺の量子化雑音は高い周波数の方へ押される。
【００３１】
典型的なバンドパスＭＡＳＨ ΣΔＡＤＣはバンドパス伝達関数−ｚ^−２／（１＋ｚ^−２）を持つ一以上の共振器を持つループ・フィルタ４４を実施することによって設計される。ループ・フィルタ４４内の共振器の数は所望の雑音伝達関数Ｈ（ｚ）に依存する。例えば、４次のループは各々が上述のバンドパス伝達関数を持つ二つの共振器部を必要とする。
【００３２】
バンドパス伝達関数はローパス伝達関数のｚ^−１をｚ^−２で代用にすることによってローパス伝達関数から得られる。図３Ｃに示されたように、バンドパス伝達関数はｚ＝±ｊで一対の極と原点ｚ＝０で二つのゼロを有する。バンドパス伝達関数の周波数応答は図３Ｄに実線で示される。バンドパス・フィルタはｚ＝±ｊのためにｆｓ／４で最高利得を、ＤＣ及ｆｓ／２で利得０．５を有する。雑音伝達関数の周波数応答は図３Ｄに破線で示される。ｆｓ／４周辺の量子化雑音は関心の周波数帯域ｆｓ／４からＤＣ及びｆｓ／２へ遠ざけられる。
【００３３】
ＩＩ．バンドパスＭＡＳＨ ΣΔＡＤＣアーキテクチャ
典型的な２ループ・バンドパスＭＡＳＨ ΣΔＡＤＣのブロック図は図４に例示される。ＭＡＳＨ ＡＤＣ１００は二つのループ１１０ａ及び１１０ｂ、フィード・フォワード要素１５０、及び雑音消去論理１６０を含む。典型的な実施例では、ＭＡＳＨ ＡＤＣ１００はアナログＡＤＣ入力を受信し、そして少なくとも２ビット、各ループ１１０に少なくとも１ビットを持つディジタルＡＤＣ出力を生成する。
【００３４】
ＡＤＣ入力はそれに応答して１−ビット出力Ｙ１を生成するループ１１０ａに供給される。ＡＤＣ入力の一部及びループ１１０ａからの量子化雑音（Ｘ２）は追加のノイズ整形が行われるループ１１０ｂに供給される。各々、ループ１１０ａ及び１１０ｂからのそれぞれの出力Ｙ１及びＹ２は雑音消去論理１６０に供給される。雑音消去論理１６０は出力Ｙ１及びＹ２を結合し、ＡＤＣ出力を生成する。
【００３５】
ループ１１０ａ内で、加算器１２８ａはＡＤＣ入力及び量子化器１４０ａから１−ビット出力Ｙ１を受信する。加算器１２８ａはＡＤＣ入力からＹ１を減算し、そして誤差信号を共振器１３０ａに供給する。共振器１３０ａは誤差信号を濾波し、そして濾波された出力（Ｖ１）を加算器１２８ｂに供給する。加算器１２８ｂはまた量子化器１４０ａからＹ１を受信し、そしてＶ１からＹ１を減算する。加算器１２８ａからの誤差信号はさらに誤差信号を濾波する共振器１３０ｂに供給される。共振器１３０ｂからの濾波出力（Ｖ２）はそれに応答して１−ビット出力Ｙ１を生成する量子化器１４０ａに供給される。ループ１１０ｂはループ１１０ａと同様の方法で接続される。
【００３６】
共振器１３０ｂからの濾波出力Ｖ２はまた倍率１／ｋ_１ｋ_２によってＶ２を基準化する利得要素１４２に供給される。量子化器１４０ａからの出力Ｙ１は倍率ｈによってＹ１を基準化する利得要素１４４に供給される。利得要素１４２及び１４４からの出力は利得要素１４４からの出力を利得要素１４２からの出力から減算する加算器１４６に供給される。加算器１４６からの誤差信号は倍率１／Ｇで誤差信号を基準化する利得要素１４８に供給される。利得要素１４８からの出力はループ１１０ｂに供給されるＸ２を含む。
【００３７】
雑音消去論理１６０内で、出力Ｙ１はループ１１０ｂの処理遅延に等しい時間区間によりＹ１を遅らせる遅延要素１７２に供給される。遅延要素１７２からの遅れたＹ１はＹ２と時間整列される。出力Ｙ２は倍率ＧによってＹ２を基準化する利得要素１６２に供給される。遅延出力Ｙ１は倍率ｈ−１によって遅延Ｙ１を基準化する利得要素１６６に供給される。利得要素１６２及び１６６からの出力は二つの基準化出力を合計する加算器１６４に供給される。加算器１６４からの結合信号は伝達関数Ｎ（ｚ）と結合された信号を濾波する要素１６８に供給される。要素１６８からの出力及び遅延Ｙ１はＡＤＣ出力を生成するため二つの信号を合計する加算器１７０に供給される。
【００３８】
バンドパスΣΔＡＤＣについて、ＭＡＳＨ ＡＤＣ中の各共振器１３０はバンドパス伝達関数 ｋ_ｎ＊ｚ^−ｍ／（１＋ｚ^−２）によって実施される。ここで、ｋ_ｎはループ１１０内のｎ−番目の利得で、ｍ＝１または２である。各共振器１３０は一対の極を含み、２次である。各ループ１１０は二つの共振器１３０を含むので、各ループの次数は４である。全体的に、ＭＡＳＨ ＡＤＣ１００は８次のＭＡＳＨ ４−４ ＡＤＣである。要素１６８中の伝達関数Ｎ（ｚ）はΣΔＡＤＣの特性に基づいて選択される。バンドパスΣΔＡＤＣでは、Ｎ（ｚ）＝（１＋ｚ^−２）^２である。遅延要素１７２はｚ^−２ｍの伝達関数を有する。
【００３９】
利得要素１４２、１４４、１４８，１６２、及び１６６の倍率に反映される利得ｋ_１、ｋ_２、ｈ、及びＧは雑音伝達関数Ｈ（ｚ）のゼロの場所を決定する。共振器１３０における極は、共振器が帰還ループ内にあるから雑音伝達関数Ｈ（ｚ）中のゼロに変換される。初めに、 Ｈ(z) 中のゼロはバンドパスΣΔＡＤＣについてｚ＝±ｊにあるように選択される。
【００４０】
図４に例示されたように、ＭＡＳＨ ＡＤＣ１００はバンドパスΣΔＡＤＣである。同じトポロジーはベースバンドΣΔＡＤＣを実施するために使用される。これは各共振器１３０をローパス伝達関数ｚ^−１／（１−ｚ^−１）を持つ積分器で置換え、要素１６８を伝達関数Ｎ（ｚ）で実施し、そして伝達関数ｚ^−２を持つ遅延要素１７２を用意することによって容易に達成される。これらの置換えによって、ＭＡＳＨ ＡＤＣ１００は４次のベースバンドＭＡＳＨ ２−２ ＡＤＣに変換される。
【００４１】
典型的な実施例では、ＭＡＳＨ ＡＤＣ１００の全ての要素は、雑音消去論理１６０を除いて、アナログ回路として実施される。しかしながら、アナログかディジタル回路のいずれかにおける要素の最適実施はΣΔＡＤＣを実施するのに使用されるＩＣプロセスに依存する。従って、ＭＡＳＨ ＡＤＣ１００内の必要な要素を合成するためにアナログ及びディジタル回路の様々な組合せは本発明の範囲内にある。
【００４２】
ＩＩＩ．バンドパス共振器の設計
バンドパスＭＡＳＨ ４−４ ＡＤＣは、上述されたように、 バンドパス伝達関数ｚ^−２／（１＋ｚ^−２）によってＭＡＳＨ ＡＤＣ中の共振器１３０を実施することにより設計される。このように、共振器１３０ａ、１３０ｂ、１３０ｃ、及び１３０ｄは同じ構造を有する。しかしながら、共振器１３０ａ及び１３０ｃの利得はｋ_１で、一方、共振器１３０ｂ及び１３０ｄの利得はｋ_２である。共振器１３０は図５Ａに例示される。共振器１３０は多くの共振器構造によって実施できるが、それらのうちの四つが図５Ｂ−５Ｅに例示される。共振器１３１、１３２、１３３及び１３４は入力信号Ｒｉｎを受信し、そして出力信号 Ｒｏｕｔを生成する。
【００４３】
典型的な遅延セル共振器１３１のブロック図は図５Ｂに示される。入力信号Ｒｉｎは利得ｋ_ｎで入力信号を基準化する利得要素１９２に供給される。基準化Ｒｉｎは出力信号Ｒｏｕｔをまた受信し、そして基準化ＲｉｎからＲｏｕｔを減算する加算器１９４に供給される。加算器１９４からの誤差信号は標本化クロックの１クロック・サイクルだけその信号を遅延する遅延要素２００ａに供給される。遅延要素２００ａからの遅延誤差信号はさらに１クロック・サイクルだけ信号を遅延する遅延要素２００ｂに供給される。遅延要素２００ｂからの信号は出力信号Ｒｏｕｔを含む。
【００４４】
典型的な無損失の離散積分器（ＬＤＩ）共振器１３２のブロック図は図５Ｃに示される。入力信号Ｒｉｎは利得ｋ_ｎで入力信号を基準化する利得要素２６０に供給される。基準化Ｒｉｎは基準化出力信号Ｒｏｕｔをまた受信し、そして基準化Ｒｉｎから基準化Ｒｏｕｔを減算する加算器２６２に供給される。加算器２６２からの誤差信号は伝達関数ｚ^−１／（１−ｚ^−１）で信号を濾波するフィルタ２６４に供給される。フィルタ２６４からの濾波された誤差信号は伝達関数１／（１−ｚ^−１）で信号をさらに濾波するフィルタ２６６に供給される。フィルタ２６６からの信号は出力信号Ｒｏｕｔを含む。Ｒｏｕｔは利得βでＲｏｕｔを基準化する利得要素２６８に供給される。典型的な実施例では、β＝２で、共振器１３２の全体の伝達関数はｋ_ｎ＊ｚ^−１／（１＋ｚ^−２）である。βの適切な選択によって、雑音伝達関数のゼロは信号帯域中に拡散できる。
【００４５】
典型的な順方向オイラー（ＦＥ）共振器１３３のブロック図は図５Ｄに示される。入力信号Ｒｉｎは利得ｋ_ｎで入力信号を基準化する利得要素２７０に供給される。基準化Ｒｉｎは基準化出力信号Ｒｏｕｔをまた受信し、そして基準化入力信号Ｒｉｎから基準化出力信号Ｒｏｕｔを減算する加算器２７２ａに供給される。加算器２７２ａからの誤差信号は信号を伝達関数ｋ_ｎ＊ｚ^−２／（１＋ｚ^−２）で濾波するフィルタ２７４ａに供給される。フィルタ２７４ａからの濾波された誤差信号は、基準化Ｒｏｕｔをまた受信し、そして濾波された誤差信号から基準化Ｒｏｕｔを減算する加算器２７２ｂに供給される。加算器２７２ｂからの誤差信号は伝達関数ｋ_ｎ＊ｚ^−２／（１＋ｚ^−２）で信号を濾波するフィルタ２７４ｂに供給される。フィルタ２７４ｂからの信号は出力信号Ｒｏｕｔを含む。Ｒｏｕｔは利得βで出力信号Ｒｏｕｔを基準化する利得要素２７６に供給される。典型的な実施例では、β＝２で、共振器１３３の全体の伝達関数はｋ_ｎ＊ｚ^−２／（１＋ｚ^−２）である。
【００４６】
典型的な２−路インタリーブ共振器１３４のブロック図は図５Ｅに示される。入力信号Ｒｉｎは利得ｋ_ｎで入力信号を基準化する利得要素２８０に供給される。基準化Ｒｉｎは基準化Ｒｉｎを加算器２８４ａ及び２８４ｂにそれぞれ接続するスイッチ２８２ａ及び２８２ｂに供給される。加算器２８４はまた遅延要素２８６から遅延誤差信号を受信し、そして基準化Ｒｉｎから遅延誤差信号を減算する。加算器２８４からの誤差信号は１標本化クロック・サイクルだけ誤差信号を遅延するために供給される。遅延要素２８６ａ及び２８６ｂからの遅延誤差信号はスイッチ２８８ａ及び２８８ｂにそれぞれ供給される。スイッチ２８８ａ及び２８８ｂは共に接続され、共振器１３４の出力を含む。 スイッチ２８２ａ及び２８８ａはスイッチング・クロックの一つの位相によってクロックされ、そして、スイッチ２８２ｂ及び２８８ｂは第２の位相によってクロックされる。クロック信号は以下で詳細に記述される。共振器１３４の全体の伝達関数はｋ_ｎ＊ｚ^−２／（１＋ｚ^−２）である。
【００４７】
共振器１３１、１３２、１３３及び１３４は多数のアナログ回路技術によって実施される。例えば、共振器１３１、１３２、１３３及び１３４は能動−ＲＣ、ｇｍ−Ｃ、及びＭＯＳＦＥＴ−Ｃといった連続時間アナログ回路技術によって実施される。共振器１３１、１３２、１３３及び１３４はまたスイッチド・キャパシタ及び電流切換えといった標本化データ・アナログ回路技術によって実施される。アナログ回路技術の選択はＡＤＣが使用される応用の要請に依存する。１２ビットＡＤＣが８０ＭＨｚの標本化率で動作している典型的なＣＤＭＡ応用に関して、様々な回路技術の動作特性が表２で表にされている。
【表２】

表２に記載された回路技術、またはその等価なもののどれかを用いるここに記述された機能の実施は本発明の範囲内にある。好ましい実施例では、共振器１３１、１３２、１３３及び１３４はＳＮＲ、精度、速度（スピード）、及び費用（コスト）における優れた動作特性のためにスイッチド・キャパシタ回路技術によって実施される。
【００４８】
スイッチド・キャパシタ回路技術を使用する共振器１３１の設計は以下で詳細に記述される。共振器１３１内で、各遅延要素２００は多くのアナログ回路技術の一つで実施される。好ましい実施例では、遅延要素２００は図６Ａで例示されたように二重標本化スイッチド・キャパシタ遅延回路２１０で実施される。最高の直線性及び雑音特性について、遅延回路２１０は完全な差動回路として実施され、ここで入力はＲｉｎ＋及びＲｉｎ−を含み、そして出力はＲｏｕｔ＋及びＲｏｕｔ−を含む。
【００４９】
遅延回路２１０内で、入力信号Ｒｉｎ＋はスイッチ２２０ａ及び２２４ａを経由して二つの信号路に供給される。スイッチ２２０ａはキャパシタ２２８ａ及びスイッチ２３６ａの一端に接続する。キャパシタ２２８ａの他端はスイッチ２２２ａ及び２３２ａに接続する。スイッチ２２２ａはまたＡＣ接地２０２に接続する。スイッチ２３２ａはまた増幅器２５０の反転入力に接続し、スイッチ２３６ａはまた増幅器２５０の非反転出力に接続する。同様の方法において、スイッチ２２４ａはキャパシタ２３０ａ及びスイッチ２３８ａの一端に接続する。キャパシタ２３０ａの他端はスイッチ２２６ａ及び２３４ａに接続する。スイッチ２２６ａはまたＡＣ接地２０２に接続する。スイッチ２３４ａはまた増幅器２５０の反転入力に接続し、スイッチ２３８ａはまた増幅器２５０の非反転出力に接続する。遅延回路２１０は完全な差動回路である。遅延回路２１０の下半分は上半分の鏡像である。
【００５０】
ＡＣ接地２０２はキャパシタ迂回でＤＣバイアス電圧を接地するように実施される。ＤＣバイアス電圧はその節点で差動信号の中間基準電圧を決定する。最良の直線性のために、信号Ｒｉｎ＋及びＲｉｎ−は増幅器２５０の動作中心の近くに通常にバイアスされる。いくつかの回路設計では、差動出力Ｒｏｕｔ＋及びＲｏｕｔ−は入力Ｒｉｎとは異なる最適ＤＣバイアス電圧を有する。
【００５１】
遅延回路２１０はスイッチング・クロックの二つの相に関して入力信号Ｒｉｎを標本化する。図６Ｂを参照して、標本化クロックｆｓはスイッチング・クロックを得るために二つに分割される。典型的な実施例では、第一のクロック相を持つクロック信号ＣＬＫ１はバブルなしで示されるスイッチ（例えば、スイッチ２２４ａ）に供給される。第二のクロック相を持つクロック信号ＣＬＫ２はバブルで示されるスイッチ（例えば、スイッチ２２０ａ）に供給される。各クロック信号は５０パーセント未満のデューティ・サイクルを有する。クロック信号の最小幅はキャパシタの充電時間によって決定され、次にそれはキャパシタの大きさ（サイズ）及びスイッチのオン抵抗によって決定される。
【００５２】
図６Ａを参照して、第一のクロック相φ１の間、スイッチ２２４ａ及び２２６ａはＯＮに切換わり、そしてキャパシタ２３０ａは入力信号Ｒｉｎ＋で充電される。第二のクロック相φ２の間、スイッチ２２４ａ及び２２６ａはＯＦＦに切換わり、そしてキャパシタ２３０ａを横断する電圧は出力Ｒｏｕｔ＋に供給される。キャパシタ２３０ａは第一のクロック相φ１の間に充電され、そして第二のクロック相φ２の間出力Ｒｏｕｔ＋に供給される。従って、遅延回路２１０によって提供される遅延は２分の１スイッチング・クロック・サイクル、または２分の１標本化クロック・サイクルである。同様に、キャパシタ２２８ａは第二のクロック相φ２の間充電され、そして第一のクロック相φ１間出力Ｒｏｕｔ＋に供給される。二つの信号路は、一つはキャパシタ２３０ａを介して、第二はキャパシタ２２８ａを介して、異なるクロック相で動作し、増幅器２５０を共用するのみである。
【００５３】
二重標本化スイッチド・キャパシタ回路を用いて、入力信号Ｒｉｎは、二つの信号路を経由して、スイッチング・クロックの両相で出力Ｒｏｕｔに供給され、それによりたとえスイッチが２分の１標本化クロック（ｆｓ／２）でＯＮ及びＯＦＦに切換えられても標本化クロック周波数ｆｓでＲｉｎの標本化が行われる。二重標本化スイッチド・キャパシタ回路はスイッチが標本化周波数の半分でクロックが可能で、斯くしてキャパシタ及び増幅器に最終値に定まるのに多くの時間を許容する。スイッチド・キャパシタ回路の動作速度は回路で使用される増幅器の整定時間によって決定されるので、スイッチング・クロックの両相の間に同じ増幅器を使うことは増幅器をさらに速く整定することを必要とせずに標本化率を２倍に増加する。
【００５４】
しかしながら、標本化スイッチド・キャパシタ回路は信号路の不整合に対して敏感である。ΣΔＡＤＣの最初の標本化段における不整合は出力標本において劣化をもたらす。次の段における不整合は雑音整形され、そして顕著な劣化にはならない。キャパシタにおける不整合または不均等なクロック相による不整合といった二つの信号路の間の不整合は、第一の段において出力標本に現れる入力信号の像を生成する。良好な回路設計規定を使うことによって、キャパシタ不整合は１パーセント以下まで低減でき、それにより像の振幅を−４０ｄＢに、または入力信号の振幅のさらに下に最小化する。スイッチング・クロックは不均一なクロック相を最小限にするように設計される。代りに、スイッチング・クロックを得るための二分割操作の前に、最初の標本化段は主クロックでクロックされる。クロック・ジッターはきれいな外部クロック源を使うことによって低減される。このトポロジーはまた増幅器負荷が少ないので単一標本化トポロジーよりさらに速い整定時間を持つ。
【００５５】
ＩＶ．バンドパスＭＡＳＨ４−４ＡＤＣの設計
図４を参照して、各ループ１１０は二つの共振器部１２０を含む。各共振器部１２０は加算器１２８及び共振器１３０を含む。図５Ｂで示されたように、共振器１３０は遅延セル共振器１３１を含む。各遅延セル共振器１３１は二つの遅延要素２００を含む。図６Ａで示されたように、各遅延要素２００は二重標本化スイッチド・キャパシタ遅延回路２１０で実施される。
【００５６】
共振器部１２０を実施する、二重標本化スイッチド・キャパシタ共振器回路の概要図は図７Ａで示される。共振器回路１２１は遅延要素及び加算回路３００及び遅延回路３１０を含む。回路３００は加算器１２８、利得要素１９２、加算器１９４、及び遅延要素２００ａを組込む（図４及び５Ｂ参照）。遅延回路３１０は遅延要素２００ｂを実施する。
【００５７】
図７Ａを参照して、回路３００内で、入力信号Ｖｉｐは二つの信号路に供給され、第一の信号路はスイッチ３２４ａを経由する。スイッチ３２４ａはキャパシタ３３０ａ及びスイッチ３１４ａの一端に接続する。キャパシタ３３０ａの他端はスイッチ３２６ａ及び３３４ａに接続する。スイッチ３２６ａはまたＡＣ接地に接続し、スイッチ３３４ａはまた増幅器３５０ａの反転入力に接続する。スイッチ３１４ａは以下に記述される量子化器出力Ｙｐφ１に接続する。スイッチ３２６ａ及び３３４ａはキャパシタ３１８ａの一端に接続する。キャパシタ３１８ａの他端はスイッチ３４４ａ及び３３８ａに接続する。スイッチ３３８ａはまた増幅器３５０ａの非反転出力に接続する。スイッチ３４４ａはまた遅延回路３１０内で増幅器３５０ｂの反転出力に接続する。
【００５８】
回路３００における第一の信号路の動作は次のように記述される。第一のクロック相φ１の間、スイッチ３２４ａ及び３２６ａはＯＮに切換えられ、キャパシタ３３０ａは入力信号Ｖｉｐで充電される。第二のクロック相φ２の間、スイッチ３２４ａ及び３２６ａはＯＦＦに切換えられ、スイッチ３１４ａ、３３４ａ、及び３３８ａはＯＮに切換えられる。入力信号Ｙｘｐφ１及びキャパシタ３３０ａを横断する電圧はキャパシタ３３０ａ及び３１８ａの比（Ｃｓ／Ｃｆ）により基準化され、そして増幅器３５０ａの非反転出力に供給される。また、第一のクロック相φ１の間に、スイッチ３４４ａはＯＮに切換えられ、そして増幅器３５０ｂの反転出力からの信号は帰還（フィードバック）され、キャパシタ３１８ａを充電する。キャパシタ３１８ａを横断する電圧は第二のクロック相φ２の間増幅器３５０ａの非反転出力で反映される。
【００５９】
上述の議論は回路３００内の第一の信号路の回路接続及び動作を記述する。同一の回路はスイッチが交互の相でクロックされることを除けば第一の信号路と同じように動作する第二の信号路に提供される。このように、入力信号Ｖｉｐはスイッチング・クロックの両方の相で増幅器３５０ａの出力に供給される。
【００６０】
回路３００は完全な差動回路である。同一の回路は反転入力信号Ｖｉｎのために用意される。回路３００の下半分は上半分の鏡像である。
【００６１】
回路３００は加算器１２８、利得要素１９２、及び加算器１９４の機能を含む（図４及び５Ｂ参照）加算器１９４の機能は第二の遅延要素の出力をキャパシタ３１６及び３１８にそれぞれ接続するスイッチ３４２及び３４４により提供される。電圧Ｖｏｎは第一のクロック相φ１の間キャパシタ３１８ａに蓄えられ、そして第二のクロック相φ２の間Ｖｂでの電圧から減算される。加算器１２８の機能は量子化器の出力をキャパシタ３２８及び３３０にそれぞれ接続するスイッチ３１２及び３１４により提供される。量子化器の出力電圧Ｙｐφ１は、第二のクロック相φ２の間キャパシタ３３０ａに供給され、そしてＶｂでの電圧に加算される。
【００６２】
遅延回路３１０は図６Ａにおける遅延回路２１０と同一で、遅延回路２１０について上に記述されたと同じ方法で動作する。遅延回路３１０は２分の１スイッチング・クロック・サイクル、または１標本化クロック・サイクルだけ回路３００からの出力を遅延する。増幅器３５０ｂからの出力は共振器回路１２１の出力を含む。
【００６３】
共振器回路１２１はＶｉｐからＶｏｐへの次の伝達関数
【数３】

を有する。Ｙｘｐφ１からＶｏｐへの伝達関数は−Ｈ_Ｒ（ｚ）である。この表記では、Ｙｘは第一（ｘ＝１）のループまたは第二（ｘ＝２）のループからの量子化器出力を表し、ｐまたはｎは（＋）または（−）信号を表し、そしてφ１またはφ２は量子化器出力のクロック相を表す。Ｙｘｐφ１からＶｏｐへの電圧利得はキャパシタ３３０ａのキャパシタ３１８ａに対する比−Ｃｓ／Ｃｆである。このように、利得要素１９２の利得はｋ_ｎ＝Ｃｓ／Ｃｆとして設定される。
【００６４】
各共振器部１２０を共振器回路１２１によって実施したので、図４のＭＡＳＨ ＡＤＣ１００は図８に示されたように８次のバンドパスＭＡＳＨ ４−４ ＡＤＣとして実施される。図４の各共振器部１２０は図８の二重標本化スイッチド・キャパシタ共振器回路１２１と置換えられる。共振器回路１２１内で、遅延回路３１０から回路３００へのフィードバックは簡単にするために示されない。同じく、図４の雑音消去論理１６０は簡単にするために図８では示されないことに注意を要す。
【００６５】
図４の量子化器１４０ａは二つの同期比較器（コンパレータ）３９０ａ及び３９０ｂを含む量子化器１４１ａで実施される。比較器３９０ａは第一の相φ１を持つＣＬＫ１によってクロックされ、そして比較器３９０ｂは第二の相φ２を持つＣＬＫ２によってクロックされる（図６Ｂ参照）。比較器３９０ａ及び３９０ｂへの差動入力信号は回路３００ｂの出力によって供給される。これは量子化器１４１ａが２分の１スイッチング・クロック・サイクルの遅れを持っているからである。量子化器１４１ａへの入力は２分の１スイッチング・クロック・サイクルの遅れをまた提供する遅延回路３１０ｂの前で取られる。この方法で接続されて、量子化器１４１ａは時間で正確に整列される。各比較器３９０は差動出力を提供する。比較器３９０ａは差動出力信号Ｙ１ｐφ１及びＹ１ｎφ１を供給し、そして比較器３９０ｂは差動出力信号Ｙ１ｐφ２及びＹ１ｎφ２を供給する。四つの量子化器の出力は、まとめてＹ１として引用され、図４及び図８によって示されたように回路３００ａ、３００ｂ、及び１５１に供給される。
【００６６】
図４及び図８を参照して、フィード・フォワード利得要素１５０は回路設計を単純化するために回路３００ｃに組込まれる。図４を参照して、共振器１３０ｂの出力（Ｖ２）からＸ２への利得は１／ｋ_１ｋ_２Ｇで、量子化器１４０ａからＸ２への出力（Ｙ１）への利得は−ｈ／Ｇである。フィード・フォワード利得要素１５０の全体の伝達関数はＸ２＝Ａｖ１＊Ｖ２−Ａｖ２＊Ｙ１として計算され、ここでＡｖ１＝１／ｋ_１ｋ_２Ｇ及びＡｖ２＝ｈ／Ｇである。
【００６７】
バンドパスＭＡＳＨ ４−４ ＡＤＣの利得ｋ_１、ｋ_２、ｈ、及びＧは最適なＳＮＲ及び回路実施が容易になるように選択される。混在アナログ及びディジタル設計シミュレーション・ツールを使用して、次の典型的な値が利得について選択される：
【数４】
ｋ_１＝０．５， ｋ_２＝０．５， ｈ＝２， Ｇ＝４ （４）
利得ｋ_１、ｋ_２、ｈ、及びＧについての他の値もまた利用でき、本発明の範囲内にある。方程式（４）に示された利得値、及び過大標本化率３２を用いて、ＳＮＲ対入力信号レベルが図９に示される。ピークＳＮＲは９０ｄＢを越える。
【００６８】
回路３００ｃに関連してフィード・フォワード利得要素１５０を実施する典型的なフィード・フォワード利得回路１５１の概要図は図７Ｂに例示される。量子化器１４１ａ（図８参照）からの量子化器出力Ｙ１ｐφ２、Ｙ１ｐφ１、Ｙ１ｎφ１、及びＹ１ｎφ２はスイッチ３７２ａ、３７６ａ、３７６ｂ、及び３７２ｂにそれぞれ供給される。スイッチ３７２ａ、３７６ａ、３７６ｂ、及び３７２ｂは図７Ａの共振器回路１２１内の節点Ｖａ、Ｖｂ、Ｖｃ、及びＶｄに接続されるキャパシタ３８０ａ、３８２ａ、３８２ｂ、及び３８０ｂの一端に接続する。キャパシタ３８０ａ、３８２ａ、３８２ｂ、及び３８０ｂの他端はスイッチ３７４ａと３８４ａ、３７８ａと３８６ａ、３７８ｂと３８６ｂ、及び３７４ｂと３８４ｂにそれぞれ接続する。スイッチ３７４ａ、３７８ａ、３７８ｂ、３７４ｂ、３８４ａ、３８６ａ、３８６ｂ、及び３８４ｂはまたＡＣ接地２０２に接続される。
【００６９】
利得値Ａｖ１及びＡｖ２は計算されて、フィード・フォワード利得回路１５１に組込まれる。方程式（４）からｋ１＝０．５、ｋ２＝０．５、ｈ＝２、及びＧ＝４の値を使うと、利得値はＡｖ１＝１及びＡｖ２＝０．５になる。図７Ａ及び７Ｂを参照して、量子化器１４１ａの出力Ｙ１ｐ１φ１から増幅器３５０ａの非反転出力への利得はキャパシタ３８２ａ及び３１８ａの比、またはＡｖ２＝Ｃｑ／Ｃｆ＝０．５によって決定される。従って、キャパシタ３８２ａの容量（キャパシタンス）はキャパシタ３１８ａの値の半分になるように合成される。図８を参照して、共振器回路１２１ｂの出力Ｖ２ｐ（図７ＡのＶｉｐに対応する）から増幅器３５０ａの非反転出力への利得はキャパシタ３３０ａ及び３１８ａの比、またはＡｖ１＝Ｃｓ／Ｃｆ＝１．０によって決定される。このように、キャパシタ３３０ａの値はキャパシタ３１８ａと同じ容量になるように合成される。しかしながら、キャパシタ３３０ａ及び３１８ａはまた利得要素１９２を実施する（図５Ｂ参照）。典型的な実施例では、方程式（４）で示されたように利得ｋ_ｎ＝ｋ_１＝ｋ_２＝０．５である。従って、キャパシタ３３０ａはキャパシタ３１８ａの容量の半分になるように選択される。
【００７０】
典型的な実施例では、図４の雑音消去回路１６０はディジタル論理で実施される。８次のバンドパスＭＡＳＨ ＡＤＣについて、遅延要素１７２はｚ^−４の伝達関数を持ち、カスケード接続された四つのＤフリップ−フロップで実施されており、その設計及び実施は当技術分野では周知である。二つの加算器と四組のＤフリップ−フロップで実施される要素１６８の伝達関数はＮ（ｚ）＝（１＋ｚ^−２）^２で、その実施は当技術分野では周知である。
【００７１】
上で述べられたように、二重標本化スイッチド・キャパシタ回路は信号路の不整合に対して敏感である。しかしながら、最初の標本化段の次の段における信号路不整合は雑音整形され、顕著な像にはならない。図８を参照して、図７Ａに例示される遅延要素及び加算器回路３００ａ内では、入力標本化キャパシタ３２８及び３３０だけがキャパシタ値の不整合に敏感で、そして入力標本化スイッチ３２０、３２２、３２４、及び３２８だけがスイッチング・クロックの不均等クロック相に敏感である。信号路不整合は以下で記述される回路設計技術の使用により最小化できる。
【００７２】
図３Ｄを参照して、バンドパスＭＡＳＨ ４−４ ＡＤＣ１０１はｆｓ／４周辺のスペクトル成分がＤＣ及びｆｓ／２の方へ押されるように量子化雑音の雑音整形を提供する。最適な動作特性のために、標本化される入力信号はｆｓ／４の近くに置かれなければならない。入力信号が標本化周波数より高いＩＦに集中し、そして標本化のエイリアシング特性がＩＦからの入力信号をさらに低い周波数に下方変換するために使用される低標本化応用について、入力信号はＩＦ＝（２ｎ＋１）＊ｆｓ／４の近くに置かれなければならない。ここで、ｎはゼロより大きい整数、またはゼロである。
【００７３】
Ｖ．代わりのバンドパス共振器の設計
バンドパス共振器は様々な他の構造によって合成され、そのうちの三つが図５Ｃ−５Ｅに例示される。典型的な実施例では、図５Ｃの損失のない離散積分器（ＬＤＩ）共振器１３２は図１０Ａの単一標本化スイッチド・キャパシタＬＤＩ共振器回路４０２で実施され、図５Ｄの順方向オイラー（ＦＥ）共振器１３３は図１０Ｂの単一標本化スイッチド・キャパシタＦＥ共振器回路４０３で実施され、そして図５Ｅの２−路インタリーブ共振器１３４は図１０Ｃの疑似２−路スイッチド・キャパシタ共振器回路５０２と図１０Ｅ−１０Ｆの二独立路共振器回路５０３で実施される。これらは共振器１３２、１３３及び１３４の典型的な実施である。表２に記載された回路技術を利用する他の実施は本発明の範囲内にある。
【００７４】
単一標本化スイッチド・キャパシタ回路を使用する遅延セルによる共振器１３２の実施は図１０Ａに示される。ＬＤＩ共振器回路４０２の最初の区画内で、入力信号Ｖｉｐはスイッチ４１４ａに供給される。スイッチ４１４ａはキャパシタ４２２ａ及びスイッチ４１８ａの一端に接続する。キャパシタ４２２ａの他端はスイッチ４２４ａ及び４２６ａに接続する。スイッチ４１８ａ及び４２４ａはまたＡＣ接地２０２に接続する。スイッチ４２６ａ及び４３０ａ及びキャパシタ４３６ａの一端は増幅器４５０ａの反転入力に接続する。キャパシタ４３６ａの他端はスイッチ４４０ａ及び４４４ａに接続する。スイッチ４４０ａはまたＡＣ接地２０２に接続し、スイッチ４４４ａはまた増幅器４５０ａの非反転出力に接続する。スイッチ４３０ａはまたスイッチ４３２ａ及びキャパシタ４３４ａの一端に接続する。キャパシタ４３４ａの他端はスイッチ４３８ａ及び４４２ａに接続する。スイッチ４３２ａ及び４３８ａはまたＡＣ接地２０２に接続し、そしてスイッチ４４２ａは増幅器４５０ａの非反転出力に接続する。
【００７５】
第一の区画と同一の第二の区画は第一の区画とカスケード接続される。第二の区画は第一の区画にフィード・バックされる。増幅器４５０ｂの反転出力はスイッチ４１２ａに接続する。スイッチ４１２ａはまたスイッチ４１６ａ及びキャパシタ４２０ａの一端に接続する。スイッチ４１６ａはまたＡＣ接地２０２に接続する。キャパシタ４２０ａの他端はスイッチ４２４ａ及び４２６ａに接続する。ＬＤＩ共振器回路４０２は完全な差動回路である。ＬＤＩ共振器回路４０２の下半分は上半分の鏡像である。増幅器４５０ｂの出力は共振器回路４０２の出力を含む。
【００７６】
ＬＤＩ共振器回路４０２は標本化周波数でクロックされる。ＬＤＩ共振器回路４０２は標本化周波数とキャパシタの比の関数である共振周波数を有する。ＬＤＩ共振器回路４０２の伝達関数は：
【数５】

である。ここで、Ｃｓ＝Ｃｈ＝Ｃｉ及びβ＝Ｃｆ／Ｃｓである。βを変えることにより、ＬＤＩ共振器を利用するΣΔＡＤＣの雑音伝達関数Ｈ（ｚ）のゼロはｆｓ／４の周りに拡散される。ＬＤＩ共振器回路４０２はキャパシタ不整合に対する感度のために１６より大きい過大標本化には効果がない。
【００７７】
単一標本化スイッチド・キャパシタ回路を使用するＦＥ共振器１３３の実施は図１０Ｂに示される。ＦＥ共振器回路４０３の第一の区画内で、入力信号Ｖｉｐはスイッチ４７２ａに供給される。スイッチ４７２ａはキャパシタ４７６ａ及びスイッチ４７４ａの一端に接続する。キャパシタ４７６ａの他端はスイッチ４７８ａ及び４８２ａ、及びキャパシタ４８０ａの一端に接続する。スイッチ４７４ａ及び４７８ａはまたＡＣ接地２０２に接続する。スイッチ４８２ａはまた増幅器４９０ａの反転入力に接続する。キャパシタ４８４ａは増幅器４９０ａの反転入力及び非反転出力に接続する。
【００７８】
第一の区画と同一の第二の区画は第一の区画とカスケード接続される。
第二の区画の出力は第一の区画にフィード・バックされる。増幅器４９０ｂの反転出力はスイッチ４８８ｃに接続する。スイッチ４８８ｃはスイッチ４８６ｃとキャパシタ４８０ａ及び４８０ｃの他端に接続する。スイッチ４８６ｃはまたＡＣ接地２０２に接続する。ＦＥ共振器回路４０３は完全な差動回路である。ＦＥ共振器回路４０３の下半分は上半分の鏡像である。増幅器４９０ｂの出力は共振器回路４０３の出力を含む。
【００７９】
ＦＥ共振器回路４０３は標本化周波数でクロックされる。ＦＥ共振器回路４０３は標本化周波数及びキャパシタの比の関数である共振周波数を有する。ＦＥ共振器回路４０３の伝達関数は：
【数６】

である。ここで、Ｃｆ１＝Ｃｆ２＝Ｃｆ、Ｃｓ１＝Ｃｓ２＝Ｃｉ１＝Ｃｉ２＝Ｃｉ、及びβ＝Ｃｆ／Ｃｉである。 βを変えることにより、ＦＥ共振器を利用するΣΔＡＤＣの雑音伝達関数Ｈ（ｚ）のゼロはｆｓ／４の周りに拡散される。ＦＥ共振器回路４０３はＬＤＩ共振器回路４０２より速い整定時間を有する。
【００８０】
疑似２−路単一標本化スイッチド・キャパシタ回路を使用する２−路インタリーブ共振器１３４の実施は図１０Ｃに示される。共振器回路５０２内で、入力信号Ｖｉｐはスイッチ５１２ａに供給される。スイッチ５１２ａはキャパシタ５１６ａ及びスイッチ５１４ａの一端に接続する。キャパシタ５１６ａの他端はスイッチ５１８ａ及び５２０ａに接続する。スイッチ５１４ａ及び５１８ａはＡＣ接地２０２に接続する。スイッチ５２０ａ及び５２４ａ、及びキャパシタ５３４ａの一端は増幅器５５０の反転入力に接続する。キャパシタ５３４ａの他端はスイッチ５４０ａ及び５４６ａに接続する。スイッチ５４０ａはまたＡＣ接地２０２に接続し、スイッチ５４６ａはまた増幅器５５０の非反転出力に接続する。スイッチ５２４ａはまたスイッチ５２２ａ、５２６ａ、及び５２８ａに接続する。スイッチ５２２ａはまた増幅器５５０の非反転入力に接続する。スイッチ５２６ａ及び５２８ａはまたキャパシタ５３０ａ及び５３２ａの一端にそれぞれ接続する。キャパシタ５３０ａの他端はスイッチ５３６ａ及び５４２ａに接続する。キャパシタ５３２ａの他端はスイッチ５３８ａ及び５４４ａに接続する。スイッチ５３６ａ及び５３８ａはまたＡＣ接地２０２に接続し、スイッチ５４２ａ及び５４４ａはまた増幅器５５０の非反転出力に接続する。共振器回路５０２は完全な差動回路である。共振器回路５０２の下半分は上半分の鏡像である。増幅器５５０の出力は共振器回路５０２の出力を含む。
【００８１】
共振器回路５０２は標本化周波数でクロックされる。共振器回路５０２は標本化周波数とキャパシタの比の関数である共振周波数を有する。共振器回路５０２の利点は一つの増幅器５５０が二つの遅延に必要とされることである。その欠点は８クロック相が必要なこと及び標本化周波数で共振器回路５０２を動かす必要があることである。共振器回路５０２に必要なクロック信号は図１０Ｄに示される。共振器回路５０２の伝達関数は：
【数７】

である。
【００８２】
２−路インタリーブ共振器１３４はまた図１０Ｅ−１０Ｆに示されたように二つの独立信号路単一標本化スイッチド・キャパシタ回路を用いて実施される。共振器回路５０３ａ内で、入力信号Ｖｉｐはスイッチ５６２ａに供給される。スイッチ５６２ａはキャパシタ５６６ａ及びスイッチ５６４ａの一端に接続する。キャパシタ５６６ａの他端はスイッチ５６８ａ及び５７０ａに接続する。スイッチ５６４ａ及び５６８ａはまたＡＣ接地２０２に接続する。スイッチ５７０ａ及びキャパシタ５７８ａの一端は増幅器５９０ａの反転入力に接続する。キャパシタ５７８ａ他端は増幅器５９０ａの非反転出力に接続する。スイッチ５７４ａは増幅器５９０ａの非反転入力に接続する。スイッチ５７４ａはまたスイッチ５７２ａ及びキャパシタ５７６ａの一端に接続する。キャパシタ５７６ａの他端はスイッチ５８０ａ及び５８２ａに接続する。スイッチ５７２ａ及び５８０ａはまたＡＣ接地２０２に接続する。スイッチ５８２ａはまた増幅器５９０ａの非反転出力に接続する。増幅器５９０ａの非反転出力はスイッチ５８４ａに接続する。スイッチ５８４ａの他端は出力信号Ｖｏｐを含む。
【００８３】
共振器回路５０３ａは完全な差動回路である。共振器回路５０３ａの下半分は上半分の鏡像である。共振器回路５０３ａは入力信号の一つの信号路を含む。共振器回路５０３ａは第二の信号道を含む。共振器回路５０３ｂは共振器回路５０３ａと同じように接続されるが、スイッチは交替のクロック相で動作する。
【００８４】
共振器回路５０３は標本化周波数の２分の１でクロックされる。共振器回路５０３は標本化周波数とキャパシタの比の関数である共振周波数を有する。共振器回路５０３は速い整定時間を有する。しかしながら、二つの独立信号路のために、信号路の整合は維持するのがさらに難しい。共振器回路 503 の伝達関数は、以下である。
【数８】

ＶＩ．多重標本化バンドパス共振器の設計
本発明の二重標本化スイッチド・キャパシタ・バンドパス共振器回路はさらに多重標本化共振器回路に拡張できる。典型的な四重標本化スイッチド・キャパシタ共振器回路８０２の概要図は図１０Ｇに例示される。図１０Ｇは共振器回路の上半分だけを例示する。差動入力のＶｉｎが印加される下半分は上半分と同一であるが簡単にするため示されていない。
【００８５】
共振器回路８０２内で、入力信号Ｖｉｐは四つの信号路に供給され、第一の信号はスイッチ８２０ａを経由する。スイッチ８２０ａはキャパシタ８２４ａ及びスイッチ８２６ａの一端に接続する。スイッチ８２６ａは量子化器出力Ｙｘｐφ１に接続する。キャパシタ８２４ａの他端はスイッチ８２２ａ及び８３０ａ、及びキャパシタ８２８ａの一端に接続する。スイッチ８２２ａはまたＡＣ接地２０２に接続し、スイッチ８３０ａはまた増幅器３５０ａの反転入力に接続する。キャパシタ８２８ａの他端はスイッチ８３２ａ及び８３４ａに接続する。スイッチ８３２ａはまた増幅器８５０ａの非反転出力に接続し、そしてスイッチ８３４ａまた増幅器８５０ａの反転出力に接続する。
【００８６】
共振器回路中の第一の信号路の動作は次のように記述される。第一のクロック相φ１の間、スイッチ８２０ａ及び８２２ａはＯＮに切換えられ、そしてキャパシタ８２４ａが入力信号Ｖｉｐで充電される。第三のクロック相φ３の間、スイッチ８２０ａ及び８２２ａはＯＦＦに切換えられ、そしてスイッチ８２６ａ、８３０ａ、及び８３４ａはＯＮに切換えられる。信号Ｙｘｐφ１及びキャパシタ８２４ａを横断する電圧はキャパシタ８２４ａ及び８２８ａの比（Ｃｓ／Ｃｆ）によって基準化され、そして増幅器８５０ａの非反転出力に供給される。同じく、第一のクロック相φ１の間、スイッチ８３２ａはＯＮに切換えられ、そして増幅器８５０ａの反転出力からの信号はフィード・バックされ、キャパシタ８２８ａを充電する。キャパシタ８２８ａを横断する電圧は第三のクロック相φ３の間増幅器８５０ａの非反転出力で反映される。増幅器８５０ａ及び８５０ｂからの非反転出力は次の共振器部に供給される出力Ｖｏｐ１３及びＶｏｐ２４をそれぞれ含む。
【００８７】
他の三つの信号路は図１０Ｇに示されたと同様の方法で接続される。他の三つの信号路はまた第一の信号路と同様の方法で動作する。しかしながら、他の三つの信号路中のスイッチは図１０Ｈに示されたように異なる位相を持つスイッチング・クロックで切換えられる。このように、共振器回路８０２中の各スイッチは４標本化クロック・サイクイル毎にＯＮ及びＯＦＦに切換えられる。このことは増幅器が最終値に落着くのに多くの時間を許容する。別の方法で見ると、特定の動作特性を有する増幅器はスイッチング周波数の四倍で効果的に標本化されるΣΔＡＤＣを実施するために使用される。しかしながら、キャパシタ値の不整合、スイッチング・クロックの不均等なクロック相、及び増幅器の不整合による信号路の不整合はＡＤＣ出力に像が出現する原因となる。
【００８８】
ＶＩＩ．他の考察事項
本発明のΣΔＡＤＣの二重標本化スイッチド・キャパシタ回路はキャパシタ値における不整合及び／またはスイッチング・クロックの不均一な位相に起因する信号路の不整合に対して敏感である。キャパシタの不整合は普通の重心配置技法といった当技術分野では既知の回路設計技術を利用することによって１パーセント以下に低減できる。
【００８９】
二重標本化スイッチド・ャパシタ回路は二相のスイッチング・クロックで信号を標本化する。そのスイッチング・クロックは二分割のスイッチング・クロックである（図６Ｂ参照）。二分割がいくらか位相非対称性を引起こせば、位相不整合によって入力信号の像が出力に現れる。二分割動作の前に、主クロック、即ち標本化クロックを用いて、最初の標本化段（図７Ａのスイッチ３２０、３２２、３２４、及び３２６）をクロックすることでこの問題は解決される。
【００９０】
最初の標本化段のクロック・ジッターもまた重要である。クロック・ジッターは量子化雑音に変る。クロック・ジッターはきれいな外部クロック源で最初の標本化段をクロックすることにより低減できる。ＡＤＣがさらに低周波数のＩＦで信号を下方変換するのに使用される低標本化応用では、ジッターのスペクトル密度は低標本化率の二乗で増加する。例えば、２２０ＭＨｚのＩＦ及び８０ＭＨｚの標本化率では、位相雑音は８．８ｄＢ［２０ｌｏｇ（２２０ＭＨｚ／８０ＭＨｚ）］で増加する。低標本化応用では、クロック・ジッターの要求はさらに厳しい。
【００９１】
本発明のΣΔＡＤＣは二重標本化スイッチド・キャパシタ回路で実施されるバンドパスＭＡＳＨ ４−４ ΣΔＡＤＣについて詳細に説明されてきた。上述の回路設計技術はまた図１に示される単一ループΣΔＡＤＣのアーキテクチャに適用できる。このように、単一ループΣΔＡＤＣは本発明の範囲内にある。
【００９２】
ベースバンドΣΔＡＤＣはローパス・フィルタで図１−２のフィルタを実施して設計できる。例えば、ベースバンドＭＡＳＨ ２−２ ＡＤＣはローパス伝達関数ｚ^−１／（１−ｚ^−１）を持つ積分器で図４の共振器１３０を代用して設計できる。このように、ベースバンド単一ループ及びＭＡＳＨ ΣΔＡＤＣは本発明の範囲内にある。
【００９３】
本発明のΣΔＡＤＣのフィルタは能動ＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチド・キャパシタを含め、様々なアナログ回路設計技術によって実施される。さらに、スイッチド・キャパシタ及び切換電流回路が単一標本化、二重標本化、または多重標本化設計になりうる。
【００９４】
従って、単一標本化、二重標本化、または多重標本化設計を利用して能動ＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチド・キャパシタ、または切換電流で合成される単一ループ及びＭＡＳＨアーキテクチャで実施されたバンドパス及びベースバンドＡＤＣの組合せ及び並べ替えは本発明の範囲内にある。
【００９５】
本発明のいくつかの実施例はＭＯＳＦＥＴｓを用いて実施された回路構成によって記述されてきた。本発明はまたＢＪＴｓ、ＦＥＴｓ、ＭＥＳＦＥＴｓ、ＨＢＴｓ、Ｐ−ＦＥＭＴｓ、及びその他を含む他の回路でも実施される。同じく、Ｐ−ＭＯＳ及びＮ−ＭＯＳも本発明を実施するために使用できる。ここに使用されたように、「トランジスタ」は一般にあらゆる能動回路を引用し、ＢＪＴに限定されない。
【００９６】
ＶＩＩＩ．電力消費の最小化
ＣＤＭＡ通信システムのような多くの応用において、電力消費は本発明のΣΔＡＤＣが使用される電話の可搬性のために重要な設計考察事項である。ΣΔＡＤＣは高いダイナミック・レンジが必要とされないとき、ΣΔＡＤＣの選択区画を不作動にすることによって電力消費を最小限にするように設計ができる。さらに、ΣΔＡＤＣはＡＤＣ入力の信号レベル及び必要な動作特性に基づいてバイアス電流の調整ができるように設計ができる。
【００９７】
典型的な実施例では、ΣΔＡＤＣは１２ビットの分解能がある。この設計はΣΔＡＤＣへのさらに悪い場合の信号レベルを予想している。ＣＤＭＡ応用では、約４ビットの分解能が所望の信号（例えば、ＣＤＭＡ信号）のために必要とされ、そして残りのビットの分解能は大振幅の偽信号（または、妨害信号 ) のため、及びＡＧＣ制御のために用意されている。典型的な実施例では、１２ビットの分解能は２−ループＭＡＳＨ ４−４アーキテクチャによって与えられる。図４を参照して、ループ１１０ａは高ダイナミック・レンジと低雑音基盤を提供する。ループ１１０ｂは追加のダイナミック・レンジを提供するが、ループ１１０ａより僅かに高い雑音基盤を持つ。ループ１１０ａのより低い雑音基盤はより大きなキャパシタを持ち、且つループ１１０ａ内の増幅器をより高いバイアス電流でバイアスすることの結果である。
【００９８】
本発明において、各ループは、ＡＤＣ入力の信号レベル及び必要な動作特性に基づいて、電力消費を最小にするため選択的に不作動にできる。さらに、各共振器１３０内の増幅器のバイアス電流はＡＤＣ入力の信号レベル及び必要な動作特性に基づいて調整できる。高いダイナミック・レンジが必要なとき、ＡＤＣ入力はループ１１０ａに供給され、全ての増幅器のバイアス電流は高く設定され、そしてＭＡＳＨ ＡＤＣ１１０は上述の方法で動作する。この状況はＣＤＭＡ信号と＋５８ｄＢｃの二つの大きな妨害信号（ｊａｍｍｅｒ）を含むＡＤＣ入力またはＣＤＭＡ信号と＋７２ｄＢｃの一つの大きな妨害信号を含むＡＤＣ入力に起因する。これらの要求は「ＴＩＡ／ＥＩＡ／ＩＳ−９８−Ａ 内部変調偽応答減衰（Intermodulation Spurious Response Attenuation）」（以降ＩＳ−９８−Ａ規格）により指定される。実際には、この状況はまれにしか発生しない。
【００９９】
妨害信号振幅が減少するにつれて、高いダイナミック・レンジは必要とされない。これが発生するとき、ループ１１０ｂは不作動にできて、そしてループ１１０ａからの出力 Ｙ１はΣΔＡＤＣ出力を含む。代りに、ループ１１０ａは不作動にでき、ＡＤＣ入力はループ１１０ｂに供給され、そしてループ１１０ｂからの出力Ｙ２はＡＤＣ出力を含む。このように、一乃至二のループは必要なダイナミック・レンジを提供することが可能になる。
【０１００】
各共振器１３０における増幅器のバイアス電流は必要な動作特性を提供している間に電力消費を最小にするように調整される。典型的な実施例では、ループ１１０ａは最大１０ｍＡのバイアス電流を消費するように設計され、そして、第二のループ１１０ｂは最大８ｍＡのバイアス電流を消費するように設計される。典型的な実施例では、ループ１１０ａ内で、共振器１３０ａ内の増幅器は６ｍＡを消費するように設計され、そして共振器１３０ｂ内の増幅器は４ｍＡを消費するように設計される。高いダイナミック・レンジが必要なとき、各増幅器のバイアス電流は高く設定される。高いダイナミック・レンジが必要でないとき、バイアス電流は減少できる。例えば、共振器１３０ａ内の増幅器のバイアス電流は６ｍＡから２ｍＡに減少され、そして共振器１３０ｂ内の増幅器のバイアス電流は４ｍＡから２ｍＡに減少される。同様に、高いダイナミック・レンジが必要でないとき、ループ１１０ｂ内の増幅器のバイアス電流は従って減少される。
【０１０１】
増幅器のバイアス電流の調整はループの不作動とは無関係に行われ、またはループの不作動と連携して行われる。実際、解析及び測定がＡＤＣの様々な構成のダイナミック・レンジを確かめるために行われる。それから、必要なダイナミック・レンジに基づいて、ＡＤＣがその結果として構成される。電力消費を最小限にするようにＡＤＣを構成するために使われる様々な方法は本発明の範囲内にある。
【０１０２】
典型的な実施例では、必要なダイナミック・レンジは所望の信号（例えば、ＣＤＭＡ信号）の電力レベル及びＡＤＣ入力の電力レベルを測定することによって見積られる。ＡＤＣ入力の電力レベルは電力検出器で測定される。電力検出器は当技術分野で既知の方法で実施される。所望の信号の電力レベルは好ましくない像及び偽信号を取除くためにディジタル信号処理後、所望の信号のＲＳＳＩを計算することによって測定される。ＲＳＳＩ測定は、「高ダイナミック・レンジ閉ループ自動利得制御回路（HIGH DYNAMIC RANGE CLOSED LOOP AUTOMATIC GAIN CONTROL CIRCUIT） 」と題し、１９９２年４ 月２１日に発行され、本発明の譲請人に譲渡され、ここに引用文献として組込まれた米国特許第５，１０７，２２５号に詳細に記述されている。代りに、必要なダイナミック・レンジはΣΔＡＤＣが組込まれる受信器の動作態様に基づいて決定される。
【０１０３】
ＩＸ．制御回路
上に述べたように、必要なデータ変換動作特性を提供すると共に電力消費を低減させるために、制御機構は一以上のΣΔＡＤＣのループを選択的に作動可能にし、そして残りのループを不作動にするために使用される。制御機構はＡＤＣ入力信号の一以上の特性（例えば、信号レベル）を測定し、測定された特性を特定の閾レベルと比較し、そして所望の或いは必要な動作特性が達成されるようにループを制御する。
【０１０４】
多くの課題がそのような制御機構を設計する際に発生する。最初に、通信デバイスの受信器に使用されるＡＤＣとって、入力信号の振幅は信号調整（例えば、低雑音増幅等々）の後でも一般的に非常に小さい。実際、セルラー応用では、入力信号振幅は３０ｍＶ_Ｐ−Ｐ またはそれ以下と小さい。このように、制御機構内の検出器は小さな振幅の入力信号を正確に測定することができなければならない。
【０１０５】
第二に、バンドパス標本化変換器として使用されるＡＤＣでは、入力信号はＩＦに集中し、そして高い周波数成分を持っている。特定のＣＤＭＡ応用では、入力信号は２４０ＭＨｚまたはそれ以上の高い周波数成分を持っている。高い周波数成分の減衰を回避するために、検出器は高周波で低い損失を提供できる、大きな寸法の部品（例えば、スイッチ、トランジスタ、等々）で設計される。しかしながら、大型の部品はダイス面積及び費用（コスト）が増加する。さらに高い動作周波数は一般的にさらに大量のバイアス電流を必要とし、そのことは携帯電話（セルラー電話）のような可搬応用では好ましくない。
【０１０６】
第三に、ＡＤＣ入力信号は信号にＤＣオフセットを持ち込む増幅器またはバッファによって一般的にバッファされる。ＤＣオフセットは入力信号振幅の大きな割合を占めることになる。例えば、３０ｍＶ_ＰＰの振幅を持つ入力信号はまた１０ｍＶ、またはおそらくそれ以上のＤＣオフセットを持つかもしれない。このように、検出器は、ある程度まで、入力信号中のＤＣオフセットに不感でなければならない。更に、検出器はまた内部で発生するＤＣオフセットに不感でなければならない。
【０１０７】
以上のように、前述の課題に近づく制御機構は非常に望ましい。
【０１０８】
図１１はΣΔＡＤＣ１１２０を制御する制御回路１１１０の特定の実施例の単純化されたブロック図を示す。図１１に示されたように、ΣΔＡＤＣ１１２０はバッファ（ＢＵＦ）で駆動される二つのカスケード接続されたΣΔ段１１２２ａ及び１１２２ｂを含む。各ΣΔ段１１２２はループ１１０のような多重ループΣΔＡＤＣのループを表すことができ、それは図４に示されるフィード・フォワード要素１５０を付随する。各ΣΔ段１１２２はまた図１で示されたフィルタ区画２４または２８のような多重区画ΣΔＡＤＣのフィルタ区画を表すことができる。一般に、各ΣΔ段１１２２は選択的に作動及び不作動にできる回路のあらゆる部分を表すことができる。その段が不作動になるとき、段（図１１では示していない）内の内部回路は段の入力における信号が段の出力に供給されるようにバイパス路を提供する。
【０１０９】
図１１に示されたように、ΣΔＡＤＣ１１２０内で、入力信号は信号をバッファするバッファ１１２４に供給される。バッファされた信号は最初のΣΔ段１１２２ａに供給されるΣΔ変調器入力信号を含む。ΣΔ段１１２２ａは上述の方法において信号を雑音整形し、且つ量子化し、そして処理された信号をΣΔ段１１２２ｂに供給する。ΣΔ段１１２２ｂはさらに信号を雑音整形し、且つ量子化し、そして出力データ標本を生成する。ΣΔ段１１２２ａ及び１１２２ｂからの出力は多重ループΣΔＡＤＣのために雑音消去回路（図１１には示されない）により結合される。
【０１１０】
制御回路１１１０内で、変調器入力信号はまた検出信号を生成するために信号をまた雑音整形し、且つ量子化する検出器ΣΔ段に供給される。検出された信号はディジタル標本を生成するために信号を調整し、且つ量子化する調整回路１１１４に供給される。信号調整は、例えば、信号増幅、濾波、比較、等々を含む。標本は制御信号を生成するために標本をさらに処理する信号処理器（シグナル・プロセッサ）１１１６に供給される。制御信号はΣΔ段１１２２ａを選択的に作動及び不作動にするために使用され、そしてまたΣΔ段１１２２ｂ（破線で示される）を選択的に作動及び不作動にするために使用される。基準発生器１１１８は制御回路１１１０内に含まれ、そして一以上の基準電圧をΣΔ段１１２２、検出器ΣΔ段１１１２、及び調整回路１１１４に供給するために使用される。制御回路１１１０の要素はさらに以下に記述される。
【０１１１】
一般に、信号路における一以上のΣΔ段１１２２は必要なデータ変換動作特性、即ち必要な信号対雑音比（ＳＮＲ）を提供することが可能になる。セルラー応用では、変調器入力信号は所望の信号（例えば、ＣＤＭＡ信号）とおそらく不所望な妨害信号を含む。その妨害信号は所望の信号より非常に大きいかもしれない。利得制御機構が特定の信号レベルに変調器入力信号を維持するために一般的に使用されるので、ΣΔＡＤＣによるクリッピングを回避するため、大きな振幅の妨害信号があるとき、所望の信号はΣΔＡＤＣ入力範囲と比較して非常に小さい。この状態では、さらに高いダイナミック・レンジが必要なＳＮＲを持つ小振幅の所望の信号の量子化を行うために必要である。本発明の内容に従って、妨害信号は変調器入力信号の振幅を測定することによって検出される。
【０１１２】
検出器ΣΔ段１１１２はΣΔＡＤＣ１１２０における一つのΣΔ段１１２２と同様の方法で変調器入力信号を処理し、変調器入力信号の振幅を表している検出信号を供給する。実施例では、セルラー応用に関して、変調器入力信号の振幅が特定の信号レベルより少ないと判定されれば、妨害信号がなく（または低信号レベルにある）、且つ高いダイナミック・レンジが必要とされないので、ΣΔ段１１２２の一つは不作動になる。代りに、変調器入力信号の振幅が特定の信号レベルより大きいと判定されれば、一以上の大振幅の妨害信号が入力信号に存在すると推定される。そして、双方のΣΔ段１１２２は必要なＳＮＲが維持されるように高いダイナミック・レンジを提供することが可能になる。特に、高いダイナミック・レンジによってΣΔＡＤＣ１１２０は大振幅の妨害信号があっても必要なＳＮＲをもつ所望の信号を量子化することが可能となる。
【０１１３】
上に述べたように、各ΣΔ段 １１２２は多重ループΣΔＡＤＣのループ、または多重区画ΣΔＡＤＣのフィルタ区画である。そのΣΔ段は異なる次数（例えば、２次のカスケード接続では４次）で実施される。特定の実施例では、各ΣΔ段１１２２はベースバンドΣΔＡＤＣについては２次のローパス変調器であり、バンドパスΣΔＡＤＣでは４次のバンドパス変調器である。ΣΔ段が同じ次数のとき、上述されたように、第二のΣΔ段１１２２ｂは第一のΣΔ段１１２２ａの「縮小された」複製（レプリカ）として実施される。第一のΣΔ段１１２２ａは大きなサイズの部品（例えば、スイッチ、キャパシタ、等々）で設計され、そして作動されるとき、強化された雑音特性を提供するためより大きい電流でバイアスされる。第二のΣΔ段１１２２ｂはより小さなサイズの部品で設計され、そして入力信号振幅がより大きいとき、高いダイナミック・レンジは必要とされないので、より少ない電流でバイアスされる。
【０１１４】
検出器ΣΔ段１１１２は第二のΣΔ段１１２２ｂの「縮小された」複製として実施され、そしてさらに小さなサイズ部品で設計され、さらに少ない電流でバイアスされる。
【０１１５】
検出器ΣΔ段１１１２は信号の振幅を測定するために使用され、高いダイナミック・レンジまたは高いＳＮＲは一般的に必要とされない。
【０１１６】
図１２は多段回路１２２０を制御するための制御回路１２１０の特定の実施例の単純化されたブロック図を示す。多段回路１２２０は多重ループΣΔＡＤＣ、多重区画ΣΔＡＤＣ、または選択的に作動及び不作動にできる（及びおそらくバイパスされる）多重段を有する他の回路である。そのような多段回路の例はカスケード接続された一組の増幅段を持つ増幅器である。
【０１１７】
図１２に示されたように、多段回路１２２０内で、入力信号は信号をバッファするバッファ（ＢＵＦ）１２２４に供給される。バッファされた信号は高性能（例えば、高いダイナミック・レンジ ) が必要とされるとき、作動になる高性能段１２２２ａに供給される。段１２２２ａからの出力は中間性能（例えば、中間のダイナミック・レンジ）が必要とされるとき作動になる中間性能段１２２２ｂに供給される。段１２２ｂからの信号は低レベルの性能（例えば、低いダイナミック・レンジ ) を提供する低性能段１２２２ｃに供給される。実施例では、低いダイナミック・レンジが必要とされるとき、段１２２２ｃだけが作動になり、中間のダイナミック・レンジが必要とされるとき、段１２２２ｂ及び１２２２ｃが作動になり、そして、高いダイナミック・レンジが必要とされるとき、１２２２ａから１２２２ｃまでの全三段が作動になる。段１２２２ａ及び１２２２ｂはＭＵＸ１２２６ａ及び１２２６ｂをそれぞれ含む。各ＭＵＸ１２２６は処理された信号またはバイパスされた信号のいずれかを選択し、そして選択された信号を段の出力に供給する。その段が不作動になるとき、バイパスされた信号が選択される。
【０１１８】
各段１２２２は他の段と独立して実施される。例えば、ΣΔＡＤＣでは、各段１２２２は異なる次数を持つことができる。特定の実施例では、各段１２２２はベースバンドΣΔＡＤＣについて２次のローパス変調器であり、バンドパスΣΔＡＤＣについて４次のバンドパス変調器である。この実施例では、段１２２２ｂは段１２２２ａの縮小された複製として実施され、段１２２２ｃは段１２２２ｂの縮小された複製として実施される。
【０１１９】
図１２に示されたように、制御回路１２１０内で、バッファされた信号は二つの検出路に供給される。第一の検出路において、低性能検出器段１２１２ａはバッファされた信号を処理し、第一の検出信号を調整回路／信号処理器（シグナル・プロセッサ）１２１４ａに供給する。回路（調整回路）／処理器（シグナル・プロセッサ）１２１４ａは高性能段１２２２ａ及び中間性能段１２２２ｂを選択的に作動および不作動にするために使用される第一の制御信号を生成するため検出信号を調整し、量子化し、且つさらに処理する。第二の検出路において、中間性能検出器段１２１２ｂはバッファされた信号を処理し、処理された信号を低性能検出器段１２１２ｃに供給する。検出器段１２１２ｃはさらに信号を処理し、そして第二の検出信号を調整回路／信号処理器１２１４ｂに供給する。回路／処理器１２１４ｂは高性能段１２２２ａを選択的に作動および不作動にするために使用される第二の制御信号を生成するため検出信号を調整し、量子化し、且つさらに処理する。
【０１２０】
実施例では、低性能検出器段１２１２ａ及び１２１２ｃの各々は低性能段１２１２ｃの複製として実施され、中間性能検出器段１２１２ｂは中間性能段１２２２ｂの複製として実施される。その複製はより小さなサイズの部品を用いて実施され、そしてより少ないバイアス電流を用いてまた動作する。
【０１２１】
図１２に示された実施例では、不作動にされる段は作動される段の複製を含む検出路からの制御信号によって制御される。例えば、高性能段１２２２ａ及び中間性能段１２２２ｂは低性能段１２２２ｃの複製を含む検出路からの第一の制御信号によって制御される。同様に、高性能段１２２２ａは低及び中間性能段１２２２ａ及び１２２２ｂの複製を含む検出路からの第二の制御信号によって制御される。実施例では、各検出路における検出器段はバッファされた信号の振幅を測定する。
【０１２２】
実施例では、信号路における段は検出信号振幅（例えば、信号振幅が大きいとき、より高いダイナミック・レンジを供給するために）に基づいて作動される。例えば、入力信号振幅が第一の信号レベルより大きければ段１２２２ａ〜１２２２ｃが作動され、入力信号振幅が第一の信号レベルと第二の信号レベルの間にあれば段１２２２ｂと１２２２ｃが作動され、そして入力信号振幅が第二の信号レベルより小さければ段１２２２ｃが作動される。それらの段はまた他の検出信号特性に基づいて作動され、そしてまた異なる次数及び構成において作動される。
【０１２３】
図１３は多段回路１３２０を制御するための制御回路１３１０の特定の実施例の単純化されたブロック図を示す。多段回路１２２０と同様に、多段回路１３２０は多重ループΣΔＡＤＣ、多重区画ΣΔＡＤＣ、または選択的に作動及び不作動にできる（及びおそらくバイパスされる）多重段を有する他の回路である。各段（恐らくは最後の段１３２２ｎを除いて）は処理された信号かバイパスされた信号のいずれかを選択し、そして選択された信号を段の出力に供給するＭＵＸ１３２６を含む。その段が不作動になるとき、バイパスされた信号が選択される。
【０１２４】
図１３に示されたように、多段回路１３２０はいくつかの段１３２２ａから１３２２ｎ及びバッファ（ＢＵＦ）１３２４を含む。入力信号は信号をバッファし、且つバッファされた信号を最初の段１３２２ａに供給するバッファに供給される。各段１３２２は信号を処理し、そして処理された信号を次の段に供給する。第ｎ段１３２２ｎからの出力は回路１３２０からの出力を含む。
【０１２５】
実施例では、各段（ここでも、おそらくは最後の段１３２２ｎを除いて）は選択的に作動され、及び不作動にされる。十分な数の段は必要な動作特性（例えば、必要なダイナミック・レンジ、または必要なＳＮＲ）を提供することを可能にされ、そして残りの段は電力を節約するために不作動になる。
【０１２６】
特定の実施例では、全ての段が作動されるとき、最も高いダイナミック・レンジが提供され、一つの段（例えば、最初の段１３２２ａ）以外の全ての段が作動されるとき、次の最も高いダイナミック・レンジが提供され、そして一つの段（例えば、第ｎ段１３２２ｎ）だけが作動されるとき、最も低いダイナミック・レンジが提供される。特定の実施例では、それらの段は回路におけるそれらの相対的な場所に従って不作動にされる。例として、最初の段１３２２ａが最初に不作動になり、次に第二の段１３２２ｂが不作動になり、そして第（ｎ−１）段が最後に不作動になる。実施例では、第ｎ段１３２２ｎはいつでも、或いは回路がオンになるときはいつでも作動される。他の実施例では、それらの段は異なる形態において作動され、そして別の命令で不作動にされるが、これは発明の範囲内にある。例えば、最初の段（最後の段の代りに）はいつでも作動にできる。
【０１２７】
制御回路１３１０内で、バッファされた信号は一以上の検出器段１３１２の集合に供給される。検出器段１３１２はバッファされた信号を処理し、そしてディジタル標本を生成するため信号を調整し、且つ量子化する調整回路１３１４に検出信号を供給する。それらの標本は標本を処理し、且つ制御信号の集合を生成する信号処理器１３１６に供給される。制御信号は選択的に多段回路１３２０の段を作動、及び不作動にするために使用される。基準発生器１３１８はまた一以上の基準電圧を段１３２２、検出器段１３１２、及び調整回路１３１４に提供するために制御回路１３１０内に含まれる。
【０１２８】
実施例では、検出器路中の各検出器段１３１２は信号路中の段１３２２の複製として実施される。さらに、複製はダイス面積を低減させるために縮小されて、そして電力を節約するためにより少ないバイアス電流で動作させられる。
【０１２９】
図１４は図１１から図１３までの制御回路として使用できる制御回路１４１０の特定の実施例の単純化されたブロック図を示す。制御回路１４１０は直列に接続された検出器段１４１２、調整回路１４１４及び信号処理器１４１６を含む。検出器段１４１２は入力信号（例えば、図１１のバッファ１１２４からの変調器入力信号）を受信し、且つ処理する。信号処理器１４１６は多段回路の一以上の段を作動／不作動にするために使用される制御信号を提供する。基準発生器１４１８は検出器段１４１２及び調整回路１４１４に接続され、必要な基準信号をこれらの回路要素に供給する。
【０１３０】
明確にするため、制御回路１４１０は図１１に示された特定の二段ΣΔＡＤＣ設計に関連して使用についてすぐに記述されるであろう。特定の実施例では、ΣΔＡＤＣ１１２０は８次のバンドパスＭＡＳＨ ４−４ ＡＤＣであり、そして各ΣΔ段１１２２は４次バンドパス変調器を含む。上に述べたように、ΣΔ段１１２２ｂは特定のダイナミック・レンジ及び雑音特性を提供し、そしてΣΔ段１１２２ａは作動されるとき追加のダイナミック・レンジ及び強化された雑音特性を提供する。強化されたΣΔ段１１２２ｂの雑音特性はより大きなサイズの部品及びより大きいバイアス電流を提供する。
【０１３１】
実施例では、検出器ΣΔ段１４１２は段（即ち、ΣΔ段１１２２ａまたは１１２ｂ）の一つの「縮小された」複製であり、また４次のバンドパス変調器である。例えば、検出器段１４１２部品はΣΔ段１１２２ａにおける部品のサイズの１０分の１で実施される。別の実施例では、検出器段１４１２は低次（例えば、二次）の変調器で、それは少ない複合回路構成を利用しながら入力信号振幅を検出するのに十分である。検出器段１４１２は複製するΣΔ段と同様の方法で入力信号を雑音整形し、且つ量子化する。検出器段１４１２からの差動出力、Ｏｐ及びＯｎ、は調整回路１４１４に供給される。
【０１３２】
一般に、ΣΔ変調器のアナログ出力振幅は入力信号レベルを表す。いくつかの設計では、ΣΔ変調器は入力信号振幅が基準電圧を越えると不安定になる傾向がある。実際、入力信号振幅が基準電圧を越える（即ち、ピーク対ピーク信号振幅が高い基準電圧と低い基準電圧の間の差を越える）と、ΣΔ変調器のアナログ出力振幅が著しく増大することが示される。ΣΔ変調器が不安定になるとき、そのアナログ出力信号の標準偏差はそれが安定しているときのΣΔ変調器のそれよりはるかに大きい。本発明の内容により、これらの特性は変調器入力信号の振幅を検出するのに使用される。
【０１３３】
図１５Ａは入力信号振幅に対する検出器段１４１２からの検出信号の標準偏差のグラフを示す。図１５Ａは様々な入力信号周波数でのプロットの集合を含む。図１５Ａでは、縦軸の標準偏差及び横軸の入力信号振幅は検出器基準電圧（即ち、図１４におけるＶ_{DEC_P}及びＶ_{DEC_N}）で正規化されている。プロット１５１０ａで例示されたように、入力信号（例えば、０．５８ＭＨｚ）の周波数が変調器（例えば、０．７０ＭＨｚ）の帯域幅内にあるとき、入力信号振幅が正規化値１．０に近づくにつれて、検出信号の標準偏差は急峻に増加する。正規化値１．０は入力信号のピーク対ピークの振幅がＶ_{DEC_P}とＶ_{DEC_N}の間の差に等しい点に対応する。入力信号振幅が０．９から１．０（１１プラス・パーセント増加 ) まで増大するとき、標準偏差が１．０未満から２０（２０プラス倍増加）以上まで増加することが分かる。
【０１３４】
しかしながら、プロット１５１０ｋによって例示されたように、入力信号の周波数（例えば、１５．４ＭＨｚ）が変調器の帯域幅（例えば、０．７０ＭＨｚ）を大きく上回るとき、検出信号の標準偏差は入力信号の振幅が正規化値１．５を過ぎて増大するとゆっくりと増加する。図１５Ａのプロット１５ａから１５ｋはより高い周波数成分がΣΔ変調器によって濾波されることを示す。ΣΔ変調器に特有のローパス特性は高い周波成分による影響を低減させる。
【０１３５】
図１４に示された実施例では、調整回路１４１４は検出器段からの検出信号を比較信号（或いは、電圧）に対して比較し、比較結果を信号処理器１４１６に供給する比較器（コンパレータ）１４１４を含む。調整回路１４１４内で、検出器段１４１２からの出力、Ｏｐ及びＯｎ、はスイッチ１４３２ｂ及び１４３２ｃの一端にそれぞれ供給される。比較電圧、Ｖ_{COMP_P}及びＶ_{COMP_N}、はスイッチ１４３２ａ及び１４３２ｄの一端にそれぞれ供給される。スイッチ１４３２ａ及び１４３２ｂの他端は共にキャパシタ１４３４ａの一端に接続し、そしてスイッチ１４３２ｃ及び１４３２ｄの他端は共にキャパシタ１４３４ｂ一端に接続する。キャパシタ１４３４ａの他端はスイッチ１４３６ａの一端及び比較器１４３８の非反転入力に接続する。同様に、キャパシタ１４３４ｂの他端はスイッチ１４３６ｂの一端及び比較器１４３８の反転入力に接続する。スイッチ１４３６ａ及び１４３６ｂの他端は入力共通モード電圧Ｖ_ICMに接続し、それは検出器出力、Ｏｐ及びＯｎ、のミッド‐スケールまたは共通モード電圧である。スイッチ１４３２ｂ、１４３２ｃ、１４３６ａ、及び１４３６ｂは第一のクロック相１を持つクロック信号によって制御され、そしてスイッチ１４３２ａ及び１４３２ｄは第二のクロック相２を持つクロック信号によって制御される。
【０１３６】
第一のクロック相φ１の間、スイッチ１４３２ｂ、１４３２ｃ、１４３６ａ、及び１４３６ｂは閉じられ、そして検出器段１４１２からの出力Ｏｐ及びＯｎはキャパシタ １４３４ａ及び１４３４ｂをそれぞれ充電する。第二のクロック相φ２の間、スイッチ１４３２ａ及び１４３２ｄは閉じられ、そしてキャパシタ１４３４ａ及び１４３４ｂ上で獲得された電圧は比較器１４３８によって高い、及び低い比較電圧、Ｖ_{COMP_P}及びＶ_{COMP_N}、に対してそれぞれ比較される。キャパシタ１４３４ａ及び１４３４ｂはこのように検出器出力、Ｏｐ及びＯｎ、を第一のクロック相φ１の間でそれぞれ標本化し、比較電圧、Ｖ_{COMP_P}及びＶ_{COMP_N}、を第二のクロック相φ２の間でそれぞれ標本化をする。比較器１４３８は検出器出力が比較電圧を越えるとき、１（即ち、高論理）を生成し、そうでないときはゼロ（即ち、低論理）をそれぞれ生成する。
【０１３７】
図１４は調整回路１４１４の特定の実施例である。他の調整回路は設計でき、そして本発明の範囲内にある。
【０１３８】
図１５Ｂは検出信号の信号レベルの分布密度のグラフを示す。図１５Ｂは二つの入力信号の振幅、Ａ１及びＡ２、のプロット１５２０ａ及び１５２０ｂをそれぞれ含む。入力信号がＡ１の振幅を持っているとき検出信号はプロット１５２０ａによって示された密度を持ち、入力信号がＡ２の振幅を持っているときプロット１５２０ｂによって示された密度を持ち、ここではＡ２はＡ１より大きい。図１５Ｂに示されたように、密度分布はおおよそガウシアン分布であり、そしてガウシアン分布の標準偏差はより大きな入力信号振幅と共に増加する。斜線部分１５２４ａ及び１５２４ｂで示されたように、検出信号が比較電圧Ｖ_COMPを越えるとき、調整回路は１を出力する。比較電圧はこのように調整回路１４１４からの１及びゼロの割合に影響を及ぼす。比較電圧を減少することによって、１の割合が増加し、そしてより速い制御機構が得られる。代りに、比較電圧を増加することによって、さらに正確な検出が得られ、それは間違った検出の可能性を低減させる。ΣΔ変調器が振動するとき、分布は二結節である。
【０１３９】
実施例では、信号処理器１４１６は比較器１４３８からディジタル標本を受信し、特定の期間内の１の数を計数する。図１５Ａに示されたように、比較電圧Ｖ_COMPは縦軸上で表される。１の数（即ち、特定のプロットがＶ_COMPを越える回数）は検出信号の標準偏差が比較電圧Ｖ_COMP以下のとき小さく、検出信号の標準偏差が比較電圧Ｖ_COMPを越えるときは大きい。
【０１４０】
図１５Ｃは入力信号振幅に対する信号処理器１４１６からの計数値のグラフを示す。図１５Ｃは様々な比較電圧Ｖ_COMPについてプロットの集合１５３０ａから１５３０ｋを含む。上で述べたように、調整回路１４１４からのディジタル標本は特定の時間期間内に１の数を計数するする信号処理器１４１６に供給される。 １の数は入力信号振幅が正規化値０．９から１．０まで増加するにつれて顕著に増加する。比較電圧Ｖ_COMPは入力信号振幅が正規化値０．９と１．０の間にあるときは計数値に影響するが、入力信号振幅が正規化値１．０を越えると影響は少ない。プロット１５３０ａで示されたように、比較電圧が低いとき、計数値は入力信号振幅が正規化値０．９５に達すると飽和する。しかしながら、比較電圧がさらに高いとき、プロット１５３０ｋに示されたように、計数値は入力信号振幅が正規化値１．０に達するまで飽和しない。入力信号振幅が約１．０の正規化値を越えるとき、計数値は特定の計数値で飽和する。
【０１４１】
実施例では、信号処理器１４１６は計数値を計数閾値と比較する。計数値が計数閾値（例えば、特定の実施では６０００）を越えれば、入力信号振幅は検出器基準電圧Ｖ_DECの特定の割合（例えば、９５％）以上と見なされ、そして制御信号はΣΔＡＤＣにおいて一以上の追加の段を作動するように構成される。
【０１４２】
信号処理器１４１６は比較器１４３８からの１の数を計数するアキュムレータを実施され、各計数区間の開始でリセットされる。計数区間の終りでアキュムレータの値は計数閾値に対して比較される。アキュムレータ値が計数閾値を越えれば、検出器段は振動していると推定され、検出器入力信号の振幅Ａ_ｖｉｎは検出器基準電圧Ｖ_DECの特定の割合（例えば、Ａ_ｖｉｎ＞０．９５Ｖ_DEC）を越えたと見なされる。
【０１４３】
計算区間はシステム要件に基づいて調整される。一般に、計数区間が長いと精度は増加する。しかしながら、計算区間が短かければ応答時間が速くなる。
【０１４４】
実施例では、ΣΔ段は検出入力信号振幅に基づいて作動及び不作動にされる。検出入力信号振幅が特定の信号レベルを越えれば、高いダイナミック・レンジが必要とされ、そして追加のΣΔ段が作動される。代って、検出入力信号振幅が特定の信号レベル以下であれば、高いダイナミック・レンジは必要とされず、そしてゼロ以上の段が不作動にされる。
【０１４５】
実施例では、入力信号振幅は検出器基準電圧Ｖ_DECを調整し、且つ計数値を監視することによって決定される。検出器基準電圧は調整されるので、計数値の値が顕著に変化すれば、入力信号振幅は検出器基準電圧Ｖ_DECの割合（例えば、９５％）として決定される。代って、検出器基準電圧は調整されるので、計数値が特定の量（例えば、６０００）を越えれば、入力信号振幅は検出器基準電圧Ｖ_DECの特定の割合（例えば、９５％）より大きくなるように決定される。
【０１４６】
いくつかの応用では、入力信号振幅を高精度で決定することは必要ではない。むしろ、入力信号振幅が特定の信号レベルを越えるかどうかを決定することだけが必要である。信号レベルは、例えば、多段回路中のその段が作動／不作動になるレベルに対応する。例えば、三段回路では、検出器段は二つの検出器基準電圧（例えば、高基準電圧及び低基準電圧）によって設計される。計数値が高い検出器基準電圧に関して高ければ、入力信号は大きな振幅を持っており、三つの全ての段が必要な動作特性を提供するために作動される。計数値が低い検出器基準電圧に関して低ければ、入力信号は小さな振幅を持っており、一つの段が必要な動作特性を提供するために適当である。そして、残りの段は電力を節約するために不作動になる。そして、計数値が高い検出器基準電圧に関しては低く、低い検出器基準電圧に関しては高ければ、入力信号は中間の振幅を持ち、二つの段が作動される。高い、及び低い検出器基準電圧はその段が作動／不作動になる信号レベルに対応するように選択される。
【０１４７】
別の実施例では、入力信号振幅は検出器段の利得を調整することによって決定される。検出器段は多重利得設定によって設計される。利得設定は、例えば、多段回路中のその段が作動／不作動になるレベルに対応する。例えば、三段回路について、検出器段は二つの利得設定（例えば、高、及び低利得設定）によって設計される。計数値が低い利得設定で高いならば、入力信号は大きな振幅を持っており、そして、三つの全ての段は必要な性能を提供するために作動される。計数値が高い利得設定で低いならば、入力信号は小さな振幅を持っており、一つの段が必要な性能を提供するために作動される。そして計数値が低い利得設定で低く、高い利得設定で高ければ、入力信号は中間の振幅を持ち、二つの段が必要とされる。高い、及び低い利得設定はこのようにその段が作動／不作動になる信号レベルに対応するように選択される。
【０１４８】
明確にするために、本発明は入力信号が大きな振幅の妨害信号を含むかもしれない特定の（例えば、セルラーの）応用について記述されてきた。上述の制御機構は入力信号振幅が高いとき大きな振幅の妨害信号が存在し、追加のΣΔ段がダイナミック・レンジの増加を可能にすると仮定している。他の応用について、大きな偽信号は入力信号に存在せず、その逆も真であろう。即ち、入力信号振幅が増大するにつれて、そのΣΔ段は不作動にされる。大きな信号振幅はより高いＳＮＲを持ち、より少ないダイナミック・レンジを必要とする所望の信号を示している。このように、制御機構は、ある程度、入力信号の特徴に基づいて設計される。
【０１４９】
また明確にするために、本発明は主としてΣΔＡＤＣへの特定の応用について記述されてきた。しかしながら、本発明は多くの他の多段回路と共に使用するのに採用される。一般に、多段回路はいくつかの信号段を含み、そのいくつかが選択的に作動され、且つ不作動にされる。実施例では、信号段の一つの複製である各検出器段と共に、制御回路は一以上の検出器段を含む。検出器段は特定の信号特性（例えば、信号振幅）を測定するために使用される。測定された信号特性はそれから信号段を制御するために使用される。多段回路は、例えば：（１）多重利得段を持つ増幅器、（２）多重出力ドライバを持つ（例えば、並列に接続された）電力増幅器、（３）多重フィルタ部を持つ能動フィルタ、及び他の回路である。信号段は直列もしくは並列、またはその組合せで接続される。検出器段は一般的に信号段と同様の構成で接続される。
【０１５０】
上述の制御機構は多くの利点を提供する。検出器段は多段回路に供給される同じ入力信号を受信する。特に制御機構の信号を生成するのに余分の回路は必要とされない。さらに、上述の制御機構はΣΔＡＤＣを制御するために使用されるとき特に有利である。これらの追加の恩恵は以下に記述される。
【０１５１】
最初に、検出器段階は作動される信号段をモデル化し、入力信号の実際の振幅をさらに正確に示す測定を提供する。上に述べたように、高い周波数成分（即ち、中心周波数に対して）が低い周波数成分よりさらに減衰するようにΣΔ変調器は入力信号を濾波する。検出器段は段の一つの複製として実施されるので、入力信号は同様の方法で（即ち、同様の周波数応答をもつ）検出器段によって減衰される。検出器段はこのように信号路中の段のスペクトル成分におおよそ整合するスペクトル成分を持つ検出信号を供給する。
【０１５２】
検出器段はセルラー応用における妨害信号を特に正確に測定する。高周波妨害信号は信号路において作動された段と同様の方法で検出器段によって減衰される。このように、妨害信号の振幅がたとえ高くても、妨害信号周波数が十分に高ければ、検出信号は小さくできる。この場合、妨害信号は信号路中の段によって同様に濾波されるので、低いダイナミック・レンジ設定で十分である。逆に、平坦な周波数応答を使用する検出器は大きな帯域外の妨害信号に対して高い入力信号振幅があると間違って断定し、そして必要でないかもしれない追加の信号段を誤って作動させるかもしれない。
【０１５３】
第二に、いくつかの実施例では、検出器段は信号路中の段の「縮小された」複製である。このように、検出器段は信号路中の段のその一部である次元を持つ部品（例えば、スイッチ及びキャパシタ）と共に実施される。例えば、検出器段の基準化は複製された段のサイズの１０分の１になる。
【０１５４】
第三に、検出器段はそれが複製する段のバイアス電流の一部で作動する。検出器段は一般に信号振幅を検出するために使用され、高いダイナミック・レンジ、もしくは高いＳＮＲは一般的に必要とされない。検出器段のバイアス電流はこのように大幅に低減される。
【０１５５】
第四に、必要かまたは要求があれば、検出器基準電圧Ｖ_DECは入力信号振幅の正確な決定ができるように（例えば、小さく、且つ正確な増分で）調節される。正確な検出器基準電圧は、例えば、当技術分野では既知の方法においてバンドギャップ及びＤＡＣを使用して容易に生成される。
【０１５６】
第五に、調整回路中の比較器は入力信号の小さな振幅ではなく検出器段から大きな信号振幅を検出するように設計される。検出器が不安定に駆動されるとき、検出器段からの検出信号は一般に数百ミリボルトの ピーク対ピーク振幅を持っている。比較器基準電圧Ｖ_COMPはこのように測定されている入力信号の小さな（例えば、３０ｍＶ）差分レベルではなくはるかに高いレベル（例えば、１．５ボルト差分）に設定される。大きな比較器基準電圧は検出器及び基準発生器におけるオフセットにさらに耐性のある制御回路設計を可能にする。
【０１５７】
第六に、バンドパスΣΔＡＤＣについて、検出器段はまたＩＦ入力信号をベースバンドまたは他の低い出力周波数に下方変換する。このように、次に続く回路（例えば、調整回路中のスイッチ）はより小さなサイズで実施される。
【０１５８】
前述の好ましい実施例の記載は当業者が本発明を為しまたは使用を可能にするために提供される。これらの実施例に対する種々の変形は当業者には直ちに明白であり、この中に定義された一般原理は創意能力を使用することなく他の実施例に適用可能である。このように、本発明はこの中に示された実施例に限定されるものではなく、この中に開示された原理及び新規な特徴と一致する広範な領域に与えられるものである。
【図面の簡単な説明】
【図１】 典型的な単一ループのシグマ‐デルタ・アナログ対ディジタル変換器（ΣΔ ＡＤＣ）のアーキテクチャのブロック図である。
【図２】 典型的なＭＡＳＨ ΣΔＡＤＣのアーキテクチャのブロック図である。
【図３Ａ】 積分器の極−ゼロの図と周波数応答曲線及びバンドパス共振器の極−ゼロの図と周波数応答曲線である。
【図３Ｂ】 積分器の極−ゼロの図と周波数応答曲線及びバンドパス共振器の極−ゼロの図と周波数応答曲線である。
【図３Ｃ】 積分器の極−ゼロの図と周波数応答曲線及びバンドパス共振器の極−ゼロの図と周波数応答曲線である。
【図３Ｄ】 積分器の極−ゼロの図と周波数応答曲線及びバンドパス共振器の極−ゼロの図と周波数応答曲線である。
【図４】 本発明の典型的な２ループのバンドパスＭＡＳＨ ΣΔＡＤＣのブロック図である。
【図５Ａ】 バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器の図と、遅延セル共振器、無損失の離散積分共振器、及び２信号路インタリーブ共振器をもつ共振器の実施の図である。
【図５Ｂ】 バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器の図と、遅延セル共振器、無損失の離散積分共振器、及び２信号路インタリーブ共振器をもつ共振器の実施の図である。
【図５Ｃ】 バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器の図と、遅延セル共振器、無損失の離散積分共振器、及び２信号路インタリーブ共振器をもつ共振器の実施の図である。
【図５Ｄ】 バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器の図と、遅延セル共振器、無損失の離散積分共振器、及び２信号路インタリーブ共振器をもつ共振器の実施の図である。
【図５Ｅ】 バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器の図と、遅延セル共振器、無損失の離散積分共振器、及び２信号路インタリーブ共振器をもつ共振器の実施の図である。
【図６Ａ】 二重標本化スイッチド・キャパシタ・アナログ回路技術を使用する遅延セルの概要図と遅延セルに必要なクロック信号のタイミング図である。
【図６Ｂ】 二重標本化スイッチド・キャパシタ・アナログ回路技術を使用する遅延セルの概要図と遅延セルに必要なクロック信号のタイミング図である。
【図７Ａ】 バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器回路の概要の図とフィード・フォワード利得回路の図であり、双方共が二重標本化スイッチド・キャパシタ・アナログ回路技術を使用して実行される。
【図７Ｂ】バンドパスＭＡＳＨ ΣΔＡＤＣ内の共振器回路の概要の図とフィード・フォワード利得回路の図であり、双方共が二重標本化スイッチド・キャパシタ・アナログ回路技術を使用して実行される。
【図８】 本発明の典型的な８次のバンドパスＭＡＳＨ４−４ΣΔＡＤＣのブロック図である。
【図９】 本発明のバンドパスＭＡＳＨ４−４ΣΔＡＤＣの信号対雑音比（ＳＮＲ）特性の模擬曲線である。
【図１０Ａ】 遅延セルによる共振器及び順方向オイラー共振器の典型的な概要図で、双方とも単一標本化スイッチド・キャパシタ・アナログ回路技術を使用して実施される。
【図１０Ｂ】 遅延セルによる共振器及び順方向オイラー共振器の典型的な概要図で、双方とも単一標本化スイッチド・キャパシタ・アナログ回路技術を使用して実施される。
【図１０Ｃ】 疑似二路単一標本化スイッチド・キャパシタ・アナログ回路を使用して実施された二路インタリーブ共振器の典型的な概要図及び疑似二路回路に必要なクロック信号のタイミング図である。
【図１０Ｄ】 疑似二路単一標本化スイッチド・キャパシタ・アナログ回路を使用して実施された二路インタリーブ共振器の典型的な概要図及び疑似二路回路に必要なクロック信号のタイミング図である。
【図１０Ｅ】 二独立路二重標本化スイッチド・キャパシタ・アナログ回路を使用して実施された二路インタリーブ共振器の典型的な概要図である。
【図１０Ｆ】 二独立路二重標本化スイッチド・キャパシタ・アナログ回路を使用して実施された二路インタリーブ共振器の典型的な概要図である。
【図１０Ｇ】 二重標本化遅延セルによる共振器回路及びその共振器回路に必要なクロック信号のタイミング図である。
【図１０Ｈ】 二重標本化遅延セルによる共振器回路及びその共振器回路に必要なクロック信号のタイミング図である。
【図１１】 ΣΔＡＤＣである多段回路を制御するための特定の実施例の簡単なブロック図である。
【図１２】 図１１に示されたΣΔＡＤＣである多段回路を制御するための特定の実施例の簡単なブロック図である。
【図１３】図１１に示されたΣΔＡＤＣである多段回路を制御するための特定の実施例の簡単なブロック図である。
【図１４】 図１１から図１３の制御回路として使用される特定の実施例の簡単なブロック図を示す。
【図１５Ａ】 検出器段から検出された信号対入力信号振幅の標準偏差のグラフを示す。
【図１５Ｂ】 検出された信号の信号レベルの分布密度のグラフを示す。
【図１５Ｃ】 処理器の信号からの計数値対検出器の入力信号振幅のグラフを示す。

Claims (37)

1. 入力信号を受信し、そしてデータ標本を提供するように構成され、カスケード接続された複数のΣΔ段を含むシグマ−デルタ・アナログ対ディジタル変換器（ΣΔＡＤＣ）と、
   ΣΔＡＤＣに接続され、複数のΣΔ段のゼロ以上を選択的に不作動にする制御信号を提供するように構成された制御回路とを含み、制御回路は
   入力信号を受信し、検出された信号を提供する一以上の検出器段であって、一つの検出器段がΣΔ段の一つの複製（レプリカ）として実施される検出器段、
   一以上の検出器段に接続され、検出された信号を受信するように構成され、そして調整された標本を提供する調整回路、及び、
   調整回路に接続され、調整された標本を受信するように構成され、そして制御信号を提供する信号処理器を含む、データ変換回路。
2. 検出器段が４次のバンドパスΣΔ変調器として実施される、請求項１の回路。
3. 検出器段が２次のローパスΣΔ変調器として実施される、請求項１の回路。
4. 少なくとも一つの検出器段がΣΔ段の一つの複製として実施される、請求項１の回路。
5. 少なくとも一つの検出器段が複製されるΣΔ段の一部である次元を持つ部品で実施される、請求項４の回路。
6. 少なくとも一つの検出器段が複製されるΣΔ段のバイアス電流の一部でバイアスされる、請求項４の回路。
7. 検出された信号が入力信号の振幅を表す、請求項１の回路。
8. 一以上の検出器段はさらに検出器基準電圧を受信し、検出された信号が検出器基準電圧に比例した入力信号の振幅に関係する、請求項１の回路。
9. ゼロ以上のΣΔ段が一部分入力信号の検出された振幅に基づき不作動にされる、請求項１の回路。
10. 検出された振幅が第一の信号レベル以下になれば第一のΣΔ段が不作動にされる、請求項９の回路。
11. 検出された振幅が第二の信号レベル以下になれば第二のΣΔ段が不作動にされる、請求項１０の回路。
12. 検出された振幅が第三の信号レベルを越えれば全てのΣΔ段が作動にされる、請求項９の回路。
13. ΣΔ段は一部分ΣΔＡＤＣ内のΣΔ段の位置に基づいて不作動にされる、請求項９の回路。
14. 調整回路は、
    検出された信号及び比較信号を受信し、
    検出された信号及び比較信号を比較し、
    比較の結果に基づいて調整された標本を提供するように構成された比較回路を含む、請求項１の回路。
15. 比較回路はスイッチド・キャパシタ回路を用いて実施される、請求項１４の回路。
16. ΣΔＡＤＣは二つのΣΔ段を含み、各ΣΔ段は４次のバンドパスΣΔ変調器を含む、請求項１の回路。
17. ΣΔＡＤＣは二つのΣΔ段を含み、各ΣΔ段は２次のローパスΣΔ変調器を含む、請求項１の回路。
18. ΣΔＡＤＣは二重標本化ΣΔＡＤＣである、請求項１の回路。
19. ΣΔＡＤＣは四重標本化ΣΔＡＤＣである、請求項１の回路。
20. 制御回路は少なくとも一つの基準信号を提供するように構成された基準発生器をさらに含む、請求項１の回路。
21. 請求項１のデータ変換回路を含むＣＤＭＡ受信器。
22. 少なくとも一つの検出器段がΣΔ段の一つの複製（レプリカ）として実施される、一以上の検出器段でΣΔＡＤＣに供給された入力信号の特性を検出すること、
    比較レベルに対して検出された特性を比較すること、
    一部、比較に基づいて制御信号を生成すること、
    制御信号に従ってゼロ以上のΣΔ段を選択的に不作動にすること
    を含む、シグマ−デルタ・アナログ対ディジタル変換器（ΣΔＡＤＣ）中のΣΔ段を制御する方法。
23. 検出された特性が信号振幅である、請求項２２の方法。
24. 選択的に不作動にすることは検出された信号振幅が第一の信号レベル以下になれば第一のΣΔ段を不作動にすることを含む、請求項２３の方法。
25. 選択的に不作動にすることは検出された信号振幅が第二の信号レベル以下になれば第二のΣΔ段を不作動にすることを含む、請求項２４の方法。
26. 選択的に不作動にすることは検出された信号振幅が第三の信号レベルを越えれば全てのΣΔ段を作動させることを含む、請求項２３の方法。
27. 検出することは、
    検出器基準レベルを受信すること、
    入力信号及び検出器信号レベルに一部分基づいて検出された信号を生成し、検出された信号が入力信号の振幅を表していることを含む、請求項２２の方法。
28. 入力信号を受信し、出力信号を提供するように構成され、特定の構成に接続された複数のＮ信号段を含む多段回路と、
    多段回路に接続され、Ｎ信号段のゼロ以上を選択的に不作動化する制御信号を提供するように構成された制御回路とを含み、制御回路は、
    入力信号を受信し、検出された信号を提供するように構成された一以上の検出器段であって、少なくとも一つの検出器段は信号段の一つの複製として実施される検出器段、
    一以上の検出器段に接続され、検出された信号を受信し、調整された信号を提供する調整回路、及び
    調整回路に接続され、調整された信号を受信し、制御信号を提供する信号処理器を含む電子回路。
29. 検出された信号が入力信号の振幅を表す、請求項２８の回路。
30. ゼロ以上の信号段は、入力信号の検出された振幅に一部分基づいて不作動にされる、請求項２８の回路。
31. 少なくとも一つの検出器段は複製される信号段の一部である次元をもつ部品で実施される、請求項２８の回路。
32. 少なくとも一つの検出器段は複製される信号段のバイアス電流の一部でバイアスされる、請求項２８の回路。
33. 少なくとも一つの検出器段は複製される信号段の周波数応答と類似する周波数応答を持つように構成される、請求項２８の回路。
34. 信号段はカスケード接続される、請求項２８の回路。
35. 信号段は並列に接続される、請求項２８の回路。
36. 複数の信号段を含む多段回路を制御するための制御回路であって、
    少なくとも一つの検出器段が信号段の一つの複製として実施され、入力信号を受信し、検出された信号を提供するように構成された一以上の検出器段と、
    一以上の検出器段に接続され、検出された信号を受信し、調整された信号を提供するように構成された調整回路と、
    調整回路に接続され、調整された信号を受信し、制御信号を提供するように構成された信号処理器とを含み、制御信号が多段回路中のゼロ以上の信号段を選択的に不作動にする制御回路。
37. 多段回路はΣΔＡＤＣである、請求項３６の回路。

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