CN1509519A - 控制多级电路的级的方法和装置 - Google Patents

Abstract

在减少功率消耗时可用于控制∑Δ以提供性能所需电平的控制机制。∑Δ模数转换器(ADC)用多级(即，回路或部分)来设计，并当启用更多级时提供改良的性能(例如，较高的动态范围)。控制机制选择性地启用足够数量的级以提供所需的性能，并禁用其余级以保存功率。通过测量经过与信号通道上的∑ΔADC相类似的∑ΔADC的ADC输入信号的一个或多个特性(例如，信号电平)，把测得的特性与特定阈电平进行比较，并控制级以便获得期望目标，控制机制可以实现上述功能。在一个实施例中，控制电路包括一个或多个检测器级、一个调节电路以及一个信号处理器。检波器级接收输入信号并提供已检波信号。调节电路接收已检波信号并提供已调节采样。信号处理器接收已调节采样并提供选择性禁用∑ΔADC中零个或多个∑Δ级的控制信号。

Description

控制多级电路的级的方法和装置

                          发明背景

I.发明领域

本发明涉及电子电路。本发明尤其涉及用于控制诸如∑Δ模数转换器(∑ΔADC)等多级电路的级的新颖和改良的方法和装置。

II.相关技术的描述

模数转换器(ADC)在电子电路中是重要的元件，在数字通信系统中尤为重要。ADC开关以均匀间隔的时间间隔把连续模拟波形转换成离散采样。采样可以随后被其它数字信号处理块处理，以提供增强、压缩、和/或采样数据的错误检测/校正。需要ADC的示例性应用是码分多址(CDMA)通信系统和高清晰度电视(HDTV)。

ADC的某些重要性能参数包括线性、DC偏移量、以及信噪比(SNR)。这些参数的次优值会导致通信系统性能的降低。线性涉及实际传递曲线(数字输出相对模拟输出)与理想传递曲线之间的不同。对于快速ADC来说，因为ADC中比特的数量增加了所以更难以获得良好的线性。DC偏移量会降低采集和追踪锁相环的性能以及诸如Viterbi解码器的解码器错误检测/校正能力。SNR会影响通信系统的误码率(BER)性能，因为来自ADC的量化和电路噪声会导致数据采样的降低。

在许多通信系统中，接收到的RF信号在量化前向下变频至基带。典型地，接收信号在第一下变频阶段自RF频率向下变频至中频(IF)。第一下变频允许接收机在不同RF频率把信号向下变频至信号可以进行处理的固定IF频率。例如，固定IF频率允许诸如表面声波(SAW)滤波器的固定带通滤波器在第二下变频阶段前从IF信号中移除不良图象和假信号响应。该IF信号接着向下变频至基带，采样可以在其中进行以提供数字化的基带采样。

在大多数通信应用中，在接收机处要求一个ADC。在某些应用中，接收机是一个工业设备，由于所产生的单元数量，因此其成本和可靠性是重要的设计标准。此外，在某些应用中，诸如CDMA通信系统，由于接收机远程/轻便的特性所以功率损耗是决定性的。

在现有技术中，使用快速ADC或逐次逼近ADC采样接收信号。在快速ADC中，输入信号由L-1个比较器对照L-1个由电阻梯生成的参考电压进行比较。快速ADC体积大并消耗大量功率因其需要L-1个比较器和L个电阻器。此外，若电阻梯中的L个电阻器不匹配，则快速ADC会具有不良线性和不良DC偏移量特性。然而，快速ADC因其高速而普及。

逐次逼近ADC也常在通信系统中使用。这些ADC通过在一个或两个级上对信号进行逼近来较少复杂性。然而，这些ADC也会显现与快速ADC所显现的相同的不良线性和不良DC偏移量特性。因此，逐次逼近ADC与快速ADC一样都不是许多通信应用中使用的理想选择。

对某些应用来说，改良的数据转换性能可以用∑Δ模数转换器(∑ΔADC)来完成。

                          发明摘要

本发明提供了一个用于控制∑ΔADC以提供所需性能级别而减少功耗的控制机制。∑ΔADC用多级(即，环路或部分)来设计，并当多个级别被启用时提供改良的性能(例如，更高的动态范围)。控制机制选择性地启用足够数量的级，以提供所需的性能，并禁用其余的级以保存功率。控制机制通过测量穿过与信号通道上的∑ΔADC相类似的∑ΔADC的ADC输入信号的一个或多个特性(例如，信号电平)，把所测特性与特定阈电平进行比较，并控制这些级以便达到期望目标来实现该功能。

发明的实施例提供了一个包括耦合到控制电路的∑ΔADC的数据转换电路。该∑ΔADC包括大量级联耦合的∑Δ级，用于接收输入信号并提供数据采样。控制电路包括一个或多个检波器级、一个调节电路以及一个信号处理器。检波器级接收输入信号并提供已检波信号。调节电路耦合到检波器级，接收已检波信号，并提供已调节采样。信号处理器耦合到调节电路，接收已调节采样，并提供选择性禁用零个或多个∑Δ级的控制信号。

在一个实施例中，至少有一个检波器级与∑Δ级之一的复制一样实现，并能以比其复制的∑Δ级更少的电流被缩小和/或加偏。已检波信号能表示输入信号的幅度。∑Δ级可以根据已检波信号幅度而被禁用，并可能根据∑Δ级在ADC中的相对位置而被禁用。在特定实现中，∑ΔADC包括两个四阶带通级，或两个二阶低通级。数据转换电路方便地用于蜂窝式(例如，CDMA)接收机中。

发明的另一个实施例提供一个包括与控制电路耦合的多级电路的电子电路。多级电路包括以特定配置(例如，串联、并联、或其它)耦合的N个信号级。控制电路提供选择性地禁用零个或多个信号级的控制信号。控制电路包括能如上配置并运行的一个或多个检波器级、调节电路、以及信号处理器。检波器级能与信号级的复制一样实现，并能以较少的电流被缩小和/或加偏。信号级能根据，例如，输入信号的幅度，而被选择性地禁用。

发明的还有一个实施例提供一个用于控制包括大量信号级的多级电路的控制电路。控制电路包括一个或检波器级、一个调节电路、以及一个信号处理器。至少有一个检波器级能与信号级之一的复制一样实现。检波器级、调节电路、以及信号处理器能如上所述被配置并运行。控制电路方便地用于控制∑ΔADC。

发明的还有一个实施例提供控制∑ΔADC中∑Δ级的方法。按照该方法，利用一个或多个检波器级检测ADC输入信号的特性。至少有一个检波器级能与∑Δ级之一的复制一样实现。检波特性对照比较级别而被进行比较。控制信号部分基于比较而产生。然后，零个或多个∑Δ级按照控制信号被选择性禁用。被检测的特性可以是输入信号的幅度，且∑Δ级能根据已检波的信号幅度而被禁用。

                          附图的简要描述

从下面结合附图提出的详细描述中，本发明的特征、目的和优点将变得更为明显。在整个附图中，相同的标号表示相应的部件，其中：

图1是示例性单环∑Δ模数转换器(∑ΔADC)结构的框图；

图2是示例性MASH∑ΔADC结构的框图；

图3A-3D分别是积分器的极0图和频率响应曲线，以及带通谐振器的极0图和频率响应曲线；

图4是本发明的示例性双环带通MASH∑ΔADC的框图；

图5A-5E分别是带通MASH∑ΔADC内谐振器的框图，以及带有延时元件谐振器、无损耗离散积分器谐振器、前向-欧拉(Euler)谐振器、以及双通道交叉谐振器的谐振器的实现；

图6A-6B分别是利用双采样开关电容器模拟电路技术的延时元件的原理图，以及用于延时元件的所需时钟信号的时序图；

图7A-7B分别是带通MASH∑ΔADC内的谐振器电路以及前馈增益电路的原理图，这两者都利用双采样开关电容器模拟电路技术实现；

图8是本发明的示例性八阶带通MASH 4-4∑ΔADC的框图；

图9是本发明的带通MASH 4-4∑ΔADC的模拟的信噪比(SNR)性能曲线；

图10A-10B分别基于延迟元件的谐振器和前向-欧拉谐振器的示例性原理图，这两者都利用双采样开关电容器模拟电路技术实现；

图10C-10D分别是利用伪双通道单采样开关电容器模拟电路实现的双通道交叉谐振器的示例性原理图，以及伪双通道电路所需时钟信号的时序图；

图10E-10F是利用两个独立通道双采样开关电容器模拟电路实现的双通道交叉谐振器的示例性原理图；

图10G-10H分别是基于双采样延时元件的谐振器电路的示例性原理图以及谐振器电路所需时钟信号的时序图；

图11到13示出用于控制多级电路的控制电路的三个特定实施例的简化框图，多级电路可以是图11中所示的∑ΔADC；

图14示出可以如图11到13所示控制电路一样使用的控制电路的特定实施例的简化框图；

图15A示出来自检波器级的已检波信号相对输入信号幅度的标准差曲线图；

图15B示出已检波信号信号电平的分布密度曲线图；以及

图15C示出对来信号处理器的计数值相对检波器输入信号幅度的曲线图。

                     特定实施例的详细描述

由于先前的采样已经以高于输入信号带宽许多倍的采样速率而逼近，所以高速∑Δ模数转换器(∑ΔADC)通过对输入信号幅度中的变化作出连续一比特逼近而进行输入信号的模数转换。输入采样由输入信号和量化噪声组成。∑ΔADC可以设计成使量化噪声被推至(或噪声整形)滤波器更易运行的带外频率处。

因∑ΔADC的固有结构，所以∑ΔADC能提供高信噪比(SNR)、良好的线性、以及低DC偏移。例如，高SNR可以通过选择足够的重复采样速率(OSR)和适当的噪声整形滤波器而获得。此外，良好的线性和低DC偏移由于∑ΔADC中的简单一比特量化器而获得。

高速带通∑ΔADC可以用于对处于中频(IF)的窄带信号执行所需的模数转换。示例性应用包括CDMA通信系统和HDTV。在带通∑ΔADC中，输入信号处在IF频率而非基带。以IF频率采样允许消除通信系统中的下变频级，这样就减少了电路的复杂性、降低了成本、并提高了可靠性。此外，带通∑ΔADC中的噪声整形滤波器可以设计成将所关心的频带周围的量化噪声推到滤波器更易运行的带外频率处。

∑ΔADC在连续时间内采样模拟波形，提供时间间隔均匀的离散采样。∑ΔADC具有如下传递函数：

Y(z)＝G(z)·X(z)+H(z)·E(z)，                      (1)其中，Y(z)是z变换域中来自∑ΔADC的输出，X(z)是到ADC的输入，E(z)是量化噪声，G(z)是从输入到输出的传递函数，H(z)是自量化器到输出的噪声传递函数。这样，ADC输出Y(z)包括由传递函数G(z)整形的输入信号X(z)加上由噪声传递函数H(z)整形的量化噪声E(z)。为了避免输入信号X(z)的失真，传递函数G(z)一般被设计成频率独立的。例如，G(z)可以是包括固定增益(A₁)以及诸如A₁·z^-m的延时元件(z^-1)的全通函数。量化噪声E(z)可以由噪声传递函数H(z)形成，以使所关心的频带中的量化噪声(例如，输入信号存在的频带)被推到滤波器更易运行的频带外。根据使用∑ΔADC并提供所需性能的应用来选择噪声传递函数H(z)的特性。

I.∑ΔADC结构

∑ΔADC可以利用多种结构之一来设计。图1中示出示例性单环∑ΔADC 10的框图。单环∑ΔADC 10包括从ADC输入中减去经量化的ADC输出的输入加法器22。来自加法器22的误差信号被提供给按照第一滤波器24的传递函数过滤误差信号的第一滤波器24。第一滤波器24的输出被提供给从中第一滤波器24的输出中减去经量化的ADC输出的加法器26。来自加法器26的误差信号被提供给按照第二滤波器28的传递函数过滤误差信号的第二滤波器28。第二滤波器28的输出典型地被量化成一比特，即使也可以使用更多比特，并作为经量化的ADC输出被提供。

图1说明了带有两个滤波器部件的单环∑ΔADC。滤波器部件确定∑ΔADC的噪声整形特性并根据使用∑ΔADC的应用而进行设计。更多滤波器部件可被插入到第二滤波器28与量化器30之间。然而，因考虑到高阶单环∑ΔADC的不稳定性，所以单环∑ΔADC一般被设计成带有两个或更少的滤波器部分。

图2中示出示例性MASH∑ΔADC结构的框图。根据所期望的噪声传递函数H(z)，MASH ADC被设计成带有两个或多个环路。然而，由于多于三个的额外环路实现很小的增量改良，因此一般不使用带有多于三个环路的MASH ADC。由于MASH结构是固有稳定的，因此为较高阶的∑ΔADC选择MASH结构。

如图2中所示，MASH ADC 12包括三个环路40a、40b和40c。环路40a量化ADC的输入并将输出Y1提供到每个环路。在噪声消除后，动态范围以及MASH ADC 12的输出可以为三比特或更多比特。

在每个环路40内，加法器42接收输入信号和来自量化器46的量化器输出。加法器42从输入信号中减去量化器输出，并将误差信号提供给环路滤波器44。环路滤波器44过滤误差信号并将经滤波的输出提供给量化器46，它在那里被量化成一比特的值。环路滤波器44用于产生期望的噪声传递函数H(z)，它基于使用∑ΔADC的应用。来自除最后一个环路40c以外的所有环路滤波器44的经滤波的输出被提供给增益元件52，并用第一增益缩放。来自除最后一个环路40c以外的所有环路滤波器46的输出被提供给增益元件54，并用第二增益缩放。加法器56从来自增益元件52的缩放信号中减去来自增益元件54的缩放信号，而误差信号被提供给增益元件56。增益元件56用第三增益缩放误差信号并将经缩放的误差信号提供给后来的环路40。增益元件52、54和58的增益影响MASH ADC 12的噪声传递函数H(z)。

每个环路滤波器44根据期望的噪声传递函数，会包括一个或多个滤波器部分。更多的滤波器允许实现较高阶的∑ΔADC来产生所期望的性能，诸如高SNR。下面详细描述环路滤波器设计。

在本说明中，MASH∑ΔADC按照随后的术语被指定。MASH A-B-C表示阶由A、B和C的值指定的三个环路(A、B和C)。例如MASH 4-2-2表示三个环路结构，其中第一环路带有四阶滤波器，第二环路带有二阶滤波器，而第三环路带有二阶滤波器。总的来说，MASH 4-2-2是八阶∑ΔADC。本发明可以针对MASH 2-2、MASH 4-2、MASH 4-4、MASH 4-2-2、MASH 4-4-2、MASH 4-4-4以及其它阶的MASH∑ΔADC。

对诸如单环或是MASH这样的期望∑ΔADC结构的选择取决于很多因素。一个重要因素是所需的信噪比(SNR)。SNR被定义为最大输入信号功率与量化噪声功率的比率。对于满刻度正弦波输入来说，∑ΔADC的SNR可以按照下面的等式计算：

$\mathrm{SNR}=\frac{3}{2}\·\frac{2L+1}{{\mathrm{\π}}^{2L}}\·{\left(\mathrm{OSR}\right)}^{2L+1}---\left(2\right)$

其中L是用于噪声整形的环路滤波器的阶，而OSR是过采样比率。OSR被定义为采样速率对双边信号带宽的比率， $\mathrm{OSR}=\frac{f_s}{{2f}_{\mathrm{BW}}}.$ 等式(2)的基础是仅使用白量化噪声和单一增益量化器的简单理论。

示例性CDMA应用的SNR通过等式(2)算得，其中双边信号带宽2f_BW＝2.4576 MHz，并且采样速率约为78.64 MHz。这些频率产生一个32的OSR。计算不同环路滤波器阶L的SNR，并且结果在表1中列出。环路滤波器阶是∑ΔADC中所有滤波器阶的总和。就带通∑ΔADC而言，环路滤波器阶L是带通滤波器全部阶的一半。n阶带通滤波器具有L＝n/2的有效阶，这是因为带通传递函数的极点在z-平面的上半部分和z-平面的下半部分被均匀的分开。表1中算得的SNR值代表可以达到的上限。由于非理想电路元件以及将输入信号限制在小于满刻度，因此实际SNR可能比算出的值小10 dB到15 dB。

就上述CDMA应用而言，将带通MASH 4-2 ADC的SNR模拟成70dB；将MASH 4-4的SNR模拟成85dB；将六阶单环带通∑ΔADC的SNR模拟成60dB；而将八阶单环ADC的SNR模拟成62dB。模拟结果也列在表1中。模拟结果假设输入信号低于满刻度-10 dB以及噪声传递函数H(z)中的重合零点(例如所有零点都位于z＝±j处)。若零点在信号带宽内被扩展，则六阶单环∑ΔADC的模拟SNR值可被提高到70 dB。同样，八阶单环∑ΔADC的模拟SNR值可以用零扩展提高到80 dB。然而，由于非理想的电路元件，所以零扩展是难以实现的。MASH结构的模拟SNR要好于单环结构的模拟SNR。

表1-不同阶∑ΔADC的经计算和模拟的SNR

		SNR(dB)
						环路阶L	BPF阶	经计算的	模拟MASH 4-2	模拟MASH 4-4	模拟单环
2	4	64
						3	6	85	70		60
4	8	107		85	62

在实际实现中，MASH结构具有固有稳定性和环路滤波器设计简易的额外优势。然而，因为需要消除多环路之间的量化噪声，所以对于MASH结构而言电路匹配是更为关键的。单环结构对于二阶或更低阶的环路来说是稳定的，但是对于更高阶的环路来说是不稳定的。更高阶单环设计可以通过精心的电路设计和全面的模拟来变成稳定的。然而，单环结构更能容忍电路失配。单环或MASH结构的选择取决于应用的要求。对于大多数应用而言，MASH结构优于单环结构。

MASH ADC的噪声传递函数H(z)由环路滤波器44的设计而确定。例如，基带MASH∑ΔADC可以通过用低通滤波器实现环路滤波器44来设计。同样，带通∑ΔADC可以通过用带通滤波器实现环路滤波器44来设计。量化噪声的噪声传递函数H(z)是滤波器特性的倒数，这是因为环路滤波器驻留在环路内。

示例性基带MASH∑ΔADC可以通过用低通传递函数为 的一个或多个积分器实现环路滤波器44来设计。环路滤波器44中积分器的数量取决于期望的噪声传递函数H(z)。如图3A中所示，低通传递函数在z＝+1处有个极点并在原点z＝0处有个零点。图3B中用实线示出低通传递函数的频率响应。由于低通滤波器极点在z＝+1处，因此低通滤波器在DC处具有最高增益，在fs/6处增益为1.0，在fs/2处增益为0.5，其中的fs为采样频率。图3B中用虚线示出噪声传递函数的频率响应。DC周围的量化噪声被推至较高的频率。

示例性带通MASH∑ΔADC可以通过用带通传递函数为 的一个或多个谐振器实现环路滤波器44来设计。环路滤波器44中谐振器的数量取决于期望的噪声传递函数H(z)。例如，四阶环路需要两个谐振器部分，每个部分都具有上述的带通传递函数。带通传递函数可以通过把低通传递函数中的z^-1替换成z^-2而从低通传递函数中获得。如图3C所示，带通传递函数在z＝±j处有一对极点，并在原点z＝0处有两个零点。图3D中用实线示出带通传递函数的频率响应。由于在z＝±j处有极点，因此带通滤波器在fs/4处有最高增益，在DC和fs/2处的增益为0.5。图3D中用虚线示出噪声传递函数的频率响应。fs/4周围的量化噪声从所关心的频带fs/4被推至DC和fs/2处。

II.带通MASH∑ΔADC结构

图4中说明了示例性双环带通MASH∑ΔADC的框图。MASH ADC 100包括两个环路110a和110b，前馈元件150，以及噪声消除逻辑160。在示例性实施例中，MASH ADC 100接收一个模拟ADC输入并产生至少具有两比特的数字ADC输出，每个环路110至少一比特。

ADC输入被提供给对其响应产生一比特输出Y1的环路110a。一部分ADC输入和来自环路110a的量化噪声(X2)被提供给进行附加噪声整形的环路110b。来自环路110a和110b的输出Y1和Y2分别被提供给噪声消除逻辑160。噪声消除逻辑160组合输出Y1和Y2并产生ADC输出。

在环路110a内，加法器128a接收ADC输入和来自量化器140a的一比特输出Y1。加法器128a从ADC输入中减去Y1，并将误差信号提供给谐振器130a。谐振器130a过滤误差信号并将经滤波的输出(V1)提供给加法器128b。加法器128b也接收来自量化器140a的Y1并从V1中减去Y1。来自加法器128b的误差信号被提供谐振器130b，它对误差信号进一步滤波。来自谐振器130b的经滤波的输出(V2)被提供给量化器140a，它对其响应而产生1比特输出Y1。环路110b以与环路110a类似的方式连接。

来自谐振器130b的经滤波的输出(V2)也被提供给增益元件142，它用缩放因子1/k₁k₂对V2进行缩放。来自量化器140a的输出Y1被提供给增益元件144，它用缩放因子h对Y1进行缩放。来自增益元件142和144的输出被提供给加法器146，它从来自增益元件142的输出中减去来自增益元件144的输出。来自加法器146的误差信号被提供给增益元件148，它用缩放因子1/G对误差信号进行缩放。增益元件148的输出包括被提供给环路110b的X2。

在噪声消除逻辑160中，输出Y1被提供给延时元件172，它以等于环路110b的处理延时的时间间隔对Y1延时。来自延时元件172的经延时的Y1与Y2时间对准。输出Y2被提供给增益元件162，它用缩放因子G对Y2进行缩放。经延时的输出Y1被提供增益元件166，它用缩放因子h-1对经延时的Y1进行缩放。来自增益元件162和166的输出被提供给累加这两个经缩放的输出的加法器164。来自加法器164的组合信号被提供给用传递函数N(z)对组合信号滤波的元件168。来自元件168的输出和经延时的Y1被提供给加法器170，它累加这两个信号以产生ADC输出。

对于带通∑ΔADC来说，MASH ADC 100中的每个谐振器130都用带通传递函数

来实现，其中k_n是环路110中第n个谐振器130的增益，且m＝1或2。每个谐振器130包括一对极点并且是二阶的。由于每个环路110包括两个谐振器130，因此每个环路的阶为4。总的来说，MASH ADC 100是八阶MASH 4-4 ADC。元件168中的传递函数N(z)根据∑ΔADC的特性而选择。对于带通∑ΔADC来说，N(z)＝(1+z^-2)²。延时元件172的传递函数为z^-2m。

增益元件142、144、148、162和166的缩放因子中反映的增益k₁、k₂、h和G确定了噪声传递函数H(z)的零点位置。因谐振器驻留在反馈环路中，因此谐振器130的极点被转换成噪声传递函数H(z)中的零点。最初，对于带通∑ΔADC，H(z)的零点被选择在z＝±j处。

如图4中所述，MASH ADC 100是带通∑ΔADC。同样的拓扑结构可以用来实现基带∑ΔADC。通过用低通传递函数为 的积分器替换各谐振器130；实现传递函数为的元件168；并提供传递函数为z^-2的延时元件172，可以容易地实现这一点。通过这些替换，MASH ADC 100被转换成四阶基带MASH 2-2 ADC。

在示例性实施例中，MASH ADC 100中除了噪声消除逻辑160之外的所有元件都以模拟电路来实现。然而，模拟或数字电路中元件的最理想的实现可以取决于用于实现∑ΔADC的IC过程。因此，在MASH ADC 100中合成所需元件的模拟和数字电路的各种组合都在本发明的范畴之内。

III.带通谐振器设计

带通MASH 4-4 ADC可以通过实现带有上述带通传递函数

的MASH ADC 100中的谐振器130来设计。因而，谐振器130a、130b、130c和130d具有相同的结构。然而，谐振器130a和130c的增益为k₁而谐振器130b和130d的增益为k₂。谐振器130在图5A中说明。谐振器130可以用许多谐振器结构实现，其中的四种在图5B-5E中说明。谐振器131、132、133和134接收输入信号Rin并生成输出信号Rout。

图5B中示出示例性延时单元谐振器131的框图。输入信号Rin被提供给用增益k_n缩放输入信号的增益元件192。经缩放的Rin被提供给加法器194，它也接收输出信号Rout并从经缩放的Rin中减去Rout。来自加法器194的误差信号被提供给延时元件200a，它使信号延时采样时钟的一个时钟周期。来自延时元件200a的经延时的误差信号被提供给延时元件200b，它进一步使信号延时一个采样时钟周期。来自延时元件200b的信号包括输出信号Rout。

图5C中示出示例性无损耗离散积分器(LDI)谐振器132的框图。输入信号Rin被提供给用增益k_n缩放输入信号的增益元件260。经缩放的Rin被提供给加法器262，它也接收经缩放的输出信号Rout并将从经缩放Rin中减去经缩放的Rout。来自加法器262的经滤波的误差信号被提供给滤波器266，它还用传递函数

对信号进行滤波。来自滤波器264的经滤波的误差信号被提供滤波器266，它用传递函数 对信号进一步滤波。来自滤波器266的信号包括输出信号Rout。Rout被提供给用增益β缩放Rout的增益元件268。在示例性实施例中，β＝2并且谐振器132的总传递函数为 通过适当选择β，噪声传递函数的零点可以在信号频带中被扩展。

图5D中示出示例性前向-欧拉(FE)谐振器133的框图。输入信号Rin被提供给用增益k_n缩放输入信号的增益元件270。经缩放的Rin被提供给加法器272a，它也接收经缩放的输出信号Rout并从经缩放输入信号Rin中减去经缩放的输出信号Rout。来自加法器272a的误差信号被提供给用传递函数

过滤信号的滤波器274a。来自滤波器274a的经滤波的误差信号被提供给加法器272b，它也接收经缩放Rout并从经滤波的误差信号中减去经缩放的Rout。来自加法器272b的误差信号被提供给用传递函数 过滤信号的滤波器274b。来自滤波器274b的信号包括输出信号Rout。Rout被提供给用增益β缩放输出信号Rout的增益元件276。在示例性实施例中，β＝2并且谐振器133的总传递函数为

图5E中示出示例性双通道交叉谐振器134的框图。输入信号Rin被提供给用增益k_n缩放输入信号的增益元件280。经缩放的Rin被提供给把经缩放的Rin分别连接至加法器284a和284b的开关282a和282b。加法器284也接收来自延时元件286的经延时的误差信号，并从经缩放的Rin中减去经延时的误差信号。来自加法器284的误差信号被提供给延时元件286，它使误差信号延时一个采样时钟周期。来自延时元件286a和286b的经延时的误差信号分别被提供给开关288a和288b。开关288a和288b连接在一起并包括谐振器134的输出。开关282a和288a由开关时钟的一个相位时钟计时，开关282b和288b由开关时钟的第二相位时钟计时。时钟信号在下面详细描述。谐振器134的总传递函数为

谐振器131、132、133和134可以由大量模拟电路技术来实现。例如，谐振器131、132、133和134可以用诸如有源-RC、gm-C、和MOSFET-C这样的连续时间模拟电路技术来实现。谐振器131、132、133和134也可以由诸如开关电容器和开关电流这样的采样数据模拟电路技术来实现。模拟电路技术的选择取决于使用∑ΔADC的应用的要求。就示例性CDMA而言，其中12比特∑ΔADC工作在80MHz的采样速率处，各种电路技术的性能列在表2中。

            表2-不同模拟电路技术的性能

模拟电路技术	分辨率SNR	精确度(时间常数)	速度	技术
					有源-RC	是	否	是	双极型/CMOS
gm-C	可能	是(带有调整)	是	BiCMOS
					开关电容器	是	是	是	CMOS

开关电流

可能

是

是

数字CMOS

用表2中列出的任一电路技术实现这里所述的函数都在本发明的范畴之内。在优选实施例中，谐振器131、132、133和134用开关电容器电路技术来实现，这是由于其在SNR、精确度、速度、以及成本中的优良性能。

下面详细描述用开关电容器电路技术设计谐振器131。在谐振器131中，每个延时元件200可以由多种模拟电路技术之一来实现。在优选实施例中，延时元件200用图6A中所说明的双采样开关电容器延时电路210来实现。为了最佳的线性和噪声特性，延时电路210作为完全差分的电路来实现，其中输入包括Rin+和Rin-，而输出包括Rout+和Rout-。

在延时电路210中，输入信号Rin+通过开关220a和224a提供给两条信号通道。开关220a连接到电容器228a和开关236a的一端。电容器228a的另一端连接到开关222a和232a。开关222a也连接到AC接地端202。开关232a也连接到放大器250的反相输入端而开关236a还连接到放大器250的非反相输入端。以类似的方法，开关224a连接到电容器230a与开关238a的一端。电容器230a的另一端连接到开关226a和234a。开关226a还连接到AC接地端202。开关234a还连接到放大器250的反相输入端而开关238a还连接到放大器250的非反相输入端。延时电路210是一个完全差分电路。延时电路210的下半部分是其上半部分的镜像。

AC接地端202被实现为带有到地面的电容器旁路的DC偏压。DC偏压确定了节点处差分信号中间刻度的电压。为了最佳的线性，信号Rin+和Rin-通常在放大器250的操作中心附近被加偏。在某些电路设计中，差分输出Rout+和Rout-与输入Rin的最佳DC偏压不同。

延时电路210在开关时钟的两个相位对输入信号Rin采样。参看图6B，采样时钟fs被一分为二，以获得开关时钟。在示例性实施例中，具有第一时钟相位φ1的时钟信号CLK1被提供给表示成不带磁泡的开关(例如，开关224a)。具有第二时钟相位φ2的时钟信号CLK2被提供给表示成带有磁泡的开关(例如，开关220a)。每个时钟信号都应该具有小于50％的占空比。时钟信号的最小宽度由电容器的充电时间确定，该电容器依次由其尺寸和开关的接通电阻确定。

参看图6A，第一时钟相位φ1期间，开关224a和226a被接通，而电容器230a给输入信号Rin+充电。第二时钟相位φ2期间，开关224a和226a被断开，开关234a和238a被接通，而穿过电容器230a被提供给输出Rout+。电容器230a在第一时钟相位φ1期间充电并在第二时钟相位φ2期间提供给输出Rout+。因此，由延时电路210提供的延时是个半开关时钟周期，或一个采样周期。同样，电容器228a在第二时钟相位φ2期间充电并在第一时钟相位φ1期间提供给输出Rout+。这两个信号通道，一个穿过电容器230a而另一个穿过电容器228a，在不同的时钟相位上运行且仅共享放大器250。

利用双采样开关电容器电路，输入信号Rin在开关时钟的两个相位上被提供给输出Rout，穿过两个单一通路，从而导致了在采样时钟频率fs上Rin的采样，即使是开关在半个采样时钟(fs/2)被接通和断开。双采样开关电容器电路允许开关在半个采样频率时钟计时，从而允许电容器和放大器多次调整到最终值。由于开关电容器电路的运行速度由电路中使用的放大器的稳定时间确定，因此在两个开关时钟的相位中利用同一个放大器通过两个无需快速调整的放大器的因数增加了采样速率。

然而，双采样开关电容器电路对通道失配是很敏感的。在∑ΔADC第一采样阶段中的失配会导致输出采样的降低。在随后阶段中的失配为噪声整形且不会引起显著的降低。两个信号通道之间在第一阶段的任何失配，诸如电容器失配或者由于不均匀的时钟相位引起的失配，会产生在输出采样处显现的输入信号的映象。通过使用好的电路设计规则，电容器失配会被降低到1％甚至更低，从而使映象的幅度减少到输入信号幅度以下-40dB或是更多。开关时钟可以设计成以减少不均匀的时钟相位。换句话说，在1∶2分频运行以获得开关时钟之前第一采样阶段可以由主时钟时钟计时。可以利用干净的外部时钟源来减少时钟颤动。由于其更小的放大器负载，因此这种拓扑结构同样比单采样拓扑结构具有更快的稳定时间。

IV.带通MASH 4-4 ADC设计

参看图4，每个环路110包括两个谐振器部分120。每个谐振器部分120包括加法器128和谐振器130。谐振器130可以与图5B中所示的延时单元谐振器131一样实现。每个延时单元谐振器131包括两个延时元件200。每个延时元件200可以用图6A中所示的双采样开关电容器延时电路210实现。

图7中示出实现谐振器部分120的双采样开关电容器谐振器电路121的原理图。谐振器电路121包括延时元件和加法器电路300以及延时电路310。电路300结合了加法器128、增益元件192、加法器194、以及延时元件200a(见图4和5B)。延时电路310实现延时元件200b。

参看图7A，在电路300中，输入信号Vip被提供给两条信号通道，第一信号通道穿过开关324a。开关324a连接至电容器330a和开关314a的一端。电容器330a的另一端连接至开关326a和334a。开关326a还连接至AC接地端202，而开关334a还连接至放大器350a的反相输入端。开关314a连接至下述的量化器输出端Ypφ1。开关326a和334a连接至电容器318a的一端。电容器318a的另一端连接至开关344a和338a。开关338a还连接至放大器350a的非反相输出端。开关344a还连接至延时电路310内放大器350b的反相输出端。

电路300中第一信号通道的运行可以如下描述。在第一时钟相位φ1期间，开关324a和326a被接通(ON)，且电容器330a用输入信号Vip来充电。在第二时钟相位φ2期间，开关324a和326a被断开(OFF)，而开关314a、334a和338a被接通(ON)。输入信号Yxpφ1以及经过电容器330a的电压用电容器330a和318a之比(Cs/Cf)来缩放并且被提供给放大器350a的非反相输出端。同样，在第一时钟相位φ1期间，开关344a被接通(ON)，而来自放大器350b的反相输出端的信号被反馈，对电容器318a充电。经过电容器318a的电压在第二时钟相位φ2期间被反映在放大器350a的非反相输出端。

以上讨论描述了电路300中的电路连接以及第一信号通道的运行。同样的电路被提供给第二信号通道，它与第一信号通道以同样方式运行，除了开关是在开关时钟的另一相位被时钟计时。因此，输入信号Vip在两个开关时钟相位处都被提供给放大器350a的输出端，并导致以采样速率对输入信号进行采样。

电路300是一个完全差分电路。同样的电路被提供给反相输入信号Vin。电路300的下半部分是上半部分的镜像。

电路300包括加法器128、增益元件192、以及加法器194(见图4和5B)的功能。加法器194的功能由开关342和344提供，它们分别将第二延时元件的输出端连接至电容器316和318。电压Von在第一时钟相位φ1期间被存储于电容器318a中，并在第二时钟相位φ2期间被从电压Vb中减去。加法器128的功能由开关312和314提供，它们将量化器输出分别连接到电容器328和330。量化器输出电压Ypφ1在第二时钟相位φ2期间被提供给电容器330a并被累加到电压Vb上。

延时电路310与图6A中的延时电路210一样，并且与上面对延时电路210所描述的相同的方式运行。延时电路310使来自电路300的输出延时半个开关时钟周期，或者一个采样时钟周期。来自放大器350b的输出包括谐振器电路121的输出。

谐振器电路121具有以下自Vip到Vop的传递函数：

$H_R\left(z\right)=\frac{C_s}{C_f}\·\frac{z^{-2}}{1+z^{-2}}---\left(3\right)$

自Yxpφ1到Vop的传递函数为-H_R(z)。在这个术语中，Yx代表来自第一(x＝1)或第二(x＝2)环路的量化器输出，p或n代表(+)或(-)信号，而φ1或φ2代表量化器输出的时钟相位。自Yxpφ1到Vop的电压增益为-Cs/Cf，它是电容器330a和318a之比。从而增益元件192的增益就可以设为kn＝Cs/Cf。

当每个谐振器部件120都用谐振器电路121实现后，图4中的MASH ADC 100可以与图8中所示的八阶带通MASH 4-4 ADC 101一样实现。图4中的每个谐振器部件120被图8中的双采样开关电容器谐振器电路121替代。在谐振器电路121中，自延时电路310至电路300的反馈为了简洁而没有表示出来。同样的，要注意图4中的噪声消除逻辑160为了简洁而没有在图8中表示出来。

图4中的量化器140a用包括两个同步比较器390a和390b的量化器141a来实现。具有第一相位φ1的CLK1对比较器390a进行时钟计时而具有第二相位φ2的CLK2对比较器390b进行时钟计时。比较器390a和390b的差分输入信号由电路300b的输出提供。这是因为量化器141a的延时为半个开关时钟周期。量化器141a的输入在延时电路310b之前获得，延时电路310b也提供半个开关时钟周期的延时。以这种方式连接，量化器141a在时间上被适当对准。每个比较器390提供一个差分输出。比较器390a提供差分输出信号Y1pφ1和Y1nφ1，而390b提供差分输出信号Y1pφ2和Y1nφ2。总称为Y1的四个量化器输出被提供给图4和8所示的电路300a、300b以及151。

参看图4和8，前馈增益元件150可以被结合在电路300c内以简化电路设计。参看图4，自谐振器130b的输出(V2)至X2的增益为1/K₁K₂G而自量化器140a的输出(Y1)至X2的增益为-h/G。前馈增益元件150的总传递函数可以计算为X2＝Av1·V2-Av2·Y1，其中Av1＝1/K₁K₂G而Av2＝h/G。

为最佳信噪比(SNR)和电路实现的简易性而选择带通MASH 4-4 ADC 101的增益k₁、k₂、h和G。利用混合的模拟和数字设计仿真工具，为增益选择以下示例性值：

k₁＝0.5，k₂＝0.5，h＝2，G＝4。    (4)

也可以使用增益k₁，k₂，h和G的其它值并属于本发明的范畴内。使用如等式(4)所示增益值和32的过采样比率后，在图9中绘出SNR与输入信号电平的关系曲线。峰值SNR超过90 dB。

图7B中说明了示例性前馈增益电路151的原理图，它用电路300c实现前馈增益元件150。来自量化器141a的量化器输出Y1pφ2、Y1pφ1、Y1nφ1和Y1nφ2(见图8)分别被提供给开关372a、376a、376b、以及372b。开关372a、376a、376b、以及372b连接至电容器380a、382a、382b、以及380b的一端，这些电容器分别被连接到图7中振荡电路121内的节点Va、Vb、Vc和Vd。电容器380a、382a、382b、和380b的另一端分别连接至开关374a和384a、378a和386a、378b和386b、以及374b和384b。开关374a、378a、378b、374b、384a、386a、386b、以及384b也连接至AC接地端202。

增益值Av1和Av2可以被计算并被并入前馈增益电路151中。利用等式(4)的值k₁＝0.5、k₂＝0.5、h＝2以及G＝4，增益值变成Av1＝1.0和Av2＝0.5。参看图7A和7B，自量化器141a的输出Y1pφ1至放大器350a的非反相输出端的增益由电容器382a和318a的比率，或Av2＝Cq/Cf＝0.5确定。因此，电容器382a的电容就被合成为电容器318a的值的一半。参看图8，自振荡电路121b的输出(与图7A中的Vip一致)至放大器350a的非反相输出端的增益由电容器330a和318a的比率，或Av1＝Cs/Cf＝1.0确定。这样，电容器330a的值被合成为与电容器318a同样的电容。然而，电容器330a和318a也实现增益元件192(见图5B)。在示例性实施例中，增益kn＝k₁＝k₂＝0.5，如等式(4)所示。

在示例性实施例中，图4中的噪声消除电路160在数字逻辑电路中实现。对于八阶带通MASH∑ΔADC而言，延时元件172具有传递函数z^-4并可以用串联连接的四个D-触发器来实现，该延时元件的设计和实现是本领域中熟知的技术。元件168的传递函数为N(z)＝(1+z^-2)²，该函数可以用两个加法器和四组D-触发器来实现，其实现也是本领域中熟知的技术。

如上所述，双采样开关电容电路对于通路失配是很敏感的。然而，第一采样级随后级中的通路失配是噪声整形的且不导致显著的镜像。参看图8，在图7中说明的延时元件和加法器电路300a中，仅输入采样电容器328和330对电容器值的失配敏感并且仅输入采样开关320、322、324和326对开关时钟的不均匀时钟相位敏感。通路失配可以通过使用下面所述的电路设计技术而减到最小。

参看图3D，带通MASH 4-4 ADC 101提供量化噪声的噪声整形，这样fs/4附近的频谱分量被推至DC和fs/2处。对于最佳性能，被采样的输入信号应该放置在靠近fs/4处。对于欠采样应用，其中输入信号的中心在比采样频率高的IF处，而采样的混叠特性被用于把输入信号从IF处下变频到较低的频率。输入信号应被放置在靠近IF＝(2n+1)·fs/4处，其中n是大于或等于0的整数。

V.替代的带通谐振器设计

带通谐振器可以由不同的其它结构合成，其中的三个在图5C-5E中说明。在示例性实施例中，图5C中的无损耗离散积分器(LDI)谐振器132由图10A中的单采样开关电容器LDI谐振器电路402实现，图5D中的前馈-Eular(FE)谐振器133由图10B中的单采样开关电容器FE谐振器电路403实现，而图5E中的双通道交叉谐振器134由图10C中的伪双通道开关电容器谐振器电路502以及图10E-10F中的两条独立通道谐振器电路503实现。这些是谐振器132、133和134的示例性实现。其它利用表2中所列出的电路技术的实现也在本发明的范畴之内。

利用单一开关电容器电路的基于延时单元谐振器132的实现在图10A中表示。在LDI谐振器电路402的第一部分，输入信号Vip被提供给开关414a。开关414a连接至电容器422a和开关418a的一端。电容器422a的另一端连接至424a和426a。开关418a和424a还连接至AC接地端202。开关426a和430a以及电容器436a的一端连接至放大器450a的反相输入端。电容器436a的另一端连接至开关440a和444a。开关440a还连接至AC接地端202而开关444a还连接至放大器450a的非反相输出端。开关430还连接至开关432a和电容器434a的一端。电容器434a的另一端连接至开关438a和442a。开关432a和438a还连接至AC接地端202而开关442a还连接至放大器450a的非反相输出端。

与第一部分相同的第二部分与第一部分串联连接。第二部分的输出反馈至第一部分。放大器450b的反相输出端连接到开关412a。开关412a还连接至开关416a以及电容器420a的一端。开关416a的一端还连接至AC接地端202。电容器420a的另一端连接至开关424a和426a。LDI谐振器电路402是一个完全差分电路。LDI谐振器电路402的下半部分是上半部分的镜像。放大器450b的输出包括谐振器电路402的输出。

LDI谐振器电路402以采样频率时钟计时。LDI谐振器电路402具有为采样频率和电容器比率函数的谐振频率。LDI谐振器电路402的传递函数为：

$H_{\mathrm{LDI}}\left(z\right)=\frac{z^{-1}}{1+(2-\mathrm{\β})z^{-1}+z^{-2}},---\left(5\right)$

其中Cs＝Ch＝Ci且β＝Cf/Cs。通过改变β，利用LDI谐振器的∑ΔADC噪声传递函数的H(z)可被扩展大约fs/4。LDI谐振器电路402对于大于16的重复采样速率无效，因其对电容器失配的敏感性。

利用单采样开关电容器电路的FE谐振器133的实现在图10B中表示。在FE谐振器电路403的第一部分中，输入信号Vip被提供给开关472a。开关472a连接至电容器476a和开关474a的一端。电容器476a的另一端连接至开关478a和482a以及电容器480a的一端。开关474a和478a还连接至AC接地端202。开关482a还连接至放大器490a的反相输入端。电容器484a连接至放大器490a的反相输入端和非反相输出端。

与第一部分相同的第二部分与第一部分串联连接。第二部分的输出被反馈回第一部分。放大器490b的反相输入端连接至开关488c。开关488c连接至开关486c以及电容器480a和480c的另一端。开关486c还连接至AC接地端202。FE谐振器电路403是个完全差分电路。FE谐振器电路403的下半部分是其上半部分的镜像。放大器490b的输出包括谐振器电路403的输出。

FE谐振器电路403以采样频率时钟计时。FE谐振器电路403的谐振频率是采样频率和电容器比率的函数。FE谐振器电路403的传递函数为：

$H_{\mathrm{FE}}\left(z\right)=\frac{z^{-2}}{1+(2-\mathrm{\β})z^{-1}+z^{-2}},---\left(6\right)$

其中Cf1＝Cf2＝Cf，Cs1＝Cs2＝Ci1＝Ci2＝Ci，且β＝Cf/Cs。通过改变β，利用FE谐振器的∑ΔADC噪声传递函数的H(z)可扩展大约fs/4。FE谐振器电路403比LDI谐振器电路402具有更快的稳定时间。

利用伪双通道单采样开关电容器电路的双通道交叉谐振器134的实现在图10C中表示。在谐振器电路502中，输入信号Vip被提供给开关512a。开关512a连接至电容器516a和开关514a的一端。电容器516a的另一端连接至开关518a和520a。开关514a和518a还连接至AC接地端202。开关520a和524a以及电容器534a的一端连接至放大器550的反相输入端。电容器534a的另一端连接至开关540a和546a。开关540a还连接至AC接地端202而开关546a还连接至放大器550的非反相输出端。开关524a还连接至开关522a、526a、以及528a。开关522a还连接至放大器550a的非反相输入端。开关526a和528a还分别连接至电容器530a和532a的一端。电容器532a的另一端连接至开关528a和544a。开关536a和538a还连接至AC接地端202而开关542a和544a还连接至放大器550a的非反相输出端。谐振器电路502是完全差分电路。谐振器电路502的下半部分是上半部分的镜像。放大器550a的输出包括谐振器电路502的输出。

谐振器电路502以采样频率时钟计时。谐振器电路502的谐振频率为采样频率和电容器比率的函数。谐振器电路502的优势在于两个延时仅需要一个放大器550。不利条件在于需要8个时钟相位并需要在采样频率处运行谐振器电路502。谐振器电路502所需的时钟信号在图10D中表示。谐振器电路502的传递函数为：

$H_{\mathrm{PTP}}\left(z\right)=\frac{C_S}{C_h}\·\frac{z^{-2}}{1+z^{-2}}---\left(7\right)$

双通道交叉谐振器134也可以利用如图10E-10F中所示的两条独立通道的单采样开关电容器电路实现。在谐振器电路503a中，输入信号Vip被提供给开关562a。开关562a连接至电容器566a和开关564a的一端。电容器566a的另一端连接至开关568a和570a。开关564a和568a还连接至AC接地端202。开关570a和电容器578a的一端连接至放大器590a的反相输入端。电容器578a的另一端连接至放大器590a的非反相输出端。开关574a连接至放大器590a的非反相输入端。开关574a还连接至开关572和电容器576a的一端。电容器576a的另一端连接至开关580a和582a。开关572a和580a还连接至AC接地端202。开关582a还连接至放大器590a的非反相输出端。放大器590a的非反相输出端连接至开关584a。开关584a的另一端包括输出信号Vop。

谐振器电路503a是个完全差分电路。谐振器电路503a的下半部分是上半部分的镜像。谐振器电路503a包括输入信号的一个通道。同样的一个谐振器电路503b组包括第二信号通道。谐振器电路503b以与谐振器电路503a同样的方式连接，但开关在相反的时钟相位上运行。

谐振器电路503以采样频率的一半进行时钟计时。谐振器电路503的谐振频率为采样频率和电容器比率的函数。谐振器电路503具有快的稳定时间。然而，由于两条独立通道，通道匹配更难维持。谐振器电路503的传递函数为：

$H_{\mathrm{TIP}}\left(z\right)=\frac{C_1}{C_3}\·\frac{z^{-2}}{1+z^{-2}}---\left(8\right)$

VI.多采样带通谐振器设计

本发明的双采样开关电容器带通谐振器电路可以进一步扩展到多采样通谐振器电路。示例性四重采样开关电容器带通谐振器电路802的原理图在图10G中说明。图10G仅说明了谐振器电路802的上半部分。施加差分输入Vin的下半部分与上半部分相同，为了简洁没有表示出来。

在谐振器电路802中，输入信号Vip被提供给四条信号通道，第一信号通道通过开关820a。开关820a连接至电容器824a和开关826a的一端。开关826a连接至量化器输出端Yxpφ1。电容器824a的另一端连接至开关822a和830a以及电容器828a的一端。开关822a还连接至AC接地端202而开关830a还连接至放大器850a的反相输入端。电容器828a的另一端连接至开关832a和834a。开关832a还连接至至放大器850a的非反相输出端而开关834a还连接至至放大器850a的反相输出端。

谐振器电路802中第一信号通道的运行可描述如下。在第一时钟相位φ1期间，开关820a和822a被接通(ON)而电容器824a用输入信号Vip来充电。在第三时钟相位φ3期间，开关820a和822a断开(OFF)而开关826a、830a和834a接通。信号Yxpφ1和经过电容器824a的电压由电容器824a和电容器828a的比率(Cs/Cf)来缩放并被提供给放大器850a的非反相输出端。同样，在在第一时钟相位φ1期间，开关832a接通且来自放大器850a反相输入的信号被反馈，对电容器828a充电。经过电容器828a的电压在第三时钟相位φ3期间反映在放大器850a的非反相输出端。来自放大器850a和放大器850b的非反相输出分别包括输出Vop13和Vop23，它们被提供给下一谐振器部分。

其它三条信号通道以图10G中所示的类似方式连接。其它三条信号通道也以与第一信道类似的方式运行。然而，其它三条信号通道中的开关用图10H中所示的具有不同相位的开关时钟进行开关。因而，谐振器电路802中每个开关每隔四个采样时钟周期被接通和断开一次。这使放大器850有更多时间稳定为最终值。换种方式看，具有特定性能的放大器可用于实现能以四倍的开关频率被采样的∑ΔADC。然而，由电容器值的失配引起的通路失配、开关时钟的不均匀时钟相位、以及放大器失配可能导致在ADC输出端出现镜像频率。

VII.其它考虑因素

用于本发明的∑ΔADC的双采样开关电容器电路对可能由电容器值失配和/或开关时钟的不均匀相位而产生的通路失配敏感。电容器失配可以通过利用诸如公共中心布线(common centroid layout)技术这样的本领域已知的电路设计技术被降低为低于1％。

双采样开关电容器电路在开关时钟的两个相位上采样信号。开关时钟是采样时钟的1∶2分频(见图6B)。若1∶2分频引起任何相位不对称，则相位失配会导致在输出端出现输入信号的镜像频率。在1∶2分频操作之前，利用主时钟，例如采样时钟对第一采样级(图7A中的开关320、322、324和326)进行时钟计时，就能解决该问题。

第一采样级中的时钟颤动也是决定性的。时钟颤动转换成量化噪声。时钟颤动可以通过归零的外部时钟源对第一采样级进行时钟计时而被减少。对于其中用ADC将IF频率处的信号下变频至较低频率的欠采样应用而言，颤动频谱密度以采样比率的平方增加。例如，对于220MHz的IF和80MHz的采样速率，相位噪声增加8.8 dB[20log(220MHz/80MHz)]。就欠采样应用而言，时钟颤动的要求更为严格。

本发明的∑ΔADC已经对用双采样开关电容器电路实现的带通MASH 4-4∑ΔADC进行了详细的描述。以上所述的电路设计技术也可用于图1所示的单环∑ΔADC结构。因此，单环∑ΔADC属于本发明的范畴。

基带∑ΔADC可以通过用低通滤波器实现图1-2中的滤波器来设计。例如，基带MASH 202 ADC可以通过用具有低通传递函数为 的积分器替换图4中的谐振器130来设计。因此，基带单环和MASH∑ΔADC就属于本发明范畴内。

本发明的∑ΔADC中的滤波器可用不同模拟电路设计技术来实现，包括有源RC、gm-C、MOSFET-C、开关电容器、以及开关电流。此外，开关电容器和开关电流电路可以是单采样、双采样、或是多采样设计。

因此，用利用单采样、双采样、或是多采样设计、合成了有源RC、gm-C、MOSFET-C、开关电容器、或开关电流的单环和MASH结构实现的带通和基带∑ΔADC的不同组合和排列属于本发明范畴内。

本发明的某些实施例已经用使用MOSFET实现的电路来阐述。本发明也可用其它电路实现，包括BJT、FET、MESFET、HBT、P-HEMT，以及其它。同样，P-MOS和N-MOS也可用于实现本发明。这里所用的“晶体管”一般是指任何有源电路，并不限于BJT。

VIII.使功率消耗最小

在许多应用中，诸如CDMA通信系统，由于其中存在本发明的∑ΔADC的电话机的可携带性，因此功率消耗是一重要的设计考虑。∑ΔADC可以设计成无需高动态范围时通过允许禁用∑ΔADC的可选部件以减少功率消耗。此外，∑ΔADC可以设计成允许根据ADC输入信号电平和所需性能来调整偏流。

在示例性实施例中，∑ΔADC提供12比特分辨率。这种设计预计到了输入∑ΔADC的最差信号电平。就CDMA应用而言，期望信号(例如，CDMA信号)需要大约4比特分辨率而其余的8比特分辨率预留给大幅度的寄生信号(或人为干扰)和AGC控制。在示例性实施例中，由双环路MASH 4-4结构提供的12比特分辨率。参看图4，环路110a提供高动态范围和低噪声层。环路110b提供附加的动态范围但比环路110a略高的噪声层。环路110a的低噪声层是具更大电容器和环路110a中带有高偏移电流的偏移放大器的结果。

在本发明中，根据ADC输入信号电平和所需性能，每个环路可以选择禁用以使功率损耗最小。此外，每个谐振器130中的放大器偏移电流可以根据ADC输入信号电平和所需性能进行调整。当需要高动态范围时，ADC输入被提供给环路110a，所有放大器的偏移电流被置为高，而MASH ADC 100以上述方式运行。这种情况可能由一个包括CDMA信号和两个处于+58 dBc的大干扰台的ADC输入产生或由一个包括CDMA信号和一个处于+72 dBc的大干扰台的ADC输入产生。这些要求在“TIA/EIA/IS-98-A Intermodulation Spurious Response Attenuation”中规定，即下文中的IS-98-A标准中详细说明。实际上，这种情况不常发生。

由于干扰台幅度减少，因此不需要高动态范围。当此发生时，环路110b可以被禁用，而来自环路110a的输出Y1包括∑ΔADC的输出。或者，环路110a可以被禁用，ADC输入可被提供给环路110b，而来自环路110b的输出Y2包括∑ΔADC输出。这样，一个或两个环路就可被启用以提供所需的动态范围。

每个谐振器130中的放大器偏移电流可以被调整以使功耗最小而提供所需性能。在示例性实施例中，环路110a设计成消耗最大10毫安的偏移电流而环路110b设计成消耗最大8毫安的偏移电流。在示例性实施例中，在环路110a中，谐振器130a中的放大器被设计成消耗6毫安而谐振器130b中的放大器被设计成消耗4毫安。当需要高动态范围时，每个放大器的偏移电流被置为高。当不需要高动态范围时，可以减少偏移电流。例如，谐振器130a中放大器的偏移电流可以从6毫安减少到2毫安而谐振器130b中的放大器偏移电流可以从4毫安减少到2毫安。同样，不需要高动态范围时，环路110b中放大器的偏移电流可以相应减少。

放大器偏移电流的调整可以不依赖禁用环路而进行，或者可以结合禁用环路而进行。事实上，分析和测量可以用来确定不同配置的∑ΔADC的动态范围。这样，根据所需的动态范围，∑ΔADC可以相应的配置。用于配置∑ΔADC以减小功率损耗的不同方式在本发明的范畴之内。

在示例性实施例中，所需动态范围可以通过测量期望信号(例如，CDMA信号)的功率电平和ADC输入的功率电平来估计。ADC的输入的功率电平可以由功率检波器来测得。功率检波器可以用本领域中已知的方法来实现。期望信号的功率电平可以通过在为消除不期望的镜像频率和寄生信号而进行数字信号处理后计算期望信号的RSSI来测得。RSSI测量在美国专利号为5107225、题为“HIGH DYNAMIC RANGECLOSED LOOP AUTOMATIC GAIN CONTROL CIRCUIT”、1992年4月21日发布的美国专利中详细描述，该专利被转让给本发明的受让人并通过引用被结合于此。或者，所需的动态范围可以其中驻留了∑ΔADC的接收机的工作模式来确定。

IX.控制电路

如同上面的说法，为了减少功耗而仍提供所需的数据转换性能，使用控制机制来选择性地启用一个或多个∑ΔADC环路并且禁用其余环路。控制机制测量ADC输入信号的一个或多个特性(例如，信号电平)，把测得的性能与特定阈值电平相比较，并且控制环路以便获得所期望的或是所需的性能。

在设计这种控制机制中会出现许多难题。首先，对于用于通讯设备的接收机中的∑ΔADC来说，即使是在信号调整之后(例如，低噪声放大，等等)，输入信号的幅度一般也很小。事实上，就蜂窝式应用而言，输入信号幅度可以小到30毫伏的峰峰值甚至更小。这样，控制机制中的检波器就应能精确测量小幅度输入信号。

其次，对于用作带通采样转换器的∑ΔADC来说，输入信号中心频率为IF并能具有高频率分量。就特定CDMA应用而言，输入信号可以具有高达240MHz或更高的频率分量。为了避免削弱高频率分量，检波器可以设计成带有能在高频率提供低损耗的大尺寸元件(例如，开关，晶体管，等等)来设计。然而，大型元件增加了衰耗区域和成本。较高的工作频率一般也需要较大量的偏移电流，这在诸如蜂窝式电话的便携式应用中是不期望的。

第三，ADC的输入信号一般由可将DC偏移引入信号的放大器或缓冲器进行缓冲。DC偏移可以是大百分比的输入信号幅度。例如，具有30mVpp的幅度的输入信号也可能具有10毫伏的DC偏移，或者更多。这样，在某个程度上，检波器应该对输入信号中的DC偏移不敏感。此外，检波器也应该对其内部生成的DC偏移不敏感。

正如可以看到的，处理上述难题的控制机制非常合乎需求。

图11示出用于控制∑ΔADC 1120控制电路1110的特定实施例的简化框图。如图11中所示的，∑ΔADC1120包括由缓冲器(BUF)1124驱动的两个串联∑Δ级1122a和1122b。每个∑Δ级代表多环∑ΔADC的一个环路，诸如环路110，而且图4所示其相关的前馈元件150。每个∑Δ级1122也可以代表多部分∑ΔADC的一个滤波器部件，譬如图1所示的滤波器部分24或28。通常，每个∑Δ级1122可以代表可以选择性的被启用或禁用的电路的任意部分。当一个级被禁用了，级内的内部电路(图11中未示出)提供旁路通道以使在级输入端的信号被提供给级的输出端。

如图11所示，在∑ΔADC 1120中，输入信号被提供给缓冲信号的缓冲器1124。经缓冲的信号包括提供给第一∑Δ级1122a的∑Δ调制器输入信号。∑Δ级1122a以上述方法噪声整形并量化信号且把处理过的信号第二∑Δ级1122b。∑Δ级1122b进一步噪声整形并量化信号且产生输入数据采样。来自∑Δ级1122a和1122b的输出可以由一个用于多环路∑ΔADC的噪声消除电路(图11中未示出)组合。

在控制电路1110中，调制器输入信号还被提供给检波器∑Δ级1112，它也噪声整形并量化信号以生成已检波信号。已检波信号接着被提供给调节并量化信号以生成数字采样的调节电路1114。信号调整包括，例如，信号放大、滤波、比较、等等。采样被提供给进一步处理采样以生成控制信号的信号处理器1116。控制信号用于选择性启用或禁用∑Δ级1122a，并且也可以用于选择性地启用或禁用∑Δ级1122b(由虚线表示)。参考信号发生器1118可以包括在控制电路1110中，并用于将一个或多个参考电压提供给∑Δ级1122、检波器∑Δ级1122、以及调节电路1114。控制电路1110的元件在下面进一步描述。

通常，信号通路中的一个或多个∑Δ级1122被启用以提供所需的数据转换性能，例如，所需的信噪比(SNR)。就蜂窝式应用而言，调制器输入信号包括期望信号(例如，CDMA信号)以及可能的不期望的人为干扰。人为干扰可能比期望信号大许多。由于增益控制机制一般用于使调制器输入信号维持在特定信号电平，以避免被∑ΔADC限幅，因此当大幅度人为干扰出现时，期望信号相对于∑ΔADC输入信号可以非常小。在这种情况下，要求较高的动态范围以允许对带有所需SNR的小幅度期望信号进行量化。按照发明的一个方面，可以通过测量调制器输入信号的幅度发现干扰。

检波器∑Δ级1122以与∑ΔADC 1120中∑Δ级1122之一相似的方式处理调制器输入信号并提供表示调制器输入信号幅度的已检波信号。在一个实施例中，就蜂窝式应用而言，若调制器输入信号幅度被确定为小于特定的信号电平，则由于干扰没有表现出来(或出于低信号电平)且无需高动态范围，因此Δ级1122之一可以被禁用。或者，若调制器输入信号幅度被确定为大于特定的信号电平，则一个或多个大幅度干扰就被认为在输入信号出现。两个∑Δ级1122接着都被启用，提供高动态范围以便维持所需的SNR。特别地，高动态范围允许∑ΔADC 1120即使在存在大幅度人为干扰时也对带有所需SNR的期望信号进行量化。

如上所述，每个∑Δ级1122可以是个多环路∑ΔADC的一个环路或者是多部分∑ΔADC的滤波部分。∑Δ级可以以不同的阶实现(例如，四阶与二阶串联)。在特定实施例中，每个∑Δ级1122是个用于基带∑ΔADC的二阶低通调制器且是用于带通∑ΔADC的四阶带通调制器。如上所述，当∑Δ级为同一个阶时，第二∑Δ级1122b可以被实现为第一∑Δ级1122a的“缩小”复制。第一∑Δ级1122a可以用大型元件(例如，开关、电容器、等等)来设计并且用较大的电流加偏，从而在启用时提供增强的噪声特性。第二∑Δ级1122b可以用小型元件(例如，开关、电容器、等等)来设计并且用较小的电流加偏，这是由于在输入信号幅度较大时无需高动态范围。

检波器∑Δ级1122可以被实现为第二∑Δ级1122b的“缩小的”复制，并且可以用更小的元件来设计并以更少的电流加偏。检波器∑Δ级1122用于测量信号幅度，且一般不需要高动态范围或高SNR。

图12示出用于控制多级电路1220中的控制电路1210的特定实施例的简化框图。多级电路1220可以是多环路∑ΔADC、多部分∑ΔADC或是其它可以被选择性启用或禁用(并可能旁路)的电路。这样的多级电路的例子是具有一组串联放大级的放大器。

如图12所示，在多级电路1220中，输入信号被提供给缓冲信号的缓冲器(BUF)1224。缓冲信号被提供给高性能级1222a，它在需要高性能(例如，高动态范围)时被启用。来自级1222a的输出被提供给中性能级1222b，它在需要中等性能(例如，中动态范围)时被启用。来自级1222b的信号被提供给低等性能级1222c，它在需要低等性能(例如，低动态范围)时被启用。在一个实施例中，当需要低动态范围时仅级1222c被启用，当需要中动态范围时级1222b和1222c被启用，而当需要高动态范围时从1222a到1222c所有三个级都被启用。级1222a和1222b分别包括多路复用器(MUX)1226a和1226b。每个MUX 1226或选择经处理的信号或选择经旁路的信号，并把所选信号提供给级的输出端。当级被禁用时，选择旁路信号。

每个级1222可以独立于其它级而实现。例如，对于∑ΔADC来说，每个级1222可具有一个不同的阶。在特定实施例中，每个级1222是用于基带∑ΔADC的二阶低通调制器并且是用于带通∑ΔADC的四阶带通调制器。在这个实施例中，级1222b可以被实现为级1222a的缩小复制，而级1222c可以被实现为级1222b的缩小复制。

如图12所示，在控制电路1210中，经缓冲的信号被提供给两个检波通路。在第一检波通路中，低性能检波器级1212a处理经缓冲的信号并把第一已检波信号提供给调节电路/信号处理器1214a。电路/处理器1214a调节、量化、并进一步处理已检波信号以生成用于选择性启用和禁用高性能级1222a和中性能级1222b的第一控制信号。在第二检波通路中，中性能检波器级1212b处理经缓冲的信号并把经处理的信号提供给低性能检波器级1212c。检波器级1212c进一步处理信号并把第二已检波信号提供给调节电路/信号处理器1214b。电路/处理器1214b调节、量化、并进一步处理已检波信号以生成用于选择性启用和禁用高性能级1222a的第二控制信号。

在一个实施例中，每个低性能检波器级1212a和1212c被实现为低性能级1222c的复制，而中性能检波器级1212b被实现为中性能级1222b的复制。复制可以利用小型元件实现并且也可以利用较少的偏流来运行。

在图12所示的实施例中，由来自包括被启用的级的复制的检波通路的控制信号来控制被禁用的级。例如，高性能级1222a和中性能1222b由来自包括低性能级1222c的复制的检波通路的第一控制信号来控制。同样，高性能级1222a由来自包括低和中性能级1222b和1222c的复制的检波通路的第二控制信号来控制。在一个实施例中，每个检波通路中的检波器级测量经缓冲信号的幅度。

在一个实施例中，信号通路中的级根据检测到的信号幅度(例如，当信号幅度很大时，提供更高动态范围)被启用。例如，若输入信号幅度大于第一信号电平，则级1222a到1222c会被启用，若输入信号幅度在第一信号电平和第一信号电平之间，则级1222b到1222c会被启用，而若输入信号幅度小于第二信号电平，则级1222c会被启用。级也可以根据其它检测到的信号性能被启用，还可以根据不同阶和配置被启用。

图13示出用于控制多级电路1320的控制电路1310的特定实施例的简化框图。类似于多级电路1220，多级电路1320可以是多环路∑ΔADC、多部分∑ΔADC或是其它具有多个可以被选择性地启用或禁用(并可能被旁路)的级的电路。每个级(或许除最后一个级1322n以外)包括或选择经处理的信号或选择经旁路的信号并把所选信号提供给级的输出端的MUX 1326。当级被禁用时，选择经旁路的信号。

如图13中所示，多级电路包括许多级从1322a到1322n以及一个缓冲器(BUF)1324。输入信号被提供给缓冲器1324，它缓冲信号并把经缓冲的信号提供给第一级1322a。每个级1322处理信号并把处理过的信号提供给后续的级。第n个级1322n的输出包括电路1320的输出。

在一个实施例中，每个级(同样，除最后一个级1322n以外)可以被选择性地启用或禁用。足够数量的级被启用以提供所需的性能(例如，所需的动态范围或所需的SNR)，而其余级被禁用以保存功率。在特定实施例中，当所有级被启用时，提供了最高动态范围，当除了一个级(例如第一级1322a)之外的所有级被启用时，提供了第二高的动态范围，而当只有一个级(例如第n级1322n)被启用时，提供了最低动态范围。在特定实施例中，级根据它们在电路中的相应位置而被禁用。例如，第一级1322a首先被禁用，第二级1322b其次被禁用，而第(n-1)级最后被禁用。在一个实施例中，第n级1322n始终，或者在电路1320开启时被启用。在其它实施例中，级可以以不同配置被启用或以不同阶被禁用，且这在本发明范畴之内。例如，第一级(而非最后一级)可以始终被启用。

在控制电路1310中，经缓冲的信号被提供给一组一个或多个检波器级1312。检波器级1312处理经缓冲的信号并把已检波信号提供给调节电路1314，它调节并量化信号以生成数字采样。采样被提供给处理采样并生成一组控制信号的信号处理器1316。控制信号用于选择性启用或禁用多级电路1320的级。参考信号发生器1318也可以包括在控制电路1310中，从而将一个或多个参考电压提供给级1322、检波器级1312、和调节电路1314。

在一个实施例中，检波通路中的每个检波器级1312被实现为信号通路中的级1322的复制。此外，复制可以被缩小以减小衰耗域且可以以较小的偏流运行以保存功率。

图14示出可以用作图11到13中的控制电路的控制电路1410的特定实施例的简化框图。控制电路1410包括串联耦合的检波器级1412、调节电路1414、以及信号处理器1416。检波器级1412接收并处理输入信号(例如，来自图1中缓冲器1124的调制器输入信号)。信号处理器1416提供用于启用或禁用多级电路的一个或多个级的控制信号。参考信号发生器1418耦合到检波器级1412和调节电路1414并为这些电路元件提供必要的参考信号。

为了清楚明了，现将描述结合图11所示的特殊双级∑ΔADC设计而使用的控制电路1410。在特定实施例中，∑ΔADC是八阶带通MASH 4-4 ADC，且每个∑Δ级1122包括一个四阶带通调制器。如同上面所提及的，∑Δ级1122b提供特定的动态范围和噪声特性，而∑Δ级1122a在被启用时提供附加的动态范围和增强的噪声特性。∑Δ级1122a的增强噪声特性能以大型元件和更大偏流提供。

在一个实施例中，检波器级1412是∑Δ级之一(即，∑Δ级1122a或1122b)的“缩小的”复制，并且也是四阶带通调制器。例如，检波器级1412的元件可以在∑Δ级1122a中元件的十分之一大小处实现。在另一个实施例中，检波器级1412是较低阶(例如，二阶)的调制器，它适用于利用少复杂些的电路检测输入信号幅度。检波器级1412以与复制的∑Δ级类似的方法噪声整形并量化输入信号。来自检波器级1412的差分输出，0p和On，被提供给调节电路1414。

通常，∑Δ调制器的模拟输出幅度代表其输入信号电平。就某些设计而言，当输入信号幅度超过参考电压时，∑Δ调制器有变得不稳定的趋势。事实上，可以示出，当输入信号幅度超过参考电压(即，峰峰信号幅度超过了高和低参考电压之差)时，∑Δ调制器的模拟输出幅度大大增加。当∑Δ调制器变得不稳定时，其模拟输出信号的幅度的标准差远远大于在其稳定时的标准差。按照发明的一个方面，这些性能用于检测调制器输入信号的幅度。

图15A示出检波器级1412的已检波信号的标准差相对于输入信号幅度的曲线图。图15A包括一组不同输入信号频率的曲线。在图15A中，纵轴上的标准差和横轴上的输入信号幅度被标准化成检波器参考电压(即，图14中的V_{DEC_P}和V_{DC_N})。当输入信号的频率(例如，0.58MHz)在∑Δ调制器的带宽(例如，0.70MHz)内时，如同曲线1510a所举的例子，当输入信号幅度接近标准化值1.0时，已检波信号的标准差急剧增加。标准化值1.0对应于输入信号峰峰幅度等于V_{DEC_P}和V_{DEC_N}之差的点。可以看到，当输入信号幅度从0.9增加到1.0(11以上百分比的增加)时，标准差从小于1.0增加到大于20(二十倍以上的增加)。

然而，当输入信号的频率(例如，15.4MHz)大大超过∑Δ调制器的带宽(例如，0.70 MHz)时，如同曲线1510k所举的例子，当输入信号幅度增加超过标准化值1.5时，已检波信号的标准差缓慢增加。图15A中的曲线15a到15k代表由∑Δ调制器过滤的较高频率元件。∑Δ调制器的低通特性降低了由高频元件引起的影响。

在图14所示的实施例中，调节电路1414包括对照比较信号(或电压)比较在来自检波器级的已检波信号并把比较结果提供给信号处理器1416的比较器1438。在调节电路1414中，来自检波器级1412的输出，Op和On，被分别提供给开关1432b和1432c的一端。比较电压，V_{COMP_P}和V_{COMP_N}分别被提供给开关1432a和1432d的一端。开关1432a和1432b的另一端耦合在一起并连接至电容器1434a的一端，而开关1432c和1432d的另一端连接在一起并连接至电容器1434b的一端。电容器1434a的另一端耦合至开关1436a的一端和比较器1438的非反相输入端。同样，电容器1434b的另一端耦合至开关1436b的一端和比较器1438的反相输入端。开关1436a和1436b的另一端耦合至输入共模电压V_ICM，该电压是检测器输出Op和On中间范围或共模电压。开关1432b、1432c、1436a、和1436b由具有第一时钟相位φ1的时钟信号控制，而开关1432a和1432d由具有第二时钟相位φ2的时钟信号控制。

在第一时钟相位φ1期间，开关1432b、1432c、1436a、和1436b闭合且来自检波器1412的输出Op和On分别对电容器1434a和1434b充电。在第二时钟相位φ2期间，开关1432a和1432d闭合且在电容器1434a和1434b上捕获的电压分别有比较器1438与比较器1438的高和低比较电压，VCOMP_P和VCOMP_N，相比较。这样，电容器1434a和1434b在第一时钟相位φ1期间分别采样检波器输出Op和On，并在第二时钟相位φ2期间分别采样比较电压V_{COMP_P}和V_{COMP_N}。比较器1438在检波器输出超过比较电压时生成1(即，逻辑高)，否则生成0(即，逻辑低)。

图14示出调节电路1414的特定实施例。其它调节电路可被设计并在本发明的范畴内。

图15B示出已检波信号的信号电平的分布密度曲线图。图15B包括分别为两个输入信号幅度A1和A2的曲线1520a和1520b。当输入信号为幅度A1时，已检波信号的密度由曲线1520a表示，而当输入信号为幅度A2时，已检波信号的密度由曲线1520b表示，其中A2大于A1。如图15B所示，密度分布近似高斯分布(Gaussian)，且Gaussian分布的标准差随着较大输入信号幅度而增加。当已检波信号超过比较电压V_COMP时，如阴影部分1524a和1524b表示，调节电路输出一个1。这样比较电压影响了来自调节电路1414的1和0的百分比。通过降低比较电压，1的百分比增加，且可以获得较快的控制机制。或者，通过增加比较电压，可以获得更精确的检波，这将减少错误检波的可能性。当∑Δ调制器振荡时，分布是双节点的。

在一个实施例中，信号处理器1416从比较器1438中接收数字采样并在特定时间间隔内计算1的数量。如图15A所示，比较电压V_COMP可以在纵轴上表示。当已检波信号的标准差小于比较电压V_COMP时，1的数量(即，特定曲线超过V_COMP的次数)很小，而当已检波信号的标准差大于比较电压V_COMP时，1的数量(即，特定曲线超过的V_COMP次数)很大。

图15C示出来自信号处理器1416的计数值相对检波器输入信号幅度的曲线图。图15C包括一组用于不同比较电压V_COMP的曲线1530a到1530k。如上面所提及的，来自调节电路1414的数字采样，被提供给在特定时间间隔内计算1的数量的信号处理器1416。当输入信号幅度从标准化值0.9增加到1.0时，1的数量显著增加。当输入信号幅度在标准化值0.9到1.0之间时比较电压V_COMP影响计数值，但当输入信号幅度超过标准化值1.0时影响很小。当比较电压低时，如曲线1530a所示，当输入信号幅度达到标准化值0.95时，计数值饱和。然而，当比较电压较高，如曲线1530k所示，直至输入信号幅度达到标准化值1.0时，计数值才会饱和。当输入信号幅度超过接近1.0的标准化值时，计数值在特定计数值处饱和。

在一个实施例中，信号处理器1416把计数值与计数阈值比较。若计数值超过计数阈值(例如，在特定实现中的6000)，输入信号幅度被认为大于检波器参考电压V_DEC的特定百分率(例如，95％)，而控制信号被用于启用一个或多个∑ΔADC中的额外∑Δ级。

信号处理器1416可以用计算来自比较器1438的1的数量的累加器来实现并在每个计数间隔的起始处重置。计数间隔末端的累加器值对照计数阈值被比较。若累加器值超过计数阈值，则检波器级被认为是在振荡且检波器输入信号的幅度A_Vin被认为已经超过检波器参考电压V_DEC的特定百分率(例如，A_Vin＞0.95V_DEC)。

计数间隔可以根据系统要求进行调整。通常，更长的计数间隔提供了增加的精确性。然而，更短的计数间隔能提供更快的响应时间。

在一个实施例中，根据检波信号的幅度启用或禁用∑Δ级。若检波信号幅度超过特定信号电平，则需要高动态范围并启用额外的∑Δ级。换句话说，若检波信号幅度低于特定信号电平，则不需要高动态范围且零个或多个个∑Δ级被禁用。

在一个实施例中，输入信号幅度通过调节检波器参考电压VDEC以及监控计数值来确定。当检波器参考电压V_DEC被调整时，若计数值在数值上明显地改变，则输入信号幅度与检波器参考电压V_DEC的百分率(例如95％)一样确定。换句话说，当检波器参考电压V_DEC被调整时，若计数值超过特定量(例如，6000)，则输入信号幅度被确认为大于检波器参考电压V_DEC的特定百分率(例如95％)。

在某些应用中，没有必要以大量精度来确定输入信号幅度。更确切的说，仅需要确定输入信号幅度是否超过了特定信号电平。例如，该信号电平可以与多级电路中级被启用/禁用的电平相一致。例如，就3级电路而言，检波器级可以设计成带有两个参考电压(例如，一个高和一个低检波参考电压)。若计数值高于高检波参考电压，则输入信号具有大的幅度且所有三个级被启用以提供所需的性能。若计数值低于低检波参考电压，则输入信号具有小的幅度且1个级就可能足以提供所需的性能。接着其余的级会禁用以保存功率。而若计数值低于高检波参考电压但是高于低检波参考电压，则输入信号具有中等幅度且会启用2个级。高和低检波参考电压可以选择在与信号被启用/禁用的信号电平一致处。

在另一个实施例中，输入信号幅度可以通过调整检波器级增益确定。检波器级可以设计成带有多重增益设定值。例如，增益设定值可以与多级电路中级被启用/禁用的电平相一致。例如，就3级电路而言，检波器级可以设计成带有两个增益设定值(例如，一个高和一个低增益设置)。若计数值在低增益设定值处是高的，则输入信号具有大的幅度且所有三个级被启用以提供所需的性能。若计数值在高增益设定值处是低的，则输入信号具有小的幅度且1个级就可能足以提供所需的性能。而若计数值在低增益设定值处是低的但是在高增益设定值处是高的，则输入信号具有中等幅度且需要2个级。高和低增益设定值可以选择在与信号被启用/禁用的信号电平一致处。

为了清楚明了，发明已经对特定(例如，蜂窝式)应用进行了阐述，其中的输入信号可能包括大幅度干扰。上述控制机制假定当输入信号幅度很高时存在大幅度干扰，且额外∑Δ级被启用以提供增加的当动态范围。对于其它应用，在输入信号中不存在大的伪信号且反相可以是真实的。就是说，输入信号幅度增加时∑Δ级会被禁用。大的输入信号幅度代表具有更高SNR和要求更少动态范围的期望信号。这样，某个程度上，控制机制根据输入信号的表征而设计。

同样为了清楚明了，发明主要阐述了在∑ΔADC的特定应用。然而，发明可以与许多其它多级电路一起采样。通常，多级电路包括大量信号级，其中一部分可以选择性地启用和禁用。在一个实施例中，控制电路包括一个或多个检波器级，每个检波器级是信号级之一的复制。检波器级被用于测量特定信号特性(例如，信号幅度)。测得的信号特性接着被用于控制信号级。例如，多级电路可以是：(1)具有多重增益级的放大器，(2)具有多重输出驱动器(例如，串联连接)的功率放大器，(3)具有多重滤波器部分的活动滤波器，以及其它电路。信号级可以串联或并联，或是其结合。检波器级典型地以与信号级一样的类似配置连接。

上述的控制机制提供了许多优点。检波器级接收与提供给多级电路同样的输入信号。尤其对控制机制而言不需要额外的电路。此外，上述的控制机制用于控制∑ΔADC时尤为方便。这些额外的益处在下面描述。

首先，检波器级模仿启用的信号级并提供更精确表示实际输入信号幅度的尺寸。如同上面所提及的，∑Δ调制器过滤输入信号以使更高频率元件(就是说，相对于中间频率)比更低频率元件多衰减。由于检波器级与级之一的复制一样实现，因此输入信号由检波器级以类似的方式(就是说，以类似的频率响应)衰减。这样，检波器级提供信号通路中近似匹配级的频谱分量的具有频谱分量的已检波信号。

检波器级在蜂窝式应用中测量干扰中尤为精确。高频干扰由检波器级以信号通路中与启用的级类似的方式衰减。这样，即使干扰幅度可能很高，如果干扰频率足够高，已检波信号也可能很小。这种情况下，低动态范围设定值就可能足够了，因为干扰被信号通路中的级同样过滤。相反，使用平坦频率响应的检波器可能错误地对频带外干扰说明了输入信号幅度且错误地打开了不需要的额外信号级。

其次，在某些实施例中，检波器级是个“缩小的”信号通路中的级的复制。这样，检波器级可以用具有信号通路中那些级的一部分的维数的元件(例如，开关和电容器)实现。例如，检波器级的刻度可以是被复制的级的十分之一大小。

第三，检波器级可以以它复制的级的一小部分偏流运行。检波器级通常用于检测信号幅度，而典型地不需要高动态范围或高SNR。用于检波器级的偏流实质上可以被减去。

第四，检波器参考电压VDEC可以调整(例如，以小且精确的增量)以允许输入信号幅度的精确确定，如果是有必要或是期望的。精确的检波器参考电压可以容易地利用，例如，带隙标准和DAC，以本领域中熟知的方法生成。

第五，调节电路中的比较器可被设计成检测来自检波器级的大信号幅度而不检测输入信号的小幅度。当检波器级被不稳定地驱动时，来自检波器级的已检波信号具有几百毫伏的峰峰间的摆动。这样，比较器参考电压V_COMP可以被设置在一个更高电平(1.5倍电压差分)处而非被测得的输入信号的小的(例如，30毫伏)差分电平。大的比较器参考电压启用控制电路设计，该设计更容许检波器级和参考信号发生器中的偏移。

第六，就带通∑ΔADC而言，检波器级还把IF输入信号下变频至基带或其它低的输出频率。因此，随后的电路(例如，调节电路中的开关)可以以更小的尺寸实现。

优先实施例的前面的详细描述，使本领域的普通技术人员能制造和使用本发明。对于本领域的熟练技术人员来说，对这些实施例的各种修改将是显而易见的，而这里定义的普通原理可以无须运用发明才能而被应用于其它实施例。因此，本发明并不是试图局限于所示的实施例，而是符合与所揭示的原理和新颖特征相一致的最宽泛的范围。

Claims (39)

1.一种数据转换电路，其特征在于包括：

∑Δ模数转换器(∑ΔADC)，用于接收输入信号并提供数据采样，∑ΔADC包括大量串联的∑Δ级；以及

与∑ΔADC相耦合的控制电路，用于提供选择性地禁用零个或多个∑Δ级的控制信号，该控制电路包括

用于接收输入信号并提供已检波信号的一个或多个检波器级，与一个或多个检波器级耦合的调节电路，该调节电路用于接收已检波信号并提供已调节采样，以及与调节电路耦合的信号处理器，该信号处理器用于接收已调节采样并提供控制信号。

2.如权利1所述的电路，其特征在于，控制电路包括作为∑Δ级之一的复制而实现的一个检波器级。

3.如权利2述的电路，其特征在于，检波器级作为四阶带通∑Δ调制器而实现。

4.如权利2述的电路，其特征在于，检波器级作为二阶带通∑Δ调制器而实现。

5.如权利1所述的电路，其特征在于，至少一个检波器级作为∑Δ级之一的复制而实现。

6.如权利5所述的电路，其特征在于，至少一个检波器级用大小为被复制的一部分∑Δ级的元件来实现。

7.如权利5所述的电路，其特征在于，至少一个检波器级用被复制的∑Δ级的偏流来加偏。

8.如权利1所述的电路，其特征在于，已检波信号表示输入信号的幅度。

9.如权利1所述的电路，其特征在于，一个或多个检波器级还用于接收检波器参考电压，且其中的已检波信号表示输入信号相对于检波器参考电压的幅度。

10.如权利1所述的电路，其特征在于，零个或多个∑Δ级部分基于输入信号的已检波幅度而被禁用。

11.如权利10所述的电路，其特征在于，若已检波幅度落到第一信号电平以下，则第一∑Δ级被禁用。

12.如权利11所述的电路，其特征在于，若已检波幅度落到第二信号电平以下，则第二∑Δ级被禁用。

13.如权利10所述的电路，其特征在于，若已检波幅度超过第三信号电平，则所有∑Δ级都被启用。

14.如权利10所述的电路，其特征在于，∑Δ级部分基于∑ΔADC中∑Δ级的相对位置而被禁用。

15.如权利1所述的电路，其特征在于，调节电路包括一个比较电路，用于：

接收已检波信号和比较信号，

比较已检波和比较信号，以及

根据比较的结果提供已调节采样。

16.如权利15所述的电路，其特征在于，比较电路用开关电容器电路来实现。

17.如权利1所述的电路，其特征在于，∑ΔADC包括两个∑Δ级，每个Δ级包括一个四阶带通∑Δ调制器。

18.如权利1所述的电路，其特征在于，∑ΔADC包括两个∑Δ级，每个Δ级包括一个二阶低通∑Δ调制器。

19.如权利1所述的电路，其特征在于，∑ΔADC是一个双采样∑ΔADC。

20.如权利1所述的电路，其特征在于∑ΔADC是一个四重采样∑ΔADC。

21.如权利1所述的电路，其特征在于，控制电路还包括：

用于提供至少一个参考信号的参考信号发生器。

22.一种包括如权利1所述的数据转换电路的CDMA接收机。

23.一种在∑Δ模数转换器(∑ΔADC)中控制∑Δ级的方法，该方法的特征在于包括：

检测提供给带有一个或多个检波器级的∑ΔADC的输入信号的特性，其中至少一个检波器级作为∑Δ级的复制而实现；

将已检波特性与比较电平相比较；

部分基于比较，产生控制信号；

根据控制信号，选择性地禁用零个或多个∑Δ级。

24.如权利23所述的电路，其特征在于，被检波的特性是信号幅度。

25.如权利24所述的电路，其特征在于，选择性地禁用包括若已检波信号幅度降到第一信号电平以下，则禁用第一∑Δ级。

26.如权利25所述的电路，其特征在于，选择性地禁用还包括若已检波信号幅度降到第二信号电平以下，则禁用第二∑Δ级。

27.如权利24所述的电路，其特征在于，选择性地禁用还包括若已检波信号幅度超过第三信号电平，则启用所有∑Δ级。

28.如权利23所述的电路，其特征在于，检波包括接收检波器参考电平；以及

部分根据输入信号和检波信号电平而产生已检波信号，其中已检波信号表示输入信号的幅度。

29.一种电子电路，其特征在于包括：

用于接收输入信号并提供输出信号的多级电路，多级电路包括以特定配置耦合的大量N个信号级；以及

耦合到多级电路的控制电路，用于提供选择性禁用N个信号级的零个或多个，该控制电路包括：

用于接收输入信号并提供已检波信号的一个或多个检波器级，耦合到一个或多个检波器级的调节电路，调节电路用于接收已检波信号并提供条件信号，

耦合调节电路的信号处理器，信号处理器用于接收已调信号并提供控制信号。

30.如权利29所述的电路，其特征在于，已检波信号表示输入信号的幅度。

31.如权利29所述的电路，其特征在于，零个或多个信号级部分基于输入信号的已检波幅度而被禁用。

32.如权利29所述的电路，其特征在于，至少一个检波器级用信号级之一的复制来实现。

33.如权利32所述的电路，其特征在于，至少一个检波器级用大小为被复制的一部分信号级的元件来实现。

34.如权利32所述的电路，其特征在于，至少一个检波器级用被复制的信号级的一部分偏流来加偏。

35.如权利32所述的电路，其特征在于，至少一个检波器级的频率响应类似于被复制的信号级的频率响应。

36.如权利29所述的电路，其特征在于，信号级是串联耦合的。

37.如权利29所述的电路，其特征在于，信号级是并联耦合的。

38.一种用于控制包括大量信号级的多级电路的控制电路，该控制电路的特征在于包括：

用于接收输入信号并提供已检波信号的一个或多个检波器级，其中至少一个检波器级用信号级之一的复制来实现；

耦合到一个或多个检波器级的调节电路，该调节电路用于接收已检波信号并提供已调节信号；以及

耦合到调节电路的信号处理器，该信号处理器用于接收已调节信号并提供控制信号，其中控制信号选择性地禁用多级电路中的零个或多个信号级。

39.如权利38所述的电路，其特征在于，多级电路是一个∑ΔADC。

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