JP2005045795A - アナログフロントエンド回路及びその直流オフセットの調整方法 - Google Patents

Abstract

【課題】 本発明はアナログフロントエンド回路及びその直流オフセット調整方法を開示する。
【解決手段】 本発明の方法は、前記ＡＤＣの直流オフセット探索モードで、前記ＡＤＣを通じて得られたデータを低域フィルタリングしてＡＤＣの直流オフセット補償データを探索し、探索されたデータを保存する。前記増幅器の直流オフセット探索モードで、前記増幅器及びＡＤＣを通じて得られたデータを低域フィルタリングし、前記低域フィルタリングされたデータから前記保存されたデータを減算してＡＤＣ直流オフセットが除去された増幅器オフセットデータを獲得する。前記増幅器オフセットデータ値を減少させるための増幅器直流オフセット補償データを探索し、探索された増幅器直流オフセット補償データを保存する。動作モードで前記保存された増幅器直流オフセット補正データをアナログ補償信号に発生して前記増幅器の入力信号に加算する。
【選択図】 図２

Description

本発明は、アナログフロントエンド（ＡＦＥ：ａｎａｌｏｇ ｆｒｏｎｔ ｅｎｄ）回路及びその直流オフセット調整方法に関し、特に高精密度を要するシステムにおいて希望しないＤＣオフセットを最大限制御することができる回路及び方法に関するものである。

最近、半導体技術の発展のため、電気電子製品の軽薄短小化とデジタル化が急速に進行されている。特に、アナログシステムとデジタルシステムのオンチップ（ｏｎ−ｃｈｉｐ）化技術が普遍化されていくことによって更に加速化されている。

このようなシステムオンチップ（ＳＯＣ：ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）技術においては、外部のアナログ信号を入力してシステム内部でデジタル信号を処理するために、外部入力端子とデジタル信号処理部との間のインタフェースをとるアナログフロントエンド（ＡＦＥ：ａｎａｌｏｇ ｆｒｏｎｔ ｅｎｄ）回路を含む。

一般的にＡＦＥ回路は、アナログ入力信号を増幅する入力増幅器と、増幅された信号をデジタル信号に変換するアナログデジタル変換器を含む。
このようなＡＦＥ回路は電子機器のデジタル化趨勢によって、例えば、無線デジタル通信端末機のダウンコンバーター、デジタルイメージスキャナ、デジタルカメラ、ヴォイスコーデックなど多様な分野で広く使用されている。

携帯用ハンドセット（ｐｏｒｔａｂｌｅ ｈａｎｄｓｅｔ）や有無線電話及びデジタル応答機（ｄｉｇｉｔａｌ ａｎｓｗｅｒｉｎｇ ｍａｃｈｉｎｅｓ）では人の音声や音楽の伝送及び録音、聴取など、多様な活用のために、ヴォイスコーデック（ｖｏｉｃｅ ｃｏｄｅｃ）を使用する。

一般的なオーディオ及びビデオの仕様は、高精密度の分解能力と低電力消費の特性を要するようになる。特に、最近では有無線の統合及び通信と放送との統合現状が現れることによって多様な応用分野に適用されることができる多機能（ｍｕｌｔｉ ｆｕｎｃｔｉｏｎ）のヴォイスコーデックの開発が行われている。

ヴォイス応用分野では、低いバンド幅（ｂａｎｄｗｉｄｔｈ）を有しながら高い分解能力を要求し、これに適合したシステム構造にオーバーサンプリング（ｏｖｅｒ ｓａｍｐｌｉｎｇ）と雑音形状（ｎｏｉｓｅ ｓｈａｐｉｎｇ）技術を応用している。また、マイクロフォン及びスピーカーなど多様な入出力デバイスとインタフェーシング機能をしながら最適な性能を維持するために入出力範囲を補償するためのプログラマブルゲイン（ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ）と減衰（ａｔｔｅｎｕａｔｉｏｎ）機能を有している。

また、後段の信号処理は大体デジタル領域で信号処理を進行するのでアナログ値をデジタル値に変換するためのアナログデジタル変換器（ＡＤＣ）がある。しかし、応用分野ごとに信号の大きさが異なり、万一、入力信号が小さく且つ信号の増幅がない場合はＡＤＣの入力レベルが小さくなるようになり、そのだけ信号の特性が減少されるので、よい変換能力を得ることができない。このような厳しさを補完するために一般的にＡＤＣの前には信号のレベルを調節する増幅器が存在する。

しかし、信号を増幅する場合、増幅しようとする信号以外の信号が増幅されるようになると、結局ＡＤＣでよい特性を出すことができないだけでなく、雑音が多く発生するようになってシステム全体的な特性劣化を招くようになる。例えば、ＤＣとＡＣで構成されたアナログ信号で、ＤＣは増幅されずＡＣだけが増幅されるとシステムの信号対雑音比のようなＡＣ特性がよくなることができる。万一、ＤＣも増幅されると、後段のアナログ回路の動作条件が変わるようになって回路の正しい動作を保障することができなくなり、実質的に動作可能な領域外での動作は信号のクリッピング（ｃｌｉｐｐｉｎｇ）で深刻な高調波を発生させて特性劣化を招く。

しかし、ＤＣを全然増幅しないようにすることは実際的に不可能である。但し、もともと有しているＤＣ値以外の希望しないＤＣ値の発生を最大限抑制して実質的に増幅される値を最小にすることにより、信号特性に最小限の影響を与えるようにすることが解決法案である。

図１を参照すると、ＡＦＥ回路１０は、減算器１２、増幅器１４、ＡＤＣ１６、量子化器１８、オフセット補償回路２０を含む。即ち、増幅器１４が有しているＤＣオフセットを除去しようとＡＤＣ１６の出力を受けてこの値で信号が有しているＤＣ値を測定し、この測定された値を、希望しないＤＣオフセットを補償することができる値に変換した後、再び増幅器１４に帰還する構造を有している。

しかし、既存の構造では、希望しないオフセットの量が多い場合、増幅器１４のオフセット値とＡＤＣ１６のオフセット値が加えられて共に補償されるので、帰還されて補償されなければならないオフセットの値が大きくなる。従って、オフセット補償回路２０では大きいオフセット値を補償するためには、良好な回路特性及び動作領域を必要とする。

また、増幅器１４とＡＤＣ１６のオフセットが足し合わされるので、それぞれのオフセット量を補償することができず、正確な補償が行われなくなり、精密度を要するシステムでは使用しにくい構造である。

また、アナログ信号は雑音に弱い性格を有するので、万一、回路が雑音に弱い特性構造を有するか外部的な雑音が図１の回路に加えられる場合、ＡＤＣ１６は雑音を含んで劣化された結果を含んでデジタル変換し、この間違った値を、オフセットを補償するために増幅器１４で使用するようになる。従って、間違った測定値が継続に帰還回路を循環しながらその値が増幅される構造を形成するので、かえってオフセット補償をした結果が更に悪い特性を招く懼れがある。

本発明の目的は、前述した従来の問題を解決するために、高精密度を要するシステムにおいて希望しないＤＣオフセットを最大限除去することができるアナログフロントエンド回路を提供することにある。
本発明の他の目的は、前記アナログフロントエンド回路の直流オフセットを最適に調整する方法を提供することにある。

前記目的を達成するために、本発明の方法は増幅器及びＡＤＣが従属連結されたアナログフロントエンド回路の直流オフセット調整方法において、
ａ）前記ＡＤＣの直流オフセット探索モードにおいて、前記ＡＤＣを通じて得られたデータを低域フィルタリングしてＡＤＣの直流オフセット補償データを探索し、探索されたデータを保存する段階と、
ｂ）前記増幅器の直流オフセット探索モードにおいて、前記増幅器及びＡＤＣを通じて得られたデータを低域フィルタリングし、 前記低域フィルタリングされたデータから前記保存されたデータを減算してＡＤＣ直流オフセットが除去された増幅器オフセットデータを獲得する段階と、
ｃ）前記増幅器オフセットデータ値を減少させるための増幅器直流オフセット補償データを探索し、探索された増幅器直流オフセット補償データを保存する段階と、
ｄ）動作モードにおいて前記保存された増幅器直流オフセット補償データをアナログ補償信号に発生して前記増幅器の入力信号に加算する段階と、を具備することを特徴とする。

本発明では、増幅器とＡＤＣのオフセット補正をそれぞれ別に構成することで、各ブロック別にオフセットを正確に除去することができる。また、存在することができるオフセットの量とシステム特性に影響を与えることができるオフセットの影響力を考慮してデジタルアナログ混用方式を使用し、これを通じて雑音に対した特性が強いデジタル領域で可能なオフセット補正に関する多い部分を受容してアナログ回路が有することができる雑音に対した影響力を最小化することができる。

また、既存の方式とは異なるように帰還される値をデジタル変換されたその値をそのまま帰還せずに存在することができる高周波雑音を除去し、可能な正常的な値を帰還してエラーを最小化する。
本発明で、ＡＤＣの直流オフセット補償データは少なくとも２回以上獲得された前記低域フィルタリングされたデータの平均値にする。

本発明で、増幅器直流オフセット探索はｃ−１）前記増幅器オフセットデータを量子化して符号ビットを発生し、ｃ−２）前記符号ビットの状態によって補償データを発生し、ｃ−３）前記補償データをアナログ補償信号に変換し、ｃ−４）前記増幅器の入力信号と前記アナログ補償信号を加算し、ｃ−５）前記ａ）、ｂ）及びｃ−１）乃至ｃ−４）段階を反復して前記増幅器オフセットデータの値が最小になる補償データを探索し、ｃ−６）前記探索された最小になる補償データを前記増幅器直流オフセット補償データに保存する。

本発明で、ｎビット補正コード値の中間値を初期データでセッティングし、前記初期補正データによって補正されて得られた量子化された符号ビットがネガティブであれば、最上位ビットは維持して最上位ビットの次のビット値を“１”に変更し、ポジティブであれば、最上位ビットを“０”に変更して次のビット値を“１”に変更する方式で増幅器直流オフセットを最小化させる補償データを探していくデジタル連続近似法を使用する。従って、本発明では最適のオフセット補償値を探すことができ、最小の時間損失で最大のオフセット補償を達成することができる。

また、本発明の他の様相の方法は、増幅器及びＡＤＣが従属連結されたアナログフロントエンド回路の直流オフセット補償方法において、
ａ）前記増幅器及びＡＤＣを通過したデータを低域フィルタリングして第１直流オフセットデータを獲得する段階と、
ｂ）前記獲得された第１直流オフセットデータ値からＡＤＣ直流オフセット値を除去する段階と、
ｃ）ＡＤＣ直流オフセットが除去された第２直流オフセットデータに応答する符号ビットを発生する段階と、
ｄ）前記符号ビットの状態に応答してｎビット補正コード値の中間値を初期補償データでセッティングし、前記初期補正データによって補正されて得られた量子化された符号ビットがネガティブであれば、最上位ビットは維持して前記最上位ビットの次のビット値を“１”に変更し、ポジティブであれば最上位ビットを“０”に変更して前記最上位ビットの次のビット値を“１”に変更する方式で増幅器直流オフセットを最小化させる方向に第３直流オフセットデータを近似させる段階と、
ｅ）前記近似された第３直流オフセットデータをアナログフィードバック信号に変換する段階と、
ｆ）前記アナログフィードバック信号を前記増幅器の入力信号に合算する段階と、
ｇ）前記ａ）乃至ｆ）段階を反復して増幅器直流オフセットを最小化するデータが探索されると、反復動作を停止して探索されたデータを前記増幅器直流オフセット補償データでセッティングする段階と、を含む。

本発明で、前記獲得された直流オフセットデータと前記ＡＤＣ直流オフセットが除去されたデータのうち、一つを選択して前記選択されたデータに応答する符号ビットを発生することが望ましい。

本発明の回路は第１直流オフセットを有し、動作モードではアナログ入力信号を入力し、調整モードでは基準電圧を入力し、入力された信号をアナログ直流オフセット補償信号に補償して増幅する増幅部と、第２直流オフセットを有し、前記動作モードでは前記増幅部の出力信号を入力し、調整モードでは前記基準電圧を入力してデジタルデータに変換するＡＤＣ部と、前記ＡＤＣ部から提供されたデジタルデータの高域成分を除去するデジタル低域フィルターと、直流オフセット補正データを入力してアナログ直流オフセット補償信号に発生して前記増幅部に提供するデジタルアナログ変換器と、増幅部及びＡＤＣ部のモード選択を制御し、調整モードで前記デジタル低域フィルターから提供されたデジタルデータを入力して前記第１及び第２直流オフセットを補償するための直流オフセット補償データを発生して前記デジタルアナログ変換器に提供する直流オフセット補償部を具備する。

本発明で、増幅部は、動作モードでは前記アナログ入力信号を選択し、直流オフセット探索モードでは基準電圧を選択して前記増幅器の入力端にスイッチングする第１スイッチと、スイッチを通じて提供された信号と前記直流オフセット補償信号を減算する第１減算器と、第１直流オフセットを有し、前記第１減算器の出力信号を増幅する増幅器を含む。ここで、減算器は減算信号をマイナス符号を有する信号に対置する場合、加算器で構成することができる。

本発明のＡＤＣ部は、前記動作モードでは前記増幅部の出力信号を選択して調整モードでは基準電圧を選択する第２スイッチと、前記第２直流オフセットを有し、前記第２スイッチを通じて選択された信号をデジタルデータに変換するＡＤＣを含む。ここでＡＤＣはデルタシグマ変換器で構成されることが望ましい。

本発明で、直流オフセット補償部は、前記デジタル低域フィルターから提供されたデジタルデータを量子化して符号ビットを発生する量子化器と、前記符号ビットに応答して前記直流オフセット補償データを発生する補償データ発生部と、前記増幅部及びＡＤＣ部のモードを制御して各部のタイミングを制御するタイミング制御部と、を含む。

本発明で、直流オフセット補償部は、前記デジタル低域フィルターから提供されたデジタルデータからＡＤＣ部の第２直流オフセットを探索し、探索された第２直流オフセットを補償するＡＤＣ直流オフセット補償データを発生するＡＤＣ直流オフセット補償部と、前記デジタル低域フィルターから提供されたデジタルデータと前記ＡＤＣ直流オフセット補償データを減算してＡＤＣ直流オフセットが除去されたデータを出力する第２減算器と、前記デジタル低域フィルターから提供されたデジタルデータと前記第２減算器出力信号を選択して前記補償データ発生部に提供する第３スイッチを更に含む。従って、全体直流オフセット補償時、ＡＤＣ部の直流オフセットを含むか否かを選択することができる。

以下、添付した図を参照して本発明の望ましい実施例を具体的に説明する。この実施例は、この技術分野の当業者が本発明を実施することができるように十分詳細に記述する。

図２は、本発明によるアナログフロントエンド回路の望ましい一実施例を示す。本発明の回路は、増幅部１１０、ＡＤＣ部１２０、デジタル低域フィルター１３０、デジタルアナログ変換器１４０と、直流オフセット補償部１５０を含む。

増幅部１１０は、第１スイッチ１１２、第１減算器１１４、ＰＧＡ１１６を含む。第１スイッチ１１２は、アナログ入力端子１１１と減算器１１４の一方の入力端との間に連結されたＳＷ１と接地と減算器１１４の一方の入力端との間に連結されたＳＷ２を含む。ＳＷ１及びＳＷ２は直流オフセット補償部１５０から出力されたモード制御信号ＣＳ２に応答してスイッチングされる。ＳＷ１は動作モードでオンされて調整モード(calibration mode)でオフされる。ＳＷ２は動作モードでオフされて調整モードでオンされる。

従って、アナログ入力信号（ＶＩＮ）はＳＷ１を通じて動作モードで減算器１１４に伝達され、接地電圧、即ち、基準電圧（ＶＲ）はＳＷ２を通じて調整モードで減算器１１４に伝達される。減算器１１４は、第１スイッチ１１２を通じて一方の入力端に印加された信号とＤＡＣ１４０から他方の入力端に印加された補償信号を減算する。従って、減算器１１４の出力端には直流オフセット補償された信号が出力され、この出力信号がＰＧＡ１１６の入力端に印加される。ＰＧＡ１１６は利得を調整することができる増幅器であって、第１直流オフセットを有する。ここで、本実施例の第１直流オフセットはＰＧＡ１１６の入力電圧を基準電圧（ＶＲ）、即ち、ゼロ電圧にした場合、内部基準電圧直流オフセットである。

ＡＤＣ部１２０は第２スイッチ１２２、ＡＤＣ１２４を含む。第２スイッチ１２２は、ＰＧＡ１１６の出力端とＡＤＣ１２４の入力端との間に連結されたＳＷ３と、接地とＡＤＣ１２４の入力端との間に連結されたＳＷ４を含む。ＳＷ３及びＳＷ４は直流オフセット補償部１５０から提供されたモード制御信号（ＣＳ１）に応答してスイッチングされる。ＳＷ３は、動作モードでオンされて調整モードでオフされる。ＳＷ４は、動作モードでオフされて調整モードでオンされる。

従って、ＰＧＡ１１６の出力信号はＳＷ３を通じて動作モードでＡＤＣ１２４に伝達され、接地電圧、即ち、基準電圧（ＶＲ）はＳＷ４を通じて調整モードでＡＤＣ１２４に伝達される。ＡＤＣ１２４はデルタシグマ変調器であって第２直流オフセットを有する。ここで、本実施例の第２直流オフセットはＡＤＣ１２４の入力を基準電圧（ＶＲ）、即ち、ゼロ電圧にした場合の内部基準電圧直流オフセットである。

デジタル低域フィルター１３０はＳＩＮＣフィルターで構成する。デジタル低域フィルター１３０は信号のクリッピング（ｃｌｉｐｐｉｎｇ）で発生された高周波成分を除去して低域成分だけを通過させる。

ＤＡＣ１４０は、補償データを入力してアナログ補償信号に変換して増幅部１１０の減算器１１４の他方の入力端に提供する。
直流オフセット補償部１５０は、ＡＤＣ直流オフセット補償器１５２、第３スイッチ１５４、量子化器１５６、補償データ発生部１５８、タイミング制御部１６０を含む。

ＡＤＣ直流オフセット補償器１５２は、ＡＤＣ直流オフセット算出部１５２−１、第２減算器１５２−２を含む。ＡＤＣ直流オフセット算出部１５２−１はデジタル低域フィルター１３０から提供されたデジタルデータからＡＤＣ１２４の第２直流オフセットを探索し、探索された第２直流オフセットを補償するＡＤＣ直流オフセット補償データを算出する。ＡＤＣ直流オフセット補償データは、一定時間間隔で複数のＡＤＣ直流オフセットデータをサンプリングし、このサンプリングされたデータの平均値を表す。サンプリング間隔及びサンプリング数は適切に調整されることができる。算出された平均値はＡＤＣ直流オフセット補償用レジスタに保存される。減算器１５２−２はデジタル低域フィルター１３０の出力データと、ＡＤＣ直流オフセット算出部１５２−１から提供された補償データとを減算して、ＡＤＣ直流オフセットが除去されたデータを出力端子１５１に提供する。

第３スイッチ１５４は、デジタル低域フィルター１３０の出力端に一方の接触端子が連結され、減算器１５０−２の出力端に他方の接触端子が連結される。スイッチ１５４の共通端子は量子化器１５６に連結される。従って、スイッチ１５４はモード制御信号（ＣＳ３）によって高精密モードでは共通端子と他方の接触端子を連結してＡＤＣ直流オフセットが除去されたデータを量子化器１５６に伝達する。粗い精度のモードでは共通端子と一方の接触端子を連結して、ＡＤＣ直流オフセットが存在したデータを量子化器１５６に伝達する。

量子化器１５６は、通常の量子化器で構成して入力されたデータを量子化し、量子化された符号ビットを出力する。即ち、量子化器１５６では調整モードで入力されたデータ値が−直流オフセットであれば、符号ビットを“１”に発生し、＋直流オフセットであれば、符号ビットを“０”に発生する。

直流オフセット補償データ発生部１５８は、デジタル連続近似（ＤＳＡ：ｄｉｇｉｔａｌ ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ）アルゴリズムを遂行して入力される符号ビットの状態に応答して直流オフセット値を最小化する補償データを探索する。

本発明で採用したＤＳＡアルゴリズムについて例を挙げて説明すると次のようだ。
増幅器の入力範囲をＸとした時、直流オフセット範囲がＸ／２であれば、補償データの範囲もＸ／２の範囲を有する。Ｘ／２の最高値を６ビットデータｂ５、ｂ４、ｂ３、ｂ２、ｂ１、ｂ０で表示すると２進数１１ １１１１（１０進数６３）であり、その中間値は１０ ００００（３２）になる。即ち、直流オフセット補償データ発生部１５８は初期には１０ ００００（３２）を初期補償データでレジスタに保存する。レジスタに保存されたデータはデジタルアナログ変換器１４０に提供され、アナログ補償信号に変換されて減算器１１４に提供される。

例えば、直流オフセット値が−１１ １００１負の値（−５７）であれば、フィードバッグされた符号ビットは“１”の値を有する。これを補償するためには正の方向に補償データを増加させなければならない。従って、１０ ００００（３２）の最上位ビットの次のビット（ｂ４）値を“０”から“１”に変更して１１ ００００（４８）に増加させる。このような方式でフィードバッグループを反復すると、次の＜表１＞のように最終補償データを算出することができる。

前記表１に示されたように、３回では補正データ６０が直流オフセット値（−５７）をオーバーして正の値を有するようになるので、次の４回で符号ビットは“０”に検出され、符号ビットが“０”である場合には３回で“１”に変更されたビット（ｂ２）を“０”に復帰させて次のビット（ｂ１）を“１”に変更する。

即ち、毎回変更された補償データはレジスタに保存され、保存された補償データはフィードバッグされた符号ビットによって変更される。
直流オフセット値が＋２３である場合に対して同じ方法によって補正データが探索されて次の表２のように獲得される。直流オフセット値が正の値である場合には補償方法は負の方向に提供される。

このような方式で直流オフセット値をデジタル連続近似法によって追従して探索する。

タイミング制御部１６０は、システムパワーオン信号（Ｐ／Ｗ ＯＮ）に応答してクロック信号（ＣＬＫ）を入力してモード制御信号（ＣＳ１〜ＣＳ３）及び各部制御信号（図示せず）を発生する。従って、本発明の回路はパワーがオンされるごとに調整モードを自動に遂行していつも最適の直流オフセット補償をセッティングするようになる。また、タイミング制御部１６０は、外部とシリアル通信ポートを通じて外部システムとデータを送受信する。ここで、送受信データはＰＧＡ利得制御値、オフセット補償値、高精密モード及び粗悪モード選択命令などを含む。

このように構成した本発明の動作を図３、図４及び図５を参照して説明すると次のようである。

本発明の回路がパワーオンされて動作する状態になると、タイミング制御部１６０はこれを検出する（Ｓ１０）。パワーオンの場合にはまず、図３に図示したようにＣＳ１信号をハイ状態にしてＡＤＣ調整モードを設定する（Ｓ１２）。従って、ＳＷ３はオフされてＳＷ４はオンされて調整モードに進入するようになると、スイッチ１２２を通じてＡＤＣ１２４の入力端は回路のＤＣレベル、基準電圧（ＶＲ＝ＡＣ ＧＮＤ）を有するようになり、この値はＡＤＣ１２４を通じてアナログ信号値がデジタル信号に変換されるようになる。ＡＤＣ１２４の直流オフセットがなければ、この値はゼロになる。直流オフセットがあれば、この値は正のまたは負の値で存在するようになる。この値は、デジタル低域フィルター１３０に入力され、デジタル低域フィルター１３０はＡＤＣで有している高周波雑音や、回路に影響を与えている高周波雑音を低域通過フィルタリングすることで、できる限りきれいなＤＣ値（Ｄ１）を抽出するようになる（Ｓ１４）。

この過程を通じてＡＤＣ出力値をそのままオフセット量に換算せず、その中で雑音を除去することで正確なＤＣオフセット値を測定することができる。

このような過程を何回も反復するようになると（Ｓ１６）、ＡＤＣのオフセット値はデジタル低域フィルターを通じて高周波雑音が除去された平均値に換算されるようになる（Ｓ１８）。換算されたＡＤＣオフセット値はレジスタに保存される（Ｓ２０）。続いて、ＣＳ１信号がローレベルで下降遷移すると、ＡＤＣ調整モードが解除される（Ｓ２２）。従って、ＳＷ３はオンされてＳＷ４はオフされ、ＡＤＣ入力端がＰＧＡ出力端と接続される。

次に、ＡＤＣオフセット調整（ｃａｌｉｂｒａｔｉｏｎ）が終わると、タイミング制御部１６０はＣＳ２信号をハイ状態に出力する。これに、第１スイッチ１１２のＳＷ１はオフされてＳＷ２はオンされる（Ｓ２４）。ＰＧＡ（１１６）の入力端は内部的なＤＣ値を有するようになる。このＤＣ値はＰＧＡを通過した後、ＡＤＣからデジタル値に変換された後、デジタル低域フィルターを通じてフィルタリングされる（Ｓ２６）。

この値が理想的な値である場合、デジタル低域フィルターの出力はＤＣゼロレベルである“０”にならなければならない。しかし、実際的には、オフセットによるエラー値が存在するので、この値は“０”ではない正または負の値を有するようになる。この結果はＰＧＡとＡＤＣのオフセットを合わせた結果になって表れる。

従って、タイミング制御部は与えられた選択命令によって図３のＣＳ３信号を発生する（Ｓ２８）。ＣＳ３信号は高精密モードではハイ状態であり、粗い精度のモードではロー状態を有する。スイッチ１５４は図２に図示した状態とは反対の状態でスイッチングされて減算器１５２−２の出力端を選択する。高精密モードでは、既に計算されて保存されているＡＤＣのＤＣオフセット平均値を減算器１５２−２から除去すると、ＰＧＡのオフセット値だけが残るようになる（Ｓ３０）。

スイッチ１５４の出力値は量子化器１５６に入力され、量子化器はＰＧＡオフセット値の現在測定された結果の符号ビットだけを決定するようになる（Ｓ３２）。

この符号ビットが自然数であれば、現在ＰＧＡのオフセットがＤＣ“０”である状態ではなく、正の極性を有していることなので、このオフセット値をなくすにはＰＧＡのオフセットを負の方向に移動しなければならない。このような動作は前述したデジタル連続近似アルゴリズムによって遂行される（Ｓ３４）。

直流オフセット補償部１５０でデジタル連続近似アルゴリズムによって補償データを探索して最適の補償データが探索されているかをチェックする（Ｓ３６）。Ｓ３６段階で最適の補償データ探索されない場合には、現在探索された補償データをＤＡＣ１４０に提供する（Ｓ３８）。ＤＡＣでは補償データをアナログ補償信号（ＶＯＦＦ）に変換して減算器１１４に提供すると、減算器１１４ではＶＲ信号とＶＯＦＦ信号を減算してＰＧＡの入力端に提供する（Ｓ４０）。続いて、Ｓ２６段階からＳ４０段階のループを反復する。

Ｓ３６段階で最適の補償データが探索されると、探索された最適補償データＡＤ（ＰＧＡ−ＯＦＦ）をレジスタに保存する（Ｓ４２）。
ＰＧＡオフセット調整が終わると、タイミング制御部１６０はＣＳ２信号をロー状態に出力する。これによりスイッチ１１２のＳＷ１はオンされてＳＷ２はオフされる（Ｓ４４）。ＰＧＡ１１６の入力端は外部アナログ入力端子１１１と連結されるようになる。

アナログ信号（ＶＩＮ）は、最適の直流オフセット補償信号に補償されてＰＧＡの入力端に印加されるようになる。
Ｓ２８段階でＡＤＣのオフセットを除去しない条件が選択されると、ＰＧＡとＡＤＣとのオフセット値が合算された状態で量子化器に印加されるようになる。

このように構成された本発明の回路は、図６に図示したように増幅器のゲインが０ｄＢである場合、信号対雑音比の特性が８０ｄＢを示していて、ゲインが６０ｄＢ程度である場合、信号対雑音比の特性が３０ｄＢを示してほぼ１０００倍も小さい非常に弱い微小信号に対してもよい特性を示されていることがわかる。

また、ゲイン領域全区間に対して測定されたオフセットの量はほぼ同じく表れることによって増幅器のオフセットに対した増幅効果は最小限の量に局限されたことであって、本提案発明が実際に優秀な特性を有していることを確認することができる。

また、本発明の回路が内部基準電圧に対したＤＣオフセットに対した調整を主に説明したが、実際に多様な応用分野では内部基準電圧以外にも入力端のＤＣオフセットも特性に影響を及ぼす重要な要素であるので、この入力ＤＣオフセットを除去することにも本発明を容易に適用することができる。内部基準電圧オフセット、入力端ＤＣオフセットだけでなく、システムで発生し得る多様なオフセットに対する調整方法において本発明を広く有効に使用することができる。

前述したように、本発明ではオフセット調整をデジタル及びアナログを混用したハイブリッド形態に構成され、小さいオフセット量に対してはデジタル方式で、相対的に大きいオフセット量に対してはアナログ方式で具現することで、一つの方法だけで進行される場合にできる問題点、例えば、アナログ補正範囲の限界及びデジタルオフセット補正などのクリッピングされる量の補正などを最小化することができる。

また、応用分野の必要によって選択的にデジタル調整モードまたはアナログ調整モードのうち、いずれかの一つを選択することができる。
また、調整範囲とその探索ループの数を調節することで、多様な応用分野で多様な選択機能を通じて特性の向上及び電力消耗の最小化を通じて最適化されたオフセット調整機能を遂行することができる長所がある。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。

従来のアナログフロントエンド回路の直流オフセット補償を説明するための図面。 本発明による直流オフセット補償機能を有したアナログフロントエンド回路の望ましい一実施例のブロック図。 図２の動作を説明するためのタイミング図。 本発明の動作を説明するためのフローチャート。 本発明の動作を説明するためのフローチャート。 本発明の直流オフセット補償による性能特性を説明するためのグラフ線図。

符号の説明

６０ 補正データ
１１０ 増幅部
１１１ アナログ入力端子
１１２ 第１スイッチ
１１４ 第１減算器
１１６ ＰＧＡ
１２０ ＡＤＣ部
１２２ 第２スイッチ
１２４ ＡＤＣ
１３０ デジタル低域フィルター
１４０ デジタルアナログ変換器
１５０ 直流オフセット補償部
１５０−２ 減算器
１５２ ＡＤＣ直流オフセット補償器
１５２−１ ＡＤＣ直流オフセット算出部
１５２−２ 第２減算器
１５４ 第３スイッチ
１５６ 量子化器
１５８ 補償データ発生部
１６０ タイミング制御部

Claims (19)

1. 増幅器及びＡＤＣが従属連結されたアナログフロントエンド回路の直流オフセット補償方法において、
   ａ）前記ＡＤＣの直流オフセット探索モードにおいて、前記ＡＤＣを通じて得られた第１データを低域フィルタリングしてＡＤＣの直流オフセット補償データを探索する段階と、
   ｂ）前記増幅器の直流オフセット探索モードにおいて、前記増幅器及びＡＤＣを通じて得られた第２データを低域フィルタリングし、 前記低域フィルタリングされた第２データから前記ＡＤＣの直流オフセット補償データを減算してＡＤＣ直流オフセットが除去された増幅器オフセットデータを獲得する段階と、
   ｃ）前記増幅器オフセットデータ値を減少させるための増幅器直流オフセット補償データを探索する段階と、
   ｄ）動作モードにおいて前記増幅器直流オフセット補償データをアナログ増幅器直流オフセット補償信号に変換して前記増幅器の入力信号から減算する段階と、を具備することを特徴とするアナログフロントエンド回路の直流オフセット補償方法。
2. 前記ａ）段階において前記ＡＤＣの直流オフセット補償データは、少なくとも２回以上獲得された前記低域フィルタリングされた第１データの平均値であることを特徴とする請求項１記載のアナログフロントエンド回路の直流オフセット補償方法。
3. 前記ｃ）段階は、
   ｃ−１）前記増幅器オフセットデータを量子化して符号ビットを発生する段階と、
   ｃ−２）前記符号ビットの状態によって増幅器直流オフセット補償データを発生する段階と、
   ｃ−３）前記補償データをアナログ補償信号に変換する段階と、
   ｃ−４）前記増幅器の入力信号と前記アナログ補償信号を加算する段階と、
   ｃ−５）前記ａ）、ｂ）及びｃ−１）乃至ｃ−４）段階を反復して前記増幅器オフセットデータ値が最小になる補償データを探索する段階と、
   ｃ−６）前記探索された最小になる補償データを前記増幅器直流オフセット補償データに保存する段階と、を具備することを特徴とする請求項１記載のアナログフロントエンド回路の直流オフセット補償方法。
4. 前記ｃ−５）段階は、
   デジタル連続近似法によって探索することを特徴とする請求項３記載のアナログフロントエンド回路の直流オフセット補償方法。
5. 前記デジタル連続近似法は、
   ｎビット補正コード値の中間値を初期補正データでセッティングし、前記初期補正データによって補正されて得られた量子化された符号ビットがネガティブであれば、最上位ビットは維持して最上位ビットの次のビット値を“１”に変更し、ポジティブであれば、最上位ビットを“０”に変更して次のビット値を“１”に変更する方式で増幅器直流オフセットを最小化させる補正データを探すことを特徴とする請求項４記載のアナログフロントエンド回路の直流オフセット補償方法。
6. 前記増幅器補正解像度は２^ｎ（ｎは自然数）であることを特徴とする請求項５記載のアナログフロントエンド回路の直流オフセット補償方法。
7. 前記２^ｎは少なくとも増幅器の最大オフセット値以上であることを特徴とする請求項６記載のアナログフロントエンド回路の直流オフセット補償方法。
8. 増幅器及びＡＤＣが従属連結されたアナログフロントエンド回路の直流オフセット補償方法において、
   ａ）前記増幅器及びＡＤＣを通過したデータを低域フィルタリングして第１直流オフセットデータを獲得する段階と、
   ｂ）前記獲得された第１直流オフセットデータ値からＡＤＣ直流オフセット値を除去する段階と、
   ｃ）ＡＤＣ直流オフセットが除去された第２直流オフセットデータに応答する符号ビットを発生する段階と、
   ｄ）前記符号ビットの状態に応答してｎビット補正コード値の中間値を初期補正データでセッティングし、前記初期補正データによって補正されて得られた量子化された符号ビットがネガティブであれば、最上位ビットは維持して前記最上位ビットの次のビット値を“１”に変更し、ポジティブであれば最上位ビットを“０”に変更して前記最上位ビットの次のビット値を“１”に変更する方式で増幅器直流オフセットを最小化させる方向に第３直流オフセットデータを近似させる段階と、
   ｅ）前記近似された第３直流オフセットデータをアナログフィードバック信号に変換する段階と、
   ｆ）前記アナログフィードバック信号を前記増幅器の入力信号に合算する段階と、
   ｇ）前記ａ）乃至ｆ）段階を反復して前記増幅器直流オフセットを最小化するデータが探索されると、反復動作を停止して探索されたデータを前記増幅器直流オフセット補償データでセッティングする段階と、を具備することを特徴とするアナログフロントエンド回路の直流オフセット補償方法。
9. 前記ｃ）段階は、
   前記第１直流オフセットデータと前記ＡＤＣ直流オフセットが除去された第２直流オフセットデータのうち、一つを選択し、前記選択されたデータに応答する符号ビットを発生することを特徴とする請求項８記載のアナログフロントエンド回路の直流オフセット補償方法。
10. 前記方法は、初期電源の投入時、自動に遂行されることを特徴とする請求項９記載のアナログフロントエンド回路の直流オフセット補償方法。
11. 第１直流オフセットを有し、動作モードではアナログ入力信号の入力を受け、調整モードでは基準電圧の入力を受け、入力された信号をアナログ直流オフセット補償信号を利用して補償して増幅する増幅部と、
    第２直流オフセットを有し、動作モードでは前記増幅部の出力信号を入力し、調整モードでは前記基準電圧を入力してデジタルデータに変換するＡＤＣ部と、
    前記ＡＤＣ部から提供されたデジタルデータの高域成分をフィルタリングするデジタル低域フィルターと、
    直流オフセット補償データを入力して前記アナログ直流オフセット補償信号に発生して前記増幅部に提供するデジタルアナログ変換器と、
    前記増幅部及びＡＤＣ部のモード選択を制御し、調整モードで前記デジタル低域フィルターから提供されたデジタルデータを入力して前記第１及び第２直流オフセットを補償するための前記直流オフセット補償データを発生して前記デジタルアナログ変換器に提供する直流オフセット補償部と、を具備することを特徴とするアナログフロントエンド回路。
12. 前記増幅部は、
    前記動作モードでは前記アナログ入力信号を選択し、前記調整モードでは基準電圧を選択して出力する第１スイッチと、
    前記第１スイッチを通じて提供された信号と前記アナログ直流オフセット補償信号を減算する第１減算器と、
    前記第１直流オフセットを有し、前記第１減算器の出力信号を増幅する増幅器と、を具備することを特徴とする請求項１１記載のアナログフロントエンド回路。
13. 前記増幅器はプログラマブルゲイン増幅器であることを特徴とする請求項１２記載のアナログフロントエンド回路。
14. ＡＤＣ部は、
    前記動作モードでは、前記増幅部の出力信号を選択し、前記調整モードでは基準電圧を選択する第２スイッチと、
    前記第２直流オフセットを有し、前記第２スイッチを通じて選択された信号をデジタルデータに変換するＡＤＣを含むことを特徴とする請求項１１記載のアナログフロントエンド回路。
15. 前記ＡＤＣは、デルタシグマ変換器であることを特徴とする請求項１４記載のアナログフロントエンド回路。
16. 前記直流オフセット補償部は、
    前記デジタル低域フィルターから提供されたデジタルデータを量子化して符号ビットを発生する量子化器と、
    前記符号ビットに応答して前記直流オフセット補償データを発生する補償データ発生部と、
    前記増幅部及びＡＤＣ部のモードを制御して各部のタイミングを制御するタイミング制御部と、を具備することを特徴とする請求項１１記載のアナログフロントエンド回路。
17. 前記直流オフセット補償部は、
    前記デジタル低域フィルターから提供されたデジタルデータからＡＤＣ部の第２直流オフセットを探索し、探索された第２直流オフセットを補償するＡＤＣ直流オフセット補償データを発生するＡＤＣ直流オフセット算出部と、
    前記デジタル低域フィルターから提供されたデジタルデータと前記ＡＤＣ直流オフセット補償データを減算してＡＤＣ直流オフセットが除去された第２直流オフセット補償データを出力する第２減算器と、
    前記デジタル低域フィルターから提供されたデジタルデータまたは前記第２減算器出力信号を選択して前記補償データ発生部に提供する第３スイッチと、を更に含むことを特徴とする請求項１６記載のアナログフロントエンド回路。
18. 前記ＡＤＣ直流オフセット算出部の前記ＡＤＣの直流オフセット補償データは少なくとも２回以上獲得された前記低域フィルタリングされたデータの平均値であることを特徴とする請求項１７記載のアナログフロントエンド回路。
19. 前記補償データ発生部は、
    ｎビット補正コード値の中間値を初期補正データでセッティングし、前記初期補正データによって補正されて得られた量子化された符号ビットがネガティブであれば、最上位ビットは維持して次のビット値を“１”に変更し、ポジティブであれば、最上位ビットを“０”に変更して次のビット値を“１”に変更する方式で増幅器直流オフセットを最小化させる補償データを探すことを特徴とする請求項１６記載のアナログフロントエンド回路。
    

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