KR20050011545A

KR20050011545A - 아날로그 프론트 엔드 회로 및 그 직류오프셋 조정방법

Info

Publication number: KR20050011545A
Application number: KR1020030050692A
Authority: KR
Inventors: 이용희
Original assignee: 삼성전자주식회사
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2005-01-29
Also published as: KR100508746B1; NL1026657A1; JP2005045795A; US20050017883A1; NL1026657C2; US6985098B2; JP4119405B2

Abstract

본 발명은 아날로그 프론트 엔드 회로 및 그 직류오프셋 조정방법을 개시한다. 본 발명의 방법은 증폭기 및 ADC가 종속 연결된 아날로그 프론트 엔드 회로의 직류오프셋 조정방법에 있어서, 상기 ADC의 직류 오프셋 탐색모드에서, 상기 ADC를 통해 얻어진 데이터를 저역 필터링하여 ADC의 직류 오프셋 보상 데이터를 탐색하고 탐색된 데이터를 저장한다. 상기 증폭기의 직류오프셋 탐색모드에서, 상기 증폭기 및 ADC를 통해 얻어진 데이터를 저역 필터링하고, 상기 저역 필터링된 데이터로부터 상기 저장된 데이터를 감산하여 ADC 직류오프셋이 제거된 증폭기 오프셋 데이터를 획득한다. 상기 증폭기 오프셋 데이터 값을 감소시키기 위한 증폭기 직류 오프셋 보상 데이터를 탐색하고 탐색된 증폭기 직류 오프셋 보상 데이터를 저장한다. 동작모드에서 상기 저장된 증폭기 직류 오프셋 보정 데이터를 아날로그 보상신호로 발생하여 상기 증폭기의 입력신호에 가산한다.

따라서, 본 발명에서는 직류 오프셋에 의한 영향을 최소화시킬 수 있다.

Description

아날로그 프론트 엔드 회로 및 그 직류오프셋 조정방법{analog front end circuits and method for calibrating DC off-set thereof}

본 발명은 아날로그 프론트 엔드(AFE : analog front end) 회로 및 그 직류오프셋 조정방법에 관한 것으로서, 특히 고정밀도를 요하는 시스템에서 원하지 않는 DC 오프셋을 최대한 제거할 수 있는 회로 및 방법에 관한 것이다.

최근 반도체 기술의 발전으로 전기전자 제품의 경박단소화와 디지털화가 급속히 진행되고 있다. 특히 아날로그 시스템과 디지털 시스템의 온칩(on-chip)화 기술이 보편화되어 감에 따라 더욱 가속화되고 있다.

이와 같은 시스템 온칩(SOC : system on chip) 기술에서는 외부의 아날로그 신호를 입력하여 시스템 내부에서 디지털 신호로 처리하기 위하여 외부 입력단자와 디지털신호처리부 사이를 인터페이싱하는 아날로그 프론트 엔드(AFE : analog front end) 회로를 포함한다.

일반적으로 AFE회로는 아날로그 입력신호를 증폭하는 입력증폭기와 증폭된 신호를 디지털신호로 변환시키는 아날로그 디지털 변환기를 포함한다.

이와 같은 AFE 회로는 전자기기의 디지털화 추세에 의해 예컨대 무선 디지털 통신 단말기의 다운컨버터, 디지털 이미지 스캐너, 디지털 카메라, 보이스 코덱 등 다양한 분야에서 널리 사용되고 있다.

휴대용 핸드셋(portable handset)이나 유무선 전화 및 디지털 응답기(digital answering machines)에서는 사람의 음성이나 음악을 전송 및 녹음, 청취 등 다양한 활용을 위하여 보이스 코덱(voice codec)을 사용한다.

일반적인 오디오 및 비디오의 사양은 고정밀도의 분해능력과 저전력소비의 특성을 요하게 된다. 특히 최근 들어 유무선의 통합 및 통신과 방송의 통합 현상이 나타나면서 다양한 응용분야에 적용될 수 있는 다기능(multi function)의 보이스 코덱 개발이 이루어지고 있다.

보이스 응용분야에서는 낮은 밴드폭(bandwidth)을 갖으면서 높은 분해 능력을 요구하고 이에 적합한 시스템 구조로 오버샘플링(oversampling)과잡음형상(noise shaping) 기술을 응용하고 있다. 또한 마이크로폰 및 스피커 등 다양한 입출력 디바이스와 인터페이싱 기능을 하면서 최적의 성능을 유지하기 위하여 입출력 범위를 보상하기 위한 프로그램어블 게인(Programmable Gain)과 감쇄(Attenuation) 기능을 가지고 있다.

또한 뒷단의 신호처리는 대부분 디지털 영역에서 신호처리를 진행하므로 아날로그 값을 디지털 값으로 변환하기 위한 아날로그 디지털 변환기(ADC)가 있다. 그러나 각 응용분야마다 신호의 크기가 다르고 만일 입력신호가 작은 경우에 신호의 증폭이 없는 경우는 ADC의 입력 레벨이 작아지게 되고 그만큼 신호의 특성이 감소되므로 좋은 변환 능력을 가질 수가 없다. 이러한 어려움을 보완하기 위하여 일반적으로 ADC의 앞에는 신호의 레벨을 조절하는 증폭기가 존재한다.

그러나, 신호를 증폭할 경우 증폭하고자 하는 신호외의 신호가 증폭이 되게 되면 결국 ADC에서 좋은 특성을 낼 수 없을 뿐만 아니라, 잡음이 많이 생기게 되어 시스템 전체적인 특성 열화를 가지고 오게 된다. 예를 들어 DC와 AC로 구성된 아날로그 신호에서 DC는 증폭이 되지 않고 AC만 증폭이 되어야 시스템의 신호 대 잡음비와 같은 AC특성이 좋아 질 수 있다. 만일 DC도 증폭이 된다면, 뒷단 아날로그 회로의 동작조건이 바뀌게 되어 회로의 올바른 동작을 보장할 수 없게 되고, 실질적으로 동작 가능한 영역 밖에서의 동작은 신호의 클리핑(clipping)으로 심각한 고조파를 발생시켜 특성 열화를 가져온다.

하지만 DC를 전혀 증폭하지 않도록 하는 것은 실제적으로 불가능하다. 다만, 원래 가지고 있는 DC값 외에 원하지 않는 DC값의 발생을 최대한 억제하여 실질적으로 증폭이 되는 값은 최소가 되어 신호 특성에 최소한의 영향을 주도록 하는 것이 해결 방안이다.

도 1을 참조하면, AFE 회로(10)는 감산기(12), 증폭기(14), ADC(16), 양자화기(18), 오프셋보정회로(20)를 포함한다. 즉, 증폭기(14)가 가지고 있는 DC 오프셋을 제거하고자 ADC(16)의 출력을 받아 이 값에서 신호가 가지고 있는 DC값을 측정하고 측정된 값을 원하지 않는 DC 오프셋을 보상할 수 있는 값으로 변환한 뒤 다시 증폭기(14)로 귀환하는 구조를 가지고 있다.

그러나, 기존의 구조에서는 원하지 않은 오프셋의 양이 큰 경우 증폭기(14)의 오프셋 값과 ADC(16)의 오프셋 값이 합하여져 같이 보상이 되므로, 귀환되어 보상되어져야 할 오프셋의 값이 커지게 된다. 그러므로 오프셋보상회로(20)에서는 큰 오프셋 값을 보상하기 위해서는 회로 특성 및 동작 영역을 좋게 가져가야만 한다.

또한 증폭기(14)와 ADC(16)의 오프셋이 합하여져 있기 때문에 각각 오프셋 양을 보상할 수 없으므로 정확한 보상이 이루어지지 않아 정밀도를 요하는 시스템에서는 사용하기에 어려운 구조이다.

또한 아날로그 신호는 잡음에 약한 성격을 가지므로 만일 회로가 잡음에 약한 특성 구조를 가지거나 외부적으로 잡음이 도 1의 회로에 가해질 경우 ADC(16)는 잡음을 포함한 열하된 결과를 포함하여 디지털 변환하고 이 잘못된 값을 오프셋을 보상하기 위하여 증폭기(14)에서 사용하게 된다. 그러므로 잘못된 측정값이 계속적으로 귀환 회로를 순환하면서 그 값이 증폭되는 구조를 형성할 수 있으므로, 오히려 오프셋 보정을 한 결과가 더 나쁜 특성을 나타낼 우려가 있다.

본 발명의 목적은 상술한 종래의 문제를 해결하고자 고 정밀도를 요하는 시스템에서 원하지 않은 DC 오프셋을 최대한 제거할 수 있는 신규한 아날로그 프론트 엔드 회로를 제공하는 데 있다.

본 발명의 다른 목적은 상기 아날로그 프론트 엔드 회로의 직류 오프셋을 최적으로 조정하는 방법을 제공하는 데 있다.

도 1은 종래의 아날로그 프론트 엔드 회로의 직류 오프셋 보상을 설명하기 위한 도면.

도 2는 본 발명에 의한 직류 오프셋 보상기능을 가진 아날로그 프론트 엔드 회로의 바람직한 일 실시예의 블록도.

도 3은 도 2의 동작을 설명하기 위한 타이밍도.

도 4a 및 도 4b는 본 발명의 동작을 설명하기 위한 플로챠트.

도 5는 본 발명의 직류 오프셋 보상에 의한 성능 특성을 설명하기 위한 그래프선도.

상기 목적을 달성하기 위하여 본 발명의 방법은 증폭기 및 ADC가 종속 연결된 아날로그 프론트 엔드 회로의 직류오프셋 조정방법에 있어서,

a) 상기 ADC의 직류 오프셋 탐색모드에서, 상기 ADC를 통해 얻어진 데이터를 저역 필터링하여 ADC의 직류 오프셋 보상 데이터를 탐색하고 탐색된 데이터를 저장하는 단계;

b) 상기 증폭기의 직류오프셋 탐색모드에서, 상기 증폭기 및 ADC를 통해 얻어진 데이터를 저역 필터링하고, 상기 저역 필터링된 데이터로부터 상기 저장된 데이터를 감산하여 ADC 직류오프셋이 제거된 증폭기 오프셋 데이터를 획득하는 단계;

c) 상기 증폭기 오프셋 데이터 값을 감소시키기 위한 증폭기 직류 오프셋 보상 데이터를 탐색하고 탐색된 증폭기 직류 오프셋 보상 데이터를 저장하는 단계; 및

d) 동작모드에서 상기 저장된 증폭기 직류 오프셋 보정 데이터를 아날로그 보상신호로 발생하여 상기 증폭기의 입력신호에 가산하는 단계를 구비하는 것을 특징으로 한다.

본 발명에서는 증폭기와 ADC의 오프셋 보정을 각각 별개로 구성함으로서 각 블록 별로 오프셋을 정확하게 제거할 수 있다. 또한 존재할 수 있는 오프셋의 양과 시스템 특성에 영향을 줄 수 있는 오프셋의 영향력을 고려하여 디지털 아날로그 혼용방식을 사용하였으며 이를 통하여 잡음에 대한 특성이 강한 디지털 영역에서 가능한 오프셋 보정에 관한 많은 부분을 수용하여 아날로그 회로가 가질 수 있는 잡음에 대한 영향력을 최소화할 수 있다.

또한 기존의 방식과는 다르게 귀환되는 값을 디지털 변환된 그 값을 그대로 귀환하지 않고 존재할 수 있는 고주파 잡음을 제거하고, 가능한 정상적인 값을 귀환하여 에러를 최소화 한다.

본 발명에서 ADC의 직류 오프셋 보상 데이터는 적어도 2회 이상 획득된 상기 저역 필터링된 데이터들의 평균값으로 한다.

본 발명에서 증폭기 직류 오프셋 탐색은 c-1) 상기 증폭기 오프셋 데이터를 양자화하여 부호비트를 발생하고, c-2) 상기 부호비트의 상태에 따라 보상 데이터를 발생하고, c-3) 상기 보상데이터를 아날로그 보상신호로 변환하고, c-4) 상기 증폭기의 입력신호와 상기 아날로그 보상신호를 가산하고, c-5) 상기 a), b) 및 c-1) 내지 c-4)단계를 반복하여 상기 증폭기 오프셋 데이터의 값이 최소가 되는 보상 데이터를 탐색하고, c-6) 상기 탐색된 최소가 되는 보상데이터를 상기 증폭기 직류 오프셋 보상 데이터로 저장한다.

본 발명에서 n 비트 보정코드값의 중간값을 초기 보정 데이터로 세팅하고,상기 초기 보정 데이터에 의해 보정되어 얻어진 양자화된 부호비트가 네가티브이면 최상위 비트는 유지하고 다음 비트의 값을 "1"로 변경하고, 포지티브이면 최상위 비트를 "0"으로 변경하고 다음 비트의 값을 "1"로 변경하는 방식으로 증폭기 직류오프셋을 최소화시키는 보정 데이터를 찾아가는 디지털 연속 근사법을 사용한다. 따라서 본 발명에서는 최적의 오프셋 보상 값을 찾을 수 있고 최소의 시간 손실로 최대의 오프셋 보상을 달성할 수 있다.

또한, 본 발명의 다른 양상의 방법은 증폭기 및 ADC가 종속 연결된 아날로그 프론트 엔드 회로의 직류오프셋 보상방법에 있어서,

a) 상기 증폭기 및 ADC를 통과한 데이터를 저역 필터링하여 직류 오프셋 데이터를 획득하는 단계;

b) 상기 획득된 직류 오프셋 데이터 값에서 상기 ADC 직류 오프셋 값을 제거하는 단계;

c) ADC 직류 오프셋이 제거된 데이터에 응답하는 부호비트를 발생하는 단계;

d) 상기 부호비트의 상태에 응답하여 n 비트 보정코드값의 중간값을 초기 보정 데이터로 세팅하고, 상기 초기 보정 데이터에 의해 보정되어 얻어진 양자화된 부호비트가 네가티브이면 최상위비트는 유지하고 다음 비트의 값을 "1"로 변경하고, 포지티브이면 최상위비트를 "0"으로 변경하고 다음 비트의 값을 "1"로 변경하는 방식으로 증폭기 직류오프셋을 최소화시키는 방향으로 데이터를 근사시키는단계;

e) 상기 근사된 데이터를 아날로그 피드백신호로 변환하는 단계;

f) 상기 아날로그 피드백신호를 상기 증폭기의 입력신호에 합산하는 단계; 및

g) 상기 a) 내지 f) 단계를 반복하여 상기 증폭기 직류 오프셋을 최소화하는 데이터가 탐색되면 반복 동작을 정지하고 탐색된 데이터를 상기 증폭기 직류 오프셋 보상 데이터로 세팅하는 단계를 포함한다.

본 발명에서 상기 획득된 직류 오프셋 데이터와 상기 ADC 직류 오프셋이 제거된 데이터 중 하나를 선택하고 상기 선택된 데이터에 응답하는 부호비트를 발생하는 것이 바람직하다.

본 발명의 회로는 제1직류오프셋을 가지며, 동작모드에서는 아날로그 입력신호를 입력하고 조정모드에서는 기준전압을 입력하고, 입력된 신호를 아날로그 직류오프셋 보상신호로 보상하여 증폭하는 증폭부와, 제2직류오프셋을 가지며, 상기 동작모드에서는 상기 증폭부의 출력신호를 입력하고 조정모드에서는 상기 기준전압을 입력하여 디지털 데이터로 변환하는 ADC부와, 상기 ADC부로부터 제공된 디지털 데이터의 고역성분을 제거하는 디지털 저역필터와, 직류 오프셋 보정 데이터를 입력하여 아날로그 직류 오프셋 보상신호로 발생하여 상기 증폭부에 제공하는 디지털 아날로그 변환기와, 증폭부 및 ADC부의 모드선택을 제어하고, 조정모드에서 상기 디지털 저역필터로부터 제공된 디지털 데이터를 입력하여 상기 제1 및 제2직류오프셋을 보상하기 위한 직류 오프셋 보상 데이터를 발생하여 상기 디지털 아날로그 변환기에 제공하는 직류오프셋 보상부를 구비한다.

본 발명에서 증폭부는 동작모드에서는 아날로그 입력신호를 선택하고 직류오프셋 탐색모드에서는 기준전압을 선택하여 상기 증폭기의 입력단에 스위칭하는 제1스위치와, 스위치를 통하여 제공된 신호와 상기 직류 오프셋 보정신호를 감산하는 제1감산기와, 제1직류오프셋을 가지고, 상기 제1감산기의 출력신호를 증폭하는 증폭기를 포함한다. 여기서 감산기는 감산신호를 마이너스 부호를 가진 신호로 대치할 경우 가산기로 구성할 수 있다.

본 발명에서 ADC부는 상기 동작모드에서는 상기 증폭부의 출력신호를 선택하고 조정모드에서는 기준전압을 선택하는 제2스위치와, 상기 제2직류오프셋을 가지며, 상기 제2스위치를 통해 선택된 신호를 디지털 데이터로 변환하는 ADC를 포함한다. 여기서 ADC는 델타 시그마 변환기로 구성하는 것이 바람직하다.

본 발명에서 직류오프셋 보상부는 상기 디지털 저역필터로부터 제공된 디지털 데이터를 양자화하여 부호비트를 발생하는 양자화기와, 상기 부호비트에 응답하여 상기 직류오프셋 보상 데이터를 발생하는 보상 데이터 발생부와, 상기 증폭부 및 ADC부의 모드를 제어하고 각 부의 타이밍을 제어하는 타이밍 제어부를 포함한다.

본 발명에서 직류 오프셋 보상부는 상기 디지털 저역필터로부터 제공된 디지털 데이터로부터 ADC부의 제2직류 오프셋을 탐색하고 탐색된 제2직류 오프셋을 보상하는 ADC 직류오프셋 보상 데이터를 발생하는 ADC 직류 오프셋 보상부와, 상기 디지털 저역필터로부터 제공된 디지털 데이터와 상기 ADC 직류오프셋 보상 데이터를 감산하여 ADC 직류 오프셋이 제거된 데이터를 출력하는 제2감산기와, 상기 디지털 저역필터로부터 제공된 디지털 데이터와 상기 제2감산기 출력신호를 선택하여상기 보상 데이터 발생부에 제공하는 제3스위치를 더 포함한다. 따라서, 전체 직류오프셋 보상시 ADC부의 직류 오프셋의 포함여부를 선택할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

도 2는 본 발명에 의한 아날로그 프론트 엔드 회로의 바람직한 일 실시예를 나타낸다. 본 발명의 회로는 증폭부(110), ADC부(120), 디지털 저역필터(130), 디지털 아날로그 변환기(140), 직류오프셋 보상부(150)를 포함한다.

증폭부(110)는 제1스위치(112), 제1감산기(114), PGA(116)을 포함한다. 제1스위치(112)는 아날로그 입력단자(111)와 감산기(114)의 일측 입력단 사이에 연결된 SW1과 접지와 감산기(114)의 일측 입력단 사이에 연결된 SW2를 포함한다. SW1 및 SW2는 직류 오프셋 보상부(150)로부터 제공된 모드제어신호(CS2)에 응답하여 스위칭된다. SW1은 동작모드에서 온되고 조정모드에서 오프된다. SW2는 동작모드에서 오프되고 조정모드에서 온된다.

따라서 아날로그 입력신호(VIN)는 SW1을 통하여 동작모드에서 감산기(114)에 전달되고, 접지전압, 즉 기준전압(VR)은 SW2를 통하여 조정모드에서 감산기(114)에 전달된다. 감산기(114)는 제1스위치(112)를 통하여 일측 입력단에 인가된 신호와 DAC(140)으로부터 타측 입력단에 인가된 보상신호를 감산한다. 따라서, 감산기(114)의 출력단에는 직류오프셋 보상된 신호가 출력되고 이 출력신호가 PGA(116)의 입력단에 인가된다. PGA(116)는 이득을 조정할 수 있는 증폭기로 제1직류오프셋을 가진다. 여기서 본 실시예의 제1직류오프셋은 PGA(116)의 입력전압을 기준전압(VR), 즉 제로전압으로 한 경우 내부 기준전압 직류 오프셋이다.

ADC부(120)는 제2스위치(122), ADC(124)를 포함한다. 제2스위치(122)는 PGA(116)의 출력단과 ADC(124)의 입력단 사이에 연결된 SW3과 접지와 ADC(124)의 입력단 사이에 연결된 SW4를 포함한다. SW3 및 SW4는 직류 오프셋 보상부(150)로부터 제공된 모드제어신호(CS1)에 응답하여 스위칭된다. SW3은 동작모드에서 온되고 조정모드에서 오프된다. SW4는 동작모드에서 오프되고 조정모드에서 온된다.

따라서 PGA(116)의 출력신호는 SW3을 통하여 동작모드에서 ADC(124)에 전달되고, 접지전압, 즉 기준전압(VR)은 SW4를 통하여 조정모드에서 ADC(124)에 전달된다. ADC(124)는 델타 시그마 변조기로 제2직류오프셋을 가진다. 여기서 본 실시예의 제2직류오프셋은 ADC(124)의 입력을 기준전압(VR), 즉 제로전압으로 한 경우 내부 기준전압 직류 오프셋이다.

디지털 저역필터(130)는 SINC 필터로 구성한다. 디지털 저역필터(130)는 신호의 클리핑(clipping)으로 발생된 고주파 성분을 제거하고 저역성분만을 통과시킨다.

DAC(140)는 보상 데이터를 입력하여 아날로그 보상신호로 발생하여 증폭부(110)의 감산기(114)의 타측 입력단에 제공한다.

직류오프셋 보상부(150)는 ADC 직류오프셋 보상기(152), 제3스위치(154), 양자화기(156), 보상 데이터 산출부(158), 타이밍 제어부(160)를 포함한다.

ADC 직류오프셋 보상기(152)는 ADC 직류 오프셋 산출부(152-1),제2감산기(152-2)를 포함한다. ADC 직류오프셋 산출부(152-1)는 디지털 저역필터(130)로부터 제공된 디지털 데이터로부터 ADC(124)의 제2직류 오프셋을 탐색하고 탐색된 제2직류 오프셋을 보상하는 ADC 직류오프셋 보상 데이터를 산출한다. ADC 직류 오프셋 보상 데이터는 일정 시간간격으로 복수의 ADC 직류오프셋 데이터를 샘플링하고 샘플링된 데이터들의 평균값으로 산출한다. 샘플링 간격 및 샘플링 수는 적절하게 조정될 수 있다. 산출된 평균값은 ADC 직류 오프셋 보상용 레지스터에 저장된다. 감산기(152-2)는 디지털 저역 필터(130)의 출력 데이터와 ADC 직류 오프셋 산출부(152-1)로부터 제공된 보상 데이터를 감산하여 ADC 직류오프셋이 제거된 데이터를 출력단자(151)에 제공한다.

제3스위치(154)는 디지털 저역필터(130)의 출력단에 일측 접촉단자가 연결되고, 감산기(150-2)의 출력단에 타측 접촉단자가 연결된다. 스위치(154)의 공통단자는 양자화기(156)에 연결된다. 따라서 스위치(154)는 모드제어신호(CS3)에 의해 고정밀모드에서는 공통단자와 타측 접촉단자를 연결하여 ADC 직류오프셋이 제거된 데이터를 양자화기(156)에 전달한다. 조악모드에서는 공통단자와 일측 접촉단자를 연결하여 ADC 직류오프셋이 존재한 데이터를 양자화기(156)에 전달한다.

양자화기(156)는 통상의 양자화기로 구성하여 입력된 데이터를 양자화하여 양자화된 부호비트를 출력한다. 즉, 양자화기(156)에서는 조정모드에서 입력된 데이터 값이 - 직류오프셋이면 부호비트를 "1"로 발생하고 +직류오프셋이면 부호비트를 "0"으로 발생한다.

직류오프셋 보상 데이터 산출부(158)는 디지털 연속 근사(DSA : digitalsuccessive approximation) 알고리즘을 수행하여 입력되는 부호비트의 상태에 응답하여 직류오프셋 값을 최소화하는 보상 데이터를 탐색한다.

본 발명에서 채용한 DSA 알고리즘을 예를 들어 설명하면 다음과 같다.

증폭기의 입력범위를 X일 때 직류오프셋 범위가 X/2라면 보상 데이터의 범위도 X/2의 범위를 가진다. X/2의 최고값을 6비트 데이터 b5, b4, b3, b2, b2, b1, b0 로 표시한다면 이진수 11 1111(십진수63)이고 그 중간값은 10 0000(32)이 된다. 즉, 직류오프셋 보상 데이터 산출부(158)는 초기에는 10 0000(32)을 초기 보상 데이터로 레지스터에 저장한다. 레지스터에 저장된 데이터는 디지털 아날로그 변환기(140)에 제공되어 아날로그 보상신호로 변환되어 감산기(114)에 제공된다.

예컨대 직류오프셋 값이 -11 1001 음의 값(-57)이라면, 피드백된 부호비트는 "1"의 값을 가진다. 이를 보상하기 위해서는 양의 방향으로 보상 데이터를 증가시켜야 한다. 따라서 10 0000(32)의 최상위 비트의 다음 비트(b4)의 값을 "0"에서 "1"로 변경하여 11 0000(48)으로 증가시킨다. 이와 같은 방식으로 피드백 루프를 반복하면, 다음 표 1 와 같이 최종 보상 데이터를 산출할 수 있다.

직류 오프셋 -11 1001(-57)인 경우

루프횟수	부호비트	보상 데이터b5b4b3b2b1b0
초기값		10 0000(32)
1	1	11 0000(48)
2	1	11 1000(56)
3	1	11 1100(60)
4	0	11 1010(58)
5	0	11 1001(57)

상기 표 1 에서 나타난 바와 같이 3회에서는 보정 데이터(60)가 직류 오프셋 값(-57)을 오버하여 양의 값을 가지게 되므로 다음 4회에서 부호비트는 "0"으로 검출되고 부호비트가 "0"인 경우에는 3회에서 "1"로 변경된 비트(b2)를 "0"으로 복귀시키고 다음 비트(b1)를 "1"로 변경한다.

즉, 매회 변경된 보상 데이터는 레지스터에 저장되고, 저장된 보상 데이터는 피드백된 부호비트에 의해 변경된다.

직류 오프셋 값이 +23인 경우에 대하여 동일한 방법에 의해 보정 데이터가 탐색되어 다음 표 2 와 같이 획득된다. 작류 오프셋 값이 양의 값인 경우에는 보상 방향은 음의 방향으로 제공된다.

직류 오프셋 +01 0111(23)인 경우

루프 횟수	부호비트	보상 데이터b5b4b3b2b1b0
초기값		10 0000(32)
1	0	01 0000(16)
2	1	01 1000(24)
3	0	01 0100(20)
4	1	01 0110(22)
5	1	01 0111(23)

이와 같은 방식으로 직류오프셋 값을 디지털 연속 근사법에 의해 추종하여 탐색한다.

타이밍 제어부(160)는 시스템 파워 온 신호(P/W ON)에 응답하여 클럭신호(CLK)를 입력하여 모드제어신호(CS1~CS3) 및 각 부 제어신호(미도시)를 발생한다. 따라서 본 발명의 회로는 파워가 온 될 때마다 조정모드를 자동으로 수행하여 항상 최적의 직류 오프셋 보상을 세팅하게 된다. 또한, 타이밍 제어부(160)는 외부와 시리얼 통신포트를 통하여 외부 시스템과 데이터를 송수신한다. 여기서 송수신 데이터는 PGA 이득제어값, 오프셋 보상값, 고정밀모드 및 조악 모드 선택명령 등을 포함한다.

이와 같이 구성한 본 발명의 동작을 도 3, 도 4a 및 도 4b를 참조하여 설명하면 다음과 같다.

본 발명의 회로가 파워 온 되어 동작하는 상태가 되면 타이밍 제어부(160)는 이를 검출한다(S10). 파워 온 경우에는 먼저 도 3에 도시한 바와 같이 CS1 신호를 하이상태로 하여 ADC 조정모드를 설정한다(S12). 그러므로 SW3은 오프되고 SW4는 온되어 조정모드로 진입하게 되면, 스위치(122)를 통하여 ADC(124)의 입력단은 회로의 DC 레벨, 기준전압(VR = AC GND)에 묶이게 되고 이 값은 ADC(124)를 통하여 아날로그 신호 값이 디지털 신호로 변환이 되게 된다. ADC(124)의 직류오프셋이 없다면 이 값은 제로가 될 것이다. 직류 오프셋이 있다면 이 값은 양 또는 음의 값으로 존재하게 된다. 이 값은 디지털 저역필터(130)로 입력되고 디지털 저역필터(130)는 ADC에서 가지고 있는 고주파 잡음이나, 회로에 영향을 주고 있는 고주파 잡음을 저역통과 필터링함으로서 가능한 한 깨끗한 DC 값(D1)을 추출하게 된다(S14).

이 과정을 통하여 ADC의 출력 값을 그대로 오프셋양으로 환산하지 않고 그 중에서 잡음을 제거함으로서 정확한 DC 오프셋 값을 측정해 낼 수 있다.

이러한 과정을 여러 번 반복하게 되면(S16), ADC의 오프셋 값은 디지털 저역필터를 통하여 고주파 잡음이 제거된 평균값으로 환산되어지게 된다(S18). 환산된 ADC 오프셋 값은 레지스터에 저장된다(S20). 이어서 CS1 신호가 로우레벨로 하강천이하면 ADC 조정모드가 해제된다(S22). 그러므로 SW3은 온되고 SW4는 오프되어 ADC 입력단이 PGA 출력단과 접속된다.

다음으로, ADC 오프셋 조정(calibration)이 끝나면 타이밍 제어부(160)는 CS2 신호를 하이상태로 출력한다. 이에 스위치(112)의 SW1은 오프 되고 SW2는 온 된다(S24). PGA(116)의 입력단은 내부적인 DC 값으로 묶이게 된다. 이 DC값은 PGA를 통과한 후 ADC에서 디지털 값으로 변환된 뒤 디지털 저역필터를 통하여 필터링된다(S26).

이 값이 이상적인 값인 경우 디지털 저역필터의 출력은 DC 제로레벨인 "0"이 나와야 한다. 그러나 실제적인 경우 오프셋에 의한 에러값이 존재하므로 이 값은 "0"이 아닌 양 또는 음의 값을 가지게 된다. 이 결과는 PGA와 ADC의 오프셋이 합하여진 결과로 나타난다.

따라서 타이밍 제어부는 주어진 선택명령에 따라 도 3의 CS3 신호를 발생한다(S28). CS3 신호는 고정밀모드에서는 하이상태이고 조악모드에서는 로우상태를 가진다. 스위치(154)는 도 2에 도시된 상태와 반대 상태로 스위칭되어 감산기(152-1)의 출력단을 선택한다. 고정밀모드에서는 이미 계산되어 저장되어 있는 ADC의 오프셋을 감산기(152-1)에서 제거하면 PGA의 오프셋 값만이 남게 된다(S30).

이 값은 양자화기(156)로 입력이 되고, 양자화기는 PGA 오프셋 값의 현재 측정된 결과의 부호비트만을 결정하게 된다(S32).

이 부호 비트가 양수이면 현재 PGA의 오프셋이 DC "0"인 상태가 아니라 양의 극성을 가지고 있는 것이므로 이 오프셋 값을 없애려면 PGA의 오프셋을 음의 방향으로 이동해 주어야 한다. 이와 같은 동작은 상술한 디지털 연속 근사알고리즘에 의해 수행된다(S34).

직류 오프셋 보상부(158)에서 디지털 연속 근사 알고리즘에 의해 보상 데이터를 탐색하여 최적의 보상 데이터가 탐색 되었는지를 체크한다(S36). S36단계에서 최적의 보상 데이터가 탐색되지 않을 경우에는 현재 탐색된 보상 데이터를 DAC(140)에 제공한다(S38). DAC에서는 보상 데이터를 아날로그 보상신호(VOFF)로 변환하여 감산기(114)에 제공하면 감산기(114)에서는 VR 신호와 VOFF 신호를 감산하여 PGA의 입력단에 제공한다(S40). 이어서, S26 단계로부터 S40 단계의 루프를 반복한다.

S36단계에서 최적의 보상 데이터가 탐색되면, 탐색된 최적 보상 데이터 AD(PGA-OFF)를 레지스터에 저장한다(S42).

PGA 오프셋 조정이 끝나면 타이밍 제어부(160)는 CS2 신호를 로우상태로 출력한다. 이에 스위치(112)의 SW1은 온 되고 SW2는 오프 된다(S44). PGA(116)의 입력단은 외부 아날로그 입력단자(111)와 연결되게 된다.

아날로그 신호(VIN)는 최적의 직류 오프셋 보상 신호로 보상되어 PGA의 입력단에 인가되게 된다.

S28단계에서 ADC의 오프셋을 제거하지 않은 조건이 선택되면 PGA와 ADC의 오프셋 값들이 합산된 상태로 양자화기에 인가되게 된다.

이와 같이 구성된 본 발명의 회로는 도 5에 도시한 바와 같이 증폭기의 게인이 0dB인 경우 신호 대 잡음 비 특성이 80dB을 나타내고 있고, Gain이 60dB 정도인 경우 신호 대 잡음 비 특성이 30dB를 나타내어 거의 1000배나 작은 매우 약한 미소신호에 대하여도 좋은 특성을 나타내고 있음을 알 수 있다.

또한 게인 영역 전 구간에 대하여 측정된 오프셋의 양은 거의 동일하게 나타남으로서 증폭기의 offset에 대한 증폭 효과는 최소한의 양으로 국한 된 것으로 본 제안 발명이 실제로 우수한 특성을 내고 있음을 확인 할 수 있다.

또한 본 발명의 회로가 내부 기준 전압에 대한 DC 오프셋에 대한 조정을 위주로 설명하였으나 실제로 다양한 응용분야에서는 내부 기준 전압 외에도 입력 단의 DC 오프셋도 특성에 영향을 미치는 중요한 요소이므로 이 입력 DC 오프셋을 제거하는 데에도 본 발명을 쉽게 적용 가능할 것이다. 내부 기준 전압 오프셋, 입력단 DC 오프셋뿐만 아니라 시스템에서 발생할 수 있는 다양한 오프셋에 대한 조정 방법으로 본 발명이 널리 유용하게 사용될 수 있을 것이다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에서는 오프셋 조정을 디지털 및 아날로그를 혼용한 하이브리드 형태로 구성이 되며, 작은 오프셋 양에 대하서는 디지털 방식으로, 상대적으로 큰 오프셋 양에 대해서는 아날로그 방식으로 구현함으로서 한 가지 방법으로만 진행될 경우 생길 수 있는 문제점, 예를 들면, 아날로그 보정 범위의 한계 및 디지털 오프셋 보정의 클리핑 되는 양의 보정 등을 최소화 할 수 있다.

또한 응용분야의 필요에 따라 선택적으로 디지털 조정모드 또는 아날로그 조정모드 중 어느 하나를 선택할 수 있다.

또한, 조정 범위와 그 탐색 루프의 수를 조절함으로서 다양한 응용분야에서 다양한 선택기능을 통하여 특성의 향상 및 전력소모의 최소화를 통하여 최적화된 오프셋 조정 기능을 수행 할 수 있는 장점이 있다.

Claims

증폭기 및 ADC가 종속 연결된 아날로그 프론트 엔드회로의 직류오프셋 보상방법에 있어서,

a) 상기 ADC의 직류 오프셋 탐색모드에서, 상기 ADC를 통해 얻어진 데이터를 저역 필터링하여 ADC의 직류 오프셋 보상 데이터를 탐색하고 탐색된 데이터를 저장하는 단계;

b) 상기 증폭기의 직류오프셋 탐색모드에서, 상기 증폭기 및 ADC를 통해 얻어진 데이터를 저역 필터링하고, 상기 저역 필터링된 데이터로부터 상기 저장된 데이터를 감산하여 ADC 직류오프셋이 제거된 증폭기 오프셋 데이터를 획득하는 단계;

c) 상기 증폭기 오프셋 데이터 값을 감소시키기 위한 증폭기 직류 오프셋 보상 데이터를 탐색하고 탐색된 증폭기 직류 오프셋 보상 데이터를 저장하는 단계; 및

d) 동작모드에서 상기 저장된 증폭기 직류 오프셋 보정 데이터를 아날로그 보상신호로 발생하여 상기 증폭기의 입력신호에 가산하는 단계를 구비하는 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제1항에 있어서, 상기 a) 단계에서 상기 ADC의 직류 오프셋 보상 데이터는

적어도 2회 이상 획득된 상기 저역 필터링된 데이터들의 평균값인 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제1항에 있어서, 상기 c) 단계는

c-1) 상기 증폭기 오프셋 데이터를 양자화하여 부호비트를 발생하는 단계;

c-2) 상기 부호비트의 상태에 따라 보상 데이터를 발생하는 단계;

c-3) 상기 보상데이터를 아날로그 보상신호로 변환하는 단계;

c-4) 상기 증폭기의 입력신호와 상기 아날로그 보상신호를 가산하는 단계;

c-5) 상기 a), b) 및 c-1) 내지 c-4)단계를 반복하여 상기 증폭기 오프셋 데이터의 값이 최소가 되는 보상 데이터를 탐색하는 단계;

c-6) 상기 탐색된 최소가 되는 보상데이터를 상기 증폭기 직류 오프셋 보상 데이터로 저장하는 단계를 구비한 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제3항에 있어서, 상기 c-5) 단계는

디지털 연속 근사법에 의해 탐색하는 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제4항에 있어서, 상기 디지털 연속 근사법은

n 비트 보정코드값의 중간값을 초기 보정 데이터로 세팅하고, 상기 초기 보정 데이터에 의해 보정되어 얻어진 양자화된 부호비트가 네가티브이면 최상위비트는 유지하고 다음 비트의 값을 "1"로 변경하고, 포지티브이면 최상위비트를 "0"으로 변경하고 다음 비트의 값을 "1"로 변경하는 방식으로 증폭기 직류오프셋을 최소화시키는 보정 데이터를 찾아가는 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제5항에 있어서, 상기 증폭기 보정 해상도는 2ⁿ(n은 양의 정수) 인 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제6항에 있어서, 상기 2ⁿ은 적어도 증폭기의 최대 오프셋 값 이상인 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
증폭기 및 ADC가 종속 연결된 아날로그 프론트 엔드 회로의 직류오프셋 보상방법에 있어서,

a) 상기 증폭기 및 ADC를 통과한 데이터를 저역 필터링하여 직류 오프셋 데이터를 획득하는 단계;

b) 상기 획득된 직류 오프셋 데이터 값에서 ADC 직류 오프셋 값을 제거하는 단계;

c) ADC 직류 오프셋이 제거된 데이터에 응답하는 부호비트를 발생하는 단계;

d) 상기 부호비트의 상태에 응답하여 n 비트 보정코드값의 중간값을 초기 보정 데이터로 세팅하고, 상기 초기 보정 데이터에 의해 보정되어 얻어진 양자화된부호비트가 네가티브이면 최상위 비트는 유지하고 다음 비트의 값을 "1"로 변경하고, 포지티브이면 최상위 비트를 "0"으로 변경하고 다음 비트의 값을 "1"로 변경하는 방식으로 증폭기 직류오프셋을 최소화시키는 방향으로 데이터를 근사시키는 단계;

e) 상기 근사된 데이터를 아날로그 피드백신호로 변환하는 단계;

f) 상기 아날로그 피드백신호를 상기 증폭기의 입력신호에 합산하는 단계; 및

g) 상기 a) 내지 f) 단계를 반복하여 상기 증폭기 직류 오프셋을 최소화하는 데이터가 탐색되면 반복 동작을 정지하고 탐색된 데이터를 상기 증폭기 직류 오프셋 보상 데이터로 세팅하는 단계를 구비하는 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제8항에 있어서, 상기 c)단계는

상기 획득된 직류 오프셋 데이터와 상기 ADC 직류 오프셋이 제거된 데이터 중 하나를 선택하고 상기 선택된 데이터에 응답하는 부호비트를 발생하는 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제9항에 있어서, 상기 방법은 초기 전원 투입시 자동으로 수행되는 것을 특징으로 하는 아날로그 프론트 엔드 회로의 직류오프셋 보상방법.
제1직류오프셋을 가지며, 동작모드에서는 아날로그 입력신호를 입력하고 조정모드에서는 기준전압을 입력하고, 입력된 신호를 아날로그 직류오프셋 보상신호로 보상하여 증폭하는 증폭부;

제2직류오프셋을 가지며, 동작모드에서는 상기 증폭부의 출력신호를 입력하고 조정모드에서는 상기 기준전압을 입력하여 디지털 데이터로 변환하는 ADC부;

상기 ADC부로부터 제공된 디지털 데이터의 고역성분을 제거하는 디지털 저역필터;

직류 오프셋 보상 데이터를 입력하여 상기 아날로그 직류 오프셋 보상신호로 발생하여 상기 증폭부에 제공하는 디지털 아날로그 변환기; 및

상기 증폭부 및 ADC부의 모드선택을 제어하고, 조정모드에서 상기 디지털 저역필터로부터 제공된 디지털 데이터를 입력하여 상기 제1 및 제2직류오프셋을 보상하기 위한 상기 직류 오프셋 보상 데이터를 발생하여 상기 디지털 아날로그 변환기에 제공하는 직류오프셋 보상부를 구비하는 것을 특징으로 하는 아날로그 프론트 엔드회로.
제11항에 있어서, 상기 증폭부는

상기 동작모드에서는 아날로그 입력신호를 선택하고 상기 조정모드에서는 기준전압을 선택하여 상기 증폭기의 입력단에 스위칭하는 제1스위치;

상기 스위치를 통하여 제공된 신호와 상기 직류 오프셋 보상신호를 감산하는 제1감산기; 및

제1직류오프셋을 가지고, 상기 제1감산기의 출력신호를 증폭하는 증폭기를 구비한 것을 특징으로 하는 아날로그 프론트 엔드회로.
제12항에 있어서, 상기 증폭기는 프로그램어블 게인 증폭기인 것을 특징으로 하는 아날로그 프론트 엔드 회로.
제11항에 있어서, ADC부는

상기 동작모드에서는 상기 증폭부의 출력신호를 선택하고 상기 조정모드에서는 기준전압을 선택하는 제2스위치; 및

상기 제2직류오프셋을 가지며, 상기 제2스위치를 통해 선택된 신호를 디지털 데이터로 변환하는 ADC를 포함하는 것을 특징으로 하는 아날로그 프론트 엔드 회로.
제14항에 있어서, 상기 ADC는 델타 시그마 변환기인 것을 특징으로 하는 아날로그 프론트 엔드 회로.
제11항에 있어서, 상기 직류오프셋 보상부는

상기 디지털 저역필터로부터 제공된 디지털 데이터를 양자화하여 부호비트를 발생하는 양자화기;

상기 부호비트에 응답하여 상기 직류오프셋 보상 데이터를 발생하는 보상 데이터 발생부; 및

상기 증폭부 및 ADC부의 모드를 제어하고 각 부의 타이밍을 제어하는 타이밍제어부를 구비하는 것을 특징으로 하는 아날로그 프론트 엔드 회로.
제16항에 있어서, 상기 직류 오프셋 보상부는

상기 디지털 저역필터로부터 제공된 디지털 데이터로부터 ADC부의 제2직류 오프셋을 탐색하고 탐색된 제2직류 오프셋을 보상하는 ADC 직류오프셋 보상 데이터를 발생하는 ADC 직류 오프셋 보상부;

상기 디지털 저역필터로부터 제공된 디지털 데이터와 상기 ADC 직류오프셋 보상 데이터를 감산하여 ADC 직류 오프셋이 제거된 데이터를 출력하는 제2감산기; 및

상기 디지털 저역필터로부터 제공된 디지털 데이터와 상기 제2감산기 출력신호를 선택하여 상기 보상 데이터 발생부에 제공하는 제3스위치를 더 포함하는 것을 특징으로 하는 아날로그 프론트 엔드 회로.
제17항에 있어서, 상기 ADC 직류 오프셋 보상부의 상기 ADC의 직류 오프셋 보상 데이터는 적어도 2회 이상 획득된 상기 저역필터링된 데이터들의 평균값인 것을 특징으로 하는 아날로그 프론트 엔드 회로.
제16항에 있어서, 상기 보상 데이터 발생부는

n 비트 보정코드값의 중간값을 초기 보정 데이터로 세팅하고, 상기 초기 보정 데이터에 의해 보정되어 얻어진 양자화된 부호비트가 네가티브이면 최상위 비트는 유지하고 다음 비트의 값을 "1"로 변경하고, 포지티브이면 최상위 비트를 "0"으로 변경하고 다음 비트의 값을 "1"로 변경하는 방식으로 증폭기 직류오프셋을 최소화시키는 보정 데이터를 찾아가는 것을 특징으로 하는 아날로그 프론트 엔드 회로.