CN1314123C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法，通过使构成要求高速的信号处理的第1DRAM部(102)的存储单元所具有的电容比构成要求充分的信号保持特性的第2DRAM部(103)的存储单元所具有的电容小来使存储单元的电荷蓄积特性实现最佳化。此外，使通过用栓来连接DRAM部的电容元件与半导体衬底而产生的电阻实现最佳化。解决了在现有的DRAM混合装载系统LSI芯片中，即使是在芯片上安装了多个DRAM部的情况，也由同一结构的单元电容器构成了全部的DRAM部，因此存在难以兼顾需要高速地存取的DRAM部和需要充分的信号保持特性的DRAM部的问题。

Description

半导体装置及其制造方法
技术领域
本发明涉及在同一半导体衬底上混合装载了CMOS逻辑部和用途各不相同的多个DRAM部的半导体装置，具体地说，涉及既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载系统LSI。
背景技术
近年来，为了满足对于多样化的半导体装置的要求，在同一芯片上混合装载以往在各自的芯片上安装的CMOS(互补金属氧化物半导体)逻辑部和作为存储装置的通用DRAM(动态随机存取存储器)部的DRAM混合装载系统LSI芯片正越来越引人注目。
所谓DRAM混合装载系统LSI芯片，例如在以进行图像处理等为目的情况下，指的是在同一芯片上混合装载成为蓄积作为图像信息的信号的存储装置的DRAM部和从DRAM部取出必要的信息并根据该信息进行运算处理的CMOS逻辑部的芯片。
按照以上那样的DRAM混合装载系统LSI芯片，与通过在互不相同的芯片上安装CMOS逻辑部和DRAM部来进行数据或信息的授受的以往的情况相比，具有加快了通信速度的优点。此外，混合装载CMOS逻辑部和多个DRAM部的半导体装置，例如由在硅衬底上形成的CMOS逻辑部、和具有在硅衬底中形成了特定的一种单元电容器(存储单元的电容器)的所谓的槽型电容器或在硅衬底上形成的所谓的堆叠型电容器的DRAM部构成。
此外，以往，由于CMOS逻辑部和DRAM部的所占的面积大，故同一芯片上混合装载CMOS逻辑部和DRAM部在技术上讲是困难的。但是，随着近年来的微细化技术的进步，即使是DRAM混合装载系统LSI芯片也实现了100mm2以下的芯片尺寸。因此，以往在同一芯片上的CMOS逻辑部和与用途对应的DRAM部是以单体的方式分别安装的，但目前已迎来了在同一芯片上分别安装多个CMOS逻辑部和与用途对应的DRAM部的时代。
但是，在现有的DRAM混合装载系统LSI芯片中，即使是在芯片上安装了多个DRAM部的情况，由于全部的DRAM部由同一结构的单元电容器来构成，故也存在难以兼顾需要高速地存取的DRAM部和需要充分的信号保持特性的DRAM部的问题。以下，具体地进行说明。
图12(a)是示出现有的DRAM混合装载系统LSI芯片的概略结构的平面图。
如图12(a)中所示，在芯片10上安装了CMOS逻辑部11，同时安装了具有彼此相同的结构的第1DRAM部12和第2DRAM部13。由于第1DRAM部12附属于CMOS逻辑部11，故以高速地工作为目的。另一方面，第2DRAM部13以既充分地保持信号又以低功耗进行工作为目的。
但是，在DRAM的各自的存储单元中被存储了的信号是由存储单元的电容器中被蓄积的电荷来判定的。图12(b)是示出在图12(a)中示出的第1DRAM部12和第2DRAM部13的单元电容器中被蓄积的电荷与基准电荷的关系的图。如图12(b)中所示，如果将成为判定的基准的基准电荷设定为Qs，则在第1DRAM部12和第2DRAM部13的各自的存储单元中被存储了的信号，在单元电容器中蓄积了比基准电荷Qs大的电荷Qh的情况下被判定为high(高)，在蓄积了比基准电荷Qs小的电荷Ql的情况下被判定为low(低)。
但是，即使假定蓄积了存储单元中被存储了的信号被判定为high的电荷Qh，例如由于构成单元电容器的电容绝缘膜中的漏泄电流、传输门的关断漏泄电流或从衬底接触部(单元电容器与半导体衬底的连接部)至半导体衬底的漏泄电流等的缘故，信号保持状态有时会发生变化。其结果，即使是在DRAM部的单元电容器中蓄积了被判定为high的电荷的情况，但由于单元电容器中被蓄积了的电荷随时间的流逝而流失的缘故，单元电容器所具有的信号有时会变得不能被判定为high。在此，在将单元电容器中被蓄积的电荷定为Qh，将在最初蓄积了电荷Qh的之后所经过的电荷保持时间定为t、将在电荷保持时间t后在单元电容器中被蓄积的电荷定为Q’和将使在单元电容器中被蓄积的电荷流失的漏泄电流定为Ileak时，Q’可用下式(1)来表示。其中，为了方便起见，假定漏泄电流对于时间来说是恒定的。
Q’＝Qh-Ileak×t                  …(1)
如上式(1)中所示，DRAM部的单元电容器中被蓄积的电荷随时间而减少。因此，在以足够的信号保持特性为优先的情况下，即，在以延长从电荷Q’变成为电荷Qs以下之前的电荷保持时间t为目的情况下，必须增大最初在单元电容器中被蓄积的电荷Qh。即，必须使单元电容器电容为30fF那样的大的电容。
图12(c)是示出在图12(a)中示出的第2DRAM部13(以充分地保持已被写入的信号为目的DRAM部)的存储单元的等效电路图。对单元电容器附以C、对传输门附以T。此时，在如上所述那样将单元电容器C的电容设定为30fF的情况下，如果将被施加的电压VD定为1.0V，则在单元电容器C中被蓄积的电荷为30fC。
另一方面，在第1DRAM部12(高速地写入信号的DRAM部)中，由于必须使写入到存储单元中的信号高速地从low变化为high或从high变化为low，故必须高速地进行在单元电容器中被蓄积的电荷的移动。因此，如果在单元电容器中蓄积了很多电荷，则以高速使之移动的电荷的量就很多。于是，如果增大单元电容器电容，则由于必须使很多的电荷移动，故不能满足低功耗和高速性能。
此外，在以携带终端为对象的器件中，对同一半导体衬底上安装的多个DRAM部设定了互不相同的工作电压。例如，对需要高速处理的DRAM部设定了2.5V或3.3V的工作电压，对要求低功耗的DRAM部设定了1.5V或1.2V的工作电压。因此，利用2.5V或3.3V或1.5V或1.2V的工作电压来控制各自的DRAM部的单元电容器。此时，在用同一结构的单元电容器构成了存储单元的情况下，工作电压低的DRAM部的单元电容器中被蓄积的电荷少。因此，必须这样来设定单元电容器电容，使得工作电压低的DRAM部的单元电容器中被蓄积的电荷比基准电荷多。于是，也以相等的方式设定构成工作电压高的其它的DRAM部的存储单元的单元电容器的电容。因而，由于在被高的工作电压控制的DRAM部的单元电容器中蓄积超过必要的电荷，故作为结果导致了工作速度的下降和功耗的增加。
发明内容
鉴于以上所述的情况，本发明的目的在于在同一半导体衬底上混合装载CMOS逻辑部和用途不同的多个DRAM部的DRAM混合装载器件中，既能确保充分的信号保持特性又能同时满足低功耗和高速性能。
与本发明有关的第1半导体装置的特征在于：在同一半导体衬底上设置了由具有第1电容的第1存储单元构成的第1DRAM部和由具有与第1电容不同的第2电容的第2存储单元构成的第2DRAM部。
按照第1半导体装置，在同一半导体衬底上设置了第1DRAM部和第2DRAM部，同时构成第1DRAM部的第1存储单元中被设定了的第1电容与构成第2DRAM部的第2存储单元中被设定了的第2电容互不相同。此时，假定如果设定为第1电容比第2电容小，则第1存储单元的电容器中被蓄积的电荷比第2存储单元的电容器中被蓄积的电荷少。因此，由于在第1DRAM部中在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，由于在第2DRAM部中蓄积很多的电荷，故可满足充分的信号保持特性。
即，按照第1半导体装置，由于使用具有互不相同的电容的多种存储单元来构成多个DRAM部，故可根据各DRAM部的用途使存储单元所具有的电容实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
在第1半导体装置中，较为理想的是，第1DRAM部的工作电压比第2DRAM部的工作电压高，同时第1电容比第2电容小。
如果这样做，则将构成工作电压高的第1DRAM部的第1存储单元的第1电容设定得较小，同时将构成工作电压低的第2DRAM部的第2存储单元的第2电容设定得较大。因此，能可靠地得到由第1半导体装置得到的效果。以下，说明其原因。如果假定在同一半导体衬底上设置了多个工作电压不同的DRAM部，而且将构成全部的DRAM部的存储单元的电容都设定为相等，则在构成工作电压高的DRAM部的存储单元的电容元件中蓄积比构成工作电压低的DRAM部的存储单元的电容元件中蓄积电荷多的电荷。但是，必须将构成工作电压低的DRAM部的存储单元的电容设定为在电容元件中蓄积基准电荷以上的电荷。在这样的情况下，就在构成工作电压高的DRAM部的存储单元的电容元件中蓄积超过必要的电荷。其结果，由于在进行信号处理时必须使以超过必要的方式蓄积了的电荷移动，故导致工作速度的恶化和功耗的增加。因而，即使是安装了工作电压互不相同的DRAM部的情况，由于通过将构成工作电压高的第1DRAM部的第1存储单元具有的第1电容设定得较小，同时将构成工作电压低的第2DRAM部的第2存储单元具有的第2电容设定得较大，可根据各自的DRAM部的用途使电容元件具有的电容实现最佳化，故能可靠地得到由第1半导体装置得到的效果。
在第1半导体装置中，较为理想的是，在半导体衬底中设置了第1存储单元的电容下部电极，同时没有在半导体衬底中设置第2存储单元的电容上部电极和电容下部电极。
如果这样做，则由于在半导体衬底中设置了第1存储单元的电容下部电极，而没有在半导体衬底中设置第2存储单元的电容下部电极和电容上部电极，故可使形成第2存储单元的电容元件的区域比形成第1存储单元的电容元件的区域宽。其结果，通过使第1存储单元具有的电容比第2存储单元具有的电容小，能可靠地得到由第1半导体装置得到的效果。
此外，通过在半导体衬底中设置了第1存储单元的电容下部电极，就不存在连接第1存储单元的电容元件与半导体衬底用的栓。因此，也不存在栓与半导体衬底的接触部中产生的电阻(接触电阻)和栓的电阻。其结果，在由第1存储单元构成的第1DRAM部中，由于对于在进行信号处理时产生的电荷移动的电阻较低，故可进行高速处理。与此不同，由于没有在半导体衬底中设置第2存储单元的电容上部电极和电容下部电极，故必须设置连接第2存储单元的电容元件与半导体衬底用的栓。因此，存在栓与半导体衬底的接触电阻和栓的电阻。其结果，减少了第2存储单元的电容元件中被蓄积的电荷经栓而朝向半导体衬底流失的漏泄电流。由此，由于在由第2存储单元构成的第2DRAM部中在电容元件中被蓄积的电荷难以流失，故可充分地保持已存储的信号，同时可减少补充电荷用的功耗。
即，如以上所述，如果根据DRAM部的各自的用途使因连接存储单元的电容元件与半导体衬底而产生的电阻实现最佳化，则即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，可既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
此外，由于在半导体衬底中设置了第1存储单元的电容下部电极，故可节省电荷在第1存储单元的电容元件与半导体衬底之间移动的距离。因此，由于可快速地使电荷的移动结束，故可高速地在第1存储单元中存储信号。因而，在由第1存储单元构成的第1DRAM部中可进行高速的信号处理。
在第1半导体装置中，较为理想的是，第1存储单元的电容下部电极由硅构成，而且未将其表面作成粗糙的面，同时第2存储单元的电容下部电极由硅构成，而且将其表面作成粗糙的面。
如果这样做，则由于有选择地将第2存储单元的电容下部电极的表面作成粗糙的面，故可使第2存储单元的电容下部电极的表面积比第1存储单元的电容下部电极的表面积宽。即，可使第2存储单元具有的第2电容比第1存储单元具有的第1电容大。因而，能可靠地得到由第1半导体装置得到的效果。
此外，只要将第2存储单元的电容下部电极的表面作成粗糙的面，就既能使第1存储单元和第2存储单元的结构和材料彼此相同，又能可靠地得到上述的效果。
在第1半导体装置中，较为理想的是，由互不相同的材料构成第1存储单元的电容绝缘膜和第2存储单元的电容绝缘膜。
如果这样做，则由于由互不相同的材料构成第1存储单元的电容绝缘膜和第2存储单元的电容绝缘膜，故利用各自的材料的介电常数的不同可例如使第2存储单元的第2电容比第1存储单元的第1电容大。因而，能可靠地得到由第1半导体装置得到的效果。
与本发明有关的第2半导体装置的特征在于：在同一半导体衬底上设置了由具有第1电容元件的第1存储单元构成的第1DRAM部和由具有第2电容元件的第2存储单元构成的第2DRAM部，利用第1栓连接了半导体衬底与第1电容元件，同时利用第2栓连接了半导体衬底与第2电容元件，由互不相同的材料构成了第1栓和第2栓。
按照第2半导体装置，在同一半导体衬底上设置了第1DRAM部和第2DRAM部，同时由互不相同的材料构成了连接第1DRAM部中的第1电容元件与半导体衬底的第1栓和连接第2DRAM部中的第2电容元件与半导体衬底的第2栓。因此，可根据第1DRAM部和第2DRAM部的用途使第1栓和第2栓与半导体衬底的接触部中产生的电阻(接触电阻)和第1栓和第2栓的各自的电阻实现最佳化。在此，假定考虑使第1栓与半导体衬底的接触电阻和第1栓的电阻合在一起的电阻比第2栓与半导体衬底的接触电阻和第2栓的电阻合在一起的电阻小的情况。此时，在由具有第1栓的第1存储单元构成的第1DRAM部中，由于对于在进行信号处理时产生的电荷移动的电阻较低，故可进行高速处理。与此不同，在由具有第2栓的第2存储单元构成的第2DRAM部中，由于上述的电阻高，故减少了第2电容元件中被蓄积的电荷经第2栓而朝向半导体衬底流失的漏泄电流。于是，在第2DRAM部中，可充分地保持已存储的信号，同时可减少补充电荷用的功耗。
即，按照第2半导体装置，由于使用连接电容元件与半导体衬底的栓为互不相同的存储单元构成了多个DRAM部，故可根据各DRAM部的用途使因连接电容元件与半导体衬底而产生的电阻实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，可既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
在第1半导体装置中，较为理想的是，第1栓与半导体衬底的接触电阻与第2栓与半导体衬底的接触电阻不同。
如果这样做，则可分别使第1栓和第2栓与半导体衬底的接触电阻实现最佳化。例如，在与第1栓或第2栓的一方连接的半导体衬底上形成了硅化层的情况下，可降低接触电阻。因而，能可靠地得到由第2半导体装置得到的效果。
与本发明有关的第1半导体装置的制造方法的特征在于，具备下述工序：通过在半导体衬底中的第1存储器区域上依次形成第1电容绝缘膜和第1电容上部电极来形成第1电容元件的工序；在被形成了第1电容元件的半导体衬底上形成层间绝缘膜的工序；在层间绝缘膜中的第2存储器区域中形成与半导体衬底连接的栓的工序；以及通过在层间绝缘膜中的第2存储器区域上依次形成与栓连接的第2电容下部电极、第2电容绝缘膜和第2电容上部电极来形成第2电容元件的工序。
按照第1半导体装置的制造方法，在同一半导体衬底中的第1存储器区域和第2存储器区域上分别形成结构互不相同的第1电容元件和第2电容元件。此时，在第1存储器区域中直接在半导体衬底上形成第1电容元件。与此不同，由于在第2存储器区域中在半导体衬底上形成的层间绝缘膜上经栓形成第2电容元件，故可使形成第2电容元件的区域比在第1存储器区域上形成第1电容元件的区域宽。即，可使第1存储器区域的第1电容元件的电容比第2存储器区域的第2电容元件的电容小。因此，在第1存储器区域上形成了由具有第1电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，在第2存储器区域上形成了由具有第2电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中蓄积很多的电荷，故可满足充分的信号保持特性。
即，按照第1半导体装置的制造方法，由于使用具有互不相同的电容的多种电容元件来构成多个DRAM部，故可根据各DRAM部的用途使电容元件的电容实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
此外，由于在第1存储器区域中在半导体衬底上直接形成第1电容元件，故没有必要形成连接第1电容元件与半导体衬底用的栓。因此，不存在栓与半导体衬底的接触电阻和栓的电阻。其结果，在第1存储器区域上形成了由具有第1电容元件的存储单元构成的DRAM部的情况下，在该DRAM部中，由于对于在进行信号处理时产生的电荷移动的电阻较低，故可进行高速处理。与此不同，由于在第2存储器区域中在半导体衬底上形成的层间绝缘膜上经栓形成第2电容元件，故存在栓与半导体衬底的接触电阻和栓的电阻。其结果，减少了第2电容元件中被蓄积的电荷经栓而朝向半导体衬底流失的漏泄电流。由此，在第2存储器区域上形成了由具有第2电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中电荷难以从第2电容元件流失，故可充分地保持已存储的信号，同时可减少补充电荷用的功耗。
即，按照第1半导体装置的制造方法，由于可根据各DRAM部的用途使因连接半导体衬底与电容元件而产生的电阻实现最佳化，故即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
此外，由于在第1存储器区域中在半导体衬底中直接形成第1电容元件，故可节省电荷在第1电容元件与半导体衬底之间移动的距离。因此，由于可快速地使电荷的移动结束，故可使第1电容元件高速地存储信号。因而，在由具有第1电容元件的存储单元构成的DRAM部中可进行高速的信号处理。
与本发明有关的第2半导体装置的制造方法的特征在于，具备下述工序：在半导体衬底上形成层间绝缘膜的工序；在层间绝缘膜中的第1存储器区域和第2存储器区域中分别形成与半导体衬底连接的第1栓和第2栓的工序；在层间绝缘膜中的第1存储器区域上形成由硅构成且与第1栓连接的第1电容下部电极、同时在层间绝缘膜中的第2存储器区域上形成由硅构成且与第2栓连接的第2电容下部电极的工序；有选择地只使第2电容下部电极的表面成为粗糙面的工序；以及通过在第1电容下部电极上经第1电容绝缘膜形成第1电容上部电极来形成第1电容元件、同时通过在呈粗糙面的第2电容下部电极上经第2电容绝缘膜形成第2电容上部电极来形成第2电容元件的工序。
按照第2半导体装置的制造方法，在同一半导体衬底中的第1存储器区域和第2存储器区域中分别形成互不相同的第1电容元件和第2电容元件。此时，有选择地只使第2存储器区域的第2电容下部电极的表面成为粗糙面。因此，可使第2存储器区域的第2电容下部电极的表面积比第1存储器区域的第1电容下部电极的表面积宽。即，第2电容元件的电容比第1电容元件的电容大。其结果，在第1存储器区域上形成了由具有第1电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，在第2存储器区域上形成了由具有第2电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中蓄积很多的电荷，故可满足充分的信号保持特性。
即，按照第2半导体装置的制造方法，由于使用具有互不相同的电容的多种电容元件来构成多个DRAM部，故可根据各DRAM部的用途使电容元件的电容实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
此外，只要将第2存储器区域的第2电容下部电极的表面作成粗糙的面，即使具有第1电容元件和第2电容元件的存储单元的结构和材料彼此相同，也能可靠地得到上述的效果。
在第2半导体装置的制造方法中，较为理想的是，在形成第1和第2电容下部电极的工序与使第2电容下部电极的表面成为粗糙面的工序之间具备使用氢氟酸除去覆盖第2电容下部电极的表面的自然氧化膜的工序，使第2电容下部电极的表面成为粗糙面的工序包含在含有硅的气体的气氛中对半导体衬底进行热处理的工序。
如果这样做，作为在使第2电容下部电极的表面成为粗糙的面之前，可使用氢氟酸除去覆盖第2电容下部电极的表面的自然氧化膜。因此，利用其后进行的对于半导体衬底的在含有硅的气体的气氛中的热处理，能使构成含有硅的气体的粒子可靠地附着于第2下部电极的表面上。其结果，由于在第2电容下部电极的表面上可靠地形成半球状的凹凸面，故可靠地使第2电容下部电极的表面积比第1电容下部电极的表面积宽。因而，能可靠地得到利用第2半导体装置的制造方法得到的效果。
与本发明有关的第3半导体装置的制造方法的特征在于，具备下述工序：在半导体衬底上形成层间绝缘膜的工序；在层间绝缘膜中的第1存储器区域和第2存储器区域中分别形成与半导体衬底连接的第1栓和第2栓的工序；在层间绝缘膜中的第1存储器区域上形成由硅构成且与第1栓连接的第1电容下部电极、同时在层间绝缘膜中的第2存储器区域上形成由硅构成且与第2栓连接的第2电容下部电极的工序；在第1电容下部电极上形成由第1材料构成的第1电容绝缘膜、同时在第2电容下部电极上形成由与第1材料不同的第2材料构成的第2电容绝缘膜的工序；以及通过在第1电容绝缘膜上形成第1电容上部电极来形成第1电容元件、同时通过在第2电容绝缘膜上形成第2电容上部电极来形成第2电容元件的工序。
按照第3半导体装置的制造方法，在同一半导体衬底中的第1存储器区域和第2存储器区域中分别形成互不相同的第1电容元件和第2电容元件。此时，分别由互不相同的第1材料和第2材料形成构成第1电容元件的第1电容绝缘膜和构成第2电容元件的第2电容绝缘膜。因此，将第1电容元件的电容设定为与第2电容元件的电容不同。如果假定第1电容元件的电容比第2电容元件的电容小，则在第1存储器区域上形成了由具有第1电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，在第2存储器区域上形成了由具有第2电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中蓄积很多的电荷，故可满足充分的信号保持特性。
即，按照第3半导体装置的制造方法，由于使用具有互不相同的电容的多种电容元件来构成多个DRAM部，故可根据各DRAM部的用途使电容元件的电容实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
与本发明有关的第4半导体装置的制造方法的特征在于，具备下述工序：在半导体衬底上形成层间绝缘膜的工序；在层间绝缘膜中的第1存储器区域中形成到达半导体衬底的第1孔的工序；在第1孔中形成由金属膜构成的第1栓的工序；在层间绝缘膜中的第2存储器区域中形成到达半导体衬底的第2孔的工序；在第2孔中形成由硅膜构成的第2栓的工序；以及通过在层间绝缘膜中的第1存储器区域上依次形成与第1栓连接的第1电容下部电极、第1电容绝缘膜和第1电容上部电极来形成第1电容元件、同时通过在层间绝缘膜中的第2存储器区域上依次形成与第2栓连接的第2电容下部电极、第2电容绝缘膜和第2电容上部电极来形成第2电容元件的工序。
按照第4半导体装置的制造方法，在同一半导体衬底中的第1存储器区域和第2存储器区域中分别形成互不相同的第1电容元件和第2电容元件。此时，此时，形成由连接第1存储器区域的第1电容元件与半导体衬底的金属膜构成的第1栓，同时形成由连接第2存储器区域的第2电容元件与半导体衬底的硅膜构成的第2栓。因此，可使第1栓的电阻比第2栓的电阻低。此外，可使第1栓与半导体衬底的接触电阻比第2栓与半导体衬底的接触电阻低。其结果，在第1存储器区域上形成了由具有第1电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中对于在进行信号处理时产生的电荷移动的电阻较低，故可进行高速处理。与此不同，在第2存储器区域上形成了由具有第2电容元件的存储单元构成的DRAM部的情况下，由于在该DRAM部中在第2电容元件与半导体衬底之间产生的电阻较高，减少了第2电容元件中被蓄积的电荷经栓而朝向半导体衬底流失的漏泄电流。故可充分地保持已存储的信号，同时可减少功耗。
即，按照第4半导体装置的制造方法，可根据各DRAM部的用途使由栓连接电容元件与半导体衬底而产生的电阻实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
此外，在第4半导体装置的制造方法中，也可在形成第1栓之前在半导体衬底上预先形成硅化层。如果这样做，由于第1栓与半导体衬底的接触电阻降低了，故能可靠地得到利用第4半导体装置的制造方法得到的效果。
此外，在第4半导体装置的制造方法中，也可在形成第1孔的工序与形成第1栓的工序之间包含在第1孔中形成阻挡金属膜的工序。
附图说明
图1(a)是示出与本发明的第1～第5实施例有关的半导体装置的概略结构的平面图，(b)和(c)是分别示出构成(a)中示出的第1DRAM部和第2DRAM部的存储单元的等效电路图，(d)和(e)是示出(a)中示出的第1DRAM部和第2DRAM部的各自的单元电容器的电荷蓄积特性的曲线图。
图2是示出与本发明的第2实施例有关的半导体装置的剖面图。
图3(a)～(d)是示出与本发明的第2实施例有关的半导体装置的制造方法的各工序的剖面图。
图4(a)和(b)是示出与本发明的第2实施例有关的半导体装置的制造方法的各工序的剖面图。
图5是示出与本发明的第3实施例有关的半导体装置的剖面图。
图6(a)～(d)是示出与本发明的第3实施例有关的半导体装置的制造方法的各工序的剖面图。
图7是示出与本发明的第4实施例有关的半导体装置的剖面图。
图8(a)～(d)是示出与本发明的第4实施例有关的半导体装置的制造方法的各工序的剖面图。
图9是示出与本发明的第5实施例有关的半导体装置的剖面图。
图10(a)～(e)是示出与本发明的第5实施例有关的半导体装置的制造方法的各工序的剖面图。
图11(a)和(b)是示出与本发明的第5实施例有关的半导体装置的制造方法的各工序的剖面图。
图12(a)是示出现有的DRAM混合装载系统LSI芯片的概略结构的平面图，(b)是示出(a)中示出的第1DRAM部和第2DRAM部的单元电容器中被蓄积的电荷与基准电荷的关系的图，(c)是示出(a)中示出的第2DRAM部的存储单元的等效电路图。
具体实施方式
(第1实施例)
以下，一边参照附图，一边说明与本发明的第1实施例有关的半导体装置。
图1(a)是示出与本发明的第1实施例有关的半导体装置的概略结构的平面图。
如图1(a)中所示，在芯片100上安装了CMOS逻辑部101、第1DRAM部102和第2DRAM部103。第1DRAM部102以被高速处理的数据的暂时蓄积、即以蓄积高速移动的电荷为目的。与此不同，第2DRAM部103以充分地保持已被写入的信号为目的。
本实施例的特征在于，根据各自的用途设定了构成第1DRAM部102和第2DRAM部103的存储单元的电容。
图1(b)和(c)是示出构成(a)中示出的第1DRAM部和第2DRAM部的各自的存储单元的等效电路图。
如图1(b)中所示，构成第1DRAM部102的存储单元由第1传输门104A和第1电容器105A构成。此外，如图1(c)中所示，构成第2DRAM部103的存储单元由第2传输门104B和第2电容器105B构成。
在此，假定第1电容器105A的电容为Ca，第1电容器105A的电源电压为VDDa，第1电容器105A的板电压为VPa，第1电容器105A中被蓄积的电荷为Qa。此外，假定第2电容器105B的电容为Cb，第2电容器105B的电源电压为VDDb，第2电容器105B的板电压为VPb，第2电容器105B中被蓄积的电荷为Qb，来说明电容器的电荷蓄积特性。
图1(d)是示出图1(b)中示出的第1电容器105A的电容Ca与在第1电容器105A的电极间被施加的工作电压(VDDa-VPa)的关系的曲线图。此外，图1(e)是示出图1(c)中示出的第2电容器105B的电容Cb与在第2电容器105B的电极间被施加的工作电压(VDDb-VPb)的关系的曲线图。具体地说，例如在第1DRAM部102的第1电容器105A中，被设定为Ca＝6fF和(VDDa-VPa)＝1.2V，而在第2DRAM部103的第1电容器105B中，被设定为Cb＝20fF和(VDDb-VPb)＝0.75V。此时，电容器中被蓄积的电荷可作为以图1(d)和(e)中示出的斜线区域的面积为值而具有的物理量来表示。因而，根据下式(2)，在第1电容器105A中被蓄积的电荷为7.2fC。
Qa＝Ca×(VDDa-VPa)＝6fF×1.2V＝7.2fC        …(2)
另一方面，根据下式(3)，在第2电容器105B中被蓄积的电荷为15fC。
Qb＝Cb×(VDDb-VPb)＝20fF×0.75V＝15fC       …(3)
由此，在第1电容器105A中被蓄积的电荷比在第2电容器105B中被蓄积的电荷少7.8fC。因此，按照本实施例，在工作电压高的第1DRAM部102中，由于在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，由于在第2DRAM部103中蓄积很多的电荷，故可满足充分的信号保持特性。因而，如上所述，通过根据各自的用途使存储单元的电容实现最佳化，可实现既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载器件。此外，按照本实施例，与现有的半导体装置同样地设定为Ca＝Cb＝20fF的情况相比，在第1电容器105A中被蓄积的电荷少了16.8fF。因此，由于可节省为使必要以上地被蓄积的16.8fC的电荷移动所消耗的功率，同时可不使必要以上地被蓄积的电荷移动，故可进行高速的信号处理。
此外，在第1实施例中，在与目的对应的范围内任意地设定了第1电容器105A和第2电容器105B的各自的电容和分别被施加的电压。但是，必须使第1电容器105A中被蓄积的电荷Qa比第2电容器105B中被蓄积的电荷Qb少。
此外，在第1实施例中，第1电容器105A和第2电容器105B的工作电压互不相同，但即使是工作电压相同的情况，如果将第1电容器105A的电容设定为比第2电容器105B的电容小，则也能得到同样的效果。
(第2实施例)
以下，一边参照附图，一边说明与第2实施例有关的半导体装置及其制造方法。此外，图1(a)在本实施例中也是示出与本实施例有关的半导体装置的概略结构的平面图。
图2是示出与本发明的第2实施例有关的半导体装置的剖面图。具体地说，是示出分别构成在图1(a)中示出的芯片100上被安装的第1DRAM部102和第2DRAM部103的存储单元的剖面图。此外，将安装了第1DRAM部102和第2DRAM部103的各自的区域定为第1存储器区域RA和第2存储器区域RB。
如图2中所示，在半导体衬底200中的第1存储器区域RA上经第1栅绝缘膜202A形成了第1栅电极203A。由此，在第1存储器区域RA上设置传输门。在半导体衬底200中的第1存储器区域RA上经第1电容绝缘膜204形成了第1电容上部电极205。在半导体衬底200中的第2存储器区域RB上经第2栅绝缘膜202B形成了第2栅电极203B。由此，在第2存储器区域RB上设置传输门。在位于半导体衬底200中的第1栅电极203A的两侧的区域中形成了第1扩散层206A。在连接到第1扩散层206A的扩散层201(第1电容下部电极)上经第1电容绝缘膜204形成了第1电容上部电极205。由此，在第1存储器区域RA中设置第1DRAM部102的单元电容器。在位于半导体衬底200中的第2栅电极203B的两侧的区域中形成了第2扩散层206B。分别在半导体衬底200、第1栅电极203A、第1电容上部电极205和第2栅电极203B上形成了第1层间绝缘膜207。在第1层间绝缘膜207中的第2存储器区域RB中形成了与第2扩散层206B连接的接触栓208。在第1层间绝缘膜207中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与接触栓208连接的第2电容下部电极209。以覆盖第2电容下部电极209的方式形成了第2电容绝缘膜210，同时以覆盖第2电容绝缘膜210的方式形成了第2电容上部电极211。由此，在第2存储器区域RB中设置第2DRAM部103的单元电容器。分别在第1层间绝缘膜207和第2电容上部电极211上形成了第2层间绝缘膜212。在第2层间绝缘膜212上形成了布线层213。将布线层213的一部分形成为通过在第2层间绝缘膜212中的接触孔分别与第1电容上部电极205和第2电容上部电极211连接。
其次，参照附图，说明与第2实施例有关的半导体装置的制造方法。
图3(a)～(d)和图4(a)、(b)是示出与第2实施例有关的半导体装置的制造方法的各工序的剖面图。此外，在图3(a)～(d)和图4(a)、(b)中，对与图2中示出的与第2实施例有关的半导体装置为同一的构件附以同一符号。
首先，如图3(a)中所示，通过在半导体衬底200中的第1存储器区域RA的单元电容器形成区域注入杂质，形成成为第1电容下部电极的扩散层201。其后，在半导体衬底200的整个面上依次形成例如由主要成分为氧化硅膜构成的绝缘膜202和例如由硅膜或硅与金属的层叠膜构成的电极膜203。
其次，如图3(b)中所示，通过利用光刻法和刻蚀对电极膜203和绝缘膜202进行构图，在半导体衬底200中的第1存储器区域RA上经第1栅绝缘膜202A形成第1栅电极203A，同时经第1电容绝缘膜形成第1电容上部电极205。与此同时，在半导体衬底200中的第2存储器区域RB上经第2栅绝缘膜202B形成第2栅电极203B。由此，分别在第1存储器区域RA和第2存储器区域RB上设置传输门，同时设置第1存储器区域RA的第1DRAM部102的单元电容器。
其次，如图3(c)中所示，通过在半导体衬底200中的第1存储器区域RA和第2存储器区域RB中注入杂质，分别形成第1扩散层206A和第2扩散层206B。此时，第1扩散层206A连接到扩散层201上。
其次，如图3(d)中所示，在半导体衬底200的整个面上形成第1层间绝缘膜207。其后，利用光刻法和刻蚀在第1层间绝缘膜207中的第2存储器区域RB中形成到达第2扩散层206B的接触孔。其后，在半导体衬底200的整个面上形成导电膜，使其完全填埋接触孔。其后，通过除去第1层间绝缘膜207上不需要的导电膜，在接触孔内形成与第2扩散层206B连接的接触栓208。
其次，如图4(a)中所示，在第1层间绝缘膜207中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与接触栓208连接的第2电容下部电极209。第2电容下部电极209例如由含有磷的硅构成。其后，例如形成由氧化硅膜与氮化硅膜的层叠膜(ON膜)构成的第2电容绝缘膜210，使其覆盖第2电容下部电极209，同时形成例如由含有磷的硅构成的第2电容上部电极211，使其覆盖第2电容绝缘膜210。由此，在第2存储器区域RB上设置第2DRAM部103的单元电容器。
其次，如图4(b)中所示，在半导体衬底200的整个面上形成第2层间绝缘膜212。其后，在第2层间绝缘膜212中形成到达第1电容上部电极205和第2电容上部电极211的接触孔。其后，在第2层间绝缘膜212上形成了布线层213。此时，将布线层213的一部分形成为分别与第1电容上部电极205和第2电容上部电极211连接。根据以上所述，在第1存储器区域RA和第2存储器区域RB中分别形成第1DRAM部102和第2DRAM部103。
按照第2实施例，由于在第1存储器区域RA上形成的单元电容器由连接到第1扩散层206A上的扩散层201构成的第1电容下部电极、第1电容绝缘膜204和第1电容上部电极205构成，故具有在半导体衬底200中直接形成的平面型电容器这样的结构。与此不同，由于在第2存储器区域RB上形成的单元电容器具有在第1层间绝缘膜207上经接触栓208形成的堆叠型电容器这样的结构，故与在第1存储器区域RA上形成的平面型电容器相比，在第2存储器区域RB中为了形成单元电容器可利用宽的区域。再者，由于在第2存储器区域RB上形成的第2电容下部电极209具有圆筒结构，故第2电容下部电极209的表面积变宽。即，在第2存储器区域RB上形成的单元电容器的电容比在第1存储器区域RA上形成的单元电容器的电容大。因而，在将在第1存储器区域RA上形成的单元电容器作为电容元件的第1DRAM部102中，由于在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，由于在将在第2存储器区域RB上形成的单元电容器作为电容元件的第2DRAM部103中蓄积很多的电荷，故可满足充分的信号保持特性。
即，如果如本实施例那样根据各DRAM部的用途使单元电容器的电容实现最佳化，则可实现既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载器件。
此外，按照第2实施例，由于在半导体衬底200中直接形成了在第1存储器区域RA上形成的单元电容器，故不存在单元电容器与第1扩散层206A连接用的接触栓。因此，也不存在接触栓与第1扩散层206A的接触电阻和接触栓的电阻。即，在第1存储器区域RA中，从传输门到单元电容器的第1电容下部电极(扩散层201)的电阻只是第1扩散层206A内的扩散电阻。具体地说，该扩散电阻为约5Ω的低的电阻。其结果，在将在第1存储器区域RA上形成的单元电容器作为电容元件的第1DRAM部102中，由于对于在进行信号处理时产生的电荷移动的电阻较低，故可进行高速处理。与此不同，由于在第1层间绝缘膜207上经接触栓208形成了在第2存储器区域RB上形成的单元电容器，故存在将接触栓208与第2扩散层206B的接触电阻和接触栓208的电阻合在一起的电阻、具体地说为约10kΩ的高的电阻。因此，在第2存储器区域RB上形成的单元电容器中蓄积的电荷通过经接触栓208从第2扩散层206B朝向半导体衬底200流失而产生的漏泄电流具体地说被减少到1fA以下。由此，在将在第2存储器区域RB上形成的单元电容器作为电容元件的第2DRAM部103中，由于在单元电容器中蓄积的电荷难以流失，故可充分地保持已存储的信号，同时可减少补充电荷用的功耗。
即，如果如本实施例那样根据各DRAM部的用途使通过连接单元电容器与半导体衬底200产生的电阻实现最佳化，则可实现既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载器件。
此外，按照第2实施例，由于用连接到第1扩散层206A上的扩散层201来代替使用在第1存储器区域RA上形成的单元电容器的电容下部电极，故在第1存储器区域RA中可节省电荷在单元电容器与半导体衬底200之间移动的距离。因此，由于可快速地使电荷的移动结束，故在将在第1存储器区域RA上形成的单元电容器作为电容元件的第1DRAM部102中，由于可高速地在单元电容器中存储信号，故可进行高速的信号处理。
此外，在第2实施例中，将在第2存储器区域RB中以具有圆筒结构的方式形成的第2电容下部电极209的两面作为单元电容器来利用，但也可只将内表面作为单元电容器来利用。
此外，在第2实施例中，使用了圆筒结构作为在第2存储器区域RB上形成的单元电容器的结构，但也可代之以使用圆柱结构或其它的结构。
此外，在第2实施例中，使用了平面型电容器作为在第1存储器区域RA上形成的单元电容器的结构，但也可使用在半导体衬底200中形成的孔内形成的所谓的槽型电容器。
此外，在与第2实施例有关的半导体装置的制造方法中，使用了将主要成分定为氧化硅膜的绝缘膜作为绝缘膜202，但也可代之以使用其它的绝缘膜。
此外，在与第2实施例有关的半导体装置的制造方法中，使用了硅膜或硅与金属的层叠膜作为电极膜203，但也可代之以使用其它的导电膜。
此外，在与第2实施例有关的半导体装置的制造方法中，在第2存储器区域RB中使用了含有磷的硅作为第2电容下部电极209和第2电容上部电极211，但也可代之以使用含有其它的杂质的硅或其它的金属。
此外，在与第2实施例有关的半导体装置的制造方法中，在第2存储器区域RB中使用了ON膜作为第2电容绝缘膜210，但也可代之以使用其它的电容绝缘膜。
(第3实施例)
以下，一边参照附图，一边说明与第3实施例有关的半导体装置及其制造方法。此外，图1(a)在本实施例中也是示出与本实施例有关的半导体装置的概略结构的平面图。
图5是示出与第3实施例有关的半导体装置的剖面图。具体地说，是示出分别构成在图1(a)中示出的芯片100上被安装的第1DRAM部102和第2DRAM部103的存储单元的剖面图。此外，将安装了第1DRAM部102和第2DRAM部103的各自的区域定为第1存储器区域RA和第2存储器区域RB。
如图5中所示，在半导体衬底300中的第1存储器区域RA上经第1栅绝缘膜301A形成了第1栅电极302A。由此，在第1存储器区域RA上设置传输门。在半导体衬底300中的第1存储器区域RA上经第1电容绝缘膜304形成了第1电容上部电极305。在半导体衬底300中的第2存储器区域RB上经第2栅绝缘膜301B形成了第2栅电极302B。由此，在第2存储器区域RB上设置传输门。在位于半导体衬底300中的第1栅电极302A的两侧的区域中形成了第1扩散层303A。在位于半导体衬底300中的第2栅电极302B的两侧的区域中形成了第2扩散层303B。分别在半导体衬底300、第1栅电极302A、第1电容上部电极305和第2栅电极302B上形成了第1层间绝缘膜304。在第1层间绝缘膜304中的第1存储器区域RA中形成了与第1扩散层303A连接的例如由硅构成的第1接触栓305A。在第1层间绝缘膜304中的第2存储器区域RB中形成了与第2扩散层303B连接的例如由硅构成的第2接触栓305B。在第1层间绝缘膜304中的第1存储器区域RA上形成了具有在圆筒部分中带有底的部分的形状且与第1接触栓305A连接且由硅构成的第1电容下部电极306A。在第1层间绝缘膜304中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与第2接触栓305B连接且由硅构成的第2电容下部电极306B。第2存储器区域RB的第2电容下部电极306B成为具有半球状的凹凸的粗糙面308。形成了例如由ON膜或具有高介电常数的金属氧化膜构成的第1电容绝缘膜309A，使其覆盖第1电容下部电极306A，同时形成了例如由硅构成的第1电容上部电极310A，使其覆盖第1电容绝缘膜309A。由此，在第1存储器区域RA上设置第1DRAM部102的单元电容器。形成了例如由ON膜或具有高介电常数的金属氧化膜构成的第2电容绝缘膜309B，使其覆盖包含粗糙面308的第2电容下部电极306B，同时形成了例如由硅构成的第2电容上部电极310B，使其覆盖第2电容绝缘膜309B。由此，在第2存储器区域RB上设置第2DRAM部103的单元电容器。分别在第1层间绝缘膜304、第1电容上部电极310A和第2电容上部电极310B上形成了第2层间绝缘膜311。在第2层间绝缘膜311上形成了布线层312。此时，将布线层312的一部分形成为分别与第1电容上部电极310A和第2电容上部电极310B连接。
与第3实施例有关的半导体装置的特征在于，第2存储器区域RB的第2电容下部电极306B的表面成为粗糙面308。因而，第2存储器区域RB的第2电容下部电极306B的表面积比第1存储器区域RA的第1电容下部电极306A的表面积宽。即，在第2存储器区域RB上形成的单元电容器的电容比在第1存储器区域RA上形成的单元电容器的电容大。具体地说，如果利用HSG(半球状晶粒)化技术使第2电容下部电极306B的表面成为粗糙面308，则在第1存储器区域RA上形成的单元电容器的电容约为10fF，而在第2存储器区域RB上形成的单元电容器的电容约为20fF。
其次，一边参照附图，一边说明说明与第3实施例有关的半导体装置的制造方法。
图6(a)～(d)是示出与第3实施例有关的半导体装置的制造方法的各工序的剖面图。此外，在图6(a)～(d)中，对与图5中示出的与第3实施例有关的半导体装置为同一的构件附以同一符号。
首先，如图6(a)中所示，在半导体衬底300中的第1存储器区域RA上经第1栅绝缘膜301A形成了第1栅电极302A，同时在半导体衬底300中的第1存储器区域RA上经第1电容绝缘膜304形成了第1电容上部电极305。在半导体衬底300中的第2存储器区域RB上经第2栅绝缘膜301B形成了第2栅电极302B。由此，分别在第1存储器区域RA和第2存储器区域RB上设置传输门。其后，在位于半导体衬底300中的第1栅电极302A的两侧的区域中形成了第1扩散层303A，同时在位于半导体衬底300中的第2栅电极302B的两侧的区域中形成了第2扩散层303B。其后，在半导体衬底300的整个面上形成第1层间绝缘膜304。其后，在第1层间绝缘膜304中的第1存储器区域RA中形成了与第1扩散层303A连接的例如由硅构成的第1接触栓305A。与此同时，在第1层间绝缘膜304中的第2存储器区域RB中形成了与第2扩散层303B连接的例如由硅构成的第2接触栓305B。其后，在第1层间绝缘膜304中的第1存储器区域RA上形成了具有在圆筒部分中带有底的部分的形状且与第1接触栓305A连接且由硅构成的第1电容下部电极306A。与此同时，在第1层间绝缘膜304中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与第2接触栓305B连接且由硅构成的第2电容下部电极306B。第1电容下部电极306A和第2电容下部电极306B例如由非晶硅构成。
其次，如图6(b)中所示，在第1层间绝缘膜304中的第1存储器区域RA上形成光致抗蚀剂307，使第1电容下部电极306A完全被掩蔽。其后，通过将第2存储器区域RB的第2电容下部电极306B暴露于例如包含氢氟酸的药液中，除去因覆盖第2电容下部电极306B的表面的自然氧化而形成的氧化硅膜(省略了图示)。
其次，如图6(c)中所示，例如通过在第2存储器区域RB的第2电容下部电极306B的表面上使用HSG化技术，具体地说，通过例如在包含硅烷或二硅烷的含有硅的气体的气氛中对半导体衬底300进行620℃附近的热处理，作成具有半球状的凹凸的粗糙面308。其后，除去在第1存储器区域RA上形成的光致抗蚀剂307。
其次，如图6(d)中所示，在半导体衬底300的整个面上依次形成例如由ON膜或具有高介电常数的金属氧化膜构成的绝缘膜和例如由硅构成的电极膜。其后，通过对该绝缘膜和该电极膜进行构图，形成第1电容绝缘膜309A，使其覆盖第1电容下部电极306A，同时形成第1电容上部电极310A，使其覆盖第1电容绝缘膜309A。与此同时，形成第2电容绝缘膜309B，使其覆盖第2电容下部电极306B，同时形成第2电容上部电极310B，使其覆盖第2电容绝缘膜309B。由此，在第1存储器区域RA上设置第1DRAM部102的单元电容器，同时在第2存储器区域RB上设置第2DRAM部103的单元电容器。其后，在半导体衬底300的整个面上形成第2层间绝缘膜311。其后，在第2层间绝缘膜311上形成布线层312。此时，将布线层312的一部分形成为通过在第2层间绝缘膜311中形成的接触孔分别与第1电容上部电极310A和第2电容上部电极310B连接。根据以上所述，分别在第1存储器区域RA和第2存储器区域RB中形成第1DRAM部102和第2DRAM部103。
按照第3实施例，由于第1存储器区域RA的第1电容下部电极306A的表面是平坦的，而第2存储器区域RB的第2电容下部电极306B的表面是粗糙面308。因此，第2存储器区域RB的第2电容下部电极306B的表面积比第1存储器区域RA的第1电容下部电极306A的表面积宽。即，在第2存储器区域RB上形成的单元电容器的电容比在第1存储器区域RA上形成的单元电容器的电容大。具体地说，将在第1存储器区域RA上形成的单元电容器的电容设定为10fF，而可将在第2存储器区域RB上形成的单元电容器的电容设定为20fF。如果这样做，如果假定对在第1存储器区域RA和第2存储器区域RB中形成的单元电容器施加的工作电压彼此相等，则在第1存储器区域RA中形成的单元电容器中被蓄积的电荷为在第2存储器区域RB中形成的单元电容器中被蓄积的电荷的约一半。因而，在将在第1存储器区域RA上形成的单元电容器作为电容元件的第1DRAM部102中，由于在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，由于在将在第2存储器区域RB上形成的单元电容器作为电容元件的第2DRAM部103中蓄积很多的电荷，故可满足充分的信号保持特性。
即，如果如本实施例那样根据各DRAM部的用途使单元电容器的电容实现最佳化，则可实现既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载器件。
此外，既能使第1DRAM部102的单元电容器和第2DRAM部103的单元电容器的结构和材料彼此相同，又能可靠地得到上述的效果。
此外，在第3实施例中，将第1存储器区域RA中形成的单元电容器的电容设定为约5～20fF，此外，将第2存储器区域RB中形成的单元电容器的电容设定为约8～50fF，而且，如果使在第1存储器区域RA中形成的单元电容器的电容比在第2存储器区域RB中形成的单元电容器的电容小，则可得到同样的效果。
此外，在第3实施例中，分别使用了硅作为第1接触栓305A、第2接触栓305B、第1电容上部电极310A和第2电容上部电极310B，但也可代之以分别使用其它的金属。
此外，在第3实施例中，由ON膜或具有高介电常数的金属氧化膜作为第1电容绝缘膜309A和第2电容绝缘膜309B，但也可代之以使用其它的电容绝缘膜。
此外，在第3实施例中，将在第1存储器区域RA和第2存储器区域RB中以具有圆筒结构的方式形成的第1电容下部电极306A和第2电容下部电极306B的两面作为单元电容器来利用，但也可只将内表面作为单元电容器来利用。
此外，在第3实施例中，使在第2存储器区域RB中以具有圆筒结构的方式形成的第2电容下部电极306B的两面成为粗糙面，但也可代之以只使圆筒的内表面成为粗糙面。
此外，在第3实施例中，使用了圆筒结构作为在第1存储器区域RA和第2存储器区域RB上形成的单元电容器的结构，但也可代之以使用圆柱结构或其它的结构。
此外，在第3实施例中，在第1层间绝缘膜304上形成了在第1存储器区域RA和第2存储器区域RB上形成的单元电容器，但也可在第1层间绝缘膜304中形成。此时，将作为第1电容下部电极306A和第2电容下部电极306B的结构的圆筒部分的内表面作为单元电容器来使用即可。
此外，在与第3实施例有关的半导体装置的制造方法中，使用氢氟酸除去了覆盖第2存储器区域RB的第2电容下部电极306B的表面的氧化硅膜，但也可代之以使用其它的方法除去该氧化硅膜。
此外，在与第3实施例有关的半导体装置的制造方法中，在由自然氧化膜覆盖第2存储器区域RB的第2电容下部电极306B的表面的气氛中形成了第2电容下部电极306B。但是，也可代之以在第2电容下部电极306B不被氧化的气氛中形成第2电容下部电极306B。此时，不需要有除去在第2电容下部电极306B的表面上形成的氧化硅膜的工序。
此外，在与第3实施例有关的半导体装置的制造方法中，使用了包含硅烷或二硅烷的含有硅的气体作为使第2存储器区域RB的第2电容下部电极306B的表面成为粗糙面的含有硅的气体，但也可代之以使用其它的含有硅的气体。
此外，在与第3实施例有关的半导体装置的制造方法中，在含有硅的气体的气氛中进行了620℃附近的热处理作为使第2存储器区域RB的第2电容下部电极306B的表面成为粗糙面的方法，但也可代之以使用其它的使第2电容下部电极306B的表面成为粗糙面的方法。
(第4实施例)
以下，一边参照附图，一边说明与第4实施例有关的半导体装置及其制造方法。此外，图1(a)在本实施例中也是示出与本实施例有关的半导体装置的概略结构的平面图。
图7是示出与第4实施例有关的半导体装置的剖面图。具体地说，是示出分别构成在图1(a)中示出的芯片100上被安装的第1DRAM部102和第2DRAM部103的存储单元的剖面图。此外，将安装了第1DRAM部102和第2DRAM部103的各自的区域定为第1存储器区域RA和第2存储器区域RB。
如图7中所示，在半导体衬底400中的第1存储器区域RA上经第1栅绝缘膜401A形成了第1栅电极402A。由此，在第1存储器区域RA上设置传输门。在半导体衬底400中的第2存储器区域RB上经第2栅绝缘膜401B形成了第2栅电极402B。由此，在第2存储器区域RB上设置传输门。在位于半导体衬底400中的第1栅电极402A的两侧的区域中形成了第1扩散层403A。在位于半导体衬底400中的第2栅电极402B的两侧的区域中形成了第2扩散层403B。分别在半导体衬底400、第1栅电极402A和第2栅电极402B上形成了第1层间绝缘膜404。在第1层间绝缘膜404中的第1存储器区域RA中形成了与第1扩散层403A连接的第1接触栓405A。在第1层间绝缘膜404中的第2存储器区域RB中形成了与第2扩散层403B连接的第2接触栓405B。在第1层间绝缘膜404中的第1存储器区域RA上形成了具有在圆筒部分中带有底的部分的形状且与第1接触栓405A连接第1电容下部电极406A。在第1层间绝缘膜404中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与第2接触栓405B连接第2电容下部电极406B。形成了例如由ON膜构成的第1低介电常数膜407A，使其覆盖第1电容下部电极406A，同时形成了例如由硅构成的第1电容上部电极410A，使其覆盖第1低介电常数膜407A。由此，在第1存储器区域RA上设置第1DRAM部102的单元电容器。形成了例如由具有高介电常数的氧化钽(Ta2O5)膜构成的第2高介电常数膜408B，使其覆盖第2电容下部电极406B，同时形成了第2电容上部电极410B，使其覆盖第2高介电常数膜408B。由此，在第2存储器区域RB上设置第2DRAM部103的单元电容器。分别在第1层间绝缘膜404、第1电容上部电极410A和第2电容上部电极410B上形成了第2层间绝缘膜411。在第2层间绝缘膜411上形成了布线层412。此时，将布线层412的一部分形成为通过在第2层间绝缘膜411中形成的接触孔分别与第1电容上部电极410A和第2电容上部电极410B连接。但是，在本实施例中使用的所谓的低介电常数膜和高介电常数膜，意味着在彼此的介电常数中存在差别。
与第4实施例有关的半导体装置的特征在于，第1存储器区域RA的第1低介电常数膜407A的材料与第2存储器区域RB的第2高介电常数膜408B的材料互不相同。考虑作为第1存储器区域RA的第1低介电常数膜407A使用的ON膜的相对介电常数和氧化膜换算膜厚分别为3.9和4.7nm、作为第2存储器区域RB的第2高介电常数膜408B使用的Ta2O5膜的相对介电常数和氧化膜换算膜厚分别为20和3.2nm的情况。此时，如果在第1存储器区域RA上形成的单元电容器的电容为10fF，则根据下式(4)，在第2存储器区域RB上形成的单元电容器的电容为14.7fF。
10fF×4.7nm÷3.2nm＝14.7fF             …(4)
因而，按照本实施例，可使在第1存储器区域RA上形成的单元电容器的电容比在第2存储器区域RB上形成的单元电容器的电容小。
其次，一边参照附图，一边说明说明与第4实施例有关的半导体装置的制造方法。
图8(a)～(d)是示出与第4实施例有关的半导体装置的制造方法的各工序的剖面图。此外，在图8(a)～(d)中，对与图7中示出的与第4实施例有关的半导体装置为同一的构件附以同一符号。
首先，如图8(a)中所示，在半导体衬底400中的第1存储器区域RA上经第1栅绝缘膜401A形成了第1栅电极402A，同时在半导体衬底400中的第2存储器区域RB上经第2栅绝缘膜401B形成了第2栅电极402B。由此，分别在第1存储器区域RA和第2存储器区域RB上设置传输门。其后，在位于半导体衬底400中的第1栅电极402A的两侧的区域中形成了第1扩散层403A，同时在位于半导体衬底400中的第2栅电极402B的两侧的区域中形成了第2扩散层403B。其后，在半导体衬底400的整个面上形成第1层间绝缘膜404。其后，在第1层间绝缘膜404中的第1存储器区域RA中形成了与第1扩散层403A连接的第1接触栓405A。与此同时，在第1层间绝缘膜404中的第2存储器区域RB中形成了与第2扩散层403B连接的第2接触栓405B。其后，在第1层间绝缘膜404中的第1存储器区域RA上形成了具有在圆筒部分中带有底的部分的形状且与第1接触栓405A连接第1电容下部电极406A。与此同时，在第1层间绝缘膜404中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与第2接触栓405B连接第2电容下部电极406B。其后，在半导体衬底400的整个面上形成例如由氮化硅膜构成的低介电常数膜和例如由Ta2O5膜构成的高介电常数膜。其后，通过对该低介电常数膜和该高介电常数膜进行构图，形成第1低介电常数膜407A，使其覆盖第1电容下部电极406A，同时形成第1高介电常数膜408A，使其覆盖第1低介电常数膜407A。与此同时，形成第2低介电常数膜407B，使其覆盖第2电容下部电极406B，同时形成第2高介电常数膜408B，使其覆盖第2低介电常数膜407B。
其次，如图8(b)中所示，在第2存储器区域RB的第2高介电常数膜408B上形成光致抗蚀剂409，使第2高介电常数膜408B完全被掩蔽。
其次，如图8(c)中所示，利用使用包含氢氟酸的药液进行湿法刻蚀有选择地除去第1存储器区域RA的第1高介电常数膜408A。其后，通过例如在包含氧的气氛中对半导体衬底400进行热处理，利用氧化将第1存储器区域RA的第1低介电常数膜407A作成氮化硅膜和氧化硅膜的层叠膜(ON膜)，同时一边对第2存储器区域RB的第2高介电常数膜408B添加氧，一边使该第2高介电常数膜408B结晶化。
其次，如图8(d)中所示，在半导体衬底400的整个面上形成金属膜。其后，通过用光刻法和干法刻蚀对该金属膜进行构图，形成第1电容上部电极410A，使其覆盖第1低介电常数膜407A，同时形成第1电容上部电极410B，使其覆盖第2高介电常数膜408B。由此，在第1存储器区域RA上设置第1DRAM部102的单元电容器，同时在第2存储器区域RB上设置第2DRAM部103的单元电容器。其后，在半导体衬底400的整个面上形成第2层间绝缘膜411。其后，在第2层间绝缘膜411上形成布线层412。此时，将布线层412的一部分形成为通过在第2层间绝缘膜411中形成的接触孔分别与第1电容上部电极410A和第2电容上部电极410B连接。根据以上所述，分别在第1存储器区域RA和第2存储器区域RB中形成第1DRAM部102和第2DRAM部103。
按照第4实施例，在第1存储器区域RA上形成的单元电容器的电容绝缘膜由ON膜来构成。另一方面，在第2存储器区域RB上形成的单元电容器的电容绝缘膜由氮化硅膜和具有高介电常数的Ta2O5膜来构成(但是，在与本实施例有关的半导体装置中，在第2存储器区域RB上形成的单元电容器的电容绝缘膜只由Ta2O5膜来构成)。因此，第1存储器区域RA的单元电容器的电容比第2存储器区域RB的单元电容器的电容小。具体地说，如果构成第1低介电常数膜407A的ON膜的相对介电常数为5，另一方面，构成第2高介电常数膜408B的Ta2O5膜的相对介电常数为10，则可将在第1存储器区域RA上形成的单元电容器的电容例如定为10fF，将在第2存储器区域RB上形成的单元电容器的电容例如定为20fF。因此，在第1存储器区域RA上形成的单元电容器的电容约为在第2存储器区域RB上形成的单元电容器的电容的一半。即，在对在第1存储器区域RA和第2存储器区域RB中形成的各自的单元电容器施加的工作电压彼此相等的情况下，在第1存储器区域RA中形成的单元电容器中被蓄积的电荷为在第2存储器区域RB中形成的单元电容器中被蓄积的电荷的约一半。由此，在将在第1存储器区域RA上形成的单元电容器作为电容元件的第1DRAM部102中，由于在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，由于在将在第2存储器区域RB上形成的单元电容器作为电容元件的第2DRAM部103中蓄积很多的电荷，故可满足充分的信号保持特性。
即，如果如本实施例那样根据各DRAM部的用途使单元电容器的电容实现最佳化，则可实现既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载器件。
此外，在第4实施例中，第1低介电常数膜407A由ON膜构成，第2低介电常数膜407B由氮化硅膜构成，此外，第2高介电常数膜408B由Ta2O5膜构成，但也可代之以使用其它的电容绝缘膜。具体地说，作为第2高介电常数膜408B，最好使用例如氧化铝膜或BST(钛酸钡锶)等的具有高介电常数的膜。但是，必须使在第1存储器区域RA上形成的单元电容器的电容比在第2存储器区域RB上形成的单元电容器的电容小。
此外，在第4实施例中，将在第1存储器区域RA和第2存储器区域RB中以具有圆筒结构的方式形成的第1电容下部电极406A和第2电容下部电极406B的两面作为单元电容器来利用，但也可只将内表面作为单元电容器来利用。
此外，在第4实施例中，使用了圆筒结构作为在第1存储器区域RA和第2存储器区域RB上形成的单元电容器的结构，但也可代之以使用圆柱结构或其它的结构。
此外，在第4实施例中，使用了在圆筒部分中带有底的部分的堆叠型电容器作为在第1存储器区域RA和第2存储器区域RB上形成的单元电容器的结构，但也可代之以使用单纯堆叠型电容器。
此外，在第4实施例中，在第1层间绝缘膜404上形成了在第1存储器区域RA和第2存储器区域RB上形成的单元电容器，但也可在第1层间绝缘膜404中形成。此时，将作为第1电容下部电极406A和第2电容下部电极406B的结构的圆筒部分的内表面作为单元电容器来使用即可。
此外，在与第4实施例有关的半导体装置的制造方法中，由第2低介电常数膜407B和第2高介电常数膜408B构成了构成第2DRAM部103的单元电容器的电容绝缘膜，但也可只由第2高介电常数膜408B来构成构成第2DRAM部103的单元电容器的电容绝缘膜。此时，分别在第1存储器区域RA和第2存储器区域RB上形成第1低介电常数膜407A和第2高介电常数膜408B即可。
(第5实施例)
以下，一边参照附图，一边说明与第5实施例有关的半导体装置及其制造方法。此外，图1(a)在本实施例中也是示出与本实施例有关的半导体装置的概略结构的平面图。
图9是示出与第5实施例有关的半导体装置的剖面图。具体地说，是示出分别构成在图1(a)中示出的芯片100上被安装的第1DRAM部102和第2DRAM部103的存储单元的剖面图。此外，将安装了第1DRAM部102和第2DRAM部103的各自的区域定为第1存储器区域RA和第2存储器区域RB。
如图9中所示，在半导体衬底500中的第1存储器区域RA上经第1栅绝缘膜501A形成了第1栅电极502A。由此，在第1存储器区域RA上设置传输门。在半导体衬底500中的第2存储器区域RB上经第2栅绝缘膜501B形成了第2栅电极502B。由此，在第2存储器区域RB上设置传输门。在位于半导体衬底500中的第1栅电极502A的两侧的区域中形成了第1扩散层503A。此外，在第1栅电极502A和第1扩散层503A上形成了硅化层516。在位于半导体衬底500中的第2栅电极502B的两侧的区域中形成了第2扩散层503B。分别在半导体衬底500、第1栅电极502A和第2栅电极502B上形成了第1层间绝缘膜504。在第1层间绝缘膜504中的第1存储器区域RA中形成了与第1扩散层503A连接的例如由钨构成的第1接触栓510。在第1层间绝缘膜504中的第2存储器区域RB中形成了与第2扩散层503B连接的例如由硅构成的第2接触栓507。在第1层间绝缘膜504中的第1存储器区域RA上形成了具有在圆筒部分中带有底的部分的形状且与第1接触栓510连接第1电容下部电极511A。在第1层间绝缘膜504中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与第2接触栓507连接第2电容下部电极511B。形成了第1电容绝缘膜512A，使其覆盖第1电容下部电极511A，同时形成了第1电容上部电极513A，使其覆盖第1电容绝缘膜512A。由此，在第1存储器区域RA上设置第1DRAM部102的单元电容器。形成了第2电容绝缘膜512B，使其覆盖第1电容下部电极511B，同时形成了第2电容上部电极513B，使其覆盖第2电容绝缘膜512B。由此，在第2存储器区域RB上设置第2DRAM部103的单元电容器。分别在第1层间绝缘膜504、第1电容上部电极513A和第2电容上部电极513B上形成了第2层间绝缘膜514。在第2层间绝缘膜514上形成了布线层515。此时，将布线层515的一部分形成为通过在第2层间绝缘膜514中形成的接触孔分别与第1电容上部电极513A和第2电容上部电极513B连接。但是，在本实施例中使用的所谓的低介电常数膜和高介电常数膜，意味着在彼此的介电常数中存在差别。
与第5实施例有关的半导体装置的特征在于，连接到第1存储器区域RA的第1扩散层530A上的第1接触栓510的材料与连接到第2存储器区域RB的第2扩散层530B上的第2接触栓507的材料互不相同。具体地说，第1接触栓510的材料为钨，而第2接触栓507的材料为硅。
其次，一边参照附图，一边说明说明与第5实施例有关的半导体装置的制造方法。
图10(a)～(e)和图11(a)、(b)是示出与第5实施例有关的半导体装置的制造方法的各工序的剖面图。此外，在图10(a)～(e)和图11(a)、(b)中，对与图9中示出的与第5实施例有关的半导体装置为同一的构件附以同一符号。
首先，如图10(a)中所示，在半导体衬底500中的第1存储器区域RA上经第1栅绝缘膜501A形成了第1栅电极502A，同时在半导体衬底500中的第2存储器区域RB上经第2栅绝缘膜501B形成了第2栅电极502B。由此，分别在第1存储器区域RA和第2存储器区域RB上设置传输门。其后，在位于半导体衬底500中的第1栅电极502A的两侧的区域中形成了第1扩散层503A，同时在位于半导体衬底500中的第2栅电极502B的两侧的区域中形成了第2扩散层503B。(此外，为了制造与上述的第5实施例有关的半导体装置，接着，使用自对准硅化物技术在第1扩散层503A和第1栅电极502A上有选择地形成硅化层516即可。)其后，在半导体衬底500的整个面上形成由包含硼或磷作为杂质的氧化硅膜构成的第1层间绝缘膜504。其后，利用光刻法和刻蚀在第1层间绝缘膜504中的第2存储器区域RB中形成到达第2扩散层503B的第2接触孔505。
其次，如图10(b)中所示，在半导体衬底500的整个面上形成例如由含有磷的硅构成的硅膜506，使其完全填埋第2接触孔505。
其次，如图10(c)中所示，通过利用例如化学机械研磨法除去在第1层间绝缘膜504上的不需要的硅膜506，在第2接触孔505内形成第2接触栓507。
其次，如图10(d)中所示，利用光刻法和刻蚀在第1层间绝缘膜504中的第1存储器区域RA中形成到达第1扩散层503A的第1接触孔508。
其次，如图10(e)中所示，在半导体衬底500的整个面上形成例如由钨构成的金属膜509，使其完全填埋第1接触孔508。
其次，如图11(a)中所示，通过利用例如化学机械研磨法除去在第1层间绝缘膜504上的不需要的金属膜509，在第1接触孔内形成第1接触栓510。
其次，如图11(b)中所示，在第1层间绝缘膜504中的第1存储器区域RA上形成了具有在圆筒部分中带有底的部分的形状且与第1接触栓510连接第1电容下部电极511A。与此同时，在第1层间绝缘膜504中的第2存储器区域RB上形成了具有在圆筒部分中带有底的部分的形状且与第2接触栓507连接第2电容下部电极511B。其后，形成第1电容绝缘膜512A，使其覆盖第1电容下部电极511A，同时形成第1电容上部电极513A，使其覆盖第1电容绝缘膜512A。与此同时，形成第2电容绝缘膜512B，使其覆盖第1电容下部电极511B，同时形成第2电容上部电极513B，使其覆盖第2电容绝缘膜512B。由此，在第1存储器区域RA上设置第1DRAM部102的单元电容器，同时在第2存储器区域RB上设置第2DRAM部103的单元电容器。在半导体衬底500的整个面上形成第2层间绝缘膜514。其后，在第2层间绝缘膜514上形成布线层515。此时，将布线层515的一部分形成为分别与第1电容上部电极513A和第2电容上部电极513B连接。根据以上所述，分别在第1存储器区域RA和第2存储器区域RB中形成第1DRAM部102和第2DRAM部103。
按照第5实施例，第1存储器区域RA的第1接触栓510由钨构成，而第2存储器区域RB的第2接触栓507由含有磷的硅构成。因此，在第1存储器区域RA中，由于第1接触栓510与第1扩散层503A的接触电阻为钨与硅的接触，故该接触电阻较低。除此以外，由于钨的电阻较低，故即使将两电阻合在一起，具体地说也只是约几Ω的低的电阻。其结果，在第1存储器区域RA上使用第1接触栓510形成的第1DRAM部102中，由于可将对于在进行信号处理时产生的电荷移动的电阻抑制得较低，故可进行高速处理。与此不同，在第2存储器区域RB中，由于第2接触栓507与第2扩散层503B的接触电阻为硅与硅的接触，故该接触电阻较高。除此以外，由于硅的电阻较高，故如果将两电阻合在一起，则具体地说为约几10kΩ的高的电阻。因此，在第2存储器区域RB上形成的单元电容器中蓄积的电荷通过经第2接触栓507从第2扩散层503B朝向半导体衬底500流失而产生的漏泄电流被减少了。由此，在第2存储器区域RB上使用第2接触栓507形成的第2DRAM部103中，由于在单元电容器中蓄积的电荷难以流失，故可充分地保持已存储的信号，同时可减少补充电荷用的功耗。
即，如果如本实施例那样根据各DRAM部的用途使利用栓连接单元电容器与半导体衬底而产生的电阻实现最佳化，则可实现既确保充分的信号保持特性又同时满足低功耗化和高速性能化的DRAM混合装载器件。
再者，按照本实施例的半导体装置，由于与第1接触栓510连接的第1扩散层503A上形成了硅化层516，故可降低第1扩散层503A与第1接触栓510的接触电阻。因此，能可靠地得到上述的效果。
此外，在第5实施例中，使用了钨作为第1接触栓510的材料，但也可代之以使用电阻低的其它的金属。
此外，在第5实施例中，使用了硅衬底作为半导体衬底500，但也可代之以使用其它的半导体衬底。但是，此时有必要着眼于在该半导体衬底上形成的扩散层与接触栓的接触电阻和接触栓的电阻来选择接触栓的材料。
此外，在第5实施例中，将在第1存储器区域RA和第2存储器区域RB中以具有圆筒结构的方式形成的第1电容下部电极511A和第2电容下部电极511B的两面作为单元电容器来利用，但也可只将内表面作为单元电容器来利用。
此外，在第5实施例中，使用了圆筒结构作为在第1存储器区域RA和第2存储器区域RB上形成的单元电容器的结构，但也可代之以使用圆柱结构或其它的结构。
此外，在第5实施例中，在形成金属膜509的工序与形成第1接触孔508的工序之间，也可在第1接触孔508的表面上形成例如由TiN或Ti构成的阻挡金属。
依据本发明，在同一半导体衬底上安装了第1DRAM部和第2DRAM部，同时设定为构成第1DRAM部的第1存储单元的第1电容与构成第2DRAM部的第2存储单元的第2电容互不相同。此时，假定如果设定为第1电容比第2电容小，则第1存储单元的电容元件中被蓄积的电荷比第2存储单元的电容元件中被蓄积的电荷少。因此，由于在第1DRAM部中在进行信号处理时可不使很多的电荷移动，能减少功耗，同时可迅速地使电荷移动，故可进行高速的信号处理。另一方面，由于在第2DRAM部中蓄积很多的电荷，故可满足充分的信号保持特性。
即，按照本发明，由于使用具有互不相同的电容的多种存储单元来构成多个DRAM部，故可根据各DRAM部的用途使存储单元所具有的电容实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，也能既确保充分的信号保持特性又同时满足低功耗化和高速性能化。
此外，按照本发明，在同一半导体衬底上安装了第1DRAM部和第2DRAM部，同时由互不相同的材料构成了连接第1DRAM部中的第1电容元件与半导体衬底的第1栓和连接第2DRAM部中的第2电容元件与半导体衬底的第2栓。因此，可根据第1DRAM部和第2DRAM部的用途使第1栓和第2栓与半导体衬底的接触部中产生的电阻(接触电阻)和第1栓和第2栓的各自的电阻实现最佳化。在此，假定考虑使第1栓与半导体衬底的接触电阻和第1栓的电阻合在一起的电阻比第2栓与半导体衬底的接触电阻和第2栓的电阻合在一起的电阻小的情况。此时，在由具有第1栓的第1存储单元构成的第1DRAM部中，由于对于在进行信号处理时产生的电荷移动的电阻较低，故可进行高速处理。与此不同，在由具有第2栓的第2存储单元构成的第2DRAM部中，由于上述的电阻高，故可减少第2电容元件中被蓄积的电荷经第2栓而朝向半导体衬底流失的漏泄电流。即，在第2DRAM部中，可充分地保持已存储的信号，同时可减少补充电荷用的功耗。
即，按照本发明，由于使用连接电容元件与半导体衬底的栓为互不相同的存储单元构成了多个DRAM部，故可根据各DRAM部的用途使因连接电容元件与半导体衬底的栓与半导体衬底的接触电阻和栓的电阻实现最佳化。因此，即使在同一芯片上与CMOS逻辑部一起安装多个DRAM部的DRAM混合装载器件中，可同时满足低功耗化和高速性能化。

Claims (19)

1.一种半导体装置，其特征在于：
在同一半导体衬底上设置了由具有第1电容的第1存储单元构成的第1DRAM部和由具有与上述第1电容不同的第2电容的第2存储单元构成的第2DRAM部，
在上述半导体衬底中设置了上述第1存储单元的电容下部电极，同时没有在上述半导体衬底中设置上述第2存储单元的电容上部电极和电容下部电极。
2.如权利要求1中所述的半导体装置，其特征在于：
上述第1DRAM部的工作电压比上述第2DRAM部的工作电压高，同时上述第1电容的容量值比上述第2电容的容量值小。
3.如权利要求1中所述的半导体装置，其特征在于：
上述第1存储单元的电容下部电极由硅构成，而且未将其表面作成粗糙的面，同时上述第2存储单元的电容下部电极由硅构成，而且将其表面作成粗糙的面。
4.如权利要求1中所述的半导体装置，其特征在于：
由互不相同的材料构成上述第1存储单元的电容绝缘膜和上述第2存储单元的电容绝缘膜。
5.一种半导体装置，其特征在于：
在同一半导体衬底上设置了由具有第1电容元件的第1存储单元构成的第1DRAM部和由具有第2电容元件的第2存储单元构成的第2DRAM部，
利用第1栓连接了上述半导体衬底与上述第1电容元件，同时利用第2栓连接了上述半导体衬底与上述第2电容元件，
由互不相同的材料构成了上述第1栓和上述第2栓。
6.如权利要求5中所述的半导体装置，其特征在于：
上述第1栓与上述半导体衬底的接触电阻、与上述第2栓与上述半导体衬底的接触电阻不同。
7.一种半导体装置的制造方法，其特征在于，具备下述工序：
通过在半导体衬底中的第1存储器区域上依次形成第1电容绝缘膜和第1电容上部电极来形成第1电容元件的工序；
在被形成了上述第1电容元件的上述半导体衬底上形成层间绝缘膜的工序；
在上述层间绝缘膜中的第2存储器区域中形成与上述半导体衬底连接的栓的工序；以及
通过在上述层间绝缘膜中的第2存储器区域上依次形成与上述栓连接的第2电容下部电极、第2电容绝缘膜和第2电容上部电极来形成第2电容元件的工序。
8.一种半导体装置的制造方法，其特征在于，具备下述工序：
在半导体衬底上形成层间绝缘膜的工序；
在上述层间绝缘膜中的第1存储器区域和第2存储器区域中分别形成与上述半导体衬底连接的第1栓和第2栓的工序；
在上述层间绝缘膜中的第1存储器区域上形成由硅构成且与上述第1栓连接的的第1电容下部电极、同时在上述层间绝缘膜中的第2存储器区域上形成由硅构成且与上述第2栓连接的的第2电容下部电极的工序；
有选择地只使上述第2电容下部电极的表面成为粗糙面的工序；以及
通过在上述第1电容下部电极上经第1电容绝缘膜形成第1电容上部电极来形成第1电容元件、同时通过在呈粗糙面的上述第2电容下部电极上经第2电容绝缘膜形成第2电容上部电极来形成第2电容元件的工序。
9.如权利要求8中所述的半导体装置的制造方法，其特征在于：
在形成上述第1和第2电容下部电极的工序与使上述第2电容下部电极的表面成为粗糙面的工序之间，具备使用氢氟酸除去覆盖上述第2电容下部电极的表面的自然氧化膜的工序，
使上述第2电容下部电极的表面成为粗糙面的工序，包含在含有硅的气体的气氛中对上述半导体衬底进行热处理的工序。
10.一种半导体装置的制造方法，其特征在于，具备下述工序：
在半导体衬底上形成层间绝缘膜的工序；
在上述层间绝缘膜中的第1存储器区域和第2存储器区域中分别形成与上述半导体衬底连接的第1栓和第2栓的工序；
在上述层间绝缘膜中的第1存储器区域上形成由硅构成且与上述第1栓连接的的第1电容下部电极、同时在上述层间绝缘膜中的第2存储器区域上形成由硅构成且与上述第2栓连接的的第2电容下部电极的工序；
在上述第1电容下部电极上形成由第1材料构成的第1电容绝缘膜、同时在上述第2电容下部电极上形成由与上述第1材料不同的第2材料构成的第2电容绝缘膜的工序；以及
通过在上述第1电容绝缘膜上形成第1电容上部电极来形成第1电容元件、同时通过在上述第2电容绝缘膜上形成第2电容上部电极来形成第2电容元件的工序。
11.一种半导体装置的制造方法，其特征在于，具备下述工序：
在半导体衬底上形成层间绝缘膜的工序；
在上述层间绝缘膜中的第1存储器区域中形成到达上述半导体衬底的第1孔的工序；
在上述第1孔中形成由金属膜构成的第1栓的工序；
在上述层间绝缘膜中的第2存储器区域中形成到达上述半导体衬底的第2孔的工序；
在上述第2孔中形成由硅膜构成的第2栓的工序；以及
通过在上述层间绝缘膜中的第1存储器区域上依次形成与上述第1栓连接的第1电容下部电极、第1电容绝缘膜和第1电容上部电极来形成第1电容元件、同时通过在上述层间绝缘膜中的第2存储器区域上依次形成与上述第2栓连接的第2电容下部电极、第2电容绝缘膜和第2电容上部电极来形成第2电容元件的工序。
12.一种半导体装置，其特征在于：
在同一半导体衬底上设置了由具有第1电容的第1存储单元构成的第1DRAM部和由具有与所述第1电容不相同的第2电容的第2存储单元构成的第2DRAM部，
所述第1电容，由第1电容下部电极、第1电容绝缘膜和第1电容上部电极组成，
所述第2电容，由第2电容下部电极、第2电容绝缘膜和第2电容上部电极组成，
所述第1DRAM部的动作电压与所述第2DRAM部的动作电压不相同，
所述第2电容下部电极的表面积比所述第1电容下部电极的表面积大。
13.如权利要求12中所述的半导体装置，其特征在于：
所述第1DRAM部的动作电压比所述第2DRAM部的动作电压高，并且所述第1电容的容量值比所述第2电容的容量值小。
14.如权利要求12中所述的半导体装置，其特征在于：
所述第1电容下部电极由所述半导体衬底中形成的扩散层构成，
所述第2电容下部电极由形成在所述半导体衬底上的绝缘膜上的导电膜构成。
15.如权利要求12中所述的半导体装置，其特征在于：
所述第1电容元件具有平面型电容器的结构，
所述第2电容元件具有堆叠型电容器的结构。
16.如权利要求12中所述的半导体装置，其特征在于：
所述第1电容绝缘膜与所述第2电容绝缘膜由相互不同的材料构成。
17.如权利要求12中所述的半导体装置，其特征在于：
所述第1DRAM部与所述第2DARM部设在同一芯片内。
18.如权利要求12中所述的半导体装置，其特征在于：
蓄积在所述第1电容元件中的电荷比蓄积在所述第2电容元件中的电荷少。
19.如权利要求12中所述的半导体装置，其特征在于：
所述第1存储单元具有形成在所述半导体衬底上的栅绝缘膜和形成在所述栅绝缘膜上的栅电极，
所述第1电容绝缘膜由与所述栅绝缘膜相同的绝缘膜构成。
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