CN1199925A - 改进了的集成多层测试点以及用于它们的方法 - Google Patents

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Abstract

半导体晶片上的一种多层测试点,它包括按行和列排列的互连的第一批点的一底层矩阵。该多层测试点包括配置在该底层矩阵上面以及行和列之间的一氧化层。该多层测试点还包括配置在该氧化层上面的互连的第二批点的一覆盖矩阵。第二批点中的每个点完全覆盖了第一批点中的至少九个点,包括围绕第一批点中九个点中的中央的第一点的四个氧化物区域。该第一批点中的九个点排列成该第一批点中的3×3的组。

Description

改进了的集成多层测试点 以及用于它们的方法
本发明涉及集成电路(ICs)的生产。更具体地说，本发明涉及集成测试点(test pads)的改进设计，该改进设计有利地改进了结构的整体性，并基本上把IC生产过程中的微粒污染水平降到最低限度。
在制造半导体集成电路时，一般把元件晶体管、电阻器、电容器之类的器件形成在基底上，例如硅片上。基底一般包括多层，从其中形成半导体器件元件，例如，通过蚀刻，搀杂或其它类似工艺过程来形成。在晶片上形成所需的电路之后，就可把晶片切割成许多小片。然后可把小片封装成制成的IC产品。
为了监控生产过程的性能以及/或者测试在基底上形成的半导体器件的质量，在基底上可提供集成的导电性测试点，这些测试点可用常规的半导体生产过程形成(例如，淀积和蚀刻)。集成测试点提供通向所选择的器件的电通路，从而使得有可能从外部，例如，通过测试探针来测量它们的电参数。通过把测得的参数与设计参数相比较，即可查明半导体生产过程的性能。
为了便于讨论，图1是大大简化了的层叠(layer stack)100的截面图，它包括可从，例如，层104中形成的集成电阻102。在层104上面配置着介电层110，它从机械上支持，并从电气上使测试点106和108互相绝缘。为了在测试点106和集成电阻102之间提供电通路，使用了导电通路(conductingvia)112，以便把测试点106与集成电阻102的一端连接。同样，测试点108通过导电通路114与集成电阻102的另一端连接。在图1的例子中，测试点106和108可被用来在质量控制中，例如，测试集成电阻102的电阻率。可把测得的电阻率与设计的电阻率值进行比较，以便确定用来制造集成电阻102的工艺过程是否按预期的那样完成。
如上所述，层叠100被大大简化，以便于容易理解。在许多情况下，测试点并不直接位于要测量的器件，例如，上述例子中的电阻102的上方。为了最大限度地利用晶片的有效区域，可把测试点放在晶片的切口区域，即相邻的小片之间的区域。然后，可使用多金属化层，以便于从小片的内部区域向测试点所在的切口区域传导电信号。一般这样确定测试点上表面的尺寸，即，使测试点能容纳从上面与测试点接触的探针。例如，如果使用25微米的探针尖，测试点106的上表面可有100微米×100微米的尺寸。
如果测试点106和108是实心金属片或实心金属接点，测试点的机械强度比较高。但是，使用实心金属测试点可能引起切割操作上的困难，在完成半导体工艺过程以后，要用这种切割操作来把晶片切成小片。正如本领域技术人员所知道的那样，在切割过程中最好把切割刀片和金属之间的任何接触尽可能地减少到最低限度。过多的金属与刀片接触会缩短切割刀片的寿命，需要频繁而昂贵的更换。如果测试点106和108是用钨这样的硬金属构成的，情况尤其如此。
为了把切割刀片和测试点之间的金属接触量减小到最低限度，在以前的技术中提出了一种测试点设计，它由多个互连点的大体上尺寸相等的矩阵组成。尽管用介电材料层互相隔开，这些互连点的大体上尺寸相等的矩阵一个接一个地排列在顶上。为了便于讨论，图2说明矩阵202的顶视图，它表示简化了的以前技术上的测试点的一部分，其中点204用多个接头206互连。点204和点接头206一般从单个金属层中形成，例如，从象铝层这样的一般的(blanket)淀积金属层中蚀刻出来。有时也使用钨。在以前技术上的一个例子中，点204可能有大约2.4微米×2.4微米的尺寸。在以前技术上的一个例子中，点接头206可能有大约2.4微米×0.9微米的尺寸。
随后淀积的氧化层除了在矩阵202上面提供介电绝缘层之外，还填满点之间的间隙空间。与类似尺寸的实心金属片相比，矩阵202的矩阵结构在测试点中具有较少的金属，从而当把晶片切成小片时，减少了切割刀片通过矩阵202切开所必需的金属与刀片的接触量。
当涉及多重矩阵时，以前技术上的方法一直是在多重金属层中提供大体上类似的矩阵202，并利用通过介电夹层的导电通路把矩阵互连在一起。图3是以前技术上的测试点302的截面图，其中，尽管用介电层304互相隔开，实际上把多个相同的矩阵202一个叠一个地叠放起来。展示了多个导电通路306，它们通过介电层304a和304b使矩阵202a与矩阵202b和202c连接。本领域技术人员会容易地识别，以前技术的测试点302在其结构上要比实心的测试点使用较少的金属。如前面所述，在切割晶片时，测试点范围内被减少的金属量把金属与刀片的接触量减小到最低限度。
当把图3的以前技术上的测试点302用于某些电路的生产时，例如，用于动态随机存取存储器(DRAM)的生产时，发现在某些区域的测试点无效。例如，DRAM生产经常使用TV(电视)蚀刻，继之以裂纹中止蚀刻(CSE)。TV蚀刻包括一揽子的RIE(活性离子蚀刻)，它除去没有用金属或聚酰亚胺层屏蔽的氧化物。裂纹中止蚀刻(CSE)包括蚀刻已露出金属的蚀刻(例如，过氧化物或H2O2蚀刻钨)。
参看图2，TV蚀刻浸蚀与点相邻的明露的氧化层区域，例如，围绕点204a的明露区域208a-d。TV蚀刻是一种干式蚀刻，它一般形成相当各向同性的蚀刻特征。因此，在TV蚀刻之后，点204a的某些边缘以及与其靠近的点接头206可能会暴露出来。如果TV蚀刻持续一个足够长的时间，它可能足够深，甚至可以使矩阵中测试点的最低层处的点的边缘和点接头暴露出来。一般说来，这个底下的矩阵层是用钨构成的。随后的裂纹中止蚀刻浸蚀已被先前的TV蚀刻剥去其保护性氧化物覆盖层的点和点接头。
不经心的蚀刻底层的钨点可能导致许多问题。如果足够的底层钨被浸蚀，测试点302可能变得不稳定和/或在机械上支撑不良。例如，上层矩阵中的某些点204可能被裂为薄层并成为微粒污染物，这些污染物在随后的处理步骤中可能污染晶片并导致可靠性问题。此外，除去氧化层会逐渐损害测试点302的结构完整性，当把测试探针施加到其上表面时，会引起以前技术上的某些测试点302塌陷。另外，结构上完整性的缺乏以及/或者剥离层可能会使以前技术上的测试点中的某些点204或是自动地，或是在与切割刀片接触时剥裂，从而增加基底上面的污染物含量，导致更多严重的质量控制问题。
鉴于上述情况，提供了所需的改进了的测试点结构以及用于它们的方法，甚至在测试点经受TV和/或裂纹中止蚀刻之后，它们也有利地增强测试点的完整性并把对基底的污染减小到最低程度。
在一个实施例中，本发明涉及半导体晶片上的多层测试点。构成多层测试点，以便在电气上与从半导体晶片中形成的集成半导体器件连接。该多层测试点包括互连的第一批点的一底层矩阵。使第一批点成形，以便在电气上与集成半导体器件连接。该多层测试点还包括配置在底层矩阵上面的一氧化物层。进一步还包括配置在该氧化物层上面的互连的第二批点的一覆盖矩阵。该第一批点中的一个点具有第一表面区域，它小于第二批点中的一个点的第二表面区域，并被配置在下面，且完全被该第二批点中的该一个点覆盖。该多层测试点还包括至少一个导电通路，该导电通路在电气上穿过氧化层把该底层矩阵与该覆盖矩阵连接。
在另一个实施例中，本发明涉及在半导体晶片上形成集成多层测试点的方法。该方法包括形成一互连的第一批点的底层矩阵。使第一批点成形，以便在电气上与集成半导体器件连接。该方法包括在该底层矩阵上面淀积一氧化物层，并在该氧化物层上面形成互连的第二批点的一覆盖矩阵。该覆盖矩阵在电气上通过至少一个穿过氧化层的导电通路与该底层矩阵连接。第一批点中的一个点具有第一表面区域，它小于第二批点中的一个点的第二表面区域。第二批点被配置在上方并完全覆盖第一批点中的一个点，该第二批点中的一个点借此屏蔽第二批点中的一个点下面的区域，包括该第一批点中的该一个点，以防止被氧化物蚀刻剂蚀刻。
在另外一个实施例中，本发明涉及半导体晶片上的多层测试点，它包括按行与列排列的、互连的第一批点的一底层矩阵。该多层测试点包括配置在底层矩阵上面及行与列之间的一氧化物层。该多层测试点进一步包括配置在该氧化物层上面的互连的第二批点的一覆盖矩阵。该第二批点中的每个点完全覆盖了该第一批点中的至少九个点，包括环绕该第一批点中的该九个点的一中心第一点的四个氧化层区域。该第一批点中的该九个点被排列成第一批点中的3×3方块。
下面在本发明的详细说明中，结合下列附图，将更为详细地描述本发明的这些以及其它特征。
本发明通过举例方式，而不是通过限制方式来说明，在附图中相同的参考数字表示类似的元件，其中：
图1是大大简化了的层叠的截面图，包括在其上面配置的以前技术上的测试点。
图2是以前技术上的测试点的顶视图。
图3是以前技术上的测试点的截面图。
图4根据本发明的一个实施例，说明有发明性的多层测试点的一部分，包括多个顶层矩阵的点/掩模。
图5是图4的多层测试点的截面图。
图6根据本发明的一个方面，说明在形成有发明性的多层测试点时所包括的步骤。
现在将参照在附图中说明的下列本发明的实施例详细描述本发明。在下面的说明中陈述了许多具体细节，以便于充分理解本发明。但是，对于本领域技术人员来说，很明显，无需某些或所有这些具体细节，就可实施本发明。在其它情况下，没有详细描述众所周知的工艺步骤和/或结构，以便不必要地模糊本发明。
根据本发明的一个方面，提供了一种多层测试点结构，在裂纹中止蚀刻(CSE)过程中，它有利地把底层钨矩阵，例如，图3的矩阵202a的蚀刻减小到最低限度。根据一个实施例，仍然使用了矩阵格式，以便在用切割刀片把晶片切开时，保持与减少了的金属与刀片的接触有关的优点。但是，注意到，TV蚀刻基本上是干式的，且实质上是无向性蚀刻，它可用聚酰胺或铝屏蔽，本发明在顶层矩阵(例如，图3的矩阵202c)中使用铝，以便利用铝的屏蔽性能。
但是，与以前的技术不同，相对于多层测试点的下层矩阵中的点来说，顶层矩阵中的铝点以一种不明显且不直观的方式，实质上被扩大了。扩大是不明显的，因为它与原先决定矩阵结构用途的逻辑，即减少测试点结构中的金属量以便把金属与刀片的接触降到最低限度，是对立的。
在一个实施例中，考虑到湿式CSE蚀刻剂的任何可能的水平浸透作用，顶层铝点的尺寸是这样确定的，即使得在裂纹中止蚀刻(CSE)过程中，将有一些保护底层矩阵的底层钨点(及其边缘)的氧化层。由于没有把底层钨点和点接头(或其边缘)暴露于CSE蚀刻之中，因而保留了更多的钨，以便随后把多层测试点结构紧固到基底上。剥离层实质上被有利地减小到最低限度。
在TV蚀刻过程中，扩大了的顶层点/掩模还起着保护直接配置在扩大了的顶层点/掩模下面的氧化物袋的作用。因此，在TV蚀刻之后，点之间的以及扩大了的顶层点/掩模之下的氧化物区域不会被挖空。这与以前的技术情况不同，在以前技术中，在TV蚀刻过程中，相邻的点之间的每个氧化层区域实质上都没有被保护，并且被TV蚀刻剂挖空。
由于在TV蚀刻之后保留下较大的氧化物容量，本发明产生机械上更坚固的多层测试点，它更有效地承受由外部探针施加在其上面的力。由此产生的多层测试点的改进了的结构完整性使得有可能使用自动化探针，在很多情况下人们发现，这种探针一直施加着以前技术上的测试点经受不住的太大的力。正象本领域技术人员所能理解的那样，使用自动化测试设备的能力大大提高了测试过程的效率、质量和速度。
为了便于讨论上述内容，根据本发明的一个实施例，图4说明有发明性的多层测试点400的一部分，包括多个顶层矩阵的点/掩模402。在图4中用单元402a标出一个典型的顶层矩阵的点/掩模。如前面所述，顶层矩阵最好用铝构成，以便屏蔽下面的区域，防止TV蚀刻剂浸蚀。但是，顶层矩阵也可用具有所需屏蔽性能的任何其它能适当导电的屏蔽材料构成。
为了便于看见，把顶层矩阵的点/掩模402b移开，以便露出位于被移开的顶层矩阵的点/掩模402b下面的互连的钨点。如在图4中所能看到的那样，底层钨矩阵包括以矩阵型式排列并互连起来的多个钨点。因此，当把下面钨点中的任意一点与要测试的器件的一端连接时，在整个底层的钨点矩阵中都会出现同样的信号。把顶层矩阵与底层钨矩阵(可能包括夹在其间的其它金属化层)连接起来的多个导电通路把该同样信号传送到顶层矩阵，通过读出顶层矩阵的点/掩模402中的任意一点就可获得该信号。
进一步注意到，顶层矩阵的点/掩模402b实质上要比被其覆盖的下面的点更大。在本发明的一个实施例中，可按TV/CSE蚀刻工序之后应该留下的钨的最小量来确定顶层矩阵的点/掩模402b的尺寸，以便保证有可接受的坚固的测试点以及可接受的探针和点所引起的低水平的污染。如果发现CSE蚀刻沿着钨点具有相当浅的水平浸透(从沿着被较早的TV蚀刻暴露于CSE蚀刻剂之下的特征墙(feature walls)的边缘开始)，较小的顶层矩阵的点/掩模可能是适当的。如果水平浸透是相当浸蚀性的，或者需要特别坚固的测试点时，则可扩大顶层矩阵的点/掩模的尺寸，以便增加在TV蚀刻之后遗留在顶层矩阵的点/掩模下面的保护性的和机械上支承的氧化物的量。
在一个实施例中，被顶层矩阵的点/掩模覆盖的区域相当于由下层点的3×3的一组所限定的区域。例如，相对于顶层矩阵的点/掩模402b，这个区域包括8个外围的下层点406和一个中央的下层点408。请注意，有四个氧化物区域410，它们完全被顶层矩阵的点/掩模402b覆盖。这些氧化物区域被展现在靠近中心点408的地方。
在TV蚀刻过程中，这些氧化物区域410被覆盖的顶层矩阵的点/掩模402b有利地屏蔽或掩盖住，以免受到TV蚀刻剂的浸蚀。如前面所述，干式TV蚀刻一般说来大体上是一种无向性蚀刻(即被蚀刻的特征墙大体上是垂直的)。在TV蚀刻之后，氧化物区域410有利地保持在未被蚀刻的状态，以便为被顶层矩阵的点/掩模402b覆盖的多层探针400的部分提供结构上的完整性。
此外，在随后的裂纹中止蚀刻(CSE)过程中，氧化物区域410的存在有利地屏蔽住中心点408及其四个相邻的点接头412免受CSE蚀刻剂的浸蚀。周围的点406可能会由于CSE蚀刻剂的水平浸透而经受某种蚀刻。但是，可这样确定顶层矩阵的点/掩模402以及/或者下层点中的每个点的尺寸，即使得沿着下面的钨点和/或点接头的水平浸透不会蚀刻掉比结构完整性所能接受的更多的钨。如果需要，顶层矩阵的点/掩模402b可覆盖比图示出的下面钨点的3×3的一组稍大一些的区域，以便确保在随后的CSE蚀刻过程中，在下面钨点的边缘和CSE蚀刻剂之间有一些氧化物，从而使钨的损失降到最低限度。在一个例子中，顶层矩阵的点/掩模402b的尺寸为9.6微米×9.6微米，而下面每个钨点的尺寸为1.2微米×1.2微米。
在图4的例子中，如果CSE蚀刻剂是相当浸蚀性的，下面的钨点406a可以被从顶层矩阵的点/掩模402b和402c之间的间隙处慢慢渗入的CSE蚀刻剂蚀刻掉(其中的氧化物由于没有受到覆盖的铝层的保护，在先前的TV蚀刻过程中已被蚀刻掉)。如果CSE蚀刻剂是特别浸蚀性的时，甚至点406a和中心点408之间的下面的钨点接头412a的一部分或全部都可能被蚀刻掉。但是，最好是至少在中心点408保留足够的钨量，以便在TV/CSE蚀刻工序之后，把顶层矩阵的点/掩模402b以及多层测试点400固定在基底上。当然，通过增大顶层矩阵的点/掩模402b的尺寸或通过调整CSE配方，可保留更多的钨以便获得更无向性的蚀刻(即由CSE蚀刻剂引起的水平浸透较少)。
不考虑留下的钨量，应该承认，与图2和3的以前技术上的测试点中遗留的氧化物量相比，在本发明的多层测试点中有更多的氧化物容量(由于扩大了的屏蔽的顶层矩阵的点/掩模)。有这种氧化物，例如，在TV蚀刻之后的氧化物区域410中，使有发明性的多层测试点能经受住更大的探针力，使它能够使用自动化探针并减少测试点断裂及其伴随的污染后果的可能性。
此外，纵贯单个多层测试点，不需要使顶层矩阵的点/掩模的尺寸保持一致。作为例子，一种称为反向微加载的现象可能会使狭窄区域(例如，顶层矩阵的点/掩模402之间的区域)内的氧化物要比开阔区域(例如，围绕多层测试点400的氧化物区域)内的氧化物蚀刻得更快。在这些情况下，可能最好是相应地这样确定顶层矩阵的点/掩模的尺寸，即使得环绕多层测试点400的周边的那些点比多层测试点400的中心区域内的那些点稍大层。
例如，可把顶层矩阵的点/掩模402c的高度h1做得比顶层矩阵的点/掩模402b的高度h2稍大些，以便把由TV蚀刻从开阔区域向氧化层的水平浸透的增加考虑进去。高度上的增加部分地取决于在TV蚀刻过程中所发生的向氧化层的水平浸透(在图4中看时是向下)。通过适当地定好多层测试点的周围的点/掩模402c的尺寸，不管在TV蚀刻过程中存在的反向微加载，就可确保在每个顶层矩阵的点/掩模402下面保留可接受数量的氧化物(在TV蚀刻之后)和钨(在CSE蚀刻之后)。在一个例子中，多层测试点400周边的每个顶层矩阵的点/掩模的尺寸为9.6微米×10.1微米，较长的边垂直于在其上面配置着顶层矩阵的点/掩模的多层测试点的那个边。
对于配置在多层测试点400的四个拐角处的四个顶层矩阵的点/掩模来说，在TV蚀刻过程中，每个顶层矩阵的点/掩模的两个边将暴露于开阔区域并因而可能遭受更大程度的向氧化物的水平浸透(假定存在反向微加载的话)。因此，加大这两个边的尺寸可能是更可取的，以便把(TV蚀刻过程中)向氧化物的更大量的水平浸透考虑在内。在一个例子中，在多层测试点400的拐角处的每个顶层矩阵的点/掩模的尺寸为10.1微米×10.1微米。
当然，如果TV蚀刻配方导致天然的微加载(即穿过氧化物的垂直蚀刻速率在开阔区域要比在狭窄区域更快些)，可把多层测试点400的顶层矩阵中央的点/掩模402的宽度和高度都做得稍大些，以便把TV蚀刻剂向氧化物的更大的水平浸透量考虑进去(因为较慢的垂直蚀刻一般意味着较大的水平浸透)。当把顶层矩阵周围的其它点/掩模的宽度或高度减小时(取决于它们沿着多层测试点400的周边位于什么地方)，顶层矩阵四个拐角的点/掩模可具有较小的宽度和高度。
图5是图4的多层测试点400的截面图，包括中间的导电层420。部分地根据有关通路位置的设计规则和考虑来确定中间导电层420的互连点(如点420a和420b)的尺寸。对本发明来说，最好把中间金属层420的互连点的尺寸减小到最低限度，以便进一步减少金属与刀片接触量。尽管只展示了一个中间导电层420，可根据需要使用多个中间导电层。
在图5中，顶层矩阵的点/掩模402d相当于图4的顶层矩阵拐角处的点/掩模402d。与底层钨点的3×3的一组所占据的区域相比，这个拐角点/掩模的更大的宽度通过它从钨层422的边缘进一步延伸一个距离d1的事实被清楚地显示出来。这个距离d1体现了前面所讨论过的增大，以便把TV蚀刻剂从环绕多层测试点400的开阔区域向氧化物的更大的水平浸透量考虑进去。为了完整起见，在图5中还展示了电气上把矩阵互连在一起的导电通路424。
根据本发明的一个方面，图6说明在形成有发明性的多层测试点、和/或改进测试点的结构完整性、和/或减少测试点引起的污染的过程中所包括的步骤。在步骤602中，从第一导电层形成较小点的底层矩阵。在一个实施例中，这个底层矩阵相当于多层测试点的最下层的矩阵。例如，这个底层矩阵可用钨制成。在步骤604中，可淀积一个或多个绝缘层。应该理解的是，如果使用一个以上的绝缘层，可提供一个或多个中间导电层(例如图5的中间金属层420)，以便于矩阵之间的电气互连。
在步骤606中，从具有所需屏蔽性能的另一个导电层中形成较大点的覆盖矩阵。在一个实施例中，这个覆盖矩阵用铝形成，以便屏蔽下面的氧化物免受TV蚀刻剂的浸蚀。这个覆盖矩阵最好是多层测试点结构的最上面的矩阵。如上所述，覆盖点和底层点之间的相对尺寸取决于后来的蚀刻剂(例如，CSE蚀刻剂)沿着露出的钨点边缘水平浸透的浸蚀性能。如已论述的那样，该相对尺寸还取决于在顶层矩阵的点/掩模下面需要多少氧化物留下以及是否涉及微加载。一般说来，较大的顶层矩阵的点/掩模将产生更坚固的多层测试点并增加保留的钨量，以便更好地把由此产生的多层测试点固定到下面的基底上。但是，顶层矩阵的点/掩模不应是如此之大，以致在晶片切割过程中导致过度的金属与刀片接触，如上所述，这会有害地缩短切割刀片的寿命。
在步骤608，使覆盖矩阵在电气上与底层矩阵通过比如导电通路连接。请注意，当把覆盖的导电层淀积到绝缘的氧化层上面并进入在其上面形成的孔中时，可内在地完成这个步骤608。然后就可使用由此产生的多层测试点来测试与其底层矩阵连接的器件的电参数，以便查明与过程性能有关的信息(如同前面联系图1所讨论的那样)。
虽然已利用几个最佳实施例描述了本发明，但在属于本发明的范围内还存在改变、变更和等价物。应该注意，尽管底层矩阵是作为受到后来的CSE蚀刻影响的矩阵被描述的，但可用该有发明性的结构来保护任一下层矩阵(不管是不是多层测试点最下面的矩阵)，使之免受后来的CSE蚀刻的浸蚀。尽管在这里把影响氧化物的第一次蚀刻描述为TV蚀刻，它实际上可代表任一氧化物蚀刻步骤。此外，尽管在这里使用钨和CSE蚀刻，以便于容易理解和说明的连续性，但该有发明性的结构通过使用扩大了的顶层矩阵的点/掩模来增进在早期蚀刻过程中对氧化物的保护，以保护任一下层矩阵免受后来蚀刻的蚀刻剂的浸蚀。因此，打算把下面附加的权利要求书解释为包括所有这类改变，变更和等价物，只要它们在本发明的真正精神和范围之内。

Claims (22)

1.在半导体晶片上形成的一种多层测试点，用来在电气上与从所述半导体晶片中形成的集成半导体器件连接，该多层测试点包括：
互连的第一批点的一底层矩阵，使所述第一批点成形，以便在电气上与所述集成半导体器件连接；
淀积在所述底层矩阵上面的一氧化层；
配置在所述氧化层上面的互连的第二批点的一覆盖矩阵，所述第一批点中的一个点具有第一表面区域，它小于所述第二批点中的一个点的第二表面区域，所述第一批点中的所述一个点被配置在下面并完全被所述第二批点中的所述一个点覆盖；以及
至少一个在电气上把所述底层矩阵通过所述氧化层与所述覆盖矩阵连接的一个导电通路。
2.如权利要求1所述的多层测试点，其中互连的第二批点的所述覆盖矩阵包含铝。
3.如权利要求2所述的多层测试点，其中互连的第一批点的所述底层矩阵包含钨。
4.如权利要求1所述的多层测试点，其中互连的第二批点的所述覆盖矩阵包括多个周围的第二批点以及至少一个中央的第二批点，所述中央的第二批点的表面区域至少大于所述第一批点中的3×3的一组所占据的区域，所述第一批点的所述3×3的一组配置在所述中央的第二批点的下方。
5.如权利要求4所述的多层测试点，其中所述周围的第二批点中的每个点的表面区域大于所述中央的第二批点的表面区域。
6.如权利要求5所述的多层测试点，还包括配置在所述多层测试点的四个拐角处的四个拐角的第二批点，所述四个拐角的第二批点中的每个点大于所述周围的第二批点中的所述每个点。
7.如权利要求1所述的多层测试点，其中互连的第二批点的所述覆盖矩阵包括多个周围的第二批点以及至少一个中央的第二批点，所述中央的第二批点的表面区域大体上等于由所述第一批点中的3×3的一组所占据的区域，所述第一批点中的所述3×3的一组配置在所述中央的第二批点的下方。
8.如权利要求1所述的多层测试点，还包括中间的金属化层，所述中间的金属化层与所述覆盖矩阵和所述底层矩阵两者都连接。
9.在半导体晶片上形成集成多层侧试点的一种方法，包括：
形成互连的第一批点的一底层矩阵，使所述第一批点成形，以便在电气上与所述集成半导体器件连接；
在所述底层矩阵上面淀积一氧化层；和
在所述氧化层上面形成互连的第二批点的一覆盖矩阵，所述覆盖矩阵通过至少一个穿过所述氧化层的导电通路在电气上与所述底层矩阵连接，所述第一批点中的一个点具有第一表面区域，它小于所述第二批点中的一个点的第二表面区域，所述第二批点中的所述一个点配置在上方并完全覆盖所述第一批点中的所述一个点，借此，所述第二批点中的所述一个点屏蔽所述第二批点中的所述一个点下面的区域，包括所述第一批点中的所述一个点，使之免受氧化物蚀刻剂的浸蚀。
10.如权利要求9所述的方法，其中所述形成互连的第一批点的所述底层矩阵的步骤包括：
淀积包括钨的第一导电层；
蚀刻所述第一导电层，从而形成所述底层矩阵。
11.如权利要求10所述的方法，其中所述形成互连的第二批点的所述覆盖矩阵的步骤包括：
在所述氧化层上面淀积包括铝的第二导电层；以及
蚀刻所述第二导电层，从而形成所述覆盖矩阵。
12.如权利要求9所述的方法，其中互连的第二批点的所述覆盖矩阵包括多个周围的第二批点以及至少一个中央的第二批点，所述中央的第二批点的表面区域至少大于由所述第一批点中的3×3的一组所占据的区域，所述第一批点中的所述3×3的一组配置在所述中央的第二批点的下方。
13.如权利要求12所述的方法，其中所述周围的第二批点中的每个点的表面积大于所述中央的第二批点的表面积。
14.如权利要求13所述的方法，还包括配置在所述多层测试点的四个拐角处的四个拐角的第二批点，所述四个拐角的第二批点中的每个点大于所述中央的第二批点。
15.如权利要求9所述的方法，其中互连的第二批点的所述覆盖矩阵包括多个周围的第二批点以及至少一个中央的第二批点，所述中央的第二批点的表面积大体上等于由所述第一批点中的3×3的一组所占据的面积，所述第一批点的所述3×3的一组配置在所述中央的第二批点的下方。
16.如权利要求9所述的方法，还包括：
形成中间的金属化层，所述中间的金属化层配置在所述底层矩阵和所述覆盖矩阵之间，所述中间的金属化层与所述覆盖矩阵及所述底层矩阵两者都连接。
17.半导体晶片上的一种多层测试点，包括：
互连的第一批点的一底层矩阵，所述第一批点按行和列排列；
淀积在所述底层矩阵上面以及所述行和列之间的一氧化层；以及
配置在所述氧化层上面的互连的第二批点的一覆盖矩阵，所述第二批点中的每个点完全覆盖所述第一批点中的至少9个点，包括围绕所述第一批点中的所述9个点中的一中央第一批点的四个氧化物区域，所述第一批点中的所述9个点排列成所述第一批点中的3×3的组。
18.如权利要求17所述的多层测试点，其中互连的第二批点的所述覆盖矩阵包括铝。
19.如权利要求18所述的多层测试点，其中互连的第一批点的所述底层矩阵包括钨。
20.如权利要求17所述的多层测试点，其中互连的第二批点的所述覆盖矩阵包括多个周围的第二批点以及至少一个中央的第二批点，所述周围的第二批点环绕所述多层测试点的周围，所述周围的第二批点中的每个点至少大于由所述第一批点中的所述3×3的组所占据的区域。
21.如权利要求20所述的多层测试点，还包括配置在所述多层测试点的四个拐角处的四个拐角的第二批点，所述四个拐角的点中的每个点大于所述周围的第二批点中的所述每个点。
22.如权利要求17所述的多层测试点，还包括中间的金属化层，所述中间的金属化层与所述覆盖矩阵和所述底层矩阵两者都连接。
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