CN1197442C - 电子电路组件 - Google Patents

电子电路组件 Download PDF

Info

Publication number
CN1197442C
CN1197442C CNB011182342A CN01118234A CN1197442C CN 1197442 C CN1197442 C CN 1197442C CN B011182342 A CNB011182342 A CN B011182342A CN 01118234 A CN01118234 A CN 01118234A CN 1197442 C CN1197442 C CN 1197442C
Authority
CN
China
Prior art keywords
electrode
bare chip
capacitor
aluminum oxide
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011182342A
Other languages
English (en)
Other versions
CN1334695A (zh
Inventor
善里彰之
植田和彦
井上明彦
佐久间博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2000160278A external-priority patent/JP3244682B2/ja
Priority claimed from JP2000294671A external-priority patent/JP2002110891A/ja
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Publication of CN1334695A publication Critical patent/CN1334695A/zh
Application granted granted Critical
Publication of CN1197442C publication Critical patent/CN1197442C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0317—Thin film conductor layer; Thin film passive component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

一种适于小型化且高频特性优良的电子电路组件。在氧化铝基板(21)上形成电容器(C8～C10)和布线图形(P2)，同时把部分布线图形(P2)作为连接区(25)搭载晶体管(Tr3)的裸芯片(26)。电容器(C8～C10)中，把电容器(C9)的上部电极(24)与裸芯片(26)的下表面的集电极电极(26a)相连接。且把电容器(C8，C10)的上部电极作为接合区，把裸芯片(26)的上表面的基极电极(26b)和发射极电极(26c)连接到电容器(C8，C10)的上部电极(24)上，在上述连接区(25)的内部设置开口。

Description

电子电路组件
技术领域
本发明涉及搭载半导体裸芯片和电容器等平面安装型的电子电路组件，特别是涉及适合作为高频器件使用的电子电路组件。
背景技术
一般，作为高频器件使用的电子电路组件是在设在基板上的导电图形的焊区上焊接芯片电阻和芯片电容器等各种电路零件而构成的，但是，随着近年来的集成电路技术的发展，开发出了在基板上形成电路元件薄膜的小型的电子电路组件。
在这样的电子电路组件中，当所必须的电路构成包含例如晶体管和多个电容器时，采用这样的方法：在基板上以薄膜的形式形成多个薄膜电容器和布线图形，然后，在该基板上搭载晶体管的裸芯片，来进行引线接合。其中，薄膜电容器这样构成：依次层叠下部电极和介电体以及上部电极，下部电极和上部电极由布线图形的一部分所构成。而且，晶体管这样构成：用导电性粘接剂把下表面的集电极电极连接到连接区上，把上表面的发射极电极和基极电极用导线连接到接合区上，这些连接区和接合区由布线图形的一部分所构成。
近年来，芯片零件和晶体管等电路零件小型化的技术显著进步，如外形尺寸为0.6×0.3mm的超小型芯片电阻和芯片电容器已实用化。因此，在上述现有的电子电路组件中，如果使用这样的小型的芯片零件和晶体管等，并把这些电路零件以缩窄零件间间距的状态安装到基板上，就能使电子电路组件小型化到某种程序。但是，在芯片零件和晶体管等电路零件的小型化上是有限度的，而且，当多个电路零件安装到基板上时，各电路零件的焊接部分必须不能短路，因此，缩窄零件间间距是有限度的，它们成为妨碍电子电路组件进一步小型化的主要因素。
而且，根据上述现有的电子电路组件，由于至少要在基板上以薄膜形式形成多个电容器，因此，能够实现某种程度的小型化，而由于有必要在基板上有限的面积内以薄膜形式形成多个电容器和布线图形等，因此，在电子电路组件的进一步小型化这点上具有改善的余地。
而且，这种电子电路组件具有例如放大电路，当通过电容器把该放大电路用的晶体管的发射极接地时，在上述现有技术中，把薄膜电容器的下部电极或者上部电极通过布线图形连接到接合区上，把发射极电极引线接合到该接合区上，但是，由于介于这些薄膜电容器与接合区之间的布线图形的电感成份，导致高频特性变差。
发明内容
鉴于现有技术存在的问题，本发明的目的是提供一种适合小型化的并且高频特性优良的电子电路组件。
作为用于实现上述目的的第一方案，在本发明的电子电路组件中，设置有：以薄膜形式形成在氧化铝基板上的导电图形；与该导电图形相连接而以薄膜形式形成在上述氧化铝基板上的包含电容器和电阻以及电感元件的电路元件；与上述导电图形引线接合的半导体裸芯片，搭载上述半导体裸芯片的连接区的面积小于该半导体裸芯片的下表面面积，在上述连接区的内部设置开口。
根据这样的构成，由于使用薄膜技术而高精度地形成包含电容器和电阻以及电感元件的电路元件，而且，半导体元件引线接合裸芯片，因此，能够在氧化铝基板上高密度地安装所需的电路零件，而实现适合于小型化的平面安装型的电子电路组件。而且，由于搭载上述半导体裸芯片的连接区的面积小于该半导体裸芯片的下表面面积，因此，就能使涂敷在连接区上的膏状焊锡和导电浆料等导电性粘接剂蓄积在半导体裸芯片的外形的内侧，从而防止导电性粘接剂从半导体裸芯片的外形溢出而与周围的导电图形短路的问题。
在上述构成中，最好使呈长方形的半导体裸芯片的至少两边从连接区的外形背离，这样，能够把导电性粘接剂蓄积在半导体裸芯片的两边以上的外形内侧，就能更有效地防止导电性粘接剂的溢出。
在上述的构成中，最好在连接区的内部设置开口，根据这样的连接区，能够把剩余的导电性粘接剂蓄积在开口内，因此，能够更确实地防止导电性粘接剂的溢出。
而且，作为用于实现上述目的的第二方案，在本发明的电子电路组件中，在基板上形成通过介电体层叠上部电极和下部电极的电容器，同时，在上述基板上搭载半导体裸芯片以便于与上述电容器重合，并且，上述电容器的上述上部电极兼用做与上述半导体裸芯片的下表面电极所连接的连接区的一部分。
根据这样的构成，由于在半导体裸芯片的搭载空间的正下方形成薄膜电容器，因此，把基板上的面积效率提高了这些半导体裸芯片与薄膜电容器重叠的部分，能够促进电子电路组件的小型化。且由于薄膜电容器的上部电极兼用做与上述半导体裸芯片的下表面电极所连接的连接区的一部分，因此，薄膜电容器与半导体裸芯片间的引线电感成份减少了，能够防止高频特性的变差。
而且，作为用于实现上述目的的第三方案，在本发明的电子电路组件中，在基板上形成通过介电体层叠上部电极和下部电极的电容器，同时，在上述基板上搭载半导体裸芯片，并且，上述电容器的上述上部电极和上述半导体裸芯片的上表面电极被引线接合。
根据这样的构成，把薄膜电容器的上部电极作为接合区，来引线接合半导体裸芯片的上表面电极，因此，把基板上的面积效率提高了与该接合区相当的部分，能够促进电子电路组件的小型化。而且，由于薄膜电容器的上述上部电极兼用做与半导体裸芯片的上表面电极引线接合的接合区，因此，薄膜电容器与半导体裸芯片间的引线电感成份减少了，能够防止高频特性的变差。
在氧化铝基板上以薄膜形式形成包含电容器和电阻以及电感元件的电路元件和与这些电路元件相连接的导电图形，同时，把半导体裸芯片引线接合到导电图形上，由于搭载该半导体裸芯片的连接区的面积小于该半导体裸芯片的下表面面积，则不仅能够在氧化铝基板上高密度地安装所需要的电路零件，而且，在使用导电性粘接剂把半导体裸芯片固定到连接区上时，能够防止导电性粘接剂从半导体裸芯片的外形溢出，而与周围的导电图形发生短路，这样，能够谋求电子电路组件的小型化。
在半导体裸芯片的搭载空间的正下方形成薄膜电容器，把该薄膜电容器的上部电极兼用做半导体裸芯片的连接区的一部分，当把薄膜电容器的上部电极作为接合区来与半导体裸芯片进行引线接合时，不仅能够提高基板上的面积效率而促进电子电路组件的小型化，而且，能够减少薄膜电容器与半导体裸芯片间的引线电感成份，而防止高频特性的变差。
附图说明
图1是本发明实施例所涉及的电子电路组件的透视图；
图2是表示电路构成布局的氧化铝基板的平面图；
图3是氧化铝基板的内表面图；
图4是电路构成的示意图；
图5是表示端面电极的透视图；
图6是端面电极的断面图；
图7A和图7B表示半导体裸芯片与连接区的关系的示意图；
图8A至图8J表示电子电路组件的制造工序的示意图；
图9是另一个电路构成的示意图；
图10表示另一个电路构成布局的氧化铝基板的平面图；
图11是本发明实施例所涉及的电子电路组件的主要部分平面图；
图12是沿着图11的A-A线的断面图；
图13是沿着图11的B-B线的断面图；
图14是电路构成的示意图。
具体实施方式
本实施例是向频率调谐型提升放大器的应用例，该频率调谐型提升放大器，为了提高便携型电视机的接收性能(特别是接收灵敏度和抗干扰特性)，而与未图示的超高频(UHF)调谐器相组合而使用，具有这样的功能：选择希望频率的电视(TV)信号，同时，把选择的电视信号放大并输入到超高频调谐器。
图1表示了所涉及的频率调谐型提升放大器(电子电路组件)的外观，如该图所示，该频率调谐型提升放大器由搭载后述的电路构成元件的氧化铝基板1和安装在该氧化铝基板1上的屏蔽外壳2所构成，成为焊接在未图示的母基板上的平面安装零件。氧化铝基板1形成为长方形平板状，通过把大幅基板切断成长方形的分割片后，进一步把该分割片进行细分割而得到氧化铝基板1。屏蔽外壳2是把金属板弯曲加工成箱形而得到的，氧化铝基板1上的电路构成元件由该屏蔽外壳2覆盖。
如图2所示，在氧化铝基板1的表面上设置有电路构成元件和与它们连接的导电图形，而且，如图3所示，在氧化铝基板1的内表面上设置有作为背面电极的导电图形。本实施例所涉及的频率调谐型提升放大器为了进行电视信号的选择和放大而具有调谐电路和放大电路，成为图4那样的电路构成，对图2所示的各电路构成元件赋予与图4的电路图相对应的标号。但是，图4仅表示了电路构成的一个例子，本发明可以用于具有除此之外的电路构成的电子电路组件。
如图4所示，频率调谐型提升放大器具有：作为调谐电路和放大电路的电路构成元件的电容器C1～C7、电阻R1～R3、电感元件L1～L3、二极管D1、晶体管Tr1、导电路径S1，S2等，这些电路构成元件和与其连接的导电图形设置在氧化铝基板1的表面上。该导电图形使用溅射例如Cr和Cu等的薄膜技术而形成，在图2中，赋予标号P，而通过阴影线来表示。
下面对频率调谐型提升放大器的电路构成进行简单说明，为了选择和放大希望频率的电视信号，其结构由调谐电路和放大电路所构成。其中调谐电路由电感元件L2，L3和电容器C3，C4以及二极管D1组成，放大电路由晶体管Tr1及其周边电路元件(电阻R1～R3，电容器C6)和不平衡/平衡变换元件T组成。多个频率的电视信号经过电容器C1被输入到调谐电路。调谐电路的调谐频率(谐振频率)通过加在二极管D1的负极上的电压(Vctl)的控制而变化，因此，通过与希望的电视信号的频率相一致，来选择出希望的电视信号，经过电容器C5而输入到放大电路的晶体管Tr1的基极。由基极偏置分压电阻R1，R2给晶体管Tr1的基极提供偏置电压，晶体管Tr1的集电极电流(≈发射极电流)通过发射极电阻R3的电阻值来设定。由晶体管Tr1所放大的电视信号从集电极被输出，在集电极上设置不平衡/平衡变换元件T。该不平衡/平衡变换元件T由相互结合的一对导电路径S1，S2组成的电感元件所构成，从导电路径S2的两端输出平衡的电视信号，输入到上述超高频调谐器。
如图2所示，在氧化铝基板1的端部形成接地电极(GND)和输入电极(Vcc，Vctl，RFin)以及输出电极(RFout)，它们由导电图形P的一部分所构成。接地电极和输入电极以及输出电极仅形成在长方形的氧化铝基板1相对的两个长边上，而不形成在其外的两个相对的短边上。即，在氧化铝基板1的一方的长边上的两个拐角部形成接地电极(GND)，在这些接地电极(GND)之间形成Vcc电极和RFin电极以及Vctl电极。而且，在氧化铝基板1的另一方的长边上的两个拐角部及其附近的三处形成接地电极(GND)，在这些接地电极(GND)之间形成两个RFout电极。而且，如后述那样，氧化铝基板1的两个长边对应于把大幅基板切断成长方形的分割片时的分割线，氧化铝基板1的两个短边对应于把该分割片进一步细分割时的分割线。
另一方面，如图3所示，设在氧化铝基板1的内表面的导电图形P1(背面电极)与各个接地电极(GND)和输入电极(Vcc，Vctl，RFin)以及输出电极(RFout)相对，如图5和图6所示，两者通过端面电极3而导通。该端面电极3是在Ag厚膜层上依次层叠Ni基底镀层和Au镀层，最下层的Ag厚膜层由厚膜形成不包含玻璃成份的Ag浆料之后，以200℃烧结其的低温烧结材料制成。而且，中间层的Ni基底镀层容易附着Au镀层，最上层的Au镀层是为了防止当把端面电极3焊接到未图示的母基板的焊接区上时最下层的Ag析出到焊锡中。而且，在屏蔽外壳2安装到氧化铝基板1上的电子电路组件的成品中，弯折形成在屏蔽外壳2的侧面的脚片2a焊接在与接地电极(GND)导通的端面电极3上，屏蔽外壳2成为在氧化铝基板1的四个角上接地的状态。
在上述的各个电路构成元件中，电容器C1～C7薄膜这样形成：在下部电极上通过SiO2等电介体膜层叠上部电极，使用溅射等来形成这些薄膜。在上部电极的表面上设置有Cu层，通过该Cu层来提高谐振电路的Q。电容器C1～C7的下部电极和上部电极与导电图形P相连接，如图2所示，在电容器C7与Vcc电极间的导电图形P、电容器C7与RFout电极间的导电图形P、电容器C2与Vctl电极间的导电图形P上分别设置有放电用的接近部(气隙)G。该接近部G由分别设置在相对并排设置的导电图形P上的一对突出部所构成，两个突出部的尖端相互以预定的间隙相对。在此情况下，由于导电图形P和接地电极(GND)的尺寸精度可以通过薄膜技术提高，因此，能够缩窄接近部G的间隙尺寸，能够低电压下放电。而且，在各个电容器C1～C7中，电容器C1和C3～C5形成为单纯的长方形，但是，电容器C2和C7形成为把两个以上的长方形进行组合的异形。即，电容器C2是从一个矩形的一边突出两个矩形的凹形，电容器C7为三个矩形在长边方向上错开的连续形状。这些电容器C2和C7是需要比较大的电容值的接地电容器，当使接地电容器C2和C7作为这样的异形时，就能有效利用氧化铝基板1上的有限空间，能够高密度地安装所希望的电容值的电容器。
而且，在各个电容器C1～C7中，电容器C6由大小不同的两个接地电容器所构成，两者通过相互分离的一对导电图形P并联连接。即，如图2所示，两个接地电容器C6的各自的一方的电极部与同接地电极(GND)连接的接地用导电图形P相连接，但是，两个接地电容器C6的各自的另一方的电极部通过相互分离的两个导电图形P而与晶体管Tr1的连接区SL相连接。如图4所示，电容器C6设在晶体管Tr1的发射极与接地之间，由于上述连接区SL是晶体管Tr1的发射极电极进行引线接合的位置，则电容器C6的电容值通过相互远离的导电图形P并联连接的两个接地电容器来进行设定。因此，从晶体管Tr1的发射极电极经过电容器C6而到达接地的导电图形P的整体的电感减少了，而提高了由接地电容器C6所产生的连接区SL的接地效果，而且，由于各个接地电容器C6和各个导电图形P所产生的寄生谐振频率变高，通过把该频率设定到晶体管Tr1的工作点频率以上，就能消除寄生振动。
电阻R1～R3使用溅射等薄膜技术来形成例如TaSiO2等电阻膜，根据需要在其表面上设置SiO2等电介体膜。如图2所示，三个电阻R1～R3中，电阻R1和R2由氧化铝基板1上的并排设置在相互接近位置上的薄膜所形成，剩下的电阻R3薄膜形成在远离电阻R1和R2的位置上。这样，由于使电阻R1和R2薄膜形成在接近的位置上，即使各个电阻R1和R2的电阻值相对于希望值产生偏差，也能使电阻R1和R2整体的偏差比率成为相同的。如图4所示，电阻R1和R2是晶体管Tr1的基极偏置用分压电阻，R1/(R1+R2)×Vcc的电压施加在晶体管Tr1的基极上。在此，由于作为基极偏置用分压电阻的电阻R1和R2整体的偏差的比率如上述那样始终是相同的，所以不需要与这些电阻R1和R2相对应的电阻值的平衡调整。另一方面，电阻R3是晶体管Tr1的发射极电阻，电流从Vcc电极流到晶体管Tr1的集电极和发射极，接着通过电阻R3接地。在此，在各电阻R1～R3中，由于由作为发射极电阻的电阻R3所产生的晶体管Tr1的对放大率的作用最大，则仅调整电阻R3来进行输出调整，以使电流值成为恒定的。
而且，如图9所示，当在晶体管Tr1上串联连接另一个晶体管Tr2的电路构成的情况下，通过在氧化铝基板1上的相互接近的位置上形成作为两个晶体管Tr1，Tr2的基极偏置用分压电阻的电阻R1，R2，R4薄膜，就不需要与这些电阻R1，R2，R4相对应的电阻值的平衡调整。因此，即使在此情况下，通过仅调整作为发射极电阻的电阻R3，就能设定两个晶体管Tr1，Tr2的电流值。
而且，使用溅射Cr和Cu等的薄膜技术来形成的电感元件L1～L3和导电路径S1，S2，与导电图形P相连接。在各个电感元件L1～L3的表面上设置有Cu层，通过该Cu层来提高谐振电路的Q。电感元件L1和L2都形成为方形的旋涡状，各自的一端与Vctl电极和接地用的导电图形P引线接合。电感元件L2是设定大致的谐振频率的谐振频率设定用的，电感元件L3连接在电感元件L2的另一端上。电感元件L3是用于调整谐振频率的调整用导电图形，如图2的虚线所示，通过调整减小电感元件L3，增加电感元件L2的匝数来调整谐振频率。在此情况下，如果调整后的电感元件L3的导体宽度变为与谐振频率设定用的电感元件L2的导体宽度相同，则电感元件L2和电感元件L3的特性阻抗不变。
如上所述，不平衡/平衡变换元件T通过由相互结合的一对导电路径S1，S2组成的电感元件所构成，这些导电路径S1，S2薄膜形成在氧化铝基板1上。这些导电路径S1，S2在氧化铝基板1上形成为旋涡状，以便于通过预定的间隙相对，一方的导电路径S1的两端与晶体管Tr1的集电极电极和连接在电容器C7上的导电图形P相连接，另一方的导电路径S2的两端连接在一对RFout电极上。在此情况下，由于薄膜形成的导电路径S1，S2的尺寸精度较高，能够缩窄两个导电路径S1，S2间的间隙，确保所希望的耦合度，能够在氧化铝基板1上的有限的空间内设置小型的不平衡/平衡变换元件T。而且，如图10所示，也可以在氧化铝基板1上以锯齿状形成通过预定间隙相对的一对导电路径S1，S2。
而且，二极管D1和晶体管Tr1是这样形成的：在以薄膜形式形成在氧化铝基板1上的导电图形P的连接区中搭载半导体裸芯片，把该半导体裸芯片与导电图形P进行引线接合。即，如图2所示，二极管D1的半导体裸芯片呈方形，设在其下表面的一方的电极用膏状焊锡和导电浆料等导电性粘接剂而固定在连接区中，设在半导体裸芯片的上表面的另一方的电极与导电图形P的预定部位进行引线接合。而且，晶体管Tr1的半导体裸芯片成为方形形状，设在其下表面的集电极电极使用导电性粘接剂固定在连接区中，基极电极和发射极电极被引线接合在导电图形P的预定部位上。与上述的端面电极3相同，在这些连接区上也依次层叠Ni基底镀层和Au镀层。在此，如图7A或图7B所示，相对于半导体裸芯片4的下表面面积，连接区5的面积形成得较小，通过采用这样的构成，由于在半导体裸芯片4的下方确保了导电性粘接剂的蓄积部，就能预先防止导电性粘接剂从半导体裸芯片4的外形溢出而与周围的导电图形P发生短路的事故。而且，在连接区5的内部设有开口5a，由此，剩余的导电性粘接剂存留在开口5a内，因此，能够更确实地防止导电性粘接剂的溢出。
下面主要使用图8A至图8J来对上述那样构成的电子电路组件的制造工序进行说明。
首先，如图8A所示，在氧化铝基板1的整个表面上溅射TaSiO2等，然后，把其腐蚀成所希望的形状，而形成电阻膜6，由此，构成相当于电阻R1～R3的部分。接着，如图8B所示，从电阻膜6上溅射Cr和Cu等，把其腐蚀成所希望的形状，而形成下部电极7，然后，如图8C所示，从下部电极7上溅射SiO2等，把其腐蚀成所希望的形状，而形成电介体膜8。接着，如图8D所示，从电介体膜8上溅射Cr和Cu等，把其腐蚀成所希望的形状，而形成上部电极9。其结果，通过下部电极7或者上部电极9来构成相当于导电图形P和电感元件L1～L3以及导电路径S1，S2的部分，通过下部电极7和电介体膜8以及上部电极9的层叠体，来构成相当于电容器C1～C7的部分。接着，用镀层或薄膜技术在相当于电感元件L1～L3和导电路径S1，S2以及电容器C1～C7的部分的表面上形成Cu层，然后，如图8E所示，在除导电图形P的部分上形成保护膜10。如图8F所示，在氧化铝基板1的整个内表面上溅射Cr和Cu等，把其腐蚀成所希望的形状，而形成背面电极11，由此，构成相当于内表面上的导电图形P1的部分。
以上说明的图8A～图8F的工序是对由刻有纵横方格状延伸的分割沟的氧化铝材料组成的大幅基板进行的，以下说明的图8G～图8J的工序是对通过沿着一个方向的分割沟切断该大幅基板而得到的长方形的分割片进行的。
即，在把大幅基板切断成长方形的分割片之后，如图8G所示，在作为该分割片的切断面的氧化铝基板1的两端面上以厚膜的形式形成Ag层12，用Ag层12来导通设在氧化铝基板1的内外两面上的导电图形P，P1的接地电极(GND)和输入电极(Vcc，Vctl，RFin)以及输出电极(RFout)。该Ag层12相当于上述的端面电极3的Ag厚膜层，是由不包含玻璃成份的Ag膏组成的低温烧结材料。而且，能够对一个长方形分割片进行相应的Ag层12的厚膜形成工序，但是，如果使多个分割片存在若干间隙而重合的状态，就能对多个分割片同时以厚膜形式形成Ag层12，适合于大量生产。接着，在搭载Ag层12和半导体裸芯片的连接区的各个表面上依次镀上Ni基底层和Au层，然后，如图8H所示，在各连接区上使用膏状焊锡和导电浆料等导电性粘接剂来固定二极管D1和晶体管Tr1的半导体裸芯片。在此情况下，如上所述，由于相对于半导体裸芯片的下表面面积，连接区的面积形成得较小，因此，能够防止导电性粘接剂从半导体裸芯片溢出，导电性粘接剂不会与半导体裸芯片的周围的导电图形P发生不希望的短路。接着，如图8I所示，把各个半导体裸芯片与导电图形P的预定部位进行引线接合，然后，如图8J所示，调整作为发射极电阻的电阻R3，来进行输出调整，同时，调整作为调整用导电图形的电感元件L3，来调整谐振频率。在此情况下，谐振频率的调整在分割成各个氧化铝基板1之前的长方形分割片的状态下进行，由于在各个氧化铝基板1的拐角部设置接地电极(GND)，接地电极(GND)必然位于设在相邻的氧化铝基板1上的输入电极(Vcc，Vctl，RFin)以及输出电极(RFout)之间，谐振频率的调整不会对相邻的氧化铝基板1的电路产生不良影响。
接着，在长方形分割片的各个氧化铝基板1上安装屏蔽外壳2，把该屏蔽外壳2的脚片2a焊接到与接地电极(GND)导通的端面电极3上，然后，沿着另一方的分割沟把分割片细分割成各个氧化铝基板1，由此，得到图1所示的电子电路组件。
根据这样构成的上述实施例所涉及的电子电路组件，在氧化铝基板1上以薄膜形式形成电容器C1～C7、电阻R1～R3、电感元件L1～L3、导电路径S1，S2等电路元件和与这些电路元件相连接的导电图形P，同时，在该氧化铝基板1上对二极管D1和晶体管Tr1的半导体裸芯片进行引线接合，并且，在氧化铝基板1的侧面上设置与导电图形的接地电极和输出输入电极相连接的端面电极3，因此，使用薄膜技术和半导体元件的引线接合就能在氧化铝基板1上高密度地安装所需要的电路构成元件，而能够实现适合于小型化的面安装型的电子电路组件。而且，由于把搭载二极管D1和晶体管Tr1的半导体裸芯片4的连接区5的面积形成为小于该半导体裸芯片4的下表面面积，则能够使涂敷在连接区5上的膏状焊锡和导电浆料等导电性粘接剂蓄积在半导体裸芯片4的外形的内侧，能够防止导电性粘接剂从半导体裸芯片4的外形溢出而发生与周围的导电图形P短路的问题。而且，由于连接区5在内部具有开口5a，则能够使剩余的导电性粘接剂蓄积在该开口5a内，因此，能够更确实地防止导电性粘接剂的溢出。
下面参照图11至图14对本发明的第二实施例进行说明。
本发明实施例所涉及的电子电路组件作为各种高频器件使用，该电子电路组件具有安装了例如图14所示的放大电路的氧化铝基板21。该放大电路具有电容器C8～C10、电阻R4～R6、电感元件L4、晶体管Tr3等电路构成元件和连接它们的布线图形P2，如后所述，电容器C8～C10、电阻R4～R6、电感元件L4和布线图形P2通过溅射法和CVD法等薄膜处理而形成在氧化铝基板21上，晶体管Tr3通过与裸芯片引线接合而搭载在氧化铝基板21上。但是，图14是表示电路构成的一个例子，本发明可以用于具有除此之外的电路构成的电子电路组件。
如图11～图13所示，在氧化铝基板21的表面依次层叠下部电极22和电介体23以及上部电极24，由此，形成与电容器C8～C10相对应的三个薄膜电容器，各个电容器C8～C10的下部电极22和上部电极24与布线图形P2相连接。这些构成部件中，下部电极22和上部电极24以及布线图形P2由以薄膜形式形成Ti/Cu等的导体膜制成，电介体23由以薄膜形式形成SiO2等的电介体膜制成。而且，在氧化铝基板21的表面上分别以薄膜形式形成与电阻R4～R6相对应的TaSiO2等的电阻膜和与电感元件L4相对应的Ti/Cu等的导体膜，这些电阻膜和导体膜的两端与布线图形P2相连接。而且，把布线图形P2的一部分作为连接区25，在该连接区25上搭载晶体管Tr3的裸芯片26。
在此，在各个电容器C8～C10中，与电容器C9相对应的薄膜电容器的上部电极24兼用做连接区25的一部分，在该连接区25上使用导电性粘接剂27来连接裸芯片26的下表面的集电极电极26a。即，在裸芯片26的搭载空间的正下方以薄膜形式形成电容器C9，这些裸芯片26和电容器C9以平面形式重叠。另一方面，其余的电容器C8，C10是接地电容器，裸芯片26的上表面的基极电极26b和发射极电极26c在每个电容器C8，C10的上部电极24上通过线进行连接。即，把接地用的两个电容器C8，C10的上部电极24作为接合区来与裸芯片进行引线接合。
这样，在上述实施例所涉及的电子电路组件中，在搭载晶体管Tr3的裸芯片26的空间的正下方以薄膜形式形成电容器C9，该电容器C9的上部电极24兼用做裸芯片26的连接区25的一部分，因此，能够把面积效率提高裸芯片26和电容器C9重合的部分，同时，减少了裸芯片26和电容器C9间的引线电感成份，而能够防止高频特性变差。而且，把电容器C8，C10的上部电极24作为接合区来与裸芯片进行引线接合，因此，能够把面积效率提高与该接合区相对应的部分，与由上述电容器C9所产生的面积效率的提高相结合，能够促进电子电路组件的小型化，而且，能够减小裸芯片26和电容器C8，C10间的引线电感成份，从而防止高频特性的变差。

Claims (2)

1.一种电子电路组件，设有以薄膜形式形成在氧化铝基板上的导电图形；与该导电图形相连接而以薄膜形式形成在上述氧化铝基板上的包含电容器和电阻及电感元件的电路元件；与上述导电图形引线接合的半导体裸芯片，其特征在于，搭载上述半导体裸芯片的连接区的面积小于该半导体裸芯片的下表面面积，在上述连接区的内部设置开口。
2.根据权利要求1所述的电子电路组件，其特征在于，使呈长方形的上述半导体裸芯片的至少两边与连接区的外形相远离。
CNB011182342A 2000-05-30 2001-05-24 电子电路组件 Expired - Fee Related CN1197442C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000160278A JP3244682B2 (ja) 2000-05-30 2000-05-30 電子回路ユニット
JP160278/2000 2000-05-30
JP2000294671A JP2002110891A (ja) 2000-09-27 2000-09-27 電子回路ユニット
JP294671/2000 2000-09-27

Publications (2)

Publication Number Publication Date
CN1334695A CN1334695A (zh) 2002-02-06
CN1197442C true CN1197442C (zh) 2005-04-13

Family

ID=26592910

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011182342A Expired - Fee Related CN1197442C (zh) 2000-05-30 2001-05-24 电子电路组件

Country Status (5)

Country Link
US (1) US6603667B2 (zh)
EP (1) EP1160867A3 (zh)
KR (1) KR100434839B1 (zh)
CN (1) CN1197442C (zh)
TW (1) TW502492B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW517447B (en) * 2000-05-30 2003-01-11 Alps Electric Co Ltd Semiconductor electronic circuit unit
TW483233B (en) * 2000-05-30 2002-04-11 Alps Electric Co Ltd Electronic circuit unit
US6593797B1 (en) * 2002-06-18 2003-07-15 Koninklijke Philips Electronics N.V. High-frequency integrated transistor module
US7948069B2 (en) * 2004-01-28 2011-05-24 International Rectifier Corporation Surface mountable hermetically sealed package
JP2005294376A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 磁気記録素子及び磁気メモリ
JP2011238016A (ja) * 2010-05-10 2011-11-24 Sony Corp 非接触通信媒体、アンテナパターン配置媒体、通信装置及びアンテナ調整方法
CN102332414A (zh) * 2011-09-01 2012-01-25 安徽四创电子股份有限公司 一种薄膜限幅低噪声放大器小型化方法和工艺
KR102211934B1 (ko) * 2014-03-06 2021-02-04 삼성전자주식회사 반도체 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272590A (en) * 1990-02-12 1993-12-21 Hernandez Jorge M Integrated circuit package having an internal cavity for incorporating decoupling capacitor
JP2901091B2 (ja) * 1990-09-27 1999-06-02 株式会社日立製作所 半導体装置
JPH0653406A (ja) 1992-07-28 1994-02-25 Matsushita Electric Ind Co Ltd 薄膜回路形成法
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
JP3047735B2 (ja) * 1994-05-16 2000-06-05 住友電気工業株式会社 光受信モジュ−ルとその製造方法
US6020219A (en) * 1994-06-16 2000-02-01 Lucent Technologies Inc. Method of packaging fragile devices with a gel medium confined by a rim member
EP0725981B1 (en) * 1994-08-25 2002-01-02 National Semiconductor Corporation Component stacking in multi-chip semiconductor packages
JP3421179B2 (ja) * 1995-09-28 2003-06-30 株式会社日立国際電気 素子複合搭載回路基板
JPH09283884A (ja) * 1996-04-17 1997-10-31 Kyocera Corp 容量素子付き回路基板
US5825628A (en) * 1996-10-03 1998-10-20 International Business Machines Corporation Electronic package with enhanced pad design
US5804880A (en) * 1996-11-04 1998-09-08 National Semiconductor Corporation Solder isolating lead frame
JPH10215119A (ja) * 1997-01-29 1998-08-11 Tdk Corp 電圧制御発振器
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3013831B2 (ja) * 1998-01-26 2000-02-28 日本電気株式会社 Ｍｍｉｃパッケージ
US6356455B1 (en) * 1999-09-23 2002-03-12 Morton International, Inc. Thin integral resistor/capacitor/inductor package, method of manufacture
US6404649B1 (en) * 2000-03-03 2002-06-11 Advanced Micro Devices, Inc. Printed circuit board assembly with improved bypass decoupling for BGA packages
US6320757B1 (en) * 2000-07-12 2001-11-20 Advanced Semiconductor Engineering, Inc. Electronic package

Also Published As

Publication number Publication date
KR20010109152A (ko) 2001-12-08
CN1334695A (zh) 2002-02-06
TW502492B (en) 2002-09-11
EP1160867A2 (en) 2001-12-05
US20020011352A1 (en) 2002-01-31
US6603667B2 (en) 2003-08-05
KR100434839B1 (ko) 2004-06-07
EP1160867A3 (en) 2004-05-12

Similar Documents

Publication Publication Date Title
US6587327B1 (en) Integrated broadband ceramic capacitor array
US6816356B2 (en) Integrated broadband ceramic capacitor array
US7307829B1 (en) Integrated broadband ceramic capacitor array
CN1402377A (zh) 单片lc元件
US7075776B1 (en) Integrated broadband ceramic capacitor array
CN1240258C (zh) 电子电路组件
CN1197442C (zh) 电子电路组件
CN1208835C (zh) 平面安装型电子电路组件
CN1201643C (zh) 电子电路组件
CN1179414C (zh) 电子电路组件
JP3244677B2 (ja) 電子回路ユニット
JP3244680B2 (ja) 電子回路ユニット
JP3244681B2 (ja) 電子回路ユニット
JP3244678B2 (ja) 電子回路ユニット
JP3244682B2 (ja) 電子回路ユニット

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee