JP3244678B2 - 電子回路ユニット - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、面実装タイプの電
子回路ユニットに関する。
子回路ユニットに関する。
【０００２】
【従来の技術】一般的に、この種の面実装タイプの電子
回路ユニットは、基板上に設けられた導電パターンの半
田ランドに各種回路部品を半田付けし、これら回路部品
をシールドカバーで覆うように概略構成されている。基
板の側面には端面電極が設けられており、電子回路ユニ
ットを母基板上に面実装する際、端面電極は母基板の半
田ランドに半田付けされる。回路部品は同調回路や共振
回路あるいは増幅回路等の必要とされる回路構成に応じ
て使用され、例えば増幅回路用の回路部品としてはトラ
ンジスタ、チップ抵抗、チップコンデンサおよびインダ
クタ等が用いられ、これらの回路部品は導電パターンを
介して接続されるようになっている。
回路ユニットは、基板上に設けられた導電パターンの半
田ランドに各種回路部品を半田付けし、これら回路部品
をシールドカバーで覆うように概略構成されている。基
板の側面には端面電極が設けられており、電子回路ユニ
ットを母基板上に面実装する際、端面電極は母基板の半
田ランドに半田付けされる。回路部品は同調回路や共振
回路あるいは増幅回路等の必要とされる回路構成に応じ
て使用され、例えば増幅回路用の回路部品としてはトラ
ンジスタ、チップ抵抗、チップコンデンサおよびインダ
クタ等が用いられ、これらの回路部品は導電パターンを
介して接続されるようになっている。
【０００３】
【発明が解決しようとする課題】ところで近年、チップ
部品やトランジスタ等の回路部品を小形化する技術は著
しく進歩しており、例えば外形寸法が0.6×0.3mm程度の
超小形のチップ抵抗やチップコンデンサも実用化されて
いる。したがって、前述した従来の電子回路ユニットに
おいても、このような小形のチップ部品やトランジスタ
等を使用し、これらの回路部品を部品間ピッチを狭めた
状態で基板上に実装すれば、電子回路ユニットをある程
度までは小型化することが可能となる。しかしながら、
チップ部品やトランジスタ等の回路部品の小形化には限
界があり、しかも、多数の回路部品を基板上に実装する
際に、各回路部品の半田付け部分が短絡しないようにし
なければならないため、部品間ピッチを狭めるのにも限
界があり、これらのことが電子回路ユニットの更なる小
型化を妨げる要因となっていた。
部品やトランジスタ等の回路部品を小形化する技術は著
しく進歩しており、例えば外形寸法が0.6×0.3mm程度の
超小形のチップ抵抗やチップコンデンサも実用化されて
いる。したがって、前述した従来の電子回路ユニットに
おいても、このような小形のチップ部品やトランジスタ
等を使用し、これらの回路部品を部品間ピッチを狭めた
状態で基板上に実装すれば、電子回路ユニットをある程
度までは小型化することが可能となる。しかしながら、
チップ部品やトランジスタ等の回路部品の小形化には限
界があり、しかも、多数の回路部品を基板上に実装する
際に、各回路部品の半田付け部分が短絡しないようにし
なければならないため、部品間ピッチを狭めるのにも限
界があり、これらのことが電子回路ユニットの更なる小
型化を妨げる要因となっていた。
【０００４】また、この種の電子回路ユニットが例えば
増幅回路を有する場合、前述した従来技術においては、
増幅回路に必要とされる全ての抵抗として予め所望の抵
抗値にトリミングされた汎用のチップ抵抗を使用してい
るが、実装されたチップ抵抗の中に抵抗値のバラツキが
あると、トランジスタのコレクタ電流値がバラツキ、そ
の後の出力調整が面倒になるという問題があった。
増幅回路を有する場合、前述した従来技術においては、
増幅回路に必要とされる全ての抵抗として予め所望の抵
抗値にトリミングされた汎用のチップ抵抗を使用してい
るが、実装されたチップ抵抗の中に抵抗値のバラツキが
あると、トランジスタのコレクタ電流値がバラツキ、そ
の後の出力調整が面倒になるという問題があった。
【０００５】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、小型化に好適で出力
調整を簡単に行なうことの可能な電子回路ユニットを提
供することにある。
みてなされたもので、その目的は、小型化に好適で出力
調整を簡単に行なうことの可能な電子回路ユニットを提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電子回路ユニットでは、アルミナ基板上
に薄膜形成されたコンデンサと抵抗およびインダクタン
ス素子を含む回路素子と、前記アルミナ基板上にワイヤ
ーボンディングされたトランジスタの半導体ベアチップ
とを備え、前記トランジスタが少なくとも第１のトラン
ジスタを有し、この第１のトランジスタのベースバイア
ス用分圧抵抗とエミッタ抵抗のうち、エミッタ抵抗のみ
をトリミングして前記第１のトランジスタの電流値を設
定するように構成した。
めに、本発明の電子回路ユニットでは、アルミナ基板上
に薄膜形成されたコンデンサと抵抗およびインダクタン
ス素子を含む回路素子と、前記アルミナ基板上にワイヤ
ーボンディングされたトランジスタの半導体ベアチップ
とを備え、前記トランジスタが少なくとも第１のトラン
ジスタを有し、この第１のトランジスタのベースバイア
ス用分圧抵抗とエミッタ抵抗のうち、エミッタ抵抗のみ
をトリミングして前記第１のトランジスタの電流値を設
定するように構成した。
【０００７】このような構成によれば、コンデンサと抵
抗およびインダクタンス素子を含む回路素子が薄膜技術
を用いて高精度に形成され、しかも、トランジスタの半
導体素子はベアチップをワイヤーボンディングしたもの
であるため、アルミナ基板上に必要とされる回路部品が
高密度に実装され、小型化に好適な面実装タイプの電子
回路ユニットを実現することができる。また、アルミナ
基板上に薄膜形成されたベースバイアス用分圧抵抗の個
々の抵抗値にバラツキがあったとしても、エミッタ抵抗
のみをトリミングすることでトランジスタのコレクタ電
流値を変えられるため、出力調整に必要な抵抗値のトリ
ミングを１箇所で行なうことができる。
抗およびインダクタンス素子を含む回路素子が薄膜技術
を用いて高精度に形成され、しかも、トランジスタの半
導体素子はベアチップをワイヤーボンディングしたもの
であるため、アルミナ基板上に必要とされる回路部品が
高密度に実装され、小型化に好適な面実装タイプの電子
回路ユニットを実現することができる。また、アルミナ
基板上に薄膜形成されたベースバイアス用分圧抵抗の個
々の抵抗値にバラツキがあったとしても、エミッタ抵抗
のみをトリミングすることでトランジスタのコレクタ電
流値を変えられるため、出力調整に必要な抵抗値のトリ
ミングを１箇所で行なうことができる。
【０００８】また、上記の構成において、トランジスタ
が互いに直列接続された第１のトランジスタと第２のト
ランジスタを有する場合は、これら第１および第２のト
ランジスタのベースバイアス用分圧抵抗とエミッタ抵抗
のうち、第１のトランジスタのエミッタ抵抗のみをトリ
ミングして両トランジスタの電流値を設定することが好
ましく、このようにするとして第１のトランジスタのエ
ミッタ抵抗のみをトリミングするだけで全てのベースバ
イアス用分圧抵抗のトリミングを省略することができ
る。
が互いに直列接続された第１のトランジスタと第２のト
ランジスタを有する場合は、これら第１および第２のト
ランジスタのベースバイアス用分圧抵抗とエミッタ抵抗
のうち、第１のトランジスタのエミッタ抵抗のみをトリ
ミングして両トランジスタの電流値を設定することが好
ましく、このようにするとして第１のトランジスタのエ
ミッタ抵抗のみをトリミングするだけで全てのベースバ
イアス用分圧抵抗のトリミングを省略することができ
る。
【０００９】
【発明の実施の形態】以下、本発明の実施形態例につい
て図面を参照して説明すると、図１は電子回路ユニット
の斜視図、図２は回路構成レイアウトを示すアルミナ基
板の平面図、図３はアルミナ基板の裏面図、図４は回路
構成の説明図、図５は端面電極を示す斜視図、図６は端
面電極の断面図、図７は半導体ベアチップと接続ランド
の関係を示す説明図、図８は電子回路ユニットの製造工
程を示す説明図である。
て図面を参照して説明すると、図１は電子回路ユニット
の斜視図、図２は回路構成レイアウトを示すアルミナ基
板の平面図、図３はアルミナ基板の裏面図、図４は回路
構成の説明図、図５は端面電極を示す斜視図、図６は端
面電極の断面図、図７は半導体ベアチップと接続ランド
の関係を示す説明図、図８は電子回路ユニットの製造工
程を示す説明図である。
【００１０】本実施形態例は周波数同調型ブースタアン
プへの適用例であり、この周波数同調型ブースタアンプ
は携帯型テレビ機器の受信性能（特に、受信感度と耐妨
害特性）向上のために図示せぬＵＨＦチューナと組み合
わせて使用され、希望周波数のＴＶ信号を選択すると共
に、選択したＴＶ信号を増幅してＵＨＦチューナに入力
する機能を有する。
プへの適用例であり、この周波数同調型ブースタアンプ
は携帯型テレビ機器の受信性能（特に、受信感度と耐妨
害特性）向上のために図示せぬＵＨＦチューナと組み合
わせて使用され、希望周波数のＴＶ信号を選択すると共
に、選択したＴＶ信号を増幅してＵＨＦチューナに入力
する機能を有する。
【００１１】図１はかかる周波数同調型ブースタアンプ
（電子回路ユニット）の外観を示し、同図に示すよう
に、この周波数同調型ブースタアンプは、後述する回路
構成素子を搭載したアルミナ基板１と、このアルミナ基
板１に取付けられたシールドカバー２とで構成されてお
り、図示せぬ母基板に半田付けされる面実装部品となっ
ている。アルミナ基板１は方形平板状に形成されてお
り、大版基板を短冊状の分割片に切断した後、この分割
片をさらに細分割することによって得られる。シールド
カバー２は金属板を箱形に折り曲げ加工したもので、ア
ルミナ基板１上の回路構成素子はこのシールドカバー２
によって覆われている。
（電子回路ユニット）の外観を示し、同図に示すよう
に、この周波数同調型ブースタアンプは、後述する回路
構成素子を搭載したアルミナ基板１と、このアルミナ基
板１に取付けられたシールドカバー２とで構成されてお
り、図示せぬ母基板に半田付けされる面実装部品となっ
ている。アルミナ基板１は方形平板状に形成されてお
り、大版基板を短冊状の分割片に切断した後、この分割
片をさらに細分割することによって得られる。シールド
カバー２は金属板を箱形に折り曲げ加工したもので、ア
ルミナ基板１上の回路構成素子はこのシールドカバー２
によって覆われている。
【００１２】図２に示すように、アルミナ基板１の表面
には回路構成素子とそれらを接続する導電パターンが設
けられており、また、図３に示すように、アルミナ基板
１の裏面には背面電極としての導電パターンが設けられ
ている。本実施形態例に係る周波数同調型ブースタアン
プは、ＴＶ信号の選択と増幅のために同調回路と増幅回
路とを有し、図４に示すような回路構成となっており、
図２に示される各回路構成素子には図４の回路図に対応
する符号を付してある。ただし、図４は回路構成の一例
を示すものであり、本発明はこれ以外の回路構成を有す
る電子回路ユニットにも適用可能である。
には回路構成素子とそれらを接続する導電パターンが設
けられており、また、図３に示すように、アルミナ基板
１の裏面には背面電極としての導電パターンが設けられ
ている。本実施形態例に係る周波数同調型ブースタアン
プは、ＴＶ信号の選択と増幅のために同調回路と増幅回
路とを有し、図４に示すような回路構成となっており、
図２に示される各回路構成素子には図４の回路図に対応
する符号を付してある。ただし、図４は回路構成の一例
を示すものであり、本発明はこれ以外の回路構成を有す
る電子回路ユニットにも適用可能である。
【００１３】図４に示すように、周波数同調型ブースタ
アンプは、同調回路および増幅回路の回路構成素子であ
るコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタ
ンス素子Ｌ１〜Ｌ３、ダイオードＤ１、トランジスタＴ
ｒ１、導電路Ｓ１，Ｓ２等を有し、これらの回路構成素
子とそれを接続する導電パターンはアルミナ基板１の表
面に設けられている。この導電パターンは例えばＣｒや
Ｃｕ等をスパッタリング等の薄膜技術を用いて形成した
もので、図２中には符号Ｐを付してハッチングによって
表されている。
アンプは、同調回路および増幅回路の回路構成素子であ
るコンデンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタ
ンス素子Ｌ１〜Ｌ３、ダイオードＤ１、トランジスタＴ
ｒ１、導電路Ｓ１，Ｓ２等を有し、これらの回路構成素
子とそれを接続する導電パターンはアルミナ基板１の表
面に設けられている。この導電パターンは例えばＣｒや
Ｃｕ等をスパッタリング等の薄膜技術を用いて形成した
もので、図２中には符号Ｐを付してハッチングによって
表されている。
【００１４】周波数同調型ブースタアンプの回路構成に
ついて簡単に説明すると、希望周波数のＴＶ信号を選択
と増幅するために、インダクタンス素子Ｌ２，Ｌ３とコ
ンデンサＣ３，Ｃ４およびダイオードＤ１とからなる同
調回路と、トランジスタＴｒ１とその周辺回路素子（抵
抗Ｒ１〜Ｒ３、コンデンサＣ６）および不平衡／平衡変
換素子Ｔとからなる増幅回路から構成されている。複数
の周波数のＴＶ信号はコンデンサＣ１を介して同調回路
に入力される。同調回路の同調周波数（共振周波数）は
ダイオードＤ１のカソードに加える電圧（Ｖctl）の制
御により可変するので、希望するＴＶ信号の周波数に一
致させることによって、希望するＴＶ信号だけが選択さ
れ、コンデンサＣ５を介して増幅回路のトランジスタＴ
ｒ１のベースに入力される。トランジスタＴｒ１のベー
スにはベースバイアス用分圧抵抗Ｒ１，Ｒ２にバイアス
電圧が与えられ、トランジスタＴｒ１のコレクタ電流
（≒エミッタ電流）はエミッタ抵抗Ｒ３の抵抗値によっ
て設定される。トランジスタＴｒ１によって増幅された
ＴＶ信号はコレクタから出力され、コレクタには不平衡
／平衡変換素子Ｔが設けられている。この不平衡／平衡
変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２か
らなるインダクタンス素子によって構成され、導電路Ｓ
２の両端から平衡ＴＶ信号が出力され、前述したＵＨＦ
チューナに入力される。
ついて簡単に説明すると、希望周波数のＴＶ信号を選択
と増幅するために、インダクタンス素子Ｌ２，Ｌ３とコ
ンデンサＣ３，Ｃ４およびダイオードＤ１とからなる同
調回路と、トランジスタＴｒ１とその周辺回路素子（抵
抗Ｒ１〜Ｒ３、コンデンサＣ６）および不平衡／平衡変
換素子Ｔとからなる増幅回路から構成されている。複数
の周波数のＴＶ信号はコンデンサＣ１を介して同調回路
に入力される。同調回路の同調周波数（共振周波数）は
ダイオードＤ１のカソードに加える電圧（Ｖctl）の制
御により可変するので、希望するＴＶ信号の周波数に一
致させることによって、希望するＴＶ信号だけが選択さ
れ、コンデンサＣ５を介して増幅回路のトランジスタＴ
ｒ１のベースに入力される。トランジスタＴｒ１のベー
スにはベースバイアス用分圧抵抗Ｒ１，Ｒ２にバイアス
電圧が与えられ、トランジスタＴｒ１のコレクタ電流
（≒エミッタ電流）はエミッタ抵抗Ｒ３の抵抗値によっ
て設定される。トランジスタＴｒ１によって増幅された
ＴＶ信号はコレクタから出力され、コレクタには不平衡
／平衡変換素子Ｔが設けられている。この不平衡／平衡
変換素子Ｔは互いに結合した一対の導電路Ｓ１，Ｓ２か
らなるインダクタンス素子によって構成され、導電路Ｓ
２の両端から平衡ＴＶ信号が出力され、前述したＵＨＦ
チューナに入力される。
【００１５】図２に示すように、アルミナ基板１の端部
には接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖct
l，ＲＦin）および出力用電極（ＲＦout）が形成されて
おり、これらは導電パターンＰの一部によって構成され
ている。接地用電極と入力用電極および出力用電極は方
形状のアルミナ基板１の相対向する２つの長辺側にのみ
形成され、それ以外の相対向する２つの短辺側には形成
されていない。すなわち、アルミナ基板１の一方の長辺
側の両隅部（コーナ）にＧＮＤ電極が形成され、これら
ＧＮＤ電極の間にＶcc電極とＲＦin電極およびＶctl電
極が形成されている。また、アルミナ基板１の他方の長
辺側の両隅部とその近傍の３箇所にＧＮＤ電極が形成さ
れ、これらＧＮＤ電極の間に２つのＲＦout電極が形成
されている。なお、後述するように、アルミナ基板１の
２つの長辺は大版基板を短冊状の分割片に切断したとき
の分割線に対応し、アルミナ基板１の２つの短辺はこの
分割片をさらに細分割したときの分割線に対応する。
には接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖct
l，ＲＦin）および出力用電極（ＲＦout）が形成されて
おり、これらは導電パターンＰの一部によって構成され
ている。接地用電極と入力用電極および出力用電極は方
形状のアルミナ基板１の相対向する２つの長辺側にのみ
形成され、それ以外の相対向する２つの短辺側には形成
されていない。すなわち、アルミナ基板１の一方の長辺
側の両隅部（コーナ）にＧＮＤ電極が形成され、これら
ＧＮＤ電極の間にＶcc電極とＲＦin電極およびＶctl電
極が形成されている。また、アルミナ基板１の他方の長
辺側の両隅部とその近傍の３箇所にＧＮＤ電極が形成さ
れ、これらＧＮＤ電極の間に２つのＲＦout電極が形成
されている。なお、後述するように、アルミナ基板１の
２つの長辺は大版基板を短冊状の分割片に切断したとき
の分割線に対応し、アルミナ基板１の２つの短辺はこの
分割片をさらに細分割したときの分割線に対応する。
【００１６】一方、図３に示すように、アルミナ基板１
の裏面に設けられた導電パターンＰ１（背面電極）はそ
れぞれの接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖ
ctl，ＲＦin）および出力用電極（ＲＦout）に対向して
おり、図５と図６に示すように、両者は端面電極３を介
して導通されている。この端面電極３はＡｇ厚膜層の上
にＮｉ下地メッキ層とＡｕメッキ層を順次積層したもの
で、最下層のＡｇ厚膜層は、ガラス成分を含まないＡｇ
ペーストを厚膜形成した後、これを２００°Ｃ程度で焼
成した低温焼成材からなる。また、中間層のＮｉ下地メ
ッキ層はＡｕメッキ層の付着を容易にするもので、最上
層のＡｕメッキ層は、端面電極３を図示せぬ母基板の半
田ランドに半田付けした際に、最下層のＡｇが半田に析
出するのを防止するためのものである。そして、シール
ドカバー２がアルミナ基板１に取付けられた電子回路ユ
ニットの完成品において、シールドカバー２の側面に折
り曲げ形成された脚片２ａが接地用電極（ＧＮＤ）と導
通する端面電極３に半田付けされており、シールドカバ
ー２はアルミナ基板１の４隅で接地された状態となる。
の裏面に設けられた導電パターンＰ１（背面電極）はそ
れぞれの接地用電極（ＧＮＤ）と入力用電極（Ｖcc，Ｖ
ctl，ＲＦin）および出力用電極（ＲＦout）に対向して
おり、図５と図６に示すように、両者は端面電極３を介
して導通されている。この端面電極３はＡｇ厚膜層の上
にＮｉ下地メッキ層とＡｕメッキ層を順次積層したもの
で、最下層のＡｇ厚膜層は、ガラス成分を含まないＡｇ
ペーストを厚膜形成した後、これを２００°Ｃ程度で焼
成した低温焼成材からなる。また、中間層のＮｉ下地メ
ッキ層はＡｕメッキ層の付着を容易にするもので、最上
層のＡｕメッキ層は、端面電極３を図示せぬ母基板の半
田ランドに半田付けした際に、最下層のＡｇが半田に析
出するのを防止するためのものである。そして、シール
ドカバー２がアルミナ基板１に取付けられた電子回路ユ
ニットの完成品において、シールドカバー２の側面に折
り曲げ形成された脚片２ａが接地用電極（ＧＮＤ）と導
通する端面電極３に半田付けされており、シールドカバ
ー２はアルミナ基板１の４隅で接地された状態となる。
【００１７】前述した各回路構成素子のうち、コンデン
サＣ１〜Ｃ７は下部電極の上にSiO2等の誘電体膜を介し
て上部電極を積層したもので、これらはスパッタリング
等を用いて薄膜形成されている。上部電極の表面にはＣ
ｕ層が設けられており、このＣｕ層によって共振回路の
Ｑが高められている。コンデンサＣ１〜Ｃ７の下部電極
と上部電極は導電パターンＰに接続されており、図２に
示すように、コンデンサＣ７とＶcc電極間の導電パター
ンＰ、コンデンサＣ７とＲＦout電極間の導電パターン
Ｐ、コンデンサＣ２とＶctl電極間の導電パターンＰに
は、それぞれ放電用の近接部（エアーギャップ）Ｇが設
けられている。この近接部Ｇは互いに対向して並設され
た導電パターンＰのそれぞれに設けられた一対の突部に
よって構成されており、両突部の尖端同士は所定のギャ
ップを存して対向している。この場合、導電パターンＰ
とＧＮＤ電極の寸法精度はいずれも薄膜技術により高く
なるため、近接部Ｇのギャップ寸法を狭めることがで
き、低電圧での放電が可能となっている。また、各コン
デンサＣ１〜Ｃ７のうち、コンデンサＣ１とＣ３〜Ｃ５
は単純な方形状に形成されているが、コンデンサＣ２と
Ｃ７については２つ以上の方形を組み合わせた異形状に
形成されている。すなわち、コンデンサＣ２は１つの矩
形の一辺から２つの矩形を突出させた凹形状であり、コ
ンデンサＣ７は３つの矩形を長辺方向にずらして連続さ
せた形状になっている。これらコンデンサＣ２とＣ７は
比較的大きな容量値を必要とする接地用コンデンサであ
り、接地用コンデンサＣ２とＣ７をこのような異形状に
すると、アルミナ基板１上の限られたスペースが有効利
用され、所望の容量値のコンデンサを高密度実装するこ
とができる。
サＣ１〜Ｃ７は下部電極の上にSiO2等の誘電体膜を介し
て上部電極を積層したもので、これらはスパッタリング
等を用いて薄膜形成されている。上部電極の表面にはＣ
ｕ層が設けられており、このＣｕ層によって共振回路の
Ｑが高められている。コンデンサＣ１〜Ｃ７の下部電極
と上部電極は導電パターンＰに接続されており、図２に
示すように、コンデンサＣ７とＶcc電極間の導電パター
ンＰ、コンデンサＣ７とＲＦout電極間の導電パターン
Ｐ、コンデンサＣ２とＶctl電極間の導電パターンＰに
は、それぞれ放電用の近接部（エアーギャップ）Ｇが設
けられている。この近接部Ｇは互いに対向して並設され
た導電パターンＰのそれぞれに設けられた一対の突部に
よって構成されており、両突部の尖端同士は所定のギャ
ップを存して対向している。この場合、導電パターンＰ
とＧＮＤ電極の寸法精度はいずれも薄膜技術により高く
なるため、近接部Ｇのギャップ寸法を狭めることがで
き、低電圧での放電が可能となっている。また、各コン
デンサＣ１〜Ｃ７のうち、コンデンサＣ１とＣ３〜Ｃ５
は単純な方形状に形成されているが、コンデンサＣ２と
Ｃ７については２つ以上の方形を組み合わせた異形状に
形成されている。すなわち、コンデンサＣ２は１つの矩
形の一辺から２つの矩形を突出させた凹形状であり、コ
ンデンサＣ７は３つの矩形を長辺方向にずらして連続さ
せた形状になっている。これらコンデンサＣ２とＣ７は
比較的大きな容量値を必要とする接地用コンデンサであ
り、接地用コンデンサＣ２とＣ７をこのような異形状に
すると、アルミナ基板１上の限られたスペースが有効利
用され、所望の容量値のコンデンサを高密度実装するこ
とができる。
【００１８】さらに、各コンデンサＣ１〜Ｃ７のうち、
コンデンサＣ６は大きさを異にする２つの接地用コンデ
ンサで構成されており、両者は互いに分離された一対の
導電パターンＰを介して並列接続されている。すなわ
ち、図２に示すように、両接地用コンデンサＣ６の各一
方の電極部はＧＮＤ電極に繋がる接地用の導電パターン
Ｐに接続されているが、両接地用コンデンサＣ６の各他
方の電極部は互いに分離された２つの導電パターンＰを
介してトランジスタＴｒ１の接続ランドＳＬに接続され
ている。図４から明らかなように、コンデンサＣ６はト
ランジスタＴｒ１のエミッタと接地間に設けられてお
り、前記接続ランドＳＬはトランジスタＴｒ１のエミッ
タ電極がワイヤーボンディングされる箇所であるため、
コンデンサＣ６の容量値は互いに分離された導電パター
ンＰを介して並列接続された２つの接地用コンデンサに
よって設定されることになる。したがって、トランジス
タＴｒ１のエミッタ電極からコンデンサＣ６を介して接
地に至る導電パターンＰ全体のインダクタンスが減少し
て、接地用コンデンサＣ６による接続ランドＳＬの接地
効果が向上することになり、また、各接地用コンデンサ
Ｃ６と各導電パターンＰとによる寄生発振周波数が高く
なるため、この周波数をトランジスタＴｒ１の動作点周
波数以上に設定することにより、寄生振動をなくすこと
ができる。
コンデンサＣ６は大きさを異にする２つの接地用コンデ
ンサで構成されており、両者は互いに分離された一対の
導電パターンＰを介して並列接続されている。すなわ
ち、図２に示すように、両接地用コンデンサＣ６の各一
方の電極部はＧＮＤ電極に繋がる接地用の導電パターン
Ｐに接続されているが、両接地用コンデンサＣ６の各他
方の電極部は互いに分離された２つの導電パターンＰを
介してトランジスタＴｒ１の接続ランドＳＬに接続され
ている。図４から明らかなように、コンデンサＣ６はト
ランジスタＴｒ１のエミッタと接地間に設けられてお
り、前記接続ランドＳＬはトランジスタＴｒ１のエミッ
タ電極がワイヤーボンディングされる箇所であるため、
コンデンサＣ６の容量値は互いに分離された導電パター
ンＰを介して並列接続された２つの接地用コンデンサに
よって設定されることになる。したがって、トランジス
タＴｒ１のエミッタ電極からコンデンサＣ６を介して接
地に至る導電パターンＰ全体のインダクタンスが減少し
て、接地用コンデンサＣ６による接続ランドＳＬの接地
効果が向上することになり、また、各接地用コンデンサ
Ｃ６と各導電パターンＰとによる寄生発振周波数が高く
なるため、この周波数をトランジスタＴｒ１の動作点周
波数以上に設定することにより、寄生振動をなくすこと
ができる。
【００１９】抵抗Ｒ１〜Ｒ３は例えばTaSiO2等の抵抗膜
をスパッタリング等の薄膜技術を用いて形成したもの
で、その表面には必要に応じてSiO2等の誘電体膜が設け
られている。図２に示すように、３つの抵抗Ｒ１〜Ｒ３
のうち、抵抗Ｒ１とＲ２はアルミナ基板１上の互いに近
接した位置に並設して薄膜形成され、残りの抵抗Ｒ３は
抵抗Ｒ１とＲ２から離れた位置に薄膜形成されている。
このように抵抗Ｒ１とＲ２を近接した位置に薄膜形成し
てあるため、各抵抗Ｒ１，Ｒ２の抵抗値が所望値に対し
てバラツキを生じたとしても、抵抗Ｒ１，Ｒ２全体のバ
ラツキの比率を同じにすることができる。図４から明ら
かなように、抵抗Ｒ１とＲ２はトランジスタＴｒ１のベ
ースバイアス用分圧抵抗であり、Ｒ１／（Ｒ１＋Ｒ２）
×Ｖccの電圧がトランジスタＴｒ１のベースに印加され
る。ここで、ベースバイアス用分圧抵抗である抵抗Ｒ
１，Ｒ２全体のバラツキの比率は前述したように常に同
じであるため、これら抵抗Ｒ１，Ｒ２に対する抵抗値の
トリミングは不要となる。一方、抵抗Ｒ３はトランジス
タＴｒ１のエミッタ抵抗であり、電流はＶcc電極からト
ランジスタＴｒ１のコレクタとエミッタに流れ、さらに
抵抗Ｒ３を通って接地される。ここで、各抵抗Ｒ１〜Ｒ
３のうち、エミッタ抵抗である抵抗Ｒ３によるトランジ
スタＴｒ１の増幅度への寄与が最も大きいため、電流値
が一定になるように抵抗Ｒ３のみをトリミングして出力
調整するようにしてある。
をスパッタリング等の薄膜技術を用いて形成したもの
で、その表面には必要に応じてSiO2等の誘電体膜が設け
られている。図２に示すように、３つの抵抗Ｒ１〜Ｒ３
のうち、抵抗Ｒ１とＲ２はアルミナ基板１上の互いに近
接した位置に並設して薄膜形成され、残りの抵抗Ｒ３は
抵抗Ｒ１とＲ２から離れた位置に薄膜形成されている。
このように抵抗Ｒ１とＲ２を近接した位置に薄膜形成し
てあるため、各抵抗Ｒ１，Ｒ２の抵抗値が所望値に対し
てバラツキを生じたとしても、抵抗Ｒ１，Ｒ２全体のバ
ラツキの比率を同じにすることができる。図４から明ら
かなように、抵抗Ｒ１とＲ２はトランジスタＴｒ１のベ
ースバイアス用分圧抵抗であり、Ｒ１／（Ｒ１＋Ｒ２）
×Ｖccの電圧がトランジスタＴｒ１のベースに印加され
る。ここで、ベースバイアス用分圧抵抗である抵抗Ｒ
１，Ｒ２全体のバラツキの比率は前述したように常に同
じであるため、これら抵抗Ｒ１，Ｒ２に対する抵抗値の
トリミングは不要となる。一方、抵抗Ｒ３はトランジス
タＴｒ１のエミッタ抵抗であり、電流はＶcc電極からト
ランジスタＴｒ１のコレクタとエミッタに流れ、さらに
抵抗Ｒ３を通って接地される。ここで、各抵抗Ｒ１〜Ｒ
３のうち、エミッタ抵抗である抵抗Ｒ３によるトランジ
スタＴｒ１の増幅度への寄与が最も大きいため、電流値
が一定になるように抵抗Ｒ３のみをトリミングして出力
調整するようにしてある。
【００２０】なお、図９に示すように、トランジスタＴ
ｒ１に別のトランジスタＴｒ２を直列接続した回路構成
の場合は、両トランジスタＴｒ１，Ｔｒ２のベースバイ
アス用分圧抵抗である抵抗Ｒ１，Ｒ２，Ｒ４をアルミナ
基板１上の互いに近接した位置に薄膜形成すれば、これ
ら抵抗Ｒ１，Ｒ２，Ｒ４に対する抵抗値のトリミングは
不要となる。したがって、この場合においても、エミッ
タ抵抗である抵抗Ｒ３のみをトリミングすることによ
り、両トランジスタＴｒ１，Ｔｒ２の電流値を設定する
ことができる。
ｒ１に別のトランジスタＴｒ２を直列接続した回路構成
の場合は、両トランジスタＴｒ１，Ｔｒ２のベースバイ
アス用分圧抵抗である抵抗Ｒ１，Ｒ２，Ｒ４をアルミナ
基板１上の互いに近接した位置に薄膜形成すれば、これ
ら抵抗Ｒ１，Ｒ２，Ｒ４に対する抵抗値のトリミングは
不要となる。したがって、この場合においても、エミッ
タ抵抗である抵抗Ｒ３のみをトリミングすることによ
り、両トランジスタＴｒ１，Ｔｒ２の電流値を設定する
ことができる。
【００２１】また、インダクタンス素子Ｌ１〜Ｌ３と導
電路Ｓ１，Ｓ２は、ＣｒやＣｕ等をスパッタリング等の
薄膜技術を用いて形成したもので、導電パターンＰに接
続されている。各インダクタンス素子Ｌ１〜Ｌ３の表面
にはＣｕ層が設けられており、このＣｕ層によって共振
回路のＱが高められている。インダクタンス素子Ｌ１と
Ｌ２はいずれも角形の渦巻き形状に形成されており、そ
れぞれの一端はＶctl電極や接地用の導電パターンＰに
ワイヤーボンディングされている。インダクタンス素子
Ｌ２は概略の共振周波数を設定する共振周波数設定用で
あり、インダクタンス素子Ｌ３はインダクタンス素子Ｌ
２の他端に連続している。インダクタンス素子Ｌ３は共
振周波数を調整するための調整用導電パターンであり、
図２の破線で示すように、インダクタンス素子Ｌ３をト
リミングして削ることにより、インダクタンス素子Ｌ２
の巻数が増加して共振周波数を調整するようになってい
る。この場合、トリミング後のインダクタンス素子Ｌ３
の導体幅が共振周波数設定用のインダクタンス素子Ｌ２
の導体幅と同じになるようにすれば、インダクタンス素
子Ｌ２とインダクタンス素子Ｌ３の特性インピーダンス
が変わらなくなり、Ｃ／Ｎ比が良好な発振を得ることが
できる。
電路Ｓ１，Ｓ２は、ＣｒやＣｕ等をスパッタリング等の
薄膜技術を用いて形成したもので、導電パターンＰに接
続されている。各インダクタンス素子Ｌ１〜Ｌ３の表面
にはＣｕ層が設けられており、このＣｕ層によって共振
回路のＱが高められている。インダクタンス素子Ｌ１と
Ｌ２はいずれも角形の渦巻き形状に形成されており、そ
れぞれの一端はＶctl電極や接地用の導電パターンＰに
ワイヤーボンディングされている。インダクタンス素子
Ｌ２は概略の共振周波数を設定する共振周波数設定用で
あり、インダクタンス素子Ｌ３はインダクタンス素子Ｌ
２の他端に連続している。インダクタンス素子Ｌ３は共
振周波数を調整するための調整用導電パターンであり、
図２の破線で示すように、インダクタンス素子Ｌ３をト
リミングして削ることにより、インダクタンス素子Ｌ２
の巻数が増加して共振周波数を調整するようになってい
る。この場合、トリミング後のインダクタンス素子Ｌ３
の導体幅が共振周波数設定用のインダクタンス素子Ｌ２
の導体幅と同じになるようにすれば、インダクタンス素
子Ｌ２とインダクタンス素子Ｌ３の特性インピーダンス
が変わらなくなり、Ｃ／Ｎ比が良好な発振を得ることが
できる。
【００２２】前述したように、不平衡／平衡変換素子Ｔ
は互いに結合した一対の導電路Ｓ１，Ｓ２からなるイン
ダクタンス素子によって構成され、これら導電路Ｓ１，
Ｓ２はアルミナ基板１上に薄膜形成されている。これら
導電路Ｓ１，Ｓ２はアルミナ基板１上で所定のギャップ
を介して対向するように渦巻き状に形成されており、一
方の導電路Ｓ１の両端はトランジスタＴｒ１のコレクタ
電極とコンデンサＣ７に接続された導電パターンＰとに
接続され、他方の導電路Ｓ２の両端は一対のＲＦout電
極に接続されている。この場合、薄膜形成された導電路
Ｓ１，Ｓ２の寸法精度が高いため、両導電路Ｓ１，Ｓ２
間のギャップを狭くして所望の結合度を確保することが
でき、アルミナ基板１上の限られたスペース内に小形の
不平衡／平衡変換素子Ｔを設けることができる。なお、
図１０に示すように、所定のギャップを介して対向する
一対の導電路Ｓ１，Ｓ２をアルミナ基板１上にジグザグ
状に形成しても良い。
は互いに結合した一対の導電路Ｓ１，Ｓ２からなるイン
ダクタンス素子によって構成され、これら導電路Ｓ１，
Ｓ２はアルミナ基板１上に薄膜形成されている。これら
導電路Ｓ１，Ｓ２はアルミナ基板１上で所定のギャップ
を介して対向するように渦巻き状に形成されており、一
方の導電路Ｓ１の両端はトランジスタＴｒ１のコレクタ
電極とコンデンサＣ７に接続された導電パターンＰとに
接続され、他方の導電路Ｓ２の両端は一対のＲＦout電
極に接続されている。この場合、薄膜形成された導電路
Ｓ１，Ｓ２の寸法精度が高いため、両導電路Ｓ１，Ｓ２
間のギャップを狭くして所望の結合度を確保することが
でき、アルミナ基板１上の限られたスペース内に小形の
不平衡／平衡変換素子Ｔを設けることができる。なお、
図１０に示すように、所定のギャップを介して対向する
一対の導電路Ｓ１，Ｓ２をアルミナ基板１上にジグザグ
状に形成しても良い。
【００２３】また、ダイオードＤ１とトランジスタＴｒ
１は、アルミナ基板１上に薄膜形成された導電パターン
Ｐの接続ランドに半導体ベアチップを搭載し、該半導体
ベアチップを導電パターンＰにワイヤーボンディングし
たものである。すなわち、図２に示すように、ダイオー
ドＤ１の半導体ベアチップは角形形状をなし、その下面
に設けられた一方の電極がクリーム半田や導電ペースト
等の導電性接着剤を用いて接続ランドに固定され、半導
体ベアチップの上面に設けられた他方の電極が導電パタ
ーンＰの所定部位にワイヤーボンディングされている。
また、トランジスタＴｒ１の半導体ベアチップも角形形
状をなし、その下面に設けられたコレクタ電極が導電性
接着剤を用いて接続ランドに固定され、ベース電極とエ
ミッタ電極が導電パターンＰの所定部位にワイヤーボン
ディングされている。前述した端面電極３と同様に、こ
れら接続ランド上にもＮｉ下地メッキ層とＡｕメッキ層
が順次積層されている。ここで、図７（ａ）または
（ｂ）に示すように、半導体ベアチップ４の下面積に対
して接続ランド５の面積が小さく形成されており、この
ような構成を採用することにより、半導体ベアチップ４
の下方に導電性接着剤の溜り部が確保されるため、導電
性接着剤が半導体ベアチップ４の外形からはみ出して周
囲の導電パターンＰと短絡する事故を未然に防止するこ
とができる。また、接続ランド５の内部に開口５ａが設
けられており、これによって余剰の導電性接着剤が開口
５ａ内に溜められるため、導電性接着剤のはみ出しをよ
り確実に防止できるようになっている。
１は、アルミナ基板１上に薄膜形成された導電パターン
Ｐの接続ランドに半導体ベアチップを搭載し、該半導体
ベアチップを導電パターンＰにワイヤーボンディングし
たものである。すなわち、図２に示すように、ダイオー
ドＤ１の半導体ベアチップは角形形状をなし、その下面
に設けられた一方の電極がクリーム半田や導電ペースト
等の導電性接着剤を用いて接続ランドに固定され、半導
体ベアチップの上面に設けられた他方の電極が導電パタ
ーンＰの所定部位にワイヤーボンディングされている。
また、トランジスタＴｒ１の半導体ベアチップも角形形
状をなし、その下面に設けられたコレクタ電極が導電性
接着剤を用いて接続ランドに固定され、ベース電極とエ
ミッタ電極が導電パターンＰの所定部位にワイヤーボン
ディングされている。前述した端面電極３と同様に、こ
れら接続ランド上にもＮｉ下地メッキ層とＡｕメッキ層
が順次積層されている。ここで、図７（ａ）または
（ｂ）に示すように、半導体ベアチップ４の下面積に対
して接続ランド５の面積が小さく形成されており、この
ような構成を採用することにより、半導体ベアチップ４
の下方に導電性接着剤の溜り部が確保されるため、導電
性接着剤が半導体ベアチップ４の外形からはみ出して周
囲の導電パターンＰと短絡する事故を未然に防止するこ
とができる。また、接続ランド５の内部に開口５ａが設
けられており、これによって余剰の導電性接着剤が開口
５ａ内に溜められるため、導電性接着剤のはみ出しをよ
り確実に防止できるようになっている。
【００２４】次に、上記の如く構成された電子回路ユニ
ットの製造工程について主として図８を用いて説明す
る。
ットの製造工程について主として図８を用いて説明す
る。
【００２５】まず、図８（ａ）に示すように、アルミナ
基板１の表面全体にTaSiO2等をスパッタリングした後、
これを所望形状にエッチングして抵抗膜６を形成するこ
とにより、抵抗Ｒ１〜Ｒ３に相当する部分が構成され
る。次に、図８（ｂ）に示すように、抵抗膜６の上から
ＣｒやＣｕ等をスパッタリングし、これを所望形状にエ
ッチングして下部電極７を形成した後、図８（ｃ）に示
すように、下部電極７の上からSiO2等をスパッタリング
し、これを所望形状にエッチングして誘電体膜８を形成
する。次に、図８（ｄ）に示すように、誘電体膜８の上
からＣｒやＣｕ等をスパッタリングした後、これを所望
形状にエッチングして上部電極９を形成する。その結
果、下部電極７または上部電極９によって導電パターン
Ｐとインダクタンス素子Ｌ１〜Ｌ３および導電路Ｓ１，
Ｓ２に相当する部分が構成され、下部電極７と誘電体膜
８および上部電極９の積層体によってコンデンサＣ１〜
Ｃ７に相当する部分が構成される。次に、インダクタン
ス素子Ｌ１〜Ｌ３と導電路Ｓ１，Ｓ２およびコンデンサ
Ｃ１〜Ｃ７に相当する部分の表面にＣｕ層をメッキまた
は薄膜技術で形成した後、図８（ｅ）に示すように、導
電パターンＰを除く部分に保護膜１０を形成する。次
に、図８（ｆ）に示すように、アルミナ基板１の裏面全
体にＣｒやＣｕ等をスパッタリングした後、これを所望
形状にエッチングして背面電極１１を形成することによ
り、裏面側の導電パターンＰ１に相当する部分が構成さ
れる。
基板１の表面全体にTaSiO2等をスパッタリングした後、
これを所望形状にエッチングして抵抗膜６を形成するこ
とにより、抵抗Ｒ１〜Ｒ３に相当する部分が構成され
る。次に、図８（ｂ）に示すように、抵抗膜６の上から
ＣｒやＣｕ等をスパッタリングし、これを所望形状にエ
ッチングして下部電極７を形成した後、図８（ｃ）に示
すように、下部電極７の上からSiO2等をスパッタリング
し、これを所望形状にエッチングして誘電体膜８を形成
する。次に、図８（ｄ）に示すように、誘電体膜８の上
からＣｒやＣｕ等をスパッタリングした後、これを所望
形状にエッチングして上部電極９を形成する。その結
果、下部電極７または上部電極９によって導電パターン
Ｐとインダクタンス素子Ｌ１〜Ｌ３および導電路Ｓ１，
Ｓ２に相当する部分が構成され、下部電極７と誘電体膜
８および上部電極９の積層体によってコンデンサＣ１〜
Ｃ７に相当する部分が構成される。次に、インダクタン
ス素子Ｌ１〜Ｌ３と導電路Ｓ１，Ｓ２およびコンデンサ
Ｃ１〜Ｃ７に相当する部分の表面にＣｕ層をメッキまた
は薄膜技術で形成した後、図８（ｅ）に示すように、導
電パターンＰを除く部分に保護膜１０を形成する。次
に、図８（ｆ）に示すように、アルミナ基板１の裏面全
体にＣｒやＣｕ等をスパッタリングした後、これを所望
形状にエッチングして背面電極１１を形成することによ
り、裏面側の導電パターンＰ１に相当する部分が構成さ
れる。
【００２６】なお、以上説明した図８（ａ）〜（ｆ）の
工程は、縦横に格子状に延びる分割溝が刻設されたアル
ミナ材からなる大版基板に対して行なわれ、以下に説明
する図８（ｇ）〜（ｊ）の工程は、この大版基板を一方
向の分割溝に沿って切断することで得られる短冊状の分
割片に対して行なわれる。
工程は、縦横に格子状に延びる分割溝が刻設されたアル
ミナ材からなる大版基板に対して行なわれ、以下に説明
する図８（ｇ）〜（ｊ）の工程は、この大版基板を一方
向の分割溝に沿って切断することで得られる短冊状の分
割片に対して行なわれる。
【００２７】すなわち、大版基板を短冊状の分割片に切
断した後、図８（ｇ）に示すように、この分割片の切断
面であるアルミナ基板１の両端面にＡｇ層１２を厚膜形
成し、アルミナ基板１の表裏両面に設けられた導電パタ
ーンＰ，Ｐ１の接地用電極（ＧＮＤ）と入力用電極（Ｖ
cc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）同志
をＡｇ層１２で導通する。このＡｇ層１２は前述した端
面電極３のＡｇ厚膜層に相当し、ガラス成分を含まない
Ａｇペーストからなる低温焼成材である。なお、かかる
Ａｇ層１２の厚膜形成工程を１つの短冊状分割片に対し
て行なうことも可能であるが、複数の分割片を若干の隙
間を存して重ね合わせた状態にすれば、Ａｇ層１２を複
数の分割片に対して同時に厚膜形成することができ、大
量生産に好適となる。次に、Ａｇ層１２と半導体ベアチ
ップが搭載される接続ランドの各表面にＮｉ下地層とＡ
ｕ層を順次メッキした後、図８（ｈ）に示すように、各
接続ランド上にダイオードＤ１とトランジスタＴｒ１の
半導体ベアチップをクリーム半田や導電ペースト等の導
電性接着剤を用いて固定する。この場合、前述したよう
に、半導体ベアチップの下面積に対して接続ランドの面
積が小さく形成されているため、導電性接着剤の半導体
ベアチップからのはみ出しが防止され、導電性接着剤が
半導体ベアチップの周囲の導電パターンＰと不所望に短
絡しないようになっている。次に、図８（ｉ）に示すよ
うに、各半導体ベアチップを導電パターンＰの所定部位
にワイヤーボンディングした後、図８（ｊ）に示すよう
に、エミッタ抵抗である抵抗Ｒ３をトリミングして出力
調整すると共に、調整用導電パターンであるインダクタ
ンス素子Ｌ３をトリミングして共振周波数を調整する。
この場合、共振周波数の調整は個々のアルミナ基板１に
分割する前の短冊状分割片の状態で行なわれ、各アルミ
ナ基板１の隅部に接地用電極（ＧＮＤ）が設けられてい
るため、隣接するアルミナ基板１に設けられた入力用電
極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦou
t）間に必ず接地用電極（ＧＮＤ）が位置することにな
り、共振周波数の調整が隣接するアルミナ基板１の回路
へ悪影響を及ぼさないようになっている。
断した後、図８（ｇ）に示すように、この分割片の切断
面であるアルミナ基板１の両端面にＡｇ層１２を厚膜形
成し、アルミナ基板１の表裏両面に設けられた導電パタ
ーンＰ，Ｐ１の接地用電極（ＧＮＤ）と入力用電極（Ｖ
cc，Ｖctl，ＲＦin）および出力用電極（ＲＦout）同志
をＡｇ層１２で導通する。このＡｇ層１２は前述した端
面電極３のＡｇ厚膜層に相当し、ガラス成分を含まない
Ａｇペーストからなる低温焼成材である。なお、かかる
Ａｇ層１２の厚膜形成工程を１つの短冊状分割片に対し
て行なうことも可能であるが、複数の分割片を若干の隙
間を存して重ね合わせた状態にすれば、Ａｇ層１２を複
数の分割片に対して同時に厚膜形成することができ、大
量生産に好適となる。次に、Ａｇ層１２と半導体ベアチ
ップが搭載される接続ランドの各表面にＮｉ下地層とＡ
ｕ層を順次メッキした後、図８（ｈ）に示すように、各
接続ランド上にダイオードＤ１とトランジスタＴｒ１の
半導体ベアチップをクリーム半田や導電ペースト等の導
電性接着剤を用いて固定する。この場合、前述したよう
に、半導体ベアチップの下面積に対して接続ランドの面
積が小さく形成されているため、導電性接着剤の半導体
ベアチップからのはみ出しが防止され、導電性接着剤が
半導体ベアチップの周囲の導電パターンＰと不所望に短
絡しないようになっている。次に、図８（ｉ）に示すよ
うに、各半導体ベアチップを導電パターンＰの所定部位
にワイヤーボンディングした後、図８（ｊ）に示すよう
に、エミッタ抵抗である抵抗Ｒ３をトリミングして出力
調整すると共に、調整用導電パターンであるインダクタ
ンス素子Ｌ３をトリミングして共振周波数を調整する。
この場合、共振周波数の調整は個々のアルミナ基板１に
分割する前の短冊状分割片の状態で行なわれ、各アルミ
ナ基板１の隅部に接地用電極（ＧＮＤ）が設けられてい
るため、隣接するアルミナ基板１に設けられた入力用電
極（Ｖcc，Ｖctl，ＲＦin）および出力用電極（ＲＦou
t）間に必ず接地用電極（ＧＮＤ）が位置することにな
り、共振周波数の調整が隣接するアルミナ基板１の回路
へ悪影響を及ぼさないようになっている。
【００２８】次いで、短冊状分割片の個々のアルミナ基
板１にシールドカバー２を取付け、該シールドカバー２
の脚片２ａを接地用電極（ＧＮＤ）に導通する端面電極
３に半田付けた後、分割片を他方の分割溝に沿って個々
のアルミナ基板１に細分割することにより、図１に示す
ような電子回路ユニットが得られる。
板１にシールドカバー２を取付け、該シールドカバー２
の脚片２ａを接地用電極（ＧＮＤ）に導通する端面電極
３に半田付けた後、分割片を他方の分割溝に沿って個々
のアルミナ基板１に細分割することにより、図１に示す
ような電子回路ユニットが得られる。
【００２９】このように構成された上記実施形態例に係
る電子回路ユニットによれば、アルミナ基板１上にコン
デンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタンス素
子Ｌ１〜Ｌ３、導電路Ｓ１，Ｓ２等の回路素子とこれら
回路素子に接続される導電パターンＰとを薄膜形成する
と共に、このアルミナ基板１上にダイオードＤ１とトラ
ンジスタＴｒ１の半導体ベアチップをワイヤーボンディ
ングし、かつ、アルミナ基板１の側面に導電パターンの
接地用電極と入出力用電極に接続される端面電極３を設
けたため、必要とされる回路構成素子を薄膜技術と半導
体素子のワイヤーボンディングとを用いてアルミナ基板
１上に高密度に実装でき、小型化に好適な面実装タイプ
の電子回路ユニットを実現することができる。また、ト
ランジスタＴｒ１のベースバイアス用分圧抵抗Ｒ１，Ｒ
２とトランジスタＴｒ１のエミッタ抵抗Ｒ３のうち、エ
ミッタ抵抗Ｒ３のみをトリミングすることで出力調整を
行ない、ベースバイアス用分圧抵抗Ｒ１，Ｒ２のトリミ
ングを省略したため、出力調整に必要な抵抗値のトリミ
ングを１箇所で行なうことができる。
る電子回路ユニットによれば、アルミナ基板１上にコン
デンサＣ１〜Ｃ７、抵抗Ｒ１〜Ｒ３、インダクタンス素
子Ｌ１〜Ｌ３、導電路Ｓ１，Ｓ２等の回路素子とこれら
回路素子に接続される導電パターンＰとを薄膜形成する
と共に、このアルミナ基板１上にダイオードＤ１とトラ
ンジスタＴｒ１の半導体ベアチップをワイヤーボンディ
ングし、かつ、アルミナ基板１の側面に導電パターンの
接地用電極と入出力用電極に接続される端面電極３を設
けたため、必要とされる回路構成素子を薄膜技術と半導
体素子のワイヤーボンディングとを用いてアルミナ基板
１上に高密度に実装でき、小型化に好適な面実装タイプ
の電子回路ユニットを実現することができる。また、ト
ランジスタＴｒ１のベースバイアス用分圧抵抗Ｒ１，Ｒ
２とトランジスタＴｒ１のエミッタ抵抗Ｒ３のうち、エ
ミッタ抵抗Ｒ３のみをトリミングすることで出力調整を
行ない、ベースバイアス用分圧抵抗Ｒ１，Ｒ２のトリミ
ングを省略したため、出力調整に必要な抵抗値のトリミ
ングを１箇所で行なうことができる。
【００３０】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００３１】アルミナ基板上にコンデンサと抵抗および
インダクタンス素子を含む回路素子を薄膜形成すると共
に、トランジスタの半導体ベアチップをワイヤーボンデ
ィングし、このトランジスタのベースバイアス用分圧抵
抗とエミッタ抵抗のうちエミッタ抵抗のみをトリミング
するように構成したため、アルミナ基板上に必要とされ
る回路部品を高密度に実装して電子回路ユニットの小型
化を図ることができるのみならず、アルミナ基板上に薄
膜形成されたベースバイアス用分圧抵抗の個々の抵抗値
にバラツキがあったとしても、エミッタ抵抗のみをトリ
ミングすることでトランジスタのコレクタ電流値を変え
られるため、ベースバイアス用分圧抵抗のトリミングを
省略することができる。
インダクタンス素子を含む回路素子を薄膜形成すると共
に、トランジスタの半導体ベアチップをワイヤーボンデ
ィングし、このトランジスタのベースバイアス用分圧抵
抗とエミッタ抵抗のうちエミッタ抵抗のみをトリミング
するように構成したため、アルミナ基板上に必要とされ
る回路部品を高密度に実装して電子回路ユニットの小型
化を図ることができるのみならず、アルミナ基板上に薄
膜形成されたベースバイアス用分圧抵抗の個々の抵抗値
にバラツキがあったとしても、エミッタ抵抗のみをトリ
ミングすることでトランジスタのコレクタ電流値を変え
られるため、ベースバイアス用分圧抵抗のトリミングを
省略することができる。
【図１】本発明の実施形態例に係る電子回路ユニットの
斜視図である。
斜視図である。
【図２】回路構成レイアウトを示すアルミナ基板の平面
図である。
図である。
【図３】アルミナ基板の裏面図である。
【図４】回路構成の説明図である。
【図５】端面電極を示す斜視図である。
【図６】端面電極の断面図である。
【図７】半導体ベアチップと接続ランドの関係を示す説
明図である。
明図である。
【図８】電子回路ユニットの製造工程を示す説明図であ
る。
る。
【図９】他の回路構成の説明図である。
【図１０】他の回路構成レイアウトを示すアルミナ基板
の平面図である。
の平面図である。
１ アルミナ基板 ２ シールドカバー ３ 端面電極 ４ 半導体ベアチップ ５ 接続ランド ５ａ 開口 ６ 抵抗膜 ７ 下部電極 ８ 誘電体膜 ９ 上部電極 １０ 保護膜 １１ 背面電極 １２ Ａｇ層 Ｃ１〜Ｃ７ コンデンサ Ｒ１〜Ｒ３ 抵抗 Ｌ１〜Ｌ３ インダクタンス素子 Ｔｒ１，Ｔｒ２ トランジスタ Ｓ１，Ｓ２ 導電路 Ｐ，Ｐ１ 導電パターン ＳＬ 接続ランド
フロントページの続き (72)発明者 五十嵐 康博 東京都大田区雪谷大塚町１番７号 アル プス電気株式会社内 (56)参考文献 特開 平８−51179（ＪＰ，Ａ) 特開 平７−106811（ＪＰ，Ａ) 特開 平５−251629（ＪＰ，Ａ) 特開 平５−36857（ＪＰ，Ａ) 特開2000−114723（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00
Claims (2)
- 【請求項１】 アルミナ基板上に薄膜形成されたコンデ
ンサと抵抗およびインダクタンス素子を含む回路素子
と、前記アルミナ基板上にワイヤーボンディングされた
トランジスタの半導体ベアチップとを備え、前記トラン
ジスタが少なくとも第１のトランジスタを有し、この第
１のトランジスタのベースバイアス用分圧抵抗とエミッ
タ抵抗のうち、エミッタ抵抗のみをトリミングして前記
第１のトランジスタの電流値を設定するようにしたこと
を特徴とする電子回路ユニット。 - 【請求項２】 請求項１の記載において、前記トランジ
スタが前記第１のトランジスタに直列接続された第２の
トランジスタを有し、これら第１および第２のトランジ
スタのベースバイアス用分圧抵抗とエミッタ抵抗のう
ち、前記第１のトランジスタのエミッタ抵抗のみをトリ
ミングして前記第１および第２のトランジスタの電流値
を設定するようにしたことを特徴とする電子回路ユニッ
ト。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160252A JP3244678B2 (ja) | 2000-05-30 | 2000-05-30 | 電子回路ユニット |
| TW090111593A TW483233B (en) | 2000-05-30 | 2001-05-15 | Electronic circuit unit |
| CNB01118146XA CN1240258C (zh) | 2000-05-30 | 2001-05-18 | 电子电路组件 |
| EP01304508A EP1161125B1 (en) | 2000-05-30 | 2001-05-23 | Electronic circuit unit that is suitable for miniaturization and suitable for simple output adjustment |
| DE60118118T DE60118118T2 (de) | 2000-05-30 | 2001-05-23 | Elektronische Schaltung, geeignet für Verkleinerung und einfache Ausgangseinstellung |
| KR10-2001-0029759A KR100430901B1 (ko) | 2000-05-30 | 2001-05-29 | 전자회로유닛 |
| US09/870,415 US6714420B2 (en) | 2000-05-30 | 2001-05-29 | Electronic circuit unit that is suitable for miniaturization and suitable for simple output adjustment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160252A JP3244678B2 (ja) | 2000-05-30 | 2000-05-30 | 電子回路ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339039A JP2001339039A (ja) | 2001-12-07 |
| JP3244678B2 true JP3244678B2 (ja) | 2002-01-07 |
Family
ID=18664469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000160252A Expired - Fee Related JP3244678B2 (ja) | 2000-05-30 | 2000-05-30 | 電子回路ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244678B2 (ja) |
-
2000
- 2000-05-30 JP JP2000160252A patent/JP3244678B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001339039A (ja) | 2001-12-07 |
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