JPH10215119A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH10215119A JPH10215119A JP9015749A JP1574997A JPH10215119A JP H10215119 A JPH10215119 A JP H10215119A JP 9015749 A JP9015749 A JP 9015749A JP 1574997 A JP1574997 A JP 1574997A JP H10215119 A JPH10215119 A JP H10215119A
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- Japan
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- controlled oscillator
- microstrip line
- resonator
- voltage controlled
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Abstract
(57)【要約】
【課題】小型化、薄型化が達成でき、かつ共振器のＱを
向上させることが可能となる電圧制御発振器を提供す
る。 【解決手段】誘電体と導電体との積層構造により、内部
にコンデンサ４、５等の受動素子を内蔵した積層体本体
１を構成する。積層体本体１の裏面または裏面近傍にグ
ランド電極２を設ける。積層体本体１の表面に、グラン
ド電極２との組み合わせにより共振器を構成するマイク
ロストリップライン３を形成する。積層体本体１上に、
マイクロストリップライン３を覆う絶縁体でなる保護層
６を形成する。保護層６上に配線パターン７を形成する
と共に、共振器や受動素子と共に電圧制御発振器を構成
する電子部品を保護層６上に搭載する。
向上させることが可能となる電圧制御発振器を提供す
る。 【解決手段】誘電体と導電体との積層構造により、内部
にコンデンサ４、５等の受動素子を内蔵した積層体本体
１を構成する。積層体本体１の裏面または裏面近傍にグ
ランド電極２を設ける。積層体本体１の表面に、グラン
ド電極２との組み合わせにより共振器を構成するマイク
ロストリップライン３を形成する。積層体本体１上に、
マイクロストリップライン３を覆う絶縁体でなる保護層
６を形成する。保護層６上に配線パターン７を形成する
と共に、共振器や受動素子と共に電圧制御発振器を構成
する電子部品を保護層６上に搭載する。
Description
【０００１】
【産業上の利用分野】本発明は、携帯電話等の無線通信
機器等に用いられる電圧制御発振器に係り、特にセラミ
ックを用いた積層体により共振器を構成した電圧制御発
振器に関する。
機器等に用いられる電圧制御発振器に係り、特にセラミ
ックを用いた積層体により共振器を構成した電圧制御発
振器に関する。
【０００２】
【従来の技術】電圧制御発振器には、基板としてガラス
エポキシ基板を用いたものと、セラミック積層体でなる
基板と用いたものとがある。このうち、ガラスエポキシ
基板を用いたものは、チップインダクタを共振器として
用い、これを他の電子部品と共に基板に搭載してなる。
エポキシ基板を用いたものと、セラミック積層体でなる
基板と用いたものとがある。このうち、ガラスエポキシ
基板を用いたものは、チップインダクタを共振器として
用い、これを他の電子部品と共に基板に搭載してなる。
【０００３】一方、セラミックでなる積層体を用いたも
のは、図３（Ａ）に示すように、アルミナ等の誘電率の
低い誘電体を用いたセラミック積層体基板２０の内部に
ストリップライン２１と、これに積層方向の両側に対向
するようにグランド電極２２を形成し、ストリップライ
ン２１の一端は、スルーホール２３を介して積層体基板
２０の表面の配線パターン２４に接続し、他端は積層体
基板２０の側面のグランド電極２５に接続してなる。こ
のストリップライン２１とグランド電極２２により構成
される共振器は、図３（Ｂ）に示すように、ストリップ
ライン２１によるインダクタンス成分Ｌと、ストリップ
ライン２１とグランド電極２２との間の分布容量成分Ｃ
とにより、共振器を構成する。２６は基板２０上に搭載
して共振器と共に電圧制御発振器を構成する電子部品、
２７はシールドケースである。
のは、図３（Ａ）に示すように、アルミナ等の誘電率の
低い誘電体を用いたセラミック積層体基板２０の内部に
ストリップライン２１と、これに積層方向の両側に対向
するようにグランド電極２２を形成し、ストリップライ
ン２１の一端は、スルーホール２３を介して積層体基板
２０の表面の配線パターン２４に接続し、他端は積層体
基板２０の側面のグランド電極２５に接続してなる。こ
のストリップライン２１とグランド電極２２により構成
される共振器は、図３（Ｂ）に示すように、ストリップ
ライン２１によるインダクタンス成分Ｌと、ストリップ
ライン２１とグランド電極２２との間の分布容量成分Ｃ
とにより、共振器を構成する。２６は基板２０上に搭載
して共振器と共に電圧制御発振器を構成する電子部品、
２７はシールドケースである。
【０００４】
【発明が解決しようとする課題】前記ガラスエポキシ基
板等の一般的な基板上にチップ状の共振器を他の電子部
品と共に搭載してなる電圧制御発振器は、搭載部品数が
多くなり、基板の部品搭載スペースが広くなるため、小
型化が困難であるという問題点がある。
板等の一般的な基板上にチップ状の共振器を他の電子部
品と共に搭載してなる電圧制御発振器は、搭載部品数が
多くなり、基板の部品搭載スペースが広くなるため、小
型化が困難であるという問題点がある。
【０００５】一方、図３（Ａ）に示すように、ストリッ
プライン２１を用いた電圧制御発振器においては、スト
リップライン２１とグランド電極２２との間の容量成分
を抑制する必要から、これらの間の間隔を所定幅以上に
確保する必要があり、このため、積層体基板２０の厚み
が厚くなり、このことが薄型化する上での障害になると
いう問題点がある。
プライン２１を用いた電圧制御発振器においては、スト
リップライン２１とグランド電極２２との間の容量成分
を抑制する必要から、これらの間の間隔を所定幅以上に
確保する必要があり、このため、積層体基板２０の厚み
が厚くなり、このことが薄型化する上での障害になると
いう問題点がある。
【０００６】また、ストリップライン２１と積層体基板
２０の表面の配線パターン２４とを接続するスルーホー
ル２３が長くなるため、ストリップライン２１を構成す
る導体の抵抗値が大となり、Ｑが低下するという問題点
がある。このストリップライン２１の代わりに積層体基
板２０の側面に設ける外部端子によりストリップライン
２１と配線パターン２４とを接続した場合にも同様に、
導体抵抗値の増大によってＱが低下する。
２０の表面の配線パターン２４とを接続するスルーホー
ル２３が長くなるため、ストリップライン２１を構成す
る導体の抵抗値が大となり、Ｑが低下するという問題点
がある。このストリップライン２１の代わりに積層体基
板２０の側面に設ける外部端子によりストリップライン
２１と配線パターン２４とを接続した場合にも同様に、
導体抵抗値の増大によってＱが低下する。
【０００７】本発明は、上記従来技術の問題点を解決し
て、小型化、薄型化が達成でき、かつ共振器のＱを向上
させることが可能となる電圧制御発振器を提供すること
を第１の目的とする。
て、小型化、薄型化が達成でき、かつ共振器のＱを向上
させることが可能となる電圧制御発振器を提供すること
を第１の目的とする。
【０００８】また、本発明の第２の目的は、積層体に内
蔵する受動素子と共振器との干渉を回避できる構成の電
圧制御発振器を提供することにある。
蔵する受動素子と共振器との干渉を回避できる構成の電
圧制御発振器を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、前記第１の目
的を達成するため、誘電体と導電体（抵抗体を含む）と
の積層構造により、内部に受動素子を内蔵した積層体本
体を構成し、該積層体本体の裏面または裏面近傍にグラ
ンド電極を設け、該積層体本体の表面に、前記グランド
電極との組み合わせにより共振器を構成するマイクロス
トリップラインを形成し、該積層体本体上に、マイクロ
ストリップラインを覆う絶縁体でなる保護層を形成し、
該保護層上に配線パターンを形成すると共に、前記共振
器や前記受動素子と共に電圧制御発振器を構成する電子
部品を該保護層上に搭載してなることを特徴とする（請
求項１）。
的を達成するため、誘電体と導電体（抵抗体を含む）と
の積層構造により、内部に受動素子を内蔵した積層体本
体を構成し、該積層体本体の裏面または裏面近傍にグラ
ンド電極を設け、該積層体本体の表面に、前記グランド
電極との組み合わせにより共振器を構成するマイクロス
トリップラインを形成し、該積層体本体上に、マイクロ
ストリップラインを覆う絶縁体でなる保護層を形成し、
該保護層上に配線パターンを形成すると共に、前記共振
器や前記受動素子と共に電圧制御発振器を構成する電子
部品を該保護層上に搭載してなることを特徴とする（請
求項１）。
【００１０】また、本発明は、さらに前記第２の目的を
達成するため、請求項１において、前記積層体本体に内
蔵する受動素子を、積層体本体の表面に形成するマイク
ロストリップラインに対して、積層方向に対向しない位
置に配置してなることを特徴とする（請求項２）。
達成するため、請求項１において、前記積層体本体に内
蔵する受動素子を、積層体本体の表面に形成するマイク
ロストリップラインに対して、積層方向に対向しない位
置に配置してなることを特徴とする（請求項２）。
【００１１】また、本発明は、請求項１または２におい
て、前記保護層は、マイクロストリップラインのホット
端子側を覆わず、該ホット端子側に保護層上の電子部品
の端子を載置して接続したことを特徴とする（請求項
３）。
て、前記保護層は、マイクロストリップラインのホット
端子側を覆わず、該ホット端子側に保護層上の電子部品
の端子を載置して接続したことを特徴とする（請求項
３）。
【００１２】また、本発明は、請求項１から３までのい
ずれかにおいて、前記受動素子は、コンデンサ、インダ
クタ、抵抗のいずれかまたはこれらの組み合わせである
ことを特徴とする（請求項４）。
ずれかにおいて、前記受動素子は、コンデンサ、インダ
クタ、抵抗のいずれかまたはこれらの組み合わせである
ことを特徴とする（請求項４）。
【００１３】
【作用】請求項１においては、積層体本体の表面にマイ
クロストリップラインを形成し、その上に絶縁体層を介
して配線パターンを形成し、その上に電子部品を搭載し
たので、マイクロストリップラインと配線パターンとの
間の接続導体が短くなり、Ｑが向上する。また、積層体
本体内に共振器を配置しないので、積層体基板の厚みを
薄くすることができる。
クロストリップラインを形成し、その上に絶縁体層を介
して配線パターンを形成し、その上に電子部品を搭載し
たので、マイクロストリップラインと配線パターンとの
間の接続導体が短くなり、Ｑが向上する。また、積層体
本体内に共振器を配置しないので、積層体基板の厚みを
薄くすることができる。
【００１４】請求項２においては、マイクロストリップ
ラインと積層体本体内の受動素子とが積層方向に対向し
ないように配置したので、内蔵受動素子とマイクロスト
リップライン共振器との干渉が回避される。
ラインと積層体本体内の受動素子とが積層方向に対向し
ないように配置したので、内蔵受動素子とマイクロスト
リップライン共振器との干渉が回避される。
【００１５】請求項３においては、マイクロストリップ
ラインのホット端子側に搭載電子部品の端子が直接的に
接続されるため、電子部品とマイクロストリップライン
のホット端子側部分との抵抗値が非常に小さくなり、さ
らにＱが向上する。
ラインのホット端子側に搭載電子部品の端子が直接的に
接続されるため、電子部品とマイクロストリップライン
のホット端子側部分との抵抗値が非常に小さくなり、さ
らにＱが向上する。
【００１６】請求項４においては、受動素子としてのコ
ンデンサ、インダクタ、抵抗のいずれかまたはこれらを
組み合わせたものを積層体本体内に内蔵することによ
り、実装部品の点数を削減できる。
ンデンサ、インダクタ、抵抗のいずれかまたはこれらを
組み合わせたものを積層体本体内に内蔵することによ
り、実装部品の点数を削減できる。
【００１７】
【発明の実施の形態】図１（Ａ）は本発明による電圧制
御発振器の一実施例を示す断面図、図１（Ｂ）は（Ａ）
のＥ−Ｅ線に沿う平面図、図２（Ａ）は本実施例の電圧
制御発振器の平面図、図２（Ｂ）は（Ａ）のＦ−Ｆ拡大
断面図である。図１、図２において、１はガラスとセラ
ミックとの混合体やアルミナ等のセラミックからなる低
誘電率の誘電体と下記のグランド電極２、コンデンサ
４、５の電極４ａ、４ｂ、５ａ、５ｂ等の導電体との積
層体でなる積層体本体である。グランド電極２は該積層
体本体１の裏面に形成され、一方、積層体本体１の表面
には、該グランド電極２と対向してマイクロストリップ
ラインが形成され、これらにより共振器を構成する。コ
ンデンサ電極４ａ、４ｂおよび５ａ、５ｂは、それぞれ
積層方向に誘電体層を介して対向させて構成され、図１
（Ａ）、（Ｂ）に示すように、これらは積層体本体１内
において、前記マイクロストリップライン３に対して積
層方向に対向しない位置に配置される。
御発振器の一実施例を示す断面図、図１（Ｂ）は（Ａ）
のＥ−Ｅ線に沿う平面図、図２（Ａ）は本実施例の電圧
制御発振器の平面図、図２（Ｂ）は（Ａ）のＦ−Ｆ拡大
断面図である。図１、図２において、１はガラスとセラ
ミックとの混合体やアルミナ等のセラミックからなる低
誘電率の誘電体と下記のグランド電極２、コンデンサ
４、５の電極４ａ、４ｂ、５ａ、５ｂ等の導電体との積
層体でなる積層体本体である。グランド電極２は該積層
体本体１の裏面に形成され、一方、積層体本体１の表面
には、該グランド電極２と対向してマイクロストリップ
ラインが形成され、これらにより共振器を構成する。コ
ンデンサ電極４ａ、４ｂおよび５ａ、５ｂは、それぞれ
積層方向に誘電体層を介して対向させて構成され、図１
（Ａ）、（Ｂ）に示すように、これらは積層体本体１内
において、前記マイクロストリップライン３に対して積
層方向に対向しない位置に配置される。
【００１８】図１（Ａ）において、６は積層体本体１上
に前記マイクロストリップライン３のホット端子側以外
の部分を覆うように形成された保護層であり、該保護層
には、積層体本体１と同じ誘電体材料かあるいは他の絶
縁体材料が用いられる。保護層６上には配線パターン７
や抵抗膜が形成される。前記積層体本体１や保護層６に
より積層体基板８が構成される。
に前記マイクロストリップライン３のホット端子側以外
の部分を覆うように形成された保護層であり、該保護層
には、積層体本体１と同じ誘電体材料かあるいは他の絶
縁体材料が用いられる。保護層６上には配線パターン７
や抵抗膜が形成される。前記積層体本体１や保護層６に
より積層体基板８が構成される。
【００１９】図１（Ａ）、図２（Ａ）に示すように、保
護層６上にはコンデンサＣ１〜Ｃ５、増幅用トランジス
タＴ１、緩衝用トランジスタＴ２、およびバリキャップ
ダイオードＶＤが搭載される。保護層６上にインダクタ
その他の電子部品が搭載される場合もあり、コンデンサ
Ｃ１〜Ｃ５の一部を積層体本体８内に形成する場合もあ
る。
護層６上にはコンデンサＣ１〜Ｃ５、増幅用トランジス
タＴ１、緩衝用トランジスタＴ２、およびバリキャップ
ダイオードＶＤが搭載される。保護層６上にインダクタ
その他の電子部品が搭載される場合もあり、コンデンサ
Ｃ１〜Ｃ５の一部を積層体本体８内に形成する場合もあ
る。
【００２０】図２（Ａ）、（Ｂ）に示すように、保護層
６は、マイクロストリップライン３のホット端子側３ａ
上は覆わないように欠除しており、その欠除部６ａに
は、他の配線パターンと同様に半田９を塗布し、コンデ
ンサＣ１等の電子部品の端子１１をそのホット端子側３
ａに載せて電気的に接続しかつ固定する。なお、マイク
ロストリップライン３のホット端子側の電子部品との接
続は、保護層６にスルーホールを設けたり、多層接続構
造の接続膜によって行ってもよいが、本実施例のよう
に、マイクロストリップライン３の端部をコンデンサＣ
１等の電子部品の端子１１に直接的に接続することによ
り、さらに接続導体部の抵抗を低減し、Ｑを向上させる
ことができる。
６は、マイクロストリップライン３のホット端子側３ａ
上は覆わないように欠除しており、その欠除部６ａに
は、他の配線パターンと同様に半田９を塗布し、コンデ
ンサＣ１等の電子部品の端子１１をそのホット端子側３
ａに載せて電気的に接続しかつ固定する。なお、マイク
ロストリップライン３のホット端子側の電子部品との接
続は、保護層６にスルーホールを設けたり、多層接続構
造の接続膜によって行ってもよいが、本実施例のよう
に、マイクロストリップライン３の端部をコンデンサＣ
１等の電子部品の端子１１に直接的に接続することによ
り、さらに接続導体部の抵抗を低減し、Ｑを向上させる
ことができる。
【００２１】マイクロストリップライン３のグランド側
は、図１（Ｂ）に示すように、基板８の側面に設けられ
たグランド電極１０に接続する。なお、本例において
は、図２（Ａ）に示すように、マイクロストリップライ
ン３のグランド側の端部上も保護層６により覆わない保
護層欠除部６ｂとし、その上にバリキャップダイオード
ＶＤの端子１２を半田付けしている。
は、図１（Ｂ）に示すように、基板８の側面に設けられ
たグランド電極１０に接続する。なお、本例において
は、図２（Ａ）に示すように、マイクロストリップライ
ン３のグランド側の端部上も保護層６により覆わない保
護層欠除部６ｂとし、その上にバリキャップダイオード
ＶＤの端子１２を半田付けしている。
【００２２】積層体基板８には、グランド電極１０に接
続しかつコンデンサＣ１〜Ｃ５、トランジスタＴ１、Ｔ
２、バリキャップダイオードＶＤ等の電子部品を覆うよ
うに、金属製のシールドケース１５が被せられ半田付け
等により固定される。
続しかつコンデンサＣ１〜Ｃ５、トランジスタＴ１、Ｔ
２、バリキャップダイオードＶＤ等の電子部品を覆うよ
うに、金属製のシールドケース１５が被せられ半田付け
等により固定される。
【００２３】図１（Ｂ）に示すように、積層体本体１内
のコンデンサ４、５は、引き出し電極４ｃ、４ｄおよび
５ｃ、５ｄをそれぞれ外部端子１３、１４を介して搭載
電子部品あるいは外部回路に接続する。なお、積層体本
体１および保護層６に積層方向にスルーホールを設け、
そのスルーホールにより、これらのコンデンサ４、５等
の受動素子を保護層６上の配線パターン７に接続しても
よい。積層体本体１に内蔵する受動素子としては、コン
デンサではなく、またはコンデンサの他に、インダクタ
や抵抗等が設けられる場合があり、さらに積層体本体１
の内部には、これらの受動素子を外部端子に接続するか
あるいはスルーホールを介して積層体本体１の表面に導
く配線パターンが設けられる場合もある。
のコンデンサ４、５は、引き出し電極４ｃ、４ｄおよび
５ｃ、５ｄをそれぞれ外部端子１３、１４を介して搭載
電子部品あるいは外部回路に接続する。なお、積層体本
体１および保護層６に積層方向にスルーホールを設け、
そのスルーホールにより、これらのコンデンサ４、５等
の受動素子を保護層６上の配線パターン７に接続しても
よい。積層体本体１に内蔵する受動素子としては、コン
デンサではなく、またはコンデンサの他に、インダクタ
や抵抗等が設けられる場合があり、さらに積層体本体１
の内部には、これらの受動素子を外部端子に接続するか
あるいはスルーホールを介して積層体本体１の表面に導
く配線パターンが設けられる場合もある。
【００２４】前記基板８は、印刷法やシート法等の厚膜
形成技術を用いて製造することができ、また、必要な場
合には、スパッタリング等の薄膜形成技術を用いて導体
部分を形成することも可能である。積層体基板８の側面
のグランド電極１０や外部端子１３、１４は、焼き付け
やメッキにより設けられる。移動体通信等の高周波用に
電圧制御発振器を用いる場合、積層体本体１等に用いる
誘電体は、取り扱う周波数の関係から、比誘電率が４以
上、１０以下程度のものを用いることが好ましい。
形成技術を用いて製造することができ、また、必要な場
合には、スパッタリング等の薄膜形成技術を用いて導体
部分を形成することも可能である。積層体基板８の側面
のグランド電極１０や外部端子１３、１４は、焼き付け
やメッキにより設けられる。移動体通信等の高周波用に
電圧制御発振器を用いる場合、積層体本体１等に用いる
誘電体は、取り扱う周波数の関係から、比誘電率が４以
上、１０以下程度のものを用いることが好ましい。
【００２５】前記マイクロストリップライン３は、積層
体本体１上に形成され、基板８の厚みに対して薄い保護
層６を介して基板８の表面に対面しているので、図１
（Ｂ）に示すように、マイクロストリップライン３の両
側からレーザビーム等によってトリミング線１６を入れ
て作用線路長を長くすることにより、インダクタンス値
を大きくし、共振周波数を低下させる方向に周波数調整
を行うことができる。
体本体１上に形成され、基板８の厚みに対して薄い保護
層６を介して基板８の表面に対面しているので、図１
（Ｂ）に示すように、マイクロストリップライン３の両
側からレーザビーム等によってトリミング線１６を入れ
て作用線路長を長くすることにより、インダクタンス値
を大きくし、共振周波数を低下させる方向に周波数調整
を行うことができる。
【００２６】上記実施例においては、１組の共振器を１
つの積層体基板８に設けた例を示したが、複数の周波数
帯域について使用する場合等に用いる電圧制御発振器の
場合、複数の共振器を積層体基板に設けてもよい。ま
た、積層体本体１の裏面のグランド電極はその上を覆う
層を設けてもよい。
つの積層体基板８に設けた例を示したが、複数の周波数
帯域について使用する場合等に用いる電圧制御発振器の
場合、複数の共振器を積層体基板に設けてもよい。ま
た、積層体本体１の裏面のグランド電極はその上を覆う
層を設けてもよい。
【００２７】
【発明の効果】請求項１によれば、受動素子内蔵の積層
体基板上に電子部品を搭載した構造としたので、小型化
が達成できる上、積層体本体の内部には共振器を配置し
ないので、薄型化が達成できる。また、積層体本体の表
面にマイクロストリップラインを設けたので、積層体基
板の搭載部品との接続導体の長さを短くすることがで
き、これにより共振器のＱを向上させることが可能とな
る。さらに、積層体本体上には保護層のみが設けられる
ので、表面からマイクロストリップラインをトリミング
することができ、共振周波数の調整をマイクロストリッ
プラインのトリミングにより行うことができ、共振周波
数のばらつきを抑え、歩留りを向上させることができ
る。
体基板上に電子部品を搭載した構造としたので、小型化
が達成できる上、積層体本体の内部には共振器を配置し
ないので、薄型化が達成できる。また、積層体本体の表
面にマイクロストリップラインを設けたので、積層体基
板の搭載部品との接続導体の長さを短くすることがで
き、これにより共振器のＱを向上させることが可能とな
る。さらに、積層体本体上には保護層のみが設けられる
ので、表面からマイクロストリップラインをトリミング
することができ、共振周波数の調整をマイクロストリッ
プラインのトリミングにより行うことができ、共振周波
数のばらつきを抑え、歩留りを向上させることができ
る。
【００２８】請求項２によれば、マイクロストリップラ
インと積層体本体内の受動素子とが積層方向に対向しな
いように配置したので、内蔵受動素子とマイクロストリ
ップライン共振器との干渉が回避される。
インと積層体本体内の受動素子とが積層方向に対向しな
いように配置したので、内蔵受動素子とマイクロストリ
ップライン共振器との干渉が回避される。
【００２９】請求項３によれば、マイクロストリップラ
インのホット端子側に搭載電子部品の端子が直接的に接
続されるため、電子部品とマイクロストリップラインの
ホッド端子側部分との抵抗値が非常に小さくなり、さら
にＱが向上する。
インのホット端子側に搭載電子部品の端子が直接的に接
続されるため、電子部品とマイクロストリップラインの
ホッド端子側部分との抵抗値が非常に小さくなり、さら
にＱが向上する。
【００３０】請求項４によれば、受動素子としてのコン
デンサ、インダクタ、抵抗のいずれかまたはこれらを組
み合わせたものを積層体本体内に内蔵することにより、
実装部品の点数を削減できる。
デンサ、インダクタ、抵抗のいずれかまたはこれらを組
み合わせたものを積層体本体内に内蔵することにより、
実装部品の点数を削減できる。
【図１】（Ａ）は本発明による電圧制御発振器の一実施
例を示す断面図、（Ｂ）は（Ａ）のＥ−Ｅ線に沿う平面
図である。
例を示す断面図、（Ｂ）は（Ａ）のＥ−Ｅ線に沿う平面
図である。
【図２】（Ａ）本実施例の電圧制御発振器の平面図、
（Ｂ）は（Ａ）のＦ−Ｆ拡大断面図である。
（Ｂ）は（Ａ）のＦ−Ｆ拡大断面図である。
【図３】（Ａ）は従来の電圧制御発振器の一例を示す断
面図、（Ｂ）は該電圧制御発振器に内蔵する共振器の等
価回路図である。
面図、（Ｂ）は該電圧制御発振器に内蔵する共振器の等
価回路図である。
１：積層体本体、２：グランド電極、３：マイクロスト
リップライン、４、５：コンデンサ、６：保護層、６
ａ、６ｂ：保護層の欠除部、７：配線パターン、８：積
層体基板、９：半田、１０：グランド電極、１１、１
２：端子、１３、１４：外部端子、１５：シールドケー
ス、１６：トリミング線
リップライン、４、５：コンデンサ、６：保護層、６
ａ、６ｂ：保護層の欠除部、７：配線パターン、８：積
層体基板、９：半田、１０：グランド電極、１１、１
２：端子、１３、１４：外部端子、１５：シールドケー
ス、１６：トリミング線
Claims (4)
- 【請求項１】誘電体と導電体との積層構造により、内部
に受動素子を内蔵した積層体本体を構成し、 該積層体本体の裏面または裏面近傍にグランド電極を設
け、 該積層体本体の表面に、前記グランド電極との組み合わ
せにより共振器を構成するマイクロストリップラインを
形成し、 該積層体本体上に、マイクロストリップラインを覆う絶
縁体でなる保護層を形成し、 該保護層上に配線パターンを形成すると共に、前記共振
器や前記受動素子と共に電圧制御発振器を構成する電子
部品を該保護層上に搭載してなることを特徴とする電圧
制御発振器。 - 【請求項２】請求項１において、 前記積層体本体の内部の受動素子を、積層体本体の表面
に形成したマイクロストリップラインに対して、積層方
向に対向しない位置に配置してなることを特徴とする電
圧制御発振器。 - 【請求項３】請求項１または２において、 前記保護層は、マイクロストリップラインのホット端子
側を覆わず、該ホット端子側に保護層上の電子部品の端
子を載置して接続したことを特徴とする電圧制御発振
器。 - 【請求項４】請求項１から３までのいずれかにおいて、 前記受動素子は、コンデンサ、インダクタ、抵抗のいず
れかまたはこれらの組み合わせであることを特徴とする
電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9015749A JPH10215119A (ja) | 1997-01-29 | 1997-01-29 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9015749A JPH10215119A (ja) | 1997-01-29 | 1997-01-29 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10215119A true JPH10215119A (ja) | 1998-08-11 |
Family
ID=11897428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9015749A Pending JPH10215119A (ja) | 1997-01-29 | 1997-01-29 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10215119A (ja) |
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- 1997-01-29 JP JP9015749A patent/JPH10215119A/ja active Pending
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