CN1179414C - 电子电路组件 - Google Patents

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Abstract

用简单的电路除去不需要的高次谐波成分的倍频电路。在振荡电路14a的内部，设置级联连接的3级2倍频电路2，向第1级2倍频电路2供给源振荡信号，为了产生8倍频的本振信号，即便是源振荡信号低，也可以产生足够高频率的本振信号。采用在倍频电路2的级间设置滤波器电路31的办法，就可以用插入到滤波器电路31内的电阻R6～R8来抵消90度移相电路21a的限幅放大器26所产生的固定的移相量，因而可以确实地抑制不需要的高次谐波的产生。

Description

电子电路组件
技术领域
本发明涉及一种平面安装型电子电路组件。
背景技术
一般来说，这种平面安装型电子电路组件是如下的简要构成，即把各种电路部件软钎焊到设置在基板上的导电图样的软钎焊接区上，再用密封盖覆盖这些电路部件。在基板侧面上设置端面电极，把电子电路组件平面安装到母基板上时，端面电极被软钎焊到母基板的软钎焊接区上。应该根据调谐电路或共振电路或放大电路等所必要的电路构成使用电路部件，例如，放大电路用的电路部件可以使用晶体管，单片电阻，单片电容，以及电感等，这些电路部件通过导电图样相互连接。
然而，近几年来，都在大力发展单片部件和晶体管等的电路部件的小型化技术，例如，使得外形尺寸0.6×0.3mm大小的超小形的单片电阻和单片电容实用化。因此，如果在上述现有电子电路组件上也使用这样小形的单片部件或晶体管等，这些部件相互以极小的间隔被安装到基板上，则可使电子电路组件小到某种程度。但是，因为单片部件和晶体管等的电路部件的小形化是有限度的，而且，在把多个电路部件安装到基板上时，各电路部件的软钎焊部件必须保证不发生短路，所以部件间的间隙也是有一定限度的，这些因素成为妨碍电子电路组件更小形化的主要原因。
在这种电子电路组件具有如放大电路，且该放大电路用的晶体管的发射极经电容接地的情况下，上述的现有技术存在以下的问题：虽然把芯片电容软钎焊在连接发射极电极的导电图样的软钎焊区和连接接地用电极的导电图样的软钎焊区之间，但因为不能无视这两个导电图样具有的电感作用，所以不能得到充分的接地效果，而且，导电图样和芯片电容相互发生干扰而引起寄生振荡。
发明内容
鉴于现有技术中存在的实际问题，本发明的目的在于提供一种既可实现小型化，又能消除寄生振荡的电子电路组件。
为了完成上述目的，本发明的电子电路组件是在氧化铝基板上以薄膜状形成了电路元件和连接电路元件的导电图样，其中的电路元件包括电容，电阻以及电感元件，把半导体裸芯片装在上述氧化铝基板上的同时，使该半导体裸芯片引线接合上述导电图样，并且上述电容在下部电极上通过电介质膜层积形成上部电极，上述上部电极的形状为另一方形从一方形的一边处突出的异形。
根据上述构成，因为利用薄膜技术高精度地形成包括电容，电阻以及电感的电路元件，而且，半导体元件引线接合裸芯片，所以能够把必要的电路部件高密度在安装在氧化铝基板上，使平面安装型的电子电路组件更加小型化。另外，因为以薄膜形成在氧化铝基板上的电路元件中的电容的至少一个形状是另一矩形从一矩形一边处突出的异形，所以能够把期望容量值的电容高密度地安装到氧化铝基板上的有限空间内，从这一点来看就能够促进电子电路组件的小型化。
在上述构成中，电容的异形状最好是把至少两个以上的矩形结合而成的，如果这样的话，就能够更有效地利用氧化铝基板上的有限空间内。
在上述构成中，做成异形状的电容最好是接地电容，若把接地用电容做成这样的异形状，则能够把比较大容量的接地用电容高密度地安装到氧化铝基板上的有限空间内。
本发明的电子电路组件具有以薄膜状形成在氧化铝基板上的导电图样；电路元件，该电路元件包括以薄膜状形成在上述氧化铝基板上的、与该导电图样连接的多个电容，电阻以及电感元件；和引线接合到上述导电图样上的晶体管半导体裸芯片；在上述导电图样上设置了与上述晶体管的电极连接的连接区，且上述电容具有高频接地的多个接地用电容，这些接地用电容各自的一个电极连接在接地用的上述导电图样，而各自的另一电极利用相互分离的上述导电图样与上述连接区相连接。
根据上述的构成，因为利用薄膜技术高精度地形成包括电容，电阻以及电感的电路元件，而且，晶体管的半导体元件引线接合裸芯片，所以能够把必要的电路部件高密度在安装在氧化铝基板上，使平面安装型的电子电路组件更加小型化。因为在导电图样上设置了与晶体管电极连接的连接区，且使多个接地用电容各自的一个电极与接地用导电图样连接，使各自的另一电极经过相互分离的导电图样与连接区相连接，所以减少了连接各接地用电容的导电图样整体的电感，接地用电容提高了连接区的接地效果，而且，因为提高了由各接地用电容和各导电图样产生的寄生振荡频率，所以如果把该寄生振荡频率设定在晶体管动作点频率以上，则能够在不产生寄生振荡频率，防止以非规定的振荡频率进行振荡。
在上述构成中，为了有效地利用氧化铝基板上的有限空间，最好使各接地用电容的大小不相同，若这样，则导电图样的布局自由度更大，电子电路组件能够更加小型化。
在上述构成中，最好由接地用导电图样构成各接地用电容的各自的一个电极，若这样设置，则能够使电子电路组件更加小型化。
因为以薄膜技术在氧化铝基板上形成包括电容，电阻以及电感元件的电路元件，且引线接合半导体裸芯片，使上述电容中的至少一个形成从矩形一边向另一矩形突出的异形，所以能够把包括电容的电路构成元件高密度地安装到氧化铝基板上，实现电子电路组件的小型化。
因为利用薄膜技术高精度地在氧化铝基板上形成包括电容，电阻以及电感的电路元件，而且，晶体管的半导体元件引线接合裸芯片，所以能够把必要的电路部件高密度在安装在氧化铝基板上，使平面安装型的电子电路组件更加小型化。因为在导电图样上设置了与晶体管电极连接的连接区，且使多个接地用电容各自的一个电极与接地用导电图样连接，使各自的另一电极经过相互分离的导电图样与连接区相连接，所以减少了连接各接地用电容的导电图样整体的电感，接地用电容提高了连接区的接地效果，而且，因为提高了由各接地用电容和各导电图样产生的寄生振荡频率，所以如果把该寄生振荡频率设定在晶体管动作点频率以上，则能够不产生寄生振荡频率，防止以非规定的振荡频率的进行振荡。
附图说明
图1是本发明实施例涉及的电子电路组件的透视图。
图2是示出电路构成布局的氧化铝基板的平面图。
图3是氧化铝基板的内表面图。
图4是电路构成的说明图。
图5是示出端面电极的透视图。
图6是端面电极的断面图。
图7是说明半导体裸芯片和连接区的关系图。
图8是说明电子电路组件制造步骤的示意图。
图9是另外电路构成的说明图。
图10是示出另外电路构成布局的氧化铝基板的平面图。
具体实施方式
本实施例是频率同步型升压放大器的适用例，该频率同步型升压放大器，为了提高携带式视频仪的信号接受性能(特别是信号接受灵敏度和抗干扰特性)而与图未示出的超高频(UHF)调谐器组合使用，并具有选择所希望频率的电视(TV)信号，且放大所选的电视信号后，输入到超高频调谐器内的功能。
图1示出所述频率同步型升压放大器(电子电路组件)的外观，如该图所示，该频率同步型升压放大器由以下部件构成，即由装载了后述的电路构成元件的氧化铝基板1和安装在该氧化铝基板1上的密封盖2构成，成为被软钎焊到图未示出的母基板上的平面安装部件。氧化铝基板1呈方形的平板，是把大版基板分割成长方形分割片后，通过对该分割片进一步细分割而得到。密封盖2是把金属板弯折成箱形后加工而成的，因此，该密封盖2覆盖了氧化铝基板1上的电路构成元件。
如图2所示，在氧化铝基板1的表面上设置了电路构成构件和与这些元件连接的导电图样，另外，如图3所示，作为背面电极的导电图样设置在氧化铝基板1的内表面上。本实施例的频率同步型升压放大器为了选择和放大电视信号而具有调谐电路和放大电路，构成了如图4所示的电路。对图2示出的各电路构成元件标以与图4的电路图对应的符号。但是，图4是示出电路构成的一例，本发明还可适用于具备除此以外电路构成的电子电路组件。
如图4所示，频率同步型升压放大器具有作为调谐电路及放大电路的电路构成元件的电容C1-C7，电阻R1-R3，电感元件L1-L3，二极管D1，晶体管Tr1，电路S1、S2等，这些电路构成元件和与它们连接的导电图样被设在氧化铝基板1的表面上。该导电图样是利用喷溅如Cr或Cu等薄膜技术而形成，图2中，标以符号P，用剖面线来表示。
下面，简单说明频率同步型升压放大器的电路构成，为了选择和放大希望频率的电视(TV)信号，由调谐电路和放大电路构成，其中的调谐电路由电感元件L2、L3，电容C3、C4以及二极管D1构成，而放大电路由晶体管Tr1和其周边电路元件(电阻R1-R3，电容C6)以及不平衡/平衡变换元件T构成。多个频率电视(TV)信号经过电容C1被输入调谐电路。由于调谐电路的调谐频率(共振频率)通过加到二板管D1阴极上的电压(Vct1)的控制而可改变，因此，通过与所期望的电视(TV)信号的频率保持一致，只选择了期望的电视(TV)信号，并通过电容C5输入到放大电路的晶体管Tr1的基极上。对于晶体管Tr1的基极，向基极偏压用分压电阻R1、R2提供偏压，晶体管Tr1的集电极电流(发射极电流)就由发射极电阻R3的电阻值设定。由晶体管Tr1放大的电视(TV)信号被从集电极输出，在集电极上设置不平衡/平衡变换元件T。该不平衡/平衡变换元件T由电感元件构成，而其中的电感元件由相互耦合的一对导电中S1、S2路构成，从电路S2的两端输出平衡电视(TV)信号，并被输入到上述的超高频(UHF)调谐器内。
如图2所示，在氧化铝基板1的端部上形成了接地用电极(GND)，输入用电极(Vcc，Vct1，RFin)以及输出用电极(RFout)。这些电极由导电图样P的一部分构成。接地用电极、输入用电极以及输出用电极只形成在方形氧化铝基板1的相对的两条长边上，而不形成在除以之外相对的两条短边上。即，在氧化铝基板1的一条长边的两角上形成接地用电极(GND)，在这些接地用电极(GND)间形成Vcc电极和RFin电极以及Vct1电极。在氧化铝基板1的另一条长边的两个角上以及其附近的三个部位上形成接地用电极(GND)，在这些接地用电极(GND)间形成两个RFout电极。如后述的那样，氧化铝基板1的两条长边对应于把大版基板切割成矩形的分割片时的分割线，而氧化铝基板1的两条短边相应于把该分割片进一步细分割时的分割线。
另一方面，如图3所示，被设置在氧化铝基板1的内表面上的导电图样P1(背面电极)对着各接地用电极(GND)，输入用电极(Vcc，Vct1，RFin)以及输出用电极(RFout)，如图5及图6所示，两者通过端面电极3而导通。该端面电极3是按顺序在Ag厚膜层上叠加Ni衬底镀层和Au镀层而成的，最下层的Ag厚膜层是低温烧成材料，该低温烧成材料是把不含玻璃成份的Ag膏形成厚膜后，以约200℃的温度对其进行烧成。中间层的Ni衬底镀层能使Au镀层容易附着，最上层的Au镀层是在把端面电极3软钎焊到图未示出的母基板的软焊区上时，用于防止最下层的Ag因软钎焊而析出。对于密封盖2被安装到氧化铝基板1上后的电子电路组件的成品，在密封盖2的侧面上弯折形成脚片2a，该脚片2a被软钎焊到与接地用电极(GND)导通的端面电极3上，密封盖2成为了在氧化铝基板1的四个角上接地的状态。
前述各电路构成元件中的电容C1-C7是把上部电极通过SiO2等电介体膜重叠在下部电极上方而成的，这些电容是用喷溅技术等喷溅出薄膜而形成的。在上部电极的表面设Cu层，该Cu层提高了共振电路的Q。电容C1-C7的下部电极和上部电极连接到导电图样P上，如图2所示，在电容C7和Vcc电极间的导电图样P，电容C7和RFout电极间的导电图样P以及电容C2和Vct1电极间的导电图样P上分别设置了放电用的靠近部(airgap)G。该靠近部G是由一对突出部构成，该对突出部是分别设置在彼此相对且并设的导电图样P上，两突出部的尖端彼此隔着所定间隙相对着。在此情况下，因为导电图样P和接地用电极(GND)的尺寸精度无论哪种薄膜技术均可得到提高，所以能够使靠近部G的间隙变得更窄，使在低电压下的放电成为可能。虽然各电容C1-C7中，电容C1和C3-C5为单纯的方形，而电容C2和C7却是将两个以上的方形组合成的异形。即，电容C2是从一个矩形的一边使两个矩形突出的凹状，电容C7是三个矩形在纵向上错位连接而形成的形状。电容C2和C7是必须具备比较大容量值的接地用电容，若把接地电容C2和C7制作成这样的异形，则就能够有效地利用氧化铝基板1上的有限空间，能够高密度地布置期望容量值的电容。
此外，各电容C1-C7中的电容C6由大小不同的两个接地用电容构成，两者通过彼此分离的一对导电图样P并联连接。即，如图2所示，两接地用电容C6的各一个电极部与连接接地用电极(GND)的接地用的导电图样P连接，而两接地用电容C6的各另一电极部通过相互分离的两个导电图样P连接晶体管Tr1的连接区SL。从图4中可知，因为电容C6设置在晶体管Tr1的发射极和接地点之间，上述连接区SL是晶体管Tr1的发射极电极被引线接合的部位，所以电容C6的容量值就可以由通过相互分离的导电图样P并联连接的两个接地用电容进行设定。因而，从晶体管Tr1的发射极电极经电容C6，至接地的导电图样P整体的电感得到减少，可以提高通过接地用电容C6的连接区SL的接地效果，另外，因为由各接地电容C6和各导电图样P产生的寄生振荡频率提高，所以通过把该频率设定在晶体管Tr1的动作点频率以上，就能够消除该寄生振荡。
电阻R1-R3是将电阻膜如TaSiO2通过喷溅等薄膜技术形成的，根据需要，可以在其表面上设置SiO2等电介体膜。如图2所示，三个电阻R1-R3中的电阻R1和R2是并排地设置在氧化铝基板上的相互靠近的位置上的薄膜，余下的电阻R3是形成在远离电阻R1和R2位置上的薄膜。因为把电阻R1和R2以薄膜状形成在靠近的位置上，所以即使各电阻R1、R2的电阻值相对于期望值产生偏差，仍能使电阻R1、R2整体的偏差比率保持相同。从图4中可知，电阻R1和R2是晶体管Tr1的基极偏压用分压电阻，R1/(R1+R2)×Vcc的电压施加到晶体管Tr1的基极上。这里，因为作为基极偏压用分压电阻的电阻R1、R2整体的偏差比率如前所述地通常是相同的，所以相对于这些电阻R1、R2的电阻值的调整就没有必要了。另一方面，电阻R3是晶体管Tr1的发射板电阻，电流从Vcc电极流向晶体管Tr1的集电极和发射极，再通过电阻R3至接地点。这里，因为各电阻R1-R3中、通过作为发射极电阻的电阻R3的晶体管Tr1的放大作用最大，所以为了电流值保持一定，只调整电阻R3，进行输出调整。
如图9所示，对于把另一个晶体管Tr2串联连接到晶体管Tr1上的电路构成的情况，如果将作为两晶体管Tr1、Tr2的基极偏压用分压电阻的电阻R1、R2、R4以薄膜状形成在氧化铝基板1上相互靠近的位置上，则对这些电阻R1、 R2、R4的电阻值不需要进行调整。因而，在这种情况下，也通过只调整作为发射极电阻的电阻R3，就能够设定两晶体管Tr1、Tr2的电流值。
电感元件L1-L3和电路S1-S3是利用薄膜技术喷溅Cr或Cu形成的，与导电图样P连接。在各电感元件L1-L3的表面上设置有Cu层，由该Cu层提高共振电路的Q。电感元件L1和L2都呈矩形涡卷状，各自的一端被引线接合到Vct1电极和接地用导电图样P上。电感元件L2是用于设定概略的共振频率的，电感元件L3与电感元件L2的另一端连接。电感元件L3是用于调整共振频率的调整用导电图样，如图2虚线所示，通过削减电感元件L3，就可实现增加电感元件L2的卷数，来调整共振频率。此时，如果使削减后的电感元件L3的导体宽度与共振频率设定用的电感元件L2的导体宽度相同，则电感元件L2和电感元件L3的阻抗特性不变。
如前所述，不平衡/平衡变换元件T由相互耦合的一对电路S1、S2构成的电感元件构成，这些电路S1、S2以薄膜状形成在氧化铝基板1上。这些电路S1、S2在氧化铝基板上以预定的间隙相对地形成涡卷状，一个电路S1的两端与晶体管Tr1的集电极电极和连接电容C7的导电图样P连接，另一个电路S2的两端与一对RFout电极连接。此时，因为提高了薄膜状电路S1、S2的尺寸精度，所以能够使两电路S1、S2间的间隙变窄，并确保所期望的耦合度，就可以在氧化铝基板1上的有限空间内设置小型的不平衡/平衡变换元件T。如图10所示，也可将以预定间隙相对的一对电路S1、S2在氧化铝基板1上形成锯齿形。
二极管D1和晶体管Tr1是把半导体裸芯片装载在薄膜状形成于氧化铝基板1上的导电图样P的连接区上，再把该半导体裸芯片引线接合到导电图样P上而成的。即，如图2所示，二极管D1的半导体裸芯片构成矩形的形状，设置在其下面上的一个电极利用软钎焊或导电膏等导电性粘接剂固定到连接区上，设置在半导体裸芯片上面的另一电极被引线接合到导电图样P的预定部位上。晶体管Tr1的半导体裸芯片也构成矩形状，设置在其下面上的集电极电极利用导电性粘接剂固定到连接区上，基极电极和发射极电极被引线接合到导电图样P的预定部位上。与前述的端面电极3一样，在这些连接区上也依次重叠了Ni衬底镀层和Au镀层。这里，如图7A或图7B所示，因为相对于半导体裸芯片4的下表面面积，连接区5的面积要小一些，通过采用这样的构成，在半导体裸芯片4的下方确保了导电性粘接剂的溜存区，所以导电性粘接剂不会从半导体裸芯片4的外边流出，从而能够预先防止与周围导电图样P的短路事故。因为在连接区5的内部设置了开口5a，由此开口5a保留剩余导电性粘接剂，所以就能够更为可靠地防止导电性粘接剂的流出。
下面，主要用图8A至图8J说明如上构成的电子电路组件的制造过程。
首先，如图8A所示，在氧化铝基板1的整个表面上喷溅TaSiO2等后，把该基板蚀刻成所期望的形状后形成电阻膜6，构成了相当于电阻R1-R3的部分。然后，如图8B所示，从电阻膜6上方喷溅Cr或Cu等，把它蚀刻成期望的形状后形成下部电极7，然后，如图8C所示，从下部电极的上方喷溅SiO2等，把它蚀刻成期望的形状，形成电介体膜8。接着，如图8D所示，从电介体膜8上喷溅Cr或Cu等后，把它蚀刻成期望形状，形成上部电极9。结果由下部电极7或上部电极9构成相当于导电图样P，电感元件L1-L3及电路S1、S2的部分，而由下部电极7，电介体膜8及上部电极9的叠层体构成相当于电容C1-C7的部分。然后，在相当于电感元件L1-L3和电路S1、S2以及电容C1-C7的部分表面上以电镀或薄膜技术形成Cu层后，如图8E所示，在除去导电图样P的部分上形成保护膜10。接着，如图8F所示，在氧化铝基板1的整个内表面上喷溅Cr或Cu后，把它蚀刻成期望的形状，形成背面电极11，从而构成相当于内表面侧的导电图样P1的部分。
以上说明的图8A-图8F的步骤是对沿纵横方向呈格状延伸的刻有分割沟的由氧化铝材料制成的大版基板进行的，而以下要说明的图8G-图8J的步骤是对沿一个方向的分割沟切割该大版基板而得到的长方形分割片进行的。
即，把大版基板切断成长方形的分割片后，如图8G所示，在该分割片的切断面上，即在氧化铝基板1的两端面上形成较厚的Ag层12，用Ag层12导通设置在氧化铝基板1的内外表面上的导电图样P、P1的接地用电板(GND)和输入用电极(Vcc，Vct1，RFin)以及输出用电极(RFout)。该Ag层12相当于前述的端面电极3的厚Ag膜层，是由不含玻璃成份的Ag膏构成的低温烧成材料。虽然所述的Ag层12的厚膜形成步骤可相应于一个长方形分割片进行，但如果在将多个分割片相互以一定的间隙重叠放置的状态下，则能够同时对多块分割片形成厚膜Ag层12，这种方法适合于大批量生产。然后，在Ag层12和装载了半导体裸芯片的连接区的各表面上依次电镀Ni衬底层和Au层后，如图8H所示，用软钎焊或导电膏等的导电性粘接剂把二极管D1和晶体管Tr1的半导体裸芯片固定到各连接区上。此时，如前所述，因为连接区的面积比半导体裸芯片的下表面面积小，所以能够防止导电性粘接剂从半导体裸芯片处流出，就不会发生导电性粘接剂与半导体裸芯片周围的导电图样P造成不希望的短路。接着，如图8I所示，把各半导体裸芯片引线接合到导电图样P的规定部位上后，如图8J所示，修整作为发射极电阻的电阻R3进行输出调整，而且，通过修整作为调整用导电图样，即电感元件L3来调整共振频率。此时，因为共振频率的调整是在对每个氧化铝基板1分割前的长方形分割片的状态下进行的，并在各氧化铝基板1的角上设接地用电极(GND)，所以接地电极(GND)必然位于相邻氧化铝基板1上的输入用电极(Vcc，Vct1，RFin)以及输出用电极(RFout)间，共振频率的调整不会对相邻氧化铝基板1的电路产生负面影响。
接着，密封盖2安装到长方形分割片的每个氧化铝基板1上，把该密封盖2的脚片2a软钎焊到端面电极3上，该端面电极3导电连接接地用电极(GND)，之后，沿另外的分割槽把分割片进一步细分割成每个氧化铝基板1，从而得到如图1所示的电子电路组件。
根据这样构成的上述实施例涉及的电子电路组件，因为在氧化铝基板1上以薄膜状形成电容C1-C7，电阻R1-R3，电感元件L1-L3，电路S1-S2等的电路元件和连接这些电路元件的导电图样P的同时，把二极管D1和晶体管Tr1的半导体裸芯片引线接合到该氧化铝基板1上，而且，在氧化铝基板1的侧面上设置导电图样的接地用电极和与输入输出用电极连接的端面电极3，所以能够利用薄膜技术和半导体元件的引线接合技术把必要的电路构成元件高密度地安装到氧化铝基板1上，可实现更为小型化的平面安装型电子电路组件。因为各电容C1-C7的一部分是另一矩形从一矩形的一边突出的异形，所以能够把所期望容量值的电容高密度地安装到氧化铝基板1上的有限空间上，从这一点来看，可促进电子电路组件的小型化。
在上述实施例中，虽然说明了使多个电容的一部分形成异形的薄膜状的情况，但根据电路构成部件的布局，也可使全部电容作为异形状，或只使一个电容作为异形状。
以薄膜状形成在氧化铝基板1上的电容C1-C7中，电容C6设置在晶体管Tr1的发射极电极和接地电极之间，且由两个接地用电容构成，这些接地用电容的各一个电极与接地用导电图样P连接，且各自的另一电极利用相互分离的导电图样P连接到连接区SL，该连接区SL引线接合到晶体管Tr1的发射极电极上，因此，减少了应该连接两个接地用电容(这两个电容构成电容C6)的导电图样整体的电感，能够提高由接地用电容产生的连接区的接地效果。并且提高了由各接地用电容和各导电图样产生的寄生振荡频率，所以如果把该寄生振荡频率设定在晶体管动作点频率以上，则能够不产生寄生振荡频率，防止以规定的振荡频率以外的频率振荡。而且，因为构成电容C6的各接地用电容的大小各不相同，所以可有效地利用氧化铝基板1上的有限空间，增大导电图样P的布局自由度，从这一点来看，能够促进电子电路组件的小型化。

Claims (8)

1.一种电子电路组件，其特征在于该组件在氧化铝基板上以薄膜状形成了电路元件和连接电路元件的导电图样，其中的电路元件包括电容，电阻以及电感元件，把半导体裸芯片装在上述氧化铝基板上的同时，使该半导体裸芯片引线接合上述导电图样，并且上述电容在下部电极上通过电介质膜层积形成上部电极，上述上部电极的形状为另一方形从一方形的一边突出的异形。
2.根据权利要求1所述的电子电路组件，其特征在于上述异形状是由至少两个以上矩形结合而成。
3.根据权利要求1所述的电子电路组件，其特征在于做成异形状的上述电容是接地电容。
4.根据权利要求2所述的电子电路组件，其特征在于做成异形状的上述电容是接地电容。
5.一种电子电路组件，该电路组件具有以薄膜状形成在氧化铝基板上的导电图样；电路元件，该电路元件包括以薄膜状形成在上述氧化铝基板上的、与该导电图样连接的多个电容，电阻以及电感元件；和引线接合到上述导电图样上的晶体管半导体裸芯片；在上述导电图样上设置了与上述晶体管的电极连接的连接区，且上述电容具有高频接地的多个接地用电容，这些接地用电容各自的一个电极连接接地用的上述导电图样，而各自的另一电极利用相互分离的上述导电图样与上述连接区相连接。
6.根据权利要求5所述的电子电路组件，其特征在于使上述多个接地用电容的大小不同。
7.根据权利要求5所述的电子电路组件，其特征在于上述多个接地用电容的各自的上述一个电极由接地用的上述导电图样构成。
8.根据权利要求6所述的电子电路组件，其特征在于上述多个接地用电容的各自的上述一个电极由接地用的上述导电图样构成。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049505A1 (en) * 2002-12-10 2006-03-09 Koninklijke Philips Electronics N.V. High density interconnect power and ground strap and method therefor
CN102332414A (zh) * 2011-09-01 2012-01-25 安徽四创电子股份有限公司 一种薄膜限幅低噪声放大器小型化方法和工艺

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342143A (en) * 1974-02-04 1982-08-03 Jennings Thomas A Method of making multiple electrical components in integrated microminiature form
DE2453669C2 (de) * 1974-11-12 1976-12-09 Siemens AG, 1000 Berlin und 8000 München Elektrische Filterschaltung
US4626822A (en) * 1985-05-02 1986-12-02 Motorola, Inc. Thick film resistor element with coarse and fine adjustment provision
US4857684A (en) * 1988-10-25 1989-08-15 W. H. Brady Co. Capacitance membrane switchcore with intertrace capacitive coupling and/or intratrace capacitive coupling
JPH0536857A (ja) * 1991-07-30 1993-02-12 Toshiba Corp 半導体集積回路実装基板
JPH05251629A (ja) * 1992-03-05 1993-09-28 Hitachi Ltd 混成半導体集積回路
JPH0653406A (ja) 1992-07-28 1994-02-25 Matsushita Electric Ind Co Ltd 薄膜回路形成法
US5643804A (en) * 1993-05-21 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a hybrid integrated circuit component having a laminated body
US5786701A (en) * 1993-07-02 1998-07-28 Mitel Semiconductor Limited Bare die testing
JPH07106811A (ja) * 1993-09-29 1995-04-21 Matsushita Electron Corp 高周波回路
JPH0827441A (ja) 1994-07-19 1996-01-30 Sekisui Chem Co Ltd 両面粘着テープの製造方法
JPH0851179A (ja) * 1994-08-08 1996-02-20 Sanyo Electric Co Ltd 集積回路装置およびリードフレーム
US6400459B1 (en) * 1995-02-24 2002-06-04 Cyberoptics Corp. Methods and apparatus for using optical sensors in component replacement heads
US5635421A (en) * 1995-06-15 1997-06-03 Taiwan Semiconductor Manufacturing Company Method of making a precision capacitor array
US6146743A (en) * 1997-02-21 2000-11-14 Medtronic, Inc. Barrier metallization in ceramic substrate for implantable medical devices
US6084285A (en) * 1997-10-20 2000-07-04 The Board Of Trustees Of The Leland Stanford Junior University Lateral flux capacitor having fractal-shaped perimeters
KR20000001541U (ko) * 1998-06-26 2000-01-25 전주범 회로기판 접지구조
US6190989B1 (en) * 1998-07-15 2001-02-20 Micron Technology, Inc. Method for patterning cavities and enhanced cavity shapes for semiconductor devices
JP2000036712A (ja) * 1998-07-16 2000-02-02 Alps Electric Co Ltd 電子回路ユニット
US6134117A (en) * 1999-04-16 2000-10-17 Delphi Technologies, Inc. Method for high resolution trimming of PCB components
TW502492B (en) * 2000-05-30 2002-09-11 Alps Electric Co Ltd Electronic circuit unit
TW483233B (en) * 2000-05-30 2002-04-11 Alps Electric Co Ltd Electronic circuit unit

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