TW517447B - Semiconductor electronic circuit unit - Google Patents

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TW517447B
TW517447B TW090110283A TW90110283A TW517447B TW 517447 B TW517447 B TW 517447B TW 090110283 A TW090110283 A TW 090110283A TW 90110283 A TW90110283 A TW 90110283A TW 517447 B TW517447 B TW 517447B
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TW
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capacitors
conductive pattern
capacitor
grounding
electrode
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TW090110283A
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Akiyuki Yoshisato
Kazuhiko Ueda
Yasuhiro Ikarashi
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Alps Electric Co Ltd
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Description

517447 A7 _____B7 五、發明説明（1 ) 〔技術領域〕 本發明係關於面插裝式之半導體電子電路單元。 (請先閲讀背面之注意事項再填寫本頁) 〔先行技術〕 一般，此種面插裝式之電子電路單元槪略構成爲在被 設於基板上之導電圖案的焊接區焊接各種電路零件，以遮 蓋覆蓋這些電路零件。在基板的側面設置端面電極，當將 電子電路單元面插裝到母基板上之際，端面電極焊接在母 基板的焊接區。電路零件與調諧電路或共振電路或是增幅 電路等所必要的電路構成相對應使用，例如增幅電路用的 電路零件使用電晶體，片狀電阻，片狀電容及電感等；這 些電路零件經由導電圖案加以連接。 〔發明所欲解決之課題〕 經濟部智慧財產局®工消費合作社印製 然則近年，片狀零件或電晶體等的電路零件小形化之 技術已顯著進步，例如外形尺寸爲0 . 6 X 0 . 3 m m程 度的超小形片狀電阻或片狀電容也已實用化。因此，前述 過去的電子電路單元中，也使用此種小形的片狀零件或電 晶體等，若在縮窄零件間間距的狀態下將這些電路零件插 裝到基板上，則能一定程度將電子電路單元小型化。不過 ，片狀零件或電晶體等電路零件的小型有一定的限度，而 且當多數個電路零件插裝到基板上之際，必須使各電路零 件的焊接部位不致短路，因而縮窄零件間間距也有一定的 限度，此情形成爲妨礙電子電路單元更小型化的主要原因 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 517447 A7 ___B7 五、發明説明（2 ) 〇 (請先閲讀背面之注意事項再填寫本頁) 另外，此種電子電路單元例如具有增幅電路，夾隔電 容，將該增幅電路用的電晶體之射極接地時，前述過去的 技術則是在連接到射極電極之導電圖案的焊接區與連接到 接地電極用之導電圖案的焊接區其兩者之間焊接片狀電容 ，不過由於具有2個導電圖案之電感不能忽視，因而無法 得到充分的接地效果，而且會造成導電圖案與片狀電容相 互間共同作動而易於引起寄生振動之問題點。 本發明鑑於過去技術述的問題點，其目的係提供小型 化且能消除寄生振動之電子電子電路單元。 〔用以解決課題之手段〕 經濟部智慧財產局員工消費合作社印製 爲了達成上述目的，本發明的半導體電子電子電路單 元，在氧化鋁基板上以薄膜形成含有電容，電阻和電感元 件之電路元件，及連接到電路元件之導電圖案，在前述氧 化鋁基板上搭載半導體裸晶片，同時將此半導體裸晶片以 導線接著到前述導電圖案，且其他的方形係以將前述電容 的至少1個從方形的一邊突出之相異形狀所形成。 依據此種的構成，利用薄膜技術高精度地形成含有電 容，電阻和電感元件之電路元件，而且半導體元件係以導 線接著裸晶片，因而在氧化鋁基板上高密度地插裝所必要 的電路零件，而能實現小型化的面插裝式之電子電子電路 早兀。另外’以薄膜形成在氧化銘基板之電路元件當中， 以其他的方形從方形的一邊突出的相異形狀形成電容的至 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 517447 A7 £7_ 五、發明説明（3 ) (請先閲讀背面之注意事項再填寫本頁) 少1個，因而能在氧化鋁基板上的有限空間內高密度地插 裝所要容量値之電容，從此觀點也能促進電子電子電路單 元的小型化。 上述的構成中，電容的相異形狀爲至少結合2個以上 的矩形較爲理想，經此方式則能更有效利用氧化鋁基板上 的有限空間。 另外，上述的構成中，成爲相異形狀的電容爲接地用 電容較理想；此樣接地用電容爲相異形狀，則能將較大容 量的接地用電容高密度地插裝到氧化鋁基板上的有限空間 內。 經濟部智慧財產局員工消費合作社印製 另外，本發明的半導體電子電子電路單元構成爲具備 :以薄膜形成在氧化鋁基板上之導電圖案，及含有以薄膜 形成在前述氧化鋁基板上的複數電容和電阻和電感元件使 具與導電圖案連接之電路元件，及以導線接著到前述導電 圖案的電晶體之半導體裸晶片等；在前述導電圖案設置以 高頻連接到應接地之前述電晶體的電極之連接區，並且前 述電容具有高頻接地之複數個接地用電容；這些複數個接 地用電容則利用各別一者的電極部連接到接地用的前述導 電圖案，並且各別他者的電極部利用相互分離之前述導電 圖案連接到前述連接區。 依據此種的構成，利用薄膜技術高精度地形成含有電 容和電阻和電感元件之電路元件，並且電晶體的半導體元 件以導線接著裸晶片，因而在氧化鋁基板上高密度地插裝 所必要的電路零件，而能實現小型化的面插裝式之電子電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 7^ 517447 A7 B7 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 路單元。另外，在導電圖案上設置連接到電晶體的電極之 連接區，並且將複數個接地用電容各別一者的電極部連接 到接地用的導電圖案，將各別他者的電極部利用相互分離 之導電圖案連接到連接區，因而減少連接各接地電容之導 電圖案全體的電感，而提高接地用電容其連接區的接地效 果，而且提高各接地用電容及各導電圖案其兩者的寄生振 盪頻率，因而若將此寄生振盪頻率設定爲電晶體的動作點 頻率以上，則能防止消除寄生振動而以預定的振盪頻率以 外的頻率發生振盪。 上述的構成中，爲了有效利用氧化鋁基板的有限空間 ，而使各接地用電容的大小不相同較爲理想，經此方式則 導電圖案的配置自由度增大，而更適合電子電路單元的小 型化。 另外，上述的構成中，以接地用的導電圖案構成各接 地用電容各別一者的電極較爲理想，經此方式則更適合電 子電路單元的小型化。 經濟部智慧財產局員工消費合作社印製 〔實施形態〕 以下，參照圖面說明本發明的實施形態例。第1圖係 電子電路單元之斜視圖。第2圖係表示電路構成配置的氧 化鋁基板之平面圖。第3圖係氧化鋁基板之背面圖。第4 圖係電路構成之說明圖。第5圖係表示端電極之斜視圖。 第6圖係端面電極之斷面圖。第7圖係表示半導體裸晶片 與連接區的關係之說明圖。第8圖係表示電子電路單元的 本紙張尺度適财關家鮮（CNS )八4胁（210X297公釐)7l~ 517447 A7 _________B7 五、發明説明（5 ) 製程之說明圖。 (請先閲讀背面之注意事項再填寫本頁) 本實施形態例爲頻率調諧型升壓放大器的適用例；此 頻率調諧型升壓放大器具有爲了提升攜帶型電視機的接收 性能（特別是接收感度及耐妨礙特性）而與U H F調諧器 (未圖示）組合使用，選擇希望頻率的TV訊號，並且增 幅所選擇的T V訊號而輸入到U H F調諧器之功能。 第1圖係表示此頻率調諧型升壓放大器（電子電路單 元）的外觀；如同圖所示，此頻率調諧型升壓放大器係由 搭載後述的電路構成元件之氧化鋁基板1及安裝在該氧化 鋁基板1之遮蓋2而被構成，形成爲焊接在母基板之面插 裝零件。氧化鋁基板1形成爲方形平板狀，將大塊基板切 割成長條狀的分割片後，更細分割此分割片而形成。遮蓋 2係將金屬板彎曲加工成箱形，氧化鋁基板1上的電路構 成元件以此遮蓋2加以覆蓋。 經濟部智慧財產局員工消費合作社印製 如第2圖所示，在氧化鋁基板1的表面設置電路構成 元件及連接這此電路構成元件之導電圖案；另外，如第3 圖所示，在氧化鋁基板1的背面設置當作背面電極之導電 圖案。本實施形態例之頻率調諧型升壓放大器爲了 Τ V訊 號的選擇及增幅而具有調諧電路及增幅電路，形成爲如第 4圖所示的電路構成，在第2圖所示的各電路構成元件附 註與第4圖的電路圖相對應之圖號。只不過第4圖係表示 電路構成的一例，本發明也能適用於具有除此以外的電路 構成之電子電路單元。 如第4圖所示，頻率調諧型升壓放大器具有也是調諧 i紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐） 7^7 517447 A7 ________B7 _ 五、發明説明（6 ) 電路及增幅電路的電路構成元件之電容c 1〜c 7，電阻 R1〜R3，電感元件L1〜L3，二極體D1 ，電晶體 T r 1 ’導電路S1和S2等；這些電路構成元件及連接 這些元件之導電圖案設置在氧化鋁基板1的表面。此導電 圖案例如利用濺射方式等的薄膜技術形成C r或C u，第 2圖中附註圖號P以斜線表示。
簡單說明頻率調諧型升壓放大器的電路構成。爲了選 擇及增幅希望頻率的T V訊號，而由電感元件L 2，L 3 與電容C· 3 ’ C 4和二極體所形成之調諧電路，以及電晶 體Tr 1與其周邊電路元件（電阻R1〜R3，電容C6 )和不平衡/平衡轉換元件T所形成之增幅電路而被構成 。複數個頻率的T V訊號經由電容C 1輸入到調諧電路。 調諧電路的調諧頻率（共振頻率）經由控制加到二極體D 1的負極之電壓（Vc t 1 )而可變，所以與所希望TV 訊號的頻率一致，而只選所希望的T V訊號，經由電容C 5輸入到增幅電路其電晶體T r 1的基極。電晶體T r 1 的基極中，偏壓電壓施加到基極偏壓用分壓電阻R 1 ，R 2，電晶體T r 1的集極電流（#射極電流）依照射極電 阻R 3的電阻値加以設定。利用電晶體T r 1所增幅之T V訊號從集極輸出，在集極設置不平衡/平衡轉換元件T 。此不平衡/平衡轉換元件T以相互結合的一對導電路S 1 ，S2所形成之電感元件而被構成，從導電路S 2的兩 端輸出平衡T V訊號，而輸入到前述過的IT H F調諧器。 如第2圖所示，在氧化鋁基板1的端部形成接地用電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ29?公釐） " (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 517447 A7 _B7_ 五、發明説明（7 ) (請先閱讀背面之注意事項再填寫本頁) 極（GND)及輸入用電極（Vc c，Vc t 1，RF i n)以及輸出用電極（RF o u t ) ’迫些電極以導電圖 案P的一部分所構成。接地用電極及輸入用電極以及輸出 用電極只形成在方形狀的氧化鋁基板1所相對向之2個長 邊側，在除此之外所相對向之2個短邊側則不形成。即是 在氧化鋁基板1 一者的長邊側兩角落部形成G N D電極， 在這些GND電極之間形成Vc c電極及RF i η電極以 及V c t 1電極。另外在氧化鋁基板1他者的長邊側兩角 落部及其近旁的3處所形成GND電極，在這些GND電 極之間形成2個RFou t電極。然而，如後述，氧化鋁 基板1的2個長邊對應於大塊基板切割成長條狀的分割片 時的分割線，氧化鋁基板1的2個短邊對應於更細分割該 分割片時的分割線。 此外，如第3圖所示，設在氧化鋁基板1背面之導電 圖案P 1 (背面電極）對向於各別的接地電極（G N D ) 及輸入用電極（Vcc，Vc t 1 ，RF i η)以及輸出 經濟部智慧財產局員工消費合作社印製 用電極（RFout);如第5，6圖所示，兩者經由端 面電極3加以導通。此端面電極3係在A g厚膜層的上方 依序積層N i基底層及A u鍍金層，最下層的A g厚膜層 係由以厚膜形成不含玻璃成分之A g銀糊後，將此以2 0 0 °C程度燒結成之低溫燒結材所形成。另外，中間層的n 1基底鍍金層使其容易附著A u鍍金層，最大層的A u鍍 金層係當端面電極3焊接到母基板（未圖示）的焊接區之 際，用來防止最上層的A g析出到焊錫中。然後，遮蓋2 -10- 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） 517447 A 7 B7 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 安裝到氧化鋁基板1之電子電路單元的完成品中，彎曲形 成在遮蓋2的側面之腳片2 a安裝在與接地用電極（GN D)導通之端面電極3，遮蓋2形成爲氧化鋁基板1的4 角落都接地的狀態。 經濟部智慧財產局員工消費合作社印製 前述過各電路構成元件當中，電容C 1〜C 7夾隔S i 02等的介電體膜將上部電極積層到下部電極的上方，這 些電容係利用濺射方式等以薄膜形成。在上部電極的表面 設置C u層，利用此C u層提高共振電路的Q値。電容C 1〜C 7的下部電極及上部電極都連接到導電圖案P，如 第2圖所示，在電容C 7與V c c電極之間的導電圖案P ，電容C7與RFout電極之間的導電圖案P，電容2 與V c t 1電極之間的導電圖案p，分別設置放電用的間 隙部（air gap ) G。此間隙部G以設在相對向所並排設置 的各別導電圖案P之一對的突部所構成，兩突部的尖端彼 此間存在一定的間隙相互對向著。此情況，導電圖案P與 G N D電極的尺寸精度由於都是利用薄膜技術而提高，因 而能縮窄間隙部G的間隙尺寸，形成爲能低電壓放電。另 外，各電容C1〜C7當中，電容C1及C3〜C5形成 爲單純的方形狀，不過電容C 2及C 7都形成爲組合2個 以上的方形之相異形狀。即是電容C 2形成爲從1矩形的 一邊使2個矩形突出之凹形狀；電容C 7形成爲朝長邊方 向偏離3個矩形所延續之形狀。這些電容C 2及C 7爲較 大容量値所必要之接地用電容，接地用電容C 2與C 7形 成此樣的相異形狀，則能有效利用氧化鋁基板1上的有限 -11 - 本紙浪尺度適用中國國家標準（CNS ) A4規格< 210X297公釐） 517447 A7 B7 五、發明説明（9 ) 空間，而高密度地插裝所要容量値的電容。 (請先閲讀背面之注意事項再填寫本頁) 進而，各電容C 1〜C7當中，電容C6以大小不相 同的2個接地用電容所構成，兩者經由相互分離的一對導 電圖案P而並聯。即是如第2圖所示，而接地用電容C 6 的各一者電極部在連接到與G N D電極相接之接地用的導 電圖案，不過兩接地用電容6之各他者的電極部經由相互 分離的2個導電圖案P連接到電晶體T I* 1的連接區S L 。從第4圖能明白，電容C 6設置在電晶體T r 1的射極 與接地之間，前述連接區S L由於是以導線接著電晶體丁 r 1的射極電極之處所，因而電容C 6的容量値依照經由 相互分離之導電圖案P所並聯的2個接地電容加以設定。 因此，從電晶體T r 1的射極電極經過電容C 6至接地之 導電圖案P全體的電感減少，而提高接地用電容C 6所形 成連接區S L的接地效果；另外由於各接地用電容C 6及 各導電圖案P所形成之寄生振盪頻率提高，因而將此頻率 設定爲電晶體T r 1的動作點頻率以上，而能消除寄生振 動。 經濟部智慧財產局員工消費合作社印製 電阻R 1〜R 3利用濺射方式的薄膜技術例如形成 T a S i〇2的電阻膜，在其表面因應所需設置S i〇2等 的介電體膜。如第2圖所示，3個電阻R1〜R3當中， 電阻R 1及R 2並排設置在氧化鋁基板1上的相互接近之 位置而以薄膜形成，剩餘的電阻R 3以薄膜形成在遠離電 阻R 1及R 2的位置。此樣由於將電阻R 1及R 2以薄膜 形成在接近的位置，因而各電阻R 1，R 2的電阻値即使 … — _____ · 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12 - 517447 A7 _B7_ 五、發明説明（1Q ) 與所望値比對產生參差不齊，也能使電阻R 1 ，R 2全體 (請先閱讀背面之注意事項再填寫本頁)
的參差不齊比率相同。從第4圖能明白，電阻R 1及R2 爲電晶體Tr 1的基極偏壓用分壓電阻，R1/(R1 + R 2 ) X V c c的電壓施加到電晶體T r 1的基極。此處 ，也是基極偏壓用電阻之電阻Rl ，R2全體的參差不齊 比率如上述由於隨時保持相同，因而對兩者電阻R 1 ，R 2之電阻値不須調整。此外，電阻R 3爲電晶體T r 1的 射極電阻，電流從V c c電極流到電晶體T r 1的集極及 射極，進而通過R3而接地。此處，各電阻R 1〜R3當 中，由於有助於也是射極電阻之電阻R 3其電晶體T r 1 的增幅度最大，因而只調整電阻R 3使電流値成爲一定而 進行輸出調整。
然而，如第9圖所示，在電晶體T r 1串聯其他的電 晶體T r 2之電路構成時，若將也是兩電晶體T r 1 ，T r 2的基極偏壓用分壓電阻之電阻Rl ，R2，R4以薄 膜形成在氧化鋁基板1上的相互接近的位置，則對這些電 阻R 1 ，R 2，R 4之電阻値都不須調整。因此，此情況 經濟部智慧財產局員工消費合作社印製 也能只調整也是射極電阻之電阻R 3，而設定兩電晶體T r 1 ，丁 r 2的電流値。 另外，電感元件L1〜L3及導電路SI ，S2都是 利用濺射方式等的薄膜技術形成C r或C u等，連接到導 電圖案P。在各電感元件L1〜L3的表面設置Cu層， 利用此C u層提高共振電路的Q値。電感元件L 1及L 2 都形成爲角形的渦卷形狀，各別的一端以導線接著在V c 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） " 517447 A 7 B7 五、發明説明（彳彳） (請先閲讀背面之注意事項再填寫本頁) C t 1電極或接地用的導電圖案P。電感元件L 2爲設定 槪略的共振頻率之共振頻率設定用，電感元件L 3連接到 電感元件L 2的他端。電感元件L 3爲用來調整共振頻率 之調整用導電圖案，如第2圖中虛線所示，經由調整電感 元件L 3後加以削除，因而增加電感元件L 2的卷數而調 整共振頻率。此情況，若形成爲調整後的電感元件L 3之 導體寬度與共振頻率設定用的電感元件L 2之導體寬度相 同，則電感元件L 2及電感元件L 3的特性阻抗不變。 經濟部智慧財產局員工消費合作社印製 如前述，不平衡/平衡轉換元件T以相互結合的一對 導電路S 1 ，S 2所形成之電感元件所構成，這些導電路 S 1 ，S2都以薄膜形成在氧化鋁基板1上。這些導電路 S 1 ，S 2形成爲渦卷狀使其在氧化鋁基板上夾隔一定的 間隙相互對向著，一者導電路S 1的兩端連接到電晶體T r 1的集極電極及與電容C 7連接之導電圖案P，他者導 電路S 2的兩端連接到一對的R F 〇 u t電極。此情況， 由於提高以薄膜形成之導電路S 1 ，S 2的尺寸精度，因 而縮窄兩導電路S 1 ，S 2之間的間隙而能確保所望的結 合度，且能在氧化鋁基板1上的有限空間內設置小形的不 平衡/平衡轉換元件T。然而，如第1 〇圖所示，將夾隔 一定的間隙相互對向的一對導電路S 1 ，S 2呈區字狀形 成在氧化鋁基板1上亦可。 另外，二極體D 1及電晶體T r 1係在以薄膜形成在 氧化鋁基板1上之導電圖案P的連接區搭載半導體裸晶片 ，將該半導體裸晶片以導線接著到導電圖案P。即是如第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14 - 517447 A7 B7 五、發明説明（12 ) (請先閲讀背面之注意事項再填寫本頁) 2圖所示，二極體D 1的半導體裸晶片成爲角形形狀，設 在該下面之一者電極利用膏狀焊錫或導電糊漿等的導電性 接著劑固定在連接區，設在半導體裸晶片的上面之他者電 極以導線接著在導電圖案P的預定部位。另外，電晶體T r l的半導體裸晶片也成爲角形形狀，設在其下面之集極 電極利用導電性接著劑固定在連接區，基極電極及射極電 極以導線接著在導電圖案P的預定部位。與上述過的端面 電極3同樣地’也在适些連接區上依序積層N i基底電鑛 層及Au電鍍層。此處，如第7(a)或7(b)圖所丕 ，相對於半導體裸晶片4下方的面積而縮小形成連接區5 的面積，採用此種的構成，在半導體裸晶片4的下方確保 導電性接著劑的聚集部，因而能預先防止導電性接著劑從 半導體裸晶圓4的外形漏出而與周圍的導電圖案P造成短 路。另外，在連接區5的內部設置開口 5 a ，因此剩餘的 導電性接著劑聚集到開口 5 a內，因而能更確實防止導電 性接著劑的漏出。 經濟部智慧財產局員工消費合作社印製 其次，參照第8圖說明上述構成之電子電路單元的製 造過程。 首先，如第8 ( a )圖所示，將T a S i〇2等濺射到 氧化鋁基板1的表面全體後，將此蝕刻成所要的形狀而形 成電阻膜6，因而構成相當於電阻R 1〜R 3之部位。其 次，如第8 ( b )圖所示，由電阻膜6的上方濺射C r或 C u，將此蝕刻成所要的形狀而形成下部電極7後，如第 8 ( c )圖所示，從下部電極7的上方濺射S i〇2等，將 -15- 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 517447 A7 ___B7 五、發明説明（13 ) (請先閱讀背面之注意事項再填寫本頁> 此蝕刻成所要的形狀而形成介電體膜8。其次，如第8 ( d )圖所示，從介電體膜8的上方濺射C r或C u等後， 將此鈾刻成所要的形狀而形成上部電極9。其結果：以下 部電極7或是上部電極9構成導電圖案P及相當於電感元 件.L 1〜L 3和導電路S 1，S 2之部位，以下部電極7 及介電體膜8和上部電極9的積電體，構成相當於電容C 1〜C 7之部位。其次，利用鍍金或薄膜技術將C u層形 成在電感元件L 1〜L 3及相當於導電路S 1 ，S 2和電 容C 1〜C 7之部位的表面後，如第8 ( e )圖所示，在 氧化鋁基板1的背面全體濺射C I*或C u等後，將此鈾刻 成所要的形狀而形成背面電極1 1 ，因而構成相當於背面 側的導電圖案P 1之部位。 然而，以上所說明過之第8 ( a )〜8 ( f )的過程 係針對縱橫刻設有呈格子狀延伸的分割溝之氧化鋁所形成 之大塊基板進行，以下說明之第8 ( g )〜8 ( f )圖的 過程係針沿著一方向的分割溝切割此大塊基板而形成之長 條狀的分割片進行。 經濟部智慧財產局員工消費合作社印製
即是將大塊基板切割成長條狀的分割片後，如第8 ( g )圖所示，在也是此分割片的切割面之氧化鋁基板1的 兩端面以厚膜形成A g層1 2，設在氧化鋁基板1的正反 兩面之導電圖案P，P的接地用電極（GND)及輸入用 電極（Vcc，Vctl，RFin)和輸出用電極（R F 〇 u t )彼此間以A g層1 2導通。此A g層1 2係相 當於前述過端面電極3的A g厚膜層，不含玻璃成分的A -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） 517447 A7 B7 五、發明説明（14) (請先閱讀背面之注意事項再填寫本頁) g糊漿所形成之低溫燒成材。然而也能針對1片長條狀分 割分進行A g層1 2的厚膜形成過程，不過若爲存有若千 間隙將複數片分割片相重疊的狀態，則能同時對複數片分 割以厚膜形成A g層1 2，適於大量生產。其次在A g層 1 2及搭載半導體裸晶片之連接區的各表面依序鍍上N i 基底層及A u層後，如第8 ( h )圖所示，利用膏狀焊鍚 或導電糊漿等的導電性接著劑將二極體D 1及電晶體T r 1的半導體裸晶片固定在各連接區上。此情況，如前述過 ，由於相對於半導體裸晶片下面的面積而縮小形成連接區 的面積，因而防止導電性接著劑從半導體裸晶片漏出，且 導電性接著劑不致與半導體裸晶片周圍的導電圖案P造成 短路。其次，如第8 ( i )圖所示，將各半導體裸晶片以 導線接著在導電圖案P的預定部位後，如第8 ( j )圖所 經濟部智慧財產局員工消費合作社印製 示，調整也是射極電阻之電阻R 3而進行輸出調整，並且 調整也是調整用導電圖案之電感元件L 3而調整共振頻率 。此情況，共振頻率係在分割成各別的氧化鋁基板1之前 的長條狀分割片狀態下進行調整’由於在各氧化鋁基板1 的角落部設置接地用電極（G N D )，因而接地用電極必 須位於設在相鄰的氧化鋁基板1之輸入用電極（V c c， Vctl ，RFin)與輸出用電極（RFout)之間 ，調整共振頻率不致對相鄰之氧化鋁基板1的電路造成不 良影響。
接著在長條狀分割片的各個氧化鋁基板1上安裝遮蓋 2，將該遮蓋2的腳片2 a焊接到與接地用電極（G N D 本紙浪尺度適用中國國家標準（CNS ) A4規格< 210x297公釐） 517447 A7 __B7__ 五、發明説明（15 ) )導通之端面電極3後，沿著他者的分割溝將分割片細分 割成各個氧化鋁基板1 ，因而形成如第1圖所示的電子電 (請先閱讀背面之注意事項再填寫本頁) 路單元。 依據此種構成的上述實施形態例之電子電路單元，由 於在氧化鋁基板1上以薄膜形成電容C 1〜C 7，電阻R 1〜R3，電感元件L1〜L3，導電路S1和S2等之 電路元件及連接到電路元件之導電圖案P，同時將二極體 D 1及電晶體T r 1的半導體裸晶片以導線接著在該氧化 鋁基板1上，且在氧化鋁基板1的側面設置連接到導電圖 案的接地用電極及輸出用電極之端面電極3，因而利用薄 膜技術及半導體元件的導線接著能將所必要的電路構成元 件高密度地插裝到氧化鋁基板1上，而能實現小型化的面 插裝式之電子電路單元。另外由於各電容C 1〜C 7的一 部分爲其方形從方形的一邊突出之相異形狀，因而在氧化 鋁基板1上的有限空間內高密度地插裝所要容量値的電容 ，從此觀點也能促進電子電路單元的小型化。 經濟部智慧財產局員工消費合作社印製 然而，上述實施形態例，已說明過呈相異形狀以薄膜 形成複數個電容的一部分之狀況，不過也能與電路構件零 件的配置相對應，而將全部的電容都形成相異形狀，或只 有1個電容形成相異形狀。 另外，以薄膜形成在氧化鋁基板1上之電容C 1〜C 7當中，夾隔設置在電晶體T r 1的射極電極與接地電極 之間之電容6以2個接地用電容所構成，這些接地用電容 各一者的電極部連接到接地用的導電圖案P，並且各他者 本纸張尺度適财關家料（CNS )八4胁（210X297公釐). — 一 517447 A7 _B7_ 五、發明説明（16 ) (請先閱讀背面之注意事項再填寫本頁) 的連接部利用相互分離之導電圖案P連接到以導線接著在 電晶體T r 1的射極電極之連接區S L ’因而應連接構成 電容C 6的2個接地用電容其導電圖案全體的電感減少’ 而能提高接地用電容其連接區的接地效果。另外，若提高 各接地用電容及各導電圖案所形成之寄生振盪頻率，將此 寄生振盪頻率設定爲電晶體的動作點頻率以上，則能消除 寄振動。而且由於構成電容C 6之各接地用電容的大小不 相同，因而能有效利用氧化鋁基板1上的有限空間而加大 導電圖案P配置的自由度，從這個觀點也能促進電子電路 單元的小型化。 〔發明效果〕 本發明以上述說明過的形態實施，達到以下的效果。 經濟部智慧財產局員工消費合作社印製 由於在氧化鋁基板上以薄膜形成電容，電阻及含有電 感元件之電路元件，同時以導線接著半導體裸晶片，且以 其他的方形從方形的一邊突出之相異形狀形成前述電容的 至少1個，因而能在氧化鋁基板上高密度地插裝含電容之 電路構成元件，而能達到電子電路單元的小型化。 另外，和用薄膜技術在氧化鋁基板上高精度地形成電 容，電阻及含有電感元件之電路元件，並且電晶體的半導 體兀件以導線接著裸晶片，因而在氧化銘基板上高密度插 裝所必要的電路零件，所以能實現小型化的面插裝式之電 子電路單元。另外，在導電圖案上設置連接到電晶體的電 極之連接區，並且將各別他者的電極部連接到接地用的導 -19- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 517447 A7 _B7 五、發明説明（17 ) (請先閱讀背面之注意事項再填寫本頁) 電圖案，利用相互分離之導電圖案將各別他者的電極部連 接到連接區，因而連接各接地用電容之導電圖案全體的電 感減少，提高接地用電容所形成連接區的接地效果；而且 由於提高各接地用電容及各導電圖案所形成之寄生振盪頻 率，因而將此寄生振盪頻率設定爲電晶體的動作點頻率以 上，則能防止消除寄生振動而以預定的振盪頻率以外的頻 率發生振盪。 〔圖面之簡單說明〕 第1圖係爲本發明的實施形態其電子電路單元之斜視 圖。 第2圖係爲表示電路構成配置的氧化鋁基板之平面圖 〇 第3圖係爲氧化鋁基板之背面圖。 第4圖係爲電路構成之說明圖。 第5圖係爲表示端面電極之斜視圖。 第6圖係爲表示端面電極之斷面圖。 經濟部智慧財產局員工消費合作社印製 第7 A和7B圖係爲表示半導體裸晶片與連接區的關係 之說明圖。 第8 A至8J圖係爲表示電子電路單元的製程之說明圖 〇 第9圖係爲其他電路構成之說明圖。 第1 0圖係爲表示其他電路構成配置的氧化鋁基板之 平面圖。 -20 - 本紙張尺度適用中國國家樣準（CNS > A4規格（210X297公釐） 517447 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（18 ) 〔圖號說明〕 1 :氧化鋁基板 2 :遮蓋 3 :端面電極 4 :半導體裸晶片 5 :連接區 5 a :開口 6 :電阻膜 7 :下部電極 8 :介電體膜 9 :上部電極 1 0 :保護膜 1 1 :背面電極 1 2 : A g 層 C 1〜C 7 :電容 R 1〜R 3 :電阻 乙1〜1^3:電感元件 T r 1，T r 2 :電晶體 S 1，S 2 :導電路 P，P 1 :導電圖案 S L :連接區 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 -

Claims (1)

  1. 517447 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 第9〇1 1〇283號專利申請案 中文申請專利範圍修正本 民國91年8月29日修正 1 · 一種半導體電子電路單元，其特徵爲： 在氧化鋁基板上以薄膜形成含有電容、電阻、及電感 元件之電路元件、和連接到這些電路元件之導電圖案；在 前述氧化鋁基板上搭載半導體裸晶片，並且將此半導體裸 晶片以導線打線接合到前述導電圖案，且將前述電容的至 少1個形成爲讓其他的方形從方形的其中一邊突出之相異 形狀。 2 ·如申請專利範圍第1項之半導體電子電路單元， 其中，前述相異形狀係結合至少2個以上的矩形所構成。 3 ·如申請專利範圍第1項之半導體電子電路單元， 其中，成爲前述相異形狀之前述電容爲接地用電容。 4 ·如申請專利範圍第2項之半導體電子電路單元， 其中，成爲前述相異形狀之前述電容爲接地用電容。 5.—種半導體電子電路單元，其特徵爲：具備：以 薄膜形成在氧化鋁基板上之導電圖案、用來與該導電圖案 連接以薄膜形成在前述氧化鋁基板上之含有複數的電容、 電阻、電感元件之電路元件、及以導線打線接合在前述導 電圖案上的電晶體之半導體裸晶片； 在前述導電圖案設置爲了要以高頻接地而連接於前述 電晶體的電極之連接區，並且前述電容係具有以高頻接地 之複數個接地用電容，而這些複數個接地用電容，各個電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 、π 517447 A8 B8 C8 D8 Γ、申請專利範圍 容的其中一方的電極部係連接到接地用之前述_胃 並且各個電容的另一方的電極部係利用相互& _ 電圖案連接到前述連接區。 6 ·如申請專利範圍第5項之半導體電； 厂路 其中，前述複數個接地用電容的大小都不相同。 7 ·如申請專利範圍第5項之半導體電子電路^ %， 其中，前述複數個接地用電容的各個電容的前述其 的電極部係以接地用之前述導電圖案所構成。 8 .如申請專利範圍第6項之半導體電子電路單元 其中，前述複數個接地用電容的各個電容的前述其中一 的電極部係以接地用之前述導電圖案所構成。 圖案， 前述導 單元， 中一方 方 (請先閱讀背面之注意事項再填寫本X) 0 n n Hi I 、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -2 -
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1573812A1 (en) * 2002-12-10 2005-09-14 Koninklijke Philips Electronics N.V. High density package interconnect power and ground strap and method therefor
CN102332414A (zh) * 2011-09-01 2012-01-25 安徽四创电子股份有限公司 一种薄膜限幅低噪声放大器小型化方法和工艺

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342143A (en) * 1974-02-04 1982-08-03 Jennings Thomas A Method of making multiple electrical components in integrated microminiature form
DE2453669C2 (de) * 1974-11-12 1976-12-09 Siemens AG, 1000 Berlin und 8000 München Elektrische Filterschaltung
US4626822A (en) * 1985-05-02 1986-12-02 Motorola, Inc. Thick film resistor element with coarse and fine adjustment provision
US4857684A (en) * 1988-10-25 1989-08-15 W. H. Brady Co. Capacitance membrane switchcore with intertrace capacitive coupling and/or intratrace capacitive coupling
JPH0536857A (ja) * 1991-07-30 1993-02-12 Toshiba Corp 半導体集積回路実装基板
JPH05251629A (ja) * 1992-03-05 1993-09-28 Hitachi Ltd 混成半導体集積回路
JPH0653406A (ja) 1992-07-28 1994-02-25 Matsushita Electric Ind Co Ltd 薄膜回路形成法
US5643804A (en) * 1993-05-21 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a hybrid integrated circuit component having a laminated body
US5786701A (en) * 1993-07-02 1998-07-28 Mitel Semiconductor Limited Bare die testing
JPH07106811A (ja) * 1993-09-29 1995-04-21 Matsushita Electron Corp 高周波回路
JPH0827441A (ja) 1994-07-19 1996-01-30 Sekisui Chem Co Ltd 両面粘着テープの製造方法
JPH0851179A (ja) * 1994-08-08 1996-02-20 Sanyo Electric Co Ltd 集積回路装置およびリードフレーム
US6400459B1 (en) * 1995-02-24 2002-06-04 Cyberoptics Corp. Methods and apparatus for using optical sensors in component replacement heads
US5635421A (en) * 1995-06-15 1997-06-03 Taiwan Semiconductor Manufacturing Company Method of making a precision capacitor array
US6146743A (en) * 1997-02-21 2000-11-14 Medtronic, Inc. Barrier metallization in ceramic substrate for implantable medical devices
US6084285A (en) * 1997-10-20 2000-07-04 The Board Of Trustees Of The Leland Stanford Junior University Lateral flux capacitor having fractal-shaped perimeters
KR20000001541U (ko) * 1998-06-26 2000-01-25 전주범 회로기판 접지구조
US6190989B1 (en) * 1998-07-15 2001-02-20 Micron Technology, Inc. Method for patterning cavities and enhanced cavity shapes for semiconductor devices
JP2000036712A (ja) * 1998-07-16 2000-02-02 Alps Electric Co Ltd 電子回路ユニット
US6134117A (en) * 1999-04-16 2000-10-17 Delphi Technologies, Inc. Method for high resolution trimming of PCB components
TW483233B (en) * 2000-05-30 2002-04-11 Alps Electric Co Ltd Electronic circuit unit
TW502492B (en) * 2000-05-30 2002-09-11 Alps Electric Co Ltd Electronic circuit unit

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