CN116888658A - 显示基板及其制备方法、显示装置 - Google Patents

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Abstract

本公开提供了一种显示基板及其制备方法、显示装置。显示基板包括多个子像素，至少一个子像素包括驱动电路层和设置在所述驱动电路层上的发光结构层；所述驱动电路层包括像素驱动电路，所述发光结构层包括与所述像素驱动电路连接的发光器件；所述像素驱动电路包括复位子电路、写入子电路、驱动子电路、补偿子电路、储能子电路和发光控制子电路；所述复位子电路、补偿子电路和写入子电路中的至少一个包括氧化物晶体管和单向导通器件。

Description

显示基板及其制备方法、显示装置 技术领域
本公开涉及但不限于显示技术领域，尤指一种显示基板及其制备方法、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开提供了一种显示基板，包括多个子像素，至少一个子像素包括驱动电路层和设置在所述驱动电路层上的发光结构层；所述驱动电路层包括像素驱动电路，所述发光结构层包括与所述像素驱动电路连接的发光器件；所述像素驱动电路包括复位子电路、写入子电路、驱动子电路、补偿子电路、储能子电路和发光控制子电路；
所述复位子电路分别与第二扫描信号线、初始信号线、第一节点和第四节点连接，配置为在所述第二扫描信号线的控制下，向所述第一节点和第四节点提供初始信号线输出的初始电压；
所述写入子电路分别与第一扫描信号线、数据信号线和第二节点连接，配置为在所述第一扫描信号线的控制下，向所述第二节点提供数据信号线输出的数据电压；
所述驱动子电路分别与第一节点、第二节点和第三节点连接，配置为在所述第一节点的控制下，向所述第三节点提供第二节点的电压；
所述补偿子电路分别与第一扫描信号线、第一节点和第三节点连接，配置为在所述第一扫描信号线的控制下，向所述第一节点提供第三节点的电压，以对所述第一节点进行补偿，直至所述第一节点的电压满足阈值条件；
所述储能子电路分别与第一电源线和第一节点连接，配置为存储所述第一电源线输出的第一电源电压与第一节点之间的电压差；
所述发光控制子电路分别与发光控制线、第一电源线、第二节点、第三节点和第四节点连接，配置为在所述发光控制线的控制下，向所述第二节点提供第一电源线输出的第一电源电压，向所述第四节点提供第三节点的电压；
所述复位子电路、补偿子电路和写入子电路中的至少一个包括氧化物晶体管和单向导通器件。
在示例性实施方式中，所述写入子电路包括第四晶体管和作为单向导通器件的第一二极管，或者，所述写入子电路包括第四晶体管和作为单向导通器件的第一三极管；所述第四晶体管为氧化物晶体管；
所述第四晶体管的控制极与所述第一扫描信号线连接，第一极与所述数据信号线连接，第二极与所述第二节点连接；
所述第一二极管的正极与所述数据信号线连接，负极与所述第二节点连接；所述第一三级管的控制极和第一极均与所述数据信号线连接，第二极与第二节点N2连接。
在示例性实施方式中，所述写入子电路包括PMOS管和NMOS管；所述PMOS管的控制极与所述第一扫描信号线连接，第一极与所述数据信号线连接，第二极与所述第二节点连接；所述NMOS管的控制极与所述第一扫描信号线连接，第一极与所述第一电源线连接，第二极与所述第二节点连接。
在示例性实施方式中，所述补偿子电路包括第二晶体管和作为单向导通器件的第二二极管，或者，所述补偿子电路包括第二晶体管和作为单向导通器件的第二三极管；所述第二晶体管为氧化物晶体管；
所述第二晶体管的控制极与所述第一扫描信号线连接，第一极与所述第三节点连接，第二极与所述第一节点连接；
所述第二二极管的正极与所述第三节点连接，负极与所述第一节点连接；所述第二三级管的控制极和第一极均与所述第三节点连接，第二极与所述第一节点连接。
在示例性实施方式中，所述复位子电路包括第一晶体管、第七晶体管和作为单向导通器件的第三二极管，或者，所述复位子电路包括第一晶体管、第七晶体管和作为单向导通器件的第三三极管；所述第一晶体管和第七晶体管为氧化物晶体管；
所述第一晶体管的控制极与所述第二扫描信号线连接，第一极与所述初始信号线连接，第二极与第五节点连接；所述第七晶体管的控制极与所述第二扫描信号线连接，第一极与所述第五节点连接，第二极与所述第一节点连接；
所述第三二极管的正极与所述第五节点连接，负极与所述第一节点连接；所述第三三级管的控制极和第一极均与所述第五节点连接，第二极与所述第一节点N1连接。
在示例性实施方式中，所述驱动电路层包括在基底上依次设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层和第四导电层，所述第一半导体层包括多个多晶硅晶体管的有源层，所述第一导电层包括多个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括多个氧化物晶体管的栅电极和存储电容的第二极板，所述第二半导体层包括多个氧化物晶体管的有源层，所述第三导电层包括初始信号线和多个连接电极，所述第四导电层包括数据信号线和第一电源线。
在示例性实施方式中，所述第一半导体层包括第三晶体管的有源层、第五晶体管的有源层、第六晶体管的有源层、NMOS管的有源层和第一连接电极；所述第一导电层包括作为第一极板的第三晶体管的栅电极、第五晶体管的栅电极、第六晶体管的栅电极和NMOS管的栅电极；所述第二半导体层包括第一晶体管的有源层、第二晶体管的有源层、第四晶体管的有源层和第七 晶体管的有源层，所述第一晶体管的有源层的第二区与所述第七晶体管的有源层的第一区连接；所述第二导电层包括第二极板、第一晶体管的栅电极、第二晶体管的栅电极、第四晶体管的栅电极和第七晶体管的栅电极。
在示例性实施方式中，所述多个连接电极包括第二连接电极和第三连接电极；所述初始信号线通过过孔与所述第一晶体管的有源层的第一区连接，所述第二连接电极通过过孔分别与所述第七晶体管的有源层的第二区、所述第二晶体管的有源层的第二区和所述第一极板连接，所述第三连接电极通过过孔分别与所述第三晶体管的有源层的第二区和所述第二晶体管的有源层的第一区连接。
在示例性实施方式中，所述多个连接电极还包括第四连接电极、第五连接电极和第六连接电极；所述第四连接电极通过过孔与所述第一连接电极连接，所述第五连接电极通过过孔分别与所述第一连接电极、所述第四晶体管的有源层的第一区、所述NMOS管的有源层的第一区和所述NMOS管的栅电极连接，所述第六连接电极通过过孔分别与所述第四晶体管的有源层的第二区和所述NMOS管的有源层的第二区连接。
在示例性实施方式中，所述第四导电层的数据信号线通过过孔与所述第四连接电极连接。
在示例性实施方式中，所述多个连接电极包括第七连接电极，所述第七连接电极通过过孔与所述第二极板连接，所述第四导电层层的第一电源线通过过孔与所述第七连接电极连接。
在示例性实施方式中，所述多个连接电极包括第八连接电极，所述第八连接电极通过过孔与所述第五晶体管的有源层的第一区连接，所述第四导电层层的第一电源线通过过孔与所述第八连接电极连接。
在示例性实施方式中，所述多个连接电极包括第九连接电极，所述第九连接电极通过过孔与所述第六晶体管的有源层的第二区连接，所述第四导电层层还包括阳极连接电极，所述阳极连接电极通过过孔与所述第八连接电极连接。
另一方面，本公开还提供了一种显示装置，包括前述的显示基板。
又一方面，本公开还提供了一种显示基板的制备方法，所述显示基板包括多个子像素；所述制备方法包括：
在至少一个子像素中形成驱动电路层，所述驱动电路层包括像素驱动电路；
在所述驱动电路层上形成发光结构层，所述发光结构层包括与所述像素驱动电路连接的发光器件；
所述像素驱动电路包括复位子电路、写入子电路、驱动子电路、补偿子电路、储能子电路和发光控制子电路；
所述复位子电路分别与第二扫描信号线、初始信号线、第一节点和第四节点连接，配置为在所述第二扫描信号线的控制下，向所述第一节点和第四节点提供初始信号线输出的初始电压；
所述写入子电路分别与第一扫描信号线、数据信号线和第二节点连接，配置为在所述第一扫描信号线的控制下，向所述第二节点提供数据信号线输出的数据电压；
所述驱动子电路分别与第一节点、第二节点和第三节点连接，配置为在所述第一节点的控制下，向所述第三节点提供第二节点的电压；
所述补偿子电路分别与第一扫描信号线、第一节点和第三节点连接，配置为在所述第一扫描信号线的控制下，向所述第一节点提供第三节点的电压，以对所述第一节点进行补偿，直至所述第一节点的电压满足阈值条件；
所述储能子电路分别与第一电源线和第一节点连接，配置为存储所述第一电源线输出的第一电源电压与第一节点之间的电压差；
所述发光控制子电路分别与发光控制线、第一电源线、第二节点、第三节点和第四节点连接，配置为在所述发光控制线的控制下，向所述第二节点提供第一电源线输出的第一电源电压，向所述第四节点提供第三节点的电压；
所述复位子电路、补偿子电路和写入子电路中的至少一个包括氧化物晶体管和单向导通器件。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为一种显示装置的结构示意图；
图2为本公开示例性实施例一种显示基板的平面结构示意图；
图3为本公开示例性实施例一种显示基板的剖面结构示意图；
图4为本公开示例性实施例一种像素驱动电路的等效电路图；
图5为本公开示例性实施例一种写入子电路的等效电路图；
图6为本公开示例性实施例另一种写入子电路的等效电路图；
图7为本公开示例性实施例又一种写入子电路的等效电路图；
图8为本公开示例性实施例一种补偿子电路的等效电路图；
图9为本公开示例性实施例另一种补偿子电路的等效电路图；
图10为本公开示例性实施例一种复位子电路的等效电路图；
图11为本公开示例性实施例另一种复位子电路的等效电路图；
图12为本公开示例性实施例另一种像素驱动电路的等效电路图；
图13为本公开示例性实施例像素驱动电路的工作时序图；
图14为本公开示例性实施例又一种像素驱动电路的等效电路图；
图15为本公开示例性实施例一种驱动电路层的结构示意图；
图16为本公开实施例形成第一半导体层图案后的示意图；
图17a和图17b为本公开实施例形成第一导电层图案后的示意图；
图18a和图18b为本公开实施例形成第二导电层图案后的示意图；
图19a和图19b为公开实施例形成第二半导体层图案后的示意图；
图20a和图20b为本公开实施例形成第五绝缘层图案后的示意图；
图21a和图21b为本公开实施例形成第三导电层图案后的示意图；
图22a和图22b为本公开实施例形成第六绝缘层图案后的示意图；
图23a和图23b为本公开实施例形成第四导电层图案后的示意图。
附图标记说明:
11—第一有源层； 12—第二有源层； 13—第三有源层；
14—第四有源层； 15—第五有源层； 16—第六有源层；
17—第七有源层； 18—NMOS有源层； 19—第一连接电极；
21—发光控制线； 22—NMOS栅电极； 23—第一极板；
31—第一扫描信号线； 32—第二扫描信号线； 33—第三扫描信号线；
34—第二极板； 35—极板连接线； 36—开口；
41—初始信号线； 42—第二连接电极； 43—第三连接电极；
44—第四连接电极； 45—第五连接电极； 46—第六连接电极；
47—第七连接电极； 48—第八连接电极； 49—第九连接电极；
410—第十连接电极； 51—数据信号线； 52—第一电源线；
53—阳极连接电极； 101—基底； 102—驱动电路层；
103—发光结构层； 104—封装层； 301—阳极；
302—像素定义层； 303—有机发光层； 304—阴极；
401—第一封装层； 402—第二封装层； 403—第三封装层。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已 知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互 相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。此外，晶体管包括：P型晶体管或N型晶体管两种，其中，P型晶体管在栅极为低电平导通，在栅极为高电平时截止，N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据信号驱动器、扫描信号驱动器、发光信号驱动器和像素阵列，像素阵列可以包括多个扫描信号线(S1到Sm)、多个数据信号线(D1到Dn)、多个发光信号线(E1到Eo)和多个子像素Pxij。在示例性实施方式中，时序控制器可以将适合于数据信号驱动器的规格的灰度值和控制信号提供到数据信号驱动器，可以将适合于扫描信号驱动器的规格的时钟信号、扫描起始信号等提供到扫描信号驱动器，可以将适合于发光信号驱动器的规格的时钟信号、发射停止信号等提供到发光信号驱动器。数据信号驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据信号驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描信号驱动器可以通过从时序控 制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描信号驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光信号驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光信号驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级电路的方式产生发光信号，o可以是自然数。像素阵列可以包括多个子像素Pxij。每个子像素Pxij可以连接到对应的数据信号线、对应的扫描信号线和对应的发光信号线，i和j可以是自然数。子像素Pxij可以指其中晶体管连接到第i扫描信号线且连接到第j数据信号线的子像素。
图2为本公开示例性实施例一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元P，多个像素单元P的至少一个包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，第一子像素P1、第二子像素P2和第三子像素P3均包括像素驱动电路和与像素驱动电路连接的发光器件。至少一个子像素中的像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，像素单元P中可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素，或者可以包括红色子像素、绿色子像素、蓝色子像素和白色子像素，本公开在此不做限定。在示例性实施方式中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形。像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字等方式排 列，像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形(Square)等方式排列，本公开在此不做限定。
图3为本公开示例性实施例一种显示基板的剖面结构示意图，示意了显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板中每个子像素可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底一侧的发光结构层103以及设置在发光结构层103远离基底一侧的封装层104。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括由多个晶体管和存储电容构成的像素驱动电路。每个子像素的发光结构层103可以包括由多个膜层构成的发光器件，多个膜层可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301与像素驱动电路连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层可以包括叠设的空穴注入层(HIL)、空穴传输层(HTL)、电子阻挡层(EBL)、发光层(EML)、空穴阻挡层(HBL)、电子传输层(ETL)和电子注入层(EIL)。在示例性实施方式中，所有子像素的空穴注入层和电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层和电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层和电子阻挡层可以有少量的交叠，或者可以是隔离的。
在一些可能的实现方式中，显示基板可以包括其它膜层，本公开在此不做限定。
随着OLED显示技术的发展，为了降低产品功耗，特别是降低像素驱动电路的功耗，采用了低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示技术，以降低发光阶段驱动晶体管的漏电流，从而实现降低像素驱动电路功耗的目的。LTPO显示技术是将低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)晶体管和氧化物(Oxide)晶体管集成在一个像素驱动电路中，LTPS晶体管具有迁移率高、充电快等优点，Oxide晶体管具有漏电流低等优点，将LTPS晶体管和Oxide晶体管集成可以利用两者的优势，可以实现低频驱动，可以降低功耗(节省5％至15％的电量)，可以提高显示品质。但研究表明，Oxide晶体管的开启电流和迁移率较低，使得信号写入时电容的充电不足，导致显示不良，降低了显示品质。
图4为本公开示例性实施例一种像素驱动电路的等效电路图，示意了一个子像素中像素驱动电路的电路结构。如图4所示，像素驱动电路可以包括复位子电路、写入子电路、驱动子电路、补偿子电路、储能子电路和发光控制子电路。其中，
复位子电路分别与第二扫描信号线S2、初始信号线INIT、第一节点N1和第四节点N4连接，配置为在第二扫描信号线S2的控制下，向第一节点N1和第四节点N4提供初始信号线输出的初始电压。
写入子电路分别与第一扫描信号线S1、数据信号线D和第二节点N2连接，配置为在第一扫描信号线S1的控制下，向第二节点N2提供数据信号线D输出的数据电压。
驱动子电路分别与第一节点N1、第二节点N2和第三节点N3连接，配置为在第一节点N1的控制下，向第三节点N3提供第二节点N2的电压。
补偿子电路分别与第一扫描信号线S1、第一节点N1和第三节点N3连接，配置为在第一扫描信号线S1的控制下，向第一节点N1提供第三节点N3的电压，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件。
储能子电路分别与第一电源线VDD和第一节点N1连接，配置为存储第一电源线VDD输出的第一电源电压与第一节点N1之间的电压差。
发光控制子电路分别与发光控制线E、第一电源线VDD、第二节点N2、第三节点N3和第四节点N4连接，配置为在发光控制线E的控制下，向第 二节点N2提供第一电源线VDD输出的第一电源电压，向第四节点N4提供第三节点N3的电压。
在示例性实施方式中，发光器件分别与第四节点N4和第二电源线VSS连接，配置为在第四节点N4的控制下进行复位或发光。
在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2和发光控制线E输出的的信号可以为脉冲信号。第一电源线VDD输出的信号可以为持续的高电平信号，第二电源线VSS、初始信号线INIT输出的信号可以为持续的低电平信号，第二电源线VSS的信号与初始信号线INIT的信号可以相同，或者可以不同。
在示例性实施方式中，初始信号线INIT输出的信号可以为电压值为0V的信号，配置为对第一节点N1和发光器件的第一极进行复位。
在示例性实施方式中，发光器件可以为有机发光二极管OLED或量子点发光二极管QLED。OLED或QLED的阳极与发光控制子电路连接，阴极与第二电源端VSS连接。
图5为本公开示例性实施例一种写入子电路的等效电路图。如图5所示，在示例性实施方式中，写入子电路可以包括第四晶体管T4和单向导通的第一二极管D1，第四晶体管T4可以包括氧化物晶体管，单向导通的第一二极管D1可以包括PN结二极管。
在示例性实施方式中，第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第二节点N2连接。单向导通的第一二极管D1的正极与数据信号线D连接，单向导通的第一二极管D1的负极与第二节点N2连接。第四晶体管T4配置为在第一扫描信号线S1的控制下，在写入阶段向第二节点N2提供数据信号线D输出的数据电压，单向导通的第一二极管D1配置为在写入阶段向第二节点N2提供数据信号线D输出的数据电压，以弥补第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
在示例性实施方式中，以第四晶体管T4为P型氧化物晶体管为例，本 公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，称为复位阶段。第二扫描信号线S2的信号为低电平信号，使复位子电路导通，初始信号线INIT的初始电压提供至第一节点N1和第四节点N4，对储能子电路和第四节点N4进行初始化，分别清除储能子电路的数据电压和发光器件第一极的预存电压，完成初始化。第一扫描信号线S1和发光信号线E的信号为高电平信号，使写入子电路、驱动子电路、补偿子电路和发光控制子电路断开，此阶段发光器件不发光。
第二阶段A2，称为数据写入阶段或者阈值补偿阶段。第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于第一节点N1为低电平，因此驱动子电路导通。由于数据信号线D到第二节点N2方向第一二极管D1单向导通，第一扫描信号线S1的信号为低电平信号使得写入子电路中的第四晶体管T4导通，因而数据信号线D输出的数据电压通过第四晶体管T4和单向导通的第一二极管D1提供至第二节点N2。本公开示例性实施例通过在写入子电路中设置单向导通的二极管，在写入阶段可以使得数据电压快速写入，可以弥补第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第一扫描信号线S1的信号为低电平信号使得补偿子电路导通，使得数据电压经过导通的驱动子电路、第三节点N3、导通的补偿子电路提供至第一节点N1，并将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入储能子电路。第二扫描信号线S2的信号为高电平信号，使复位子电路断开，发光信号线E的信号为高电平信号，使发光控制子电路断开，此阶段发光器件不发光。
第三阶段A3，称为发光阶段。发光信号线E的信号为低电平信号，使发光控制子电路导通，第一电源线VDD输出的电源电压通过导通的发光控制子电路向发光器件第一极提供驱动电压，驱动发光器件发光。第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号，使得写入子电路、补偿子电路和复位子电路断开。本公开示例性实施例通过在写入子电路中设置单向导通的二极管，由于第二节点N2到数据信号线D方向第一二极管D1截 止，因而在发光阶段第一二极管D1可以稳定第二节点N2的电压，避免了驱动子电路的漏电流。
图6为本公开示例性实施例另一种写入子电路的等效电路图。如图6所示，在示例性实施方式中，写入子电路可以包括第四晶体管T4和单向导通的第一三级管E1，第四晶体管T4可以包括氧化物晶体管，单向导通的第一三级管E1可以包括N型金属氧化物半导体(NMOS)管。
在示例性实施方式中，第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第二节点N2连接。单向导通的第一三级管E1的控制极和第一极均与数据信号线D连接，单向导通的第一三级管E1的第二极与第二节点N2连接。也就是说，单向导通的第一三级管E1的控制极和第一极短接。第四晶体管T4配置为在第一扫描信号线S1的控制下，在写入阶段向第二节点N2提供数据信号线D输出的数据电压。单向导通的第一三级管E1配置为在写入阶段向第二节点N2提供数据信号线D输出的数据电压，以弥补第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
在示例性实施方式中，以第四晶体管T4为P型氧化物晶体管为例，本公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，与图5所述示例性实施例的工作过程相同。
第二阶段A2，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于第一节点N1为低电平，因此驱动子电路导通。由于数据信号线D到第二节点N2方向第一三级管E1单向导通，第一扫描信号线S1的信号为低电平信号使得写入子电路中的第四晶体管T4导通，因而数据信号线D输出的数据电压通过第四晶体管T4和单向导通的第一三级管E1提供至第二节点N2。本公开示例性实施例通过在写入子电路中设置单向导通的三级管，在写入阶段可以使得数据电压快速写入，可以弥补第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第一扫描信号线S1的信号为低电平信号使得补偿子电路导通，使得数据电压经过导通的驱动子电路、第三节点N3、导通的补偿子电路提供至第一节点N1，并将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入储能子电路。第二扫描信号线S2的信号为高电平信号，使复位子电路断开，发光信号线E的信号为高电平信号，使发光控制子电路断开，此阶段发光器件不发光。
第三阶段A3，与图5所述示例性实施例的工作过程相同。本公开示例性实施例通过在写入子电路中设置单向导通的三级管，由于第二节点N2到数据信号线D方向第一三级管E1截止，因而在发光阶段可以稳定第二节点N2的电压，避免了驱动子电路的漏电流。
图7为本公开示例性实施例又一种写入子电路的等效电路图。如图7所示，在示例性实施方式中，写入子电路可以包括四端金属氧化物半导体(Metal-Oxide-Semiconductor，简称MOS)电路，四端MOS电路可以包括PMOS管F1和NMOS管F2。
在示例性实施方式中，PMOS管F1的控制极与第一扫描信号线S1连接，PMOS管F1的第一极与数据信号线D连接，PMOS管F1的第二极与第二节点N2连接。NMOS管F2的控制极与第一扫描信号线S1连接，NMOS管F2的第一极与第一电源线VDD连接，NMOS管F2的第二极与第二节点N2连接。也就是说，PMOS管F1和NMOS管F2的控制极短接，且与第一扫描信号线S1连接，PMOS管F1和NMOS管F2的第二极短接，且与第二节点N2连接。PMOS管F1配置为在第一扫描信号线S1的控制下，在写入阶段向第二节点N2提供数据信号线D输出的数据电压。NMOS管F2配置为在第一扫描信号线S1的控制下，在发光阶段稳定第二节点N2的电压。
在示例性实施方式中，本公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，与图5所述示例性实施例的工作过程相同。
第二阶段A2，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。 此阶段由于第一节点N1为低电平，因此驱动子电路导通。第一扫描信号线S1的信号为低电平信号使得写入子电路中的PMOS管F1导通，写入子电路中的NMOS管F2断开，数据信号线D输出的数据电压通过PMOS管F1提供至第二节点N2。本公开示例性实施例通过在写入子电路中设置四端MOS电路，由于四端MOS电路开启速度快，在写入阶段可以使得数据电压快速写入，可以克服氧化物晶体管开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第一扫描信号线S1的信号为低电平信号使得补偿子电路导通，使得数据电压经过导通的驱动子电路、第三节点N3、导通的补偿子电路提供至第一节点N1，并将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入储能子电路。第二扫描信号线S2的信号为高电平信号，使复位子电路断开，发光信号线E的信号为高电平信号，使发光控制子电路断开，此阶段发光器件不发光。
第三阶段A3，发光信号线E的信号为低电平信号，使发光控制子电路导通，第一电源线VDD输出的电源电压通过导通的发光控制子电路向发光器件第一极提供驱动电压，驱动发光器件发光。第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号，使得补偿子电路和复位子电路断开，写入子电路中的NMOS管F2导通，第一电源线VDD输出的电源电压提供至第二节点N2，使得第二节点N2的电压可以稳定在电源电压。本公开示例性实施例通过在写入子电路中设置四端MOS电路，在发光阶段可以稳定第二节点N2的电压，避免了驱动子电路的漏电流。
图8为本公开示例性实施例一种补偿子电路的等效电路图。如图8所示，在示例性实施方式中，补偿子电路可以包括第二晶体管T2和单向导通的第二二极管D2，第二晶体管T2可以包括氧化物晶体管，单向导通的第二二极管D2可以包括PN结二极管。
在示例性实施方式中，第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。单向导通的第二二极管D2的正极与第三节点N3连接，单向导通的第二二极管D2的负极与第一节点N1连接。第二晶体管T2配置 为在第一扫描信号线S1的控制下，在写入阶段向第一节点N1提供第三节点N3的电压，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件。单向导通的第二二极管D2配置为在写入阶段向第一节点N1提供第三节点N3的电压，以弥补第二晶体管T2开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
在示例性实施方式中，以第二晶体管T2为P型氧化物晶体管为例，本公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，与图5所述示例性实施例的工作过程相同。
第二阶段A2，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。第二扫描信号线S2的信号为高电平信号，使复位子电路断开，发光信号线E的信号为高电平信号，使发光控制子电路断开。第一扫描信号线S1的信号为低电平信号使得写入子电路导通，此阶段第一节点N1为低电平，驱动子电路导通，因此数据信号线D输出的数据电压通过写入子电路、第二节点N2和驱动子电路提供至第三节点N3。由于第三节点N3到第一节点N1方向第二二极管D2单向导通，第一扫描信号线S1的信号为低电平信号使得补偿子电路中的第二晶体管T2导通，因而第三节点N3的电压通过第二晶体管T2和单向导通的第二二极管D2向第一节点N1提供，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件，将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入储能子电路。本公开示例性实施例通过在补偿子电路中设置单向导通的第二二极管D2，在写入阶段可以使得数据电压快速写入，可以弥补第二晶体管T2开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第三阶段A3，与图5所述示例性实施例的工作过程相同。本公开示例性实施例通过在补偿子电路中设置单向导通的第二二极管D2，由于第一节点N1到第三节点N3方向第二二极管D2截止，在发光阶段可以稳定第一节点N1的电压，避免了驱动子电路的漏电流。
图9为本公开示例性实施例另一种补偿子电路的等效电路图。如图9所示，在示例性实施方式中，补偿子电路可以包括第二晶体管T2和单向导通 的第二三级管E2，第二晶体管T2可以包括氧化物晶体管，单向导通的第二三级管E2可以包括NMOS管。
在示例性实施方式中，第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。单向导通的第二三级管E2的控制极和第一极均与第三节点N3连接，单向导通的第二三级管E2的第二极与第一节点N1连接。第二晶体管T2配置为在第一扫描信号线S1的控制下，在写入阶段向第一节点N1提供第三节点N3的电压，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件。单向导通的第二三级管E2配置为在写入阶段向第一节点N1提供第三节点N3的电压，以弥补第二晶体管T2开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
在示例性实施方式中，以第二晶体管T2为P型氧化物晶体管为例，本公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，与图5所述示例性实施例的工作过程相同。
第二阶段A2，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。第二扫描信号线S2的信号为高电平信号，使复位子电路断开，发光信号线E的信号为高电平信号，使发光控制子电路断开。第一扫描信号线S1的信号为低电平信号使得写入子电路导通，此阶段第一节点N1为低电平，驱动子电路导通，因此数据信号线D输出的数据电压通过写入子电路、第二节点N2和驱动子电路提供至第三节点N3。由于第三节点N3到第一节点N1方向第二三级管E2单向导通，第一扫描信号线S1的信号为低电平信号使得补偿子电路中的第二晶体管T2导通，因而第三节点N3的电压通过第二晶体管T2和单向导通的第二三级管E2向第一节点N1提供，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件，将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入储能子电路。本公开示例性实施例通过在补偿子电路中设置单向导通的三级管，在写入阶段可以使得数据电压快速写入，可以弥补第二晶体管T2开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第三阶段A3，与图5所述示例性实施例的工作过程相同。本公开示例性实施例通过在补偿子电路中设置单向导通的三级管，由于第一节点N1到第三节点N3方向第二三级管E2截止，在发光阶段可以稳定第一节点N1的电压，避免了驱动子电路的漏电流。
图10为本公开示例性实施例一种复位子电路的等效电路图。如图10所示，在示例性实施方式中，复位子电路可以包括第一晶体管T1、第七晶体管T7和单向导通的第三二极管D3，第一晶体管T1和第七晶体管T7可以包括氧化物晶体管，单向导通的第三二极管D3可以包括PN结二极管。
在示例性实施方式中，第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管T1的第二极与第五节点N5连接。第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与第五节点N5连接，第七晶体管T7的第二极与第一节点N1连接。单向导通的第三二极管D3的正极与第五节点N5连接，单向导通的第三二极管D3的负极与第一节点N1连接。第一晶体管T1和第七晶体管T7配置为在第二扫描信号线S2的控制下，在复位阶段向第一节点N1提供初始信号线输出的初始电压，对储能子电路进行初始化，清除储能子电路的数据电压。单向导通的第三二极管D3配置为在复位阶段向第一节点N1提供第五节点N5的电压，以弥补第七晶体管T7开态电流和迁移率低的问题，避免初始电压写入时存储电容的初始化不及时和放电不足，提高了显示效果。
在示例性实施方式中，以第一晶体管T1和第七晶体管T7均为P型氧化物晶体管为例，本公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，初始信号线INIT的初始电压提供至第五节点N5。由于第五节点N5到第一节点N1方向第三二极管D3单向导通，第二扫描信号线S2的信号为低电平信号使得复位子电路中的第七晶体管T7导通，因而第五节点N5的电压通过第七晶体管T7和单向导通的第三二极管D3提供至第一节点N1，对储能子电路进行初始化，清除储能子电路的数据电压。第一扫描信号线S1和发光信号线E的信号为高电平信号，使写入子电路、驱动子电路、补偿子 电路和发光控制子电路断开，此阶段发光器件不发光。本公开示例性实施例通过在复位子电路中设置单向导通的第三二极管D3，在复位阶段可以使得初始电压快速写入，可以弥补第七晶体管T7开态电流和迁移率低的问题，避免初始电压写入时存储电容的初始化不及时和放电不足，提高了显示效果。
第二阶段A2，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于第一节点N1为低电平，因此驱动子电路导通。第一扫描信号线S1的信号为低电平信号使得写入子电路和补偿子电路导通，使得数据电压经过导通的写入子电路、第二节点N2、导通的驱动子电路、第三节点N3、导通的补偿子电路提供至第一节点N1，并将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入储能子电路。第二扫描信号线S2的信号为高电平信号，使复位子电路断开，发光信号线E的信号为高电平信号，使发光控制子电路断开。
第三阶段A3，发光信号线E的信号为低电平信号，使发光控制子电路导通，第一电源线VDD输出的电源电压通过导通的发光控制子电路向发光器件第一极提供驱动电压，驱动发光器件发光。第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号，使得写入子电路、补偿子电路和复位子电路断开。本公开示例性实施例通过在复位子电路中设置单向导通的第三二极管D3，由于第一节点N1到第五节点N5方向第三二极管D3截止，在写入阶段和发光阶段第三二极管D3可以稳定第一节点N1的电压，避免了驱动子电路的漏电流。
在示例性实施方式中，第五节点N5可以与第四节点N4连接，在第一阶段A1，初始信号线INIT的初始电压提供至第四节点N4，对发光器件进行初始化，清除发光器件第一极的预存电压，完成初始化。
图11为本公开示例性实施例另一种复位子电路的等效电路图。如图11所示，在示例性实施方式中，复位子电路可以包括第一晶体管T1、第七晶体管T7和单向导通的第三三级管E3，第一晶体管T1和第七晶体管T7可以包括氧化物晶体管，单向导通的第三三级管E3可以包括NMOS管。
在示例性实施方式中，第一晶体管T1的控制极与第二扫描信号线S2连 接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管T1的第二极与第五节点N5连接。第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与第五节点N5连接，第七晶体管T7的第二极与第一节点N1连接。单向导通的第三三级管E3的控制极和第一极均与第五节点N5连接，单向导通的第三三级管E3的第二极与第一节点N1连接。第一晶体管T1和第七晶体管T7配置为在第二扫描信号线S2的控制下，在复位阶段向第一节点N1提供初始信号线输出的初始电压，对储能子电路进行初始化，清除储能子电路的数据电压。单向导通的第三三级管E3配置为在复位阶段向第一节点N1提供第五节点N5的电压，以弥补第七晶体管T7开态电流和迁移率低的问题，避免初始电压写入时存储电容的初始化不及时和放电不足，提高了显示效果。
在示例性实施方式中，以第一晶体管T1和第七晶体管T7均为P型氧化物晶体管为例，本公开示例性实施例像素驱动电路的工作过程可以包括：
第一阶段A1，第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，初始信号线INIT的初始电压提供至第五节点N5。由于第五节点N5到第一节点N1方向第三三级管E3单向导通，第二扫描信号线S2的信号为低电平信号使得复位子电路中的第七晶体管T7导通，因而第五节点N5的电压通过第七晶体管T7和单向导通的第三三级管E3提供至第一节点N1，对储能子电路进行初始化，清除储能子电路的数据电压。第一扫描信号线S1和发光信号线E的信号为高电平信号，使写入子电路、驱动子电路、补偿子电路和发光控制子电路断开，此阶段发光器件不发光。本公开示例性实施例通过在复位子电路中设置单向导通的第三三级管E3，在复位阶段可以使得初始电压快速写入，可以弥补第七晶体管T7开态电流和迁移率低的问题，避免初始电压写入时存储电容的初始化不及时和放电不足，提高了显示效果。
第二阶段A2，与图10所述示例性实施例的工作过程相同。
第三阶段A3，与图10所述示例性实施例的工作过程相同。本公开示例性实施例通过在复位子电路中设置单向导通的三级管，由于第一节点N1到第五节点N5方向第三三级管E3截止，在写入阶段和发光阶段可以稳定第一节点N1的电压，避免了驱动子电路的漏电流。
图12为本公开示例性实施例另一种像素驱动电路的等效电路图，示意了一种7T1C的电路结构。在示例性实施方式中，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)、3个二极管(第一二极管D1到第三二极管D3)、1个存储电容C和7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)。
在示例性实施方式中，写入子电路可以包括第四晶体管T4和第一二极管D1。第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第二节点N2连接。第一二极管D1的正极与数据信号线D连接，第一二极管D1的负极与第二节点N2连接。
在示例性实施方式中，补偿子电路可以包括第二晶体管T2和第二二极管D2。第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。第二二极管D2的正极与第三节点N3连接，第二二极管D2的负极与第一节点N1连接。
在示例性实施方式中，复位子电路可以包括第一晶体管T1、第七晶体管T7和第三二极管D3。第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管的第二极与第五节点N5连接。第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与第五节点N5连接，第七晶体管T7的第二极与第一节点N1连接。第三二极管D3的正极与第五节点N5连接，第三二极管D3的负极与第一节点N1连接。
在示例性实施方式中，储能子电路可以包括存储电容C。存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第一节点N1连接。
在示例性实施方式中，驱动子电路可以包括第三晶体管T3。第三晶体管T3的控制极与第一节点N1连接，即第三晶体管T3的控制极与存储电容C的第二端连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，配 置为确定驱动发光器件的电流。
在示例性实施方式中，发光控制子电路可以包括第五晶体管T5和第六晶体管T6。第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第三节点N3连接，第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第二节点N2连接。第六晶体管T6的第二极与第四节点N4(发光器件的第一极)连接。
在示例性实施方式中，第四节点N4可以与第五节点N5连接，发光器件可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
在示例性实施方式中，第三晶体管T3可以为驱动晶体管，第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7可以为开关晶体管。第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7可以采用氧化物晶体管，第三晶体管T3、第五晶体管T5和第六晶体管T6可以采用低温多晶硅晶体管，形成LTPO像素驱动电路，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。
图13为本公开示例性实施例像素驱动电路的工作时序图。下面以图13示例的工作时序说明图12所示像素驱动电路的工作过程，7个晶体管均为P型晶体管。在示例性实施方式中，像素驱动电路的工作过程可以包括：
第一阶段A1，称为复位阶段。第二扫描信号线S2的信号为低电平信号，第一扫描信号线S1和发光信号线E的信号为高电平信号。第一扫描信号线S1和发光信号线E的信号为高电平信号，使第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6断开。第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，初始信号线INIT的 初始电压提供至第四节点N4和第五节点N5，对发光器件进行初始化，清除发光器件第一极的预存电压，完成初始化。由于第五节点N5到第一节点N1方向第三二极管D3单向导通，第二扫描信号线S2的信号为低电平信号使得第七晶体管T7导通，因而第五节点N5的电压(初始电压)通过第七晶体管T7和第三二极管D3提供至第一节点N1，对存储电容C进行初始化，清除存储电容C中原有数据电压，此阶段OLED不发光。
本公开示例性实施例通过在对存储电容进行初始化的路径上设置第三二极管D3，第三二极管D3和第七晶体管T7形成双写入通道，在复位阶段第三二极管D3可以使得初始电压快速写入第一节点N1，保证快速初始化，可以弥补第七晶体管T7开态电流和迁移率低的问题，避免初始电压写入时存储电容的初始化不及时和放电不足，提高了显示效果。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段。第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1和第七晶体管T7断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。由于数据信号线D到第二节点N2方向第一二极管D1单向导通，第一扫描信号线S1的信号为低电平信号使得第四晶体管T4导通，数据信号线D输出的数据电压通过第四晶体管T4和第一二极管D1提供至第二节点N2。此阶段由于第一节点N1为低电平，第三晶体管T3导通，因此第二节点N2的电压通过第三晶体管T3提供至第三节点N3。由于第三节点N3到第一节点N1方向第二二极管D2单向导通，第一扫描信号线S1的信号为低电平信号使得第二晶体管T2导通，因而第三节点N3的电压通过第二晶体管T2和第二二极管D2向第一节点N1提供，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件，将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入存储电容C。存储电容C的第二端(第一节点N1)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。
本公开示例性实施例通过在传输数据电压的路径上设置第一二极管D1和第二二极管D2，第一二极管D1与第四晶体管T4形成双写入通道，第二 二极管D2和第二晶体管T2形成双写入通道，在写入阶段第一二极管D1和第二二极管D2可以使得数据电压快速写入，可以弥补第二晶体管T2和第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第三阶段A3、称为发光阶段。第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号，发光信号线E的信号为低电平信号。第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号使得第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7断开。发光信号线E的信号为低电平信号使得第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过第五晶体管T5、第三节点N3、第三晶体管T3、第二节点N2、第六晶体管T6和第四节点N4向OLED的第一极提供驱动电压，驱动OLED发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth) 2＝K*[(Vdd-Vd+|Vth|)-Vth] 2＝K*[(Vdd-Vd] 2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，与第三晶体管T3的工艺参数和几何尺寸有关，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
由上述电流公式可以看出，在发光阶段，第三晶体管T3的输出的驱动电流不受第三晶体管T3的阈值电压的影响，只与数据电压有关，从而消除了第三晶体管T3的阈值电压对驱动电流的影响，可以保证显示产品的显示亮度均匀，提升了整个显示产品的显示效果。
在发光阶段，第二节点N2的电压为第一电源线VDD输出的电源电压Vdd，由于第二节点N2到数据信号线D方向第一二极管D1截止，因而在发光阶段第一二极管D1可以稳定第二节点N2的电压。由于第一节点N1到第 三节点N3方向第二二极管D2截止，因而在发光阶段第二二极管D2可以稳定第一节点N1的电压。由于第一节点N1到第五节点N5方向第三二极管D3截止，因而在写入阶段和发光阶段第三二极管D3可以稳定第一节点N1的电压。本公开示例性实施例通过设置第一二极管D1、第二二极管D2和第三二极管D3，保证了第一节点N1和第二节点N2的电压，在发光阶段可以避免第三晶体管T3的漏电流，保证了显示效果。
图14为本公开示例性实施例又一种像素驱动电路的等效电路图，示意了一种8T1C的电路结构。在示例性实施方式中，像素驱动电路可以包括8个晶体管(第一晶体管T1到第七晶体管T8)、3个NMOS管(第一NMOS管E1到第三NMOS管E3)、1个存储电容C和8个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、第一初始信号线INIT1、第二初始信号线INIT2、第一电源线VDD和第二电源线VSS)。
在示例性实施方式中，写入子电路可以包括第四晶体管T4和第一NMOS管E1。第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第二节点N2连接。第一NMOS管E1的控制极和第一极与数据信号线D连接，第一NMOS管E1的第二极与第二节点N2连接。
在示例性实施方式中，补偿子电路可以包括第二晶体管T2和第二NMOS管E2。第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第一节点N1连接。第二NMOS管E2的控制极和第一极与第三节点N3连接，第二NMOS管E2的第二极与第一节点N1连接。
在示例性实施方式中，复位子电路可以包括第一晶体管T1、第七晶体管T7、第八晶体管T8和第三NMOS管E3。第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第五节点N5连接。第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与第五节点N5连接，第七晶体管T7的第二极与第一节点N1连接。第八晶体管T8的控制极与第一扫描信号线S1连接，第八晶体管T8的第一极与第二初始信号线INIT2连接，第八 晶体管T8的第二极与第四节点N4连接。第三NMOS管E3的控制极和第一极与第五节点N5连接，第三NMOS管E3的第二极与第一节点N1连接。
在示例性实施方式中，储能子电路可以包括存储电容C。存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第一节点N1连接。
在示例性实施方式中，驱动子电路可以包括第三晶体管T3。第三晶体管T3的控制极与第一节点N1连接，即第三晶体管T3的控制极与存储电容C的第二端连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。
在示例性实施方式中，发光控制子电路可以包括第五晶体管T5和第六晶体管T6。第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接。第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4(发光器件的第一极)连接。
在示例性实施方式中，发光器件可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
在示例性实施方式中，第三晶体管T3可以为驱动晶体管，第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8可以为开关晶体管。第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7可以采用氧化物晶体管，第三晶体管T3、第五晶体管T5、第六晶体管T6和第八晶体管T8可以采用低温多晶硅晶体管，形成LTPO像素驱动电路，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在示例性实施方式中，第一晶体管T1到第八晶体管T8可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第八晶体管T8可以包括P型晶体管和N型晶体管。
下面以图13示例的工作时序说明图14所示像素驱动电路的工作过程，8个晶体管均为P型晶体管。在示例性实施方式中，像素驱动电路的工作过程可以包括：
第一阶段A1，第二扫描信号线S2的信号为低电平信号，第一扫描信号线S1和发光信号线E的信号为高电平信号。第一扫描信号线S1和发光信号线E的信号为高电平信号，使第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6断开。第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，第一初始信号线INIT1的第一初始电压提供至第五节点N5。由于第五节点N5到第一节点N1方向第三NMOS管E3单向导通，第二扫描信号线S2的信号为低电平信号使得第七晶体管T7导通，因而第五节点N5的电压(初始电压)通过第七晶体管T7和第三NMOS管E3提供至第一节点N1，对存储电容C进行初始化，清除存储电容C中原有数据电压，此阶段OLED不发光。
本公开示例性实施例通过在对存储电容进行初始化的路径上设置第三NMOS管E3，第三NMOS管E3和第七晶体管T7形成双写入通道，在复位阶段第三NMOS管E3可以使得初始电压快速写入第一节点N1，保证快速初始化，可以弥补第七晶体管T7开态电流和迁移率低的问题，避免信号写入时存储电容的初始化不及时和放电不足，提高了显示效果，避免信号写入时存储电容的充电不足，提高了显示效果。
第二阶段A2，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1和第七晶体管T7断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。第一扫描信号线S1的信号为低电平信号使得第八晶体管T8导通，第二初始信号线INIT2的第二初始电压提供至OLED的第一极，对OLED的第一极进行初始化，清空其内部的预存电压，完成初始化，确保OLED不发光。由于数据信号线D到第二节点N2方向第一NMOS管E1单向导通，第一扫描信号线S1的信号为低电平信号使得第四晶体管T4导通，数据信号线D输出的数据电压通过第四晶体管T4和第一NMOS管E1提供至第二节点N2。此阶段由于第一节点N1为低电平， 第三晶体管T3导通，因此第二节点N2的电压通过第三晶体管T3提供至第三节点N3。由于第三节点N3到第一节点N1方向第二NMOS管E2单向导通，第一扫描信号线S1的信号为低电平信号使得第二晶体管T2导通，因而第三节点N3的电压通过第二晶体管T2和第二NMOS管E2向第一节点N1提供，以对第一节点N1进行补偿，直至第一节点N1的电压满足阈值条件，将数据信号线D输出的数据电压与驱动子电路的阈值电压之差充入存储电容C，存储电容C的第二端(第一节点N1)的电压为Vd-|Vth|。
本公开示例性实施例通过在传输数据电压的路径上设置第一NMOS管E1和第二NMOS管E2，第一NMOS管E1与第四晶体管T4形成双写入通道，第二NMOS管E2和第二晶体管T2形成双写入通道，在写入阶段第一NMOS管E1和第二NMOS管E2可以使得数据电压快速写入，可以弥补第二晶体管T2和第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。
第三阶段A3，与图12所述示例性实施例的工作过程相同。
在发光阶段，由于第二节点N2到数据信号线D方向第一NMOS管E1截止，因而在发光阶段第一NMOS管E1可以稳定第二节点N2的电压。由于第一节点N1到第三节点N3方向第二NMOS管E2截止，因而在发光阶段第二NMOS管E2可以稳定第一节点N1的电压。由于第一节点N1到第五节点N5方向第三NMOS管E3截止，因而在写入阶段和发光阶段第三NMOS管E3可以稳定第一节点N1的电压。本公开示例性实施例通过设置第一NMOS管E1、第二NMOS管E2和第三NMOS管E3，保证了第一节点N1和第二节点N2的电压，在发光阶段可以避免第三晶体管T3的漏电流，保证了显示效果。
通过前述示例性实施例可以看出，本公开通过在对存储电容进行初始化的路径上设置单向导通器件，单向导通器件和第七晶体管T7形成双写入通道，在复位阶段可以使得初始电压快速写入第一节点N1，保证快速初始化，可以弥补第七晶体管T7开态电流和迁移率低的问题，避免初始电压写入时存储电容的初始化不及时和放电不足，提高了显示效果。本公开通过在传输数据电压的路径上设置单向导通器件，单向导通器件可以与第二晶体管T2 形成双写入通道，和/或，单向导通器件可以与第四晶体管T4形成双写入通道，在写入阶段可以使得数据电压快速写入，可以弥补第二晶体管T2和第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果。本公开通过在存储电容信号写入路径且与驱动晶体管控制极漏电流相关的氧化物晶体管上设置单向导通器件，保证了第一节点N1和第二节点N2的电压，在发光阶段可以避免第三晶体管T3的漏电流，保证了显示效果。本公开示例性实施例提供的像素驱动电路，在降低功耗的同时，不仅可以保证快速初始化和数据电压快速写入，而且可以避免发光阶段的漏电流，提高了显示效果。
本公开所示像素驱动电路的结构仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构。例如，单向导通器件可以仅设置在写入子电路，或者仅设置在补偿子电路，或者仅设置在复位子电路，或者仅设置在写入子电路和补偿子电路，或者仅设置在写入子电路和复位子电路，或者仅设置在补偿子电路和复位子电路等。又如，写入子电路的单向导通器件可以是二极管、NMOS管和四端MOS电路的中的任意一种，补偿子电路的单向导通器件可以是二极管和NMOS管的中的任意一种，复位子电路的单向导通器件可以是二极管和NMOS管中的任意一种。再如，像素驱动电路可以是7T1C或8T1C的其它结构形式，或者是5T1C、6T1C、8T2C、9T2C等，本公开在此不做限定。
图15为本公开示例性实施例一种驱动电路层的结构示意图，示意了三个子像素中驱动电路层的平面结构，三个子像素分别为第N列的子像素、第N+1列的子像素和第N+2列的子像素。如图15所示，在平行于显示基板的平面内，驱动电路层可以包括发光控制线21、第一扫描信号线31、第二扫描信号线32、第三扫描信号线33、初始信号线41、数据信号线51第一电源线52以及像素驱动电路，像素驱动电路可以包括七个晶体管、一个NMOS管和一个存储电容，七个晶体管可以包括第一晶体管T1至第七晶体管T7，第三晶体管T3为驱动晶体管，存储电容可以包括第一极板和第二极板。
在垂直于显示基板的平面内，驱动电路层可以包括在基底上依次设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层和第 四导电层。在示例性实施例中，第一半导体层可以包括第三晶体管T3的有源层、第五晶体管T5的有源层、第六晶体管T6的有源层、NMOS管E1的NMOS有源层和第一连接电极，第一导电层可以包括发光控制线21、第三晶体管T3的栅电极、第五晶体管T5的栅电极、第六晶体管T6的栅电极、NMOS管E1的NMOS栅电极，第三晶体管T3的栅电极同时作为存储电容的第一极板，第二导电层可以包括第一扫描信号线31、第二扫描信号线32、第三扫描信号线33、第一晶体管T1的栅电极、第二晶体管T2的栅电极、第四晶体管T4的栅电极、第七晶体管T7的栅电极和存储电容的第二极板，第二半导体层可以包括第一晶体管T1的有源层、第二晶体管T2的有源层、第四晶体管T4的有源层和第七晶体管T7的有源层，第三导电层可以包括初始信号线41、作为多个晶体管第一极和第二极的多个连接电极，所述第四导电层可以包括数据信号线51和第一电源线52。
在示例性实施例中，第三晶体管T3、第五晶体管T5和第六晶体管T6可以为多晶硅晶体管，第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7可以为氧化物晶体管。
在示例性实施方式中，驱动电路层可以包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层，第一绝缘层设置在基底与第一半导体层之间，第二绝缘层设置在第一半导体层和第一导电层之间，第三绝缘层设置在第一导电层与第二导电层之间，第四绝缘层设置在第二导电层与第二半导体层之间，第五绝缘层设置在第二半导体层与第三导电层之间，第六绝缘层设置在第三导电层与第四导电层之间。
在示例性实施方式中，第一晶体管T1的栅电极与第二扫描信号线32直接连接，第一晶体管T1的第一极通过过孔与初始信号线52连接，第一晶体管T1的第二极与第七晶体管T7的第一极直接连接。第二晶体管T2的栅电极与第一扫描信号线31直接连接，第二晶体管T2的第一极通过第三连接电极与第三晶体管T3的第二极和第五晶体管T5的第二极连接。第二晶体管T2的第二极通过第二连接电极与第三晶体管T3的栅电极和第七晶体管T7的第二极连接。第三晶体管T3的栅电极作为存储电容的第一极板，通过第二连接电极与第二晶体管T2的第二极和第七晶体管T7的第二极连接，第三 晶体管T3的第一极与NMOS管E1的第二极直接连接，第三晶体管T3的第二极与第五晶体管T5的第二极直接连接，并通过第三连接电极与第二晶体管T2的第二极连接。第四晶体管T4的栅电极与第一扫描信号线31直接连接，第四晶体管T4的第一极通过第五连接电极、第一连接电极和第四连接电极与数据信号线51连接，第四晶体管T4的第二极通过第六连接电极与第三晶体管T3的第一极连接。第五晶体管T5的栅电极与发光控制线21直接连接，第五晶体管T5的第一极通过第八连接电极与第一电源线52连接，第五晶体管T5的第二极与第三晶体管T3的第二极直接连接。第六晶体管T6的栅电极与发光信号线21直接连接，第六晶体管T6的第一极与第三晶体管T3的第一极连接，第六晶体管T6的第二极通过第九连接电极和阳极连接电极与发光器件的阳极连接。第七晶体管T7的栅电极与第三扫描信号线33直接连接，第七晶体管T7的第一极与第一晶体管T1的第二极直接连接，第七晶体管T7的第二极通过第二连接电极分别与第三晶体管T3的栅电极和第二晶体管T2的第二极连接。NMOS管E1的NMOS栅电极和NMOS管E1的第一极通过第五连接电极连接，NMOS管的第二极与第三晶体管T3的第一极和第六晶体管T6的第一极直接连接，并通过第六连接电极与第四晶体管T4的第二极连接。
在示例性实施方式中，第三导电层可以包括第二连接电极和第三连接电极。初始信号线通过过孔与第一晶体管T1的有源层的第一区连接，第二连接电极通过过孔分别与第七晶体管T7的有源层的第二区、第二晶体管T2的有源层的第二区和第一极板连接，第三连接电极通过过孔分别与第三晶体管T3的有源层的第二区和第二晶体管T2的有源层的第一区连接。
在示例性实施方式中，第三导电层可以包括第四连接电极、第五连接电极和第六连接电极。第四连接电极通过过孔与第一连接电极连接，第五连接电极通过过孔分别与第一连接电极、第四晶体管T4的有源层的第一区、NMOS管E1的有源层的第一区和NMOS管E1的栅电极连接，第六连接电极通过过孔分别与第四晶体管T4的有源层的第二区和NMOS管E1的有源层的第二区连接。第四导电层的数据信号线51通过过孔与第四连接电极连接。
在示例性实施方式中，第三导电层可以包括第七连接电极，第七连接电极通过过孔与第二极板连接，第四导电层层的第一电源线52通过过孔与第七连接电极连接，
在示例性实施方式中，第三导电层可以包括第八连接电极，第八连接电极通过过孔与第五晶体管T5的有源层的第一区连接，第四导电层层的第一电源线52通过过孔与第八连接电极连接。
在示例性实施方式中，第三导电层可以包括第九连接电极，第九连接电极通过过孔与第六晶体管T6的有源层的第二区连接，第四导电层层可以包括阳极连接电极，阳极连接电极通过过孔与第八连接电极连接。
下面通过像素驱动电路的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。“A的正投影包含B的正投影”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
下面以三个子像素的像素驱动电路为例，说明像素驱动电路的制备过程。其中，每个子像素中像素驱动电路的第一晶体管T1至第七晶体管T7为P型晶体管，第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7为氧化物晶体管，第三晶体管T3、第五晶体管T5和第六晶体管T6为低温 多晶硅晶体管，驱动子电路包括第四晶体管T4和NMOS管E1。
在示例性实施方式中，像素驱动电路的制备过程可以包括如下操作。
(1)形成第一半导体层图案。在示例性实施例中，形成第一半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的第一半导体层，每个子像素的第一半导体层至少包括第三晶体管T3的第三有源层13、第五晶体管T5的第五有源层15、第六晶体管T6的第六有源层16、NMOS管E1的NMOS有源层18和第一连接电极19，且第三有源层13、第五有源层15、第六有源层16和NMOS有源层18为相互连接的一体结构，如图16所示。
在示例性实施例中，第三有源层13的形状可以呈“几”字形，第五有源层15和第六有源层16的形状可以呈“1”字形。
在示例性实施例中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施例中，第三有源层13的第一区13-1同时作为第六有源层16的第一区16-1和NMOS有源层18的第二区18-2，即第三有源层13的第一区13-1、第六有源层16的第一区16-1和NMOS有源层18的第二区18-2之间相互连接。第三有源层13的第二区13-2同时作为第五有源层15的第二区15-2，即第三有源层13的第二区13-2和第五有源层15的第二区15-2之间相互连接。第五有源层15的第一区15-1和第六有源层16的第二区16-2单独设置。
在示例性实施例中，第一连接电极19单独设置，第一连接电极19配置为分别与后续形成的第四晶体管的第一极、NMOS管的栅电极和第一极以及数据信号线连接。
在示例性实施例中，第一半导体层可以采用多晶硅(p-Si)，即第三晶体管、第五晶体管和第六晶体管为LTPS薄膜晶体管。
(2)形成第一导电层图案。在示例性实施例中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一金属薄膜，通过图案化工艺对第一金属薄膜进行图案化，形成覆盖半导体层图案的第二 绝缘层，以及设置在第二绝缘层上的第一导电层图案，每个子像素的第一导电层图案至少包括：发光控制线21、NMOS管的NMOS栅电极22和存储电容的第一极板23，如图17a和图17b所示，图17b为图17a中第一导电层的平面示意图。在示例性实施例中，第一导电层可以称为第一栅金属(GATE 1)层。
在示例性实施例中，发光控制线21可以沿第一方向X延伸，发光控制线21与第五有源层相重叠的区域作为第五晶体管T5的栅电极，发光控制线21与第六有源层相重叠的区域作为第六晶体管T6的栅电极。
在示例性实施例中，NMOS栅电极22设置在第一极板23远离发光控制线21的一侧，NMOS栅电极22在基底上的正投影与NMOS有源层18在基底上的正投影存在重叠区域。
在示例性实施例中，第一极板23设置在发光控制线21和NMOS栅电极22之间，第一极板23可以为矩形状，矩形状的角部可以设置倒角，第一极板23在基底上的正投影与第三晶体管T3的第三有源层在基底上的正投影存在重叠区域，第一极板23同时作为第三晶体管T3的栅电极。
在示例性实施例中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对第一半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第五晶体管T5、第六晶体管T6和NMOS管E1的沟道区域，未被第一导电层遮挡区域的第一半导体层被导体化，即第五晶体管T5和第六晶体管T6的的第一区和第二区、NMOS管E1的第二区和第一连接电极19均被导体化。
(3)形成第二导电层图案。在示例性实施例中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，采用图案化工艺对第二金属薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，每个子像素的第二导电层图案至少包括：第一扫描信号线31、第二扫描信号线32、第三扫描信号线33、存储电容的第二极板34和极板连接线35，如图18a和图18b所示，图18b为图18a中第二导电层的平面示意图。在示例性实施例中，第二导电层可以称为第二栅金属(GATE 2)层。
在示例性实施例中，第一扫描信号线31、第二扫描信号线32和第三扫描信号线33可以沿第一方向X延伸，第一扫描信号线31设置在NMOS栅电极22远离发光控制线21的一侧，第二扫描信号线32设置在发光控制线21远离第二极板34的一侧，第三扫描信号线33设置在发光控制线21与第二极板34之间。在示例性实施例中，第二扫描信号线32和第三扫描信号线33可以连接相同的信号源，传输相同的信号，可以称为复位信号线。
在示例性实施例中，存储电容的第二极板34设置在第一扫描信号线31、和第三扫描信号线33之间。第二极板34的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板34在基底上的正投影与第一极板23在基底上的正投影存在重叠区域。第二极板34上设置有开口36，开口36可以为矩形，使第二极板34形成环形结构。开口36暴露出覆盖第一极板23的第三绝缘层，且第一极板23在基底上的正投影包含开口36在基底上的正投影。在示例性实施例中，开口36配置为容置后续形成的第一过孔，第一过孔位于开口36内并暴露出第一极板23，使后续形成的第七晶体管T7的第二极与第一极板23连接。
在示例性实施例中，极板连接线35设置在第一方向X或第一方向X的反方向上相邻子像素的第二极板34之间，极板连接线35的第一端与本子像素的第二极板34连接，极板连接线35的第二端沿着第一方向X或第一方向X的反方向延伸，并与第一方向X或第一方向X的反方向相邻子像素的第二极板34连接，即极板连接线35配置为使第一方向X上相邻子像素的第二极板相互连接。在示例性实施例中，通过极板连接线35，使相邻子像素中的第二极板形成相互连接的一体结构，一体结构的第二极板可以复用为电源信号线，保证相邻子像素中的第二极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
(4)形成第二半导体层图案。在示例性实施例中，形成第二半导体层图案可以包括：在形成前述图案的基底上，依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成覆盖基底的第四绝缘层，以及设置在第四绝缘层上的第二半导体层，每个子像素的第二半导体层至少包括第一晶体管T1的第一有源层11、第二晶体管T2的第二有源 层12、第四晶体管T4的第四有源层14和第七晶体管T7的第七有源层17，如图19a和图19b所示，图19b为图19a中第二半导体层的平面示意图。
在示例性实施例中，第一有源层11和第七有源层17的形状可以呈“1”字形，第一有源层11和第七有源层17可以为相互连接的一体结构，一体结构沿着第二方向Y延伸。第二扫描信号线32与第一有源层11相重叠的区域作为第一晶体管T1的栅电极，第三扫描信号线33与第七有源层17相重叠的区域作为第七晶体管T7的栅电极。
在示例性实施例中，第二有源层12和第四有源层14的形状可以呈“1”字形，第二有源层12和第四有源层14沿着第一方向X依次设置。第一扫描信号线31与第二有源层12相重叠的区域作为第二晶体管T2的栅电极，第一扫描信号线31与第四有源层14相重叠的区域作为第四晶体管T4的栅电极。
在示例性实施例中，第一有源层11的第二区11-2同时作为第七有源层17的第一区17-1，第一有源层11的第一区11-1单独设置，位于第二扫描信号线32远离第三扫描信号线33的一侧，第七有源层17的第二区17-2单独设置，位于第三扫描信号线33远离第二扫描信号线32的一侧。
在示例性实施例中，第二有源层12和第四有源层14的第一区和第二区单独设置，第二有源层12的第一区12-1和第四有源层14的第一区14-1位于第一扫描信号线31远离第二极板34的一侧，第二有源层12的第二区12-2和第四有源层14的第二区14-2位于第一扫描信号线31靠近第二极板34的一侧。
在示例性实施例中，第二半导体层可以采用氧化物，即第一晶体管T1、第二晶体管T2、第四晶体管T4和第七晶体管T7均为氧化物薄膜晶体管。
(5)形成第五绝缘层图案。在示例性实施例中，形成第五绝缘层图案可以包括：在形成前述图案的基底上，沉积第五绝缘薄膜，采用图案化工艺对第五绝缘薄膜进行图案化，形成覆盖第二导电层的第五绝缘层，第五绝缘层上设置有多个过孔，每个子像素的多个过孔至少包括：第一过孔V1至第十七过孔V17，如图20a和图20b所示，图20b为图20a中多个过孔的平面示意图。
在示例性实施例中，第一过孔V1位于第二极板34的开口36内，第一过孔V1在基底上的正投影位于开口36在基底上的正投影的范围之内，第一过孔V1内的第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板23的表面。第一过孔V1配置为使后续形成的第七晶体管T7的第二极与通过该过孔与第一极板23连接。
在示例性实施例中，第二过孔V2位于第二极板34所在区域，第二过孔V2在基底上的正投影位于第二极板34在基底上的正投影的范围之内，第二过孔V2内的第五绝缘层和第四绝缘层被刻蚀掉，暴露出第二极板34的表面。第二过孔V2配置为使后续形成的第一电源线通过该过孔与第二极板34连接。在示例性实施例中，作为电源过孔的第二过孔V2可以包括多个，多个第二过孔V2可以沿着第二方向Y依次排列，增加第一电源线与第二极板34的连接可靠性。
在示例性实施例中，第三过孔V3在基底上的正投影位于第五有源层在基底上的正投影的范围之内，第三过孔V3内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面。第三过孔V3配置为使后续形成的第一电源线通过该过孔与第五有源层连接。
在示例性实施例中，第四过孔V4在基底上的正投影位于第一有源层在基底上的正投影的范围之内，第四过孔V4内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面。第四过孔V4配置为使后续形成的初始信号线通过该过孔与第一有源层连接。
在示例性实施例中，第五过孔V5在基底上的正投影位于第一有源层在基底上的正投影的范围之内，第五过孔V5内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第二区(也是第七有源层的第一区)的表面。第五过孔V5配置为使后续形成的第一晶体管T1的第二极(也是第七晶体管T7的第一极)通过该过孔与第一有源层连接。
在示例性实施例中，第六过孔V6在基底上的正投影位于第七有源层在基底上的正投影的范围之内，第六过孔V6内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第二区的表面。第六过孔V6配置为使后续形成的第七晶体管T7的第二极通过该过孔与第七有 源层连接。
在示例性实施例中，第七过孔V7在基底上的正投影位于第六有源层在基底上的正投影的范围之内，第七过孔V7内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区的表面。第七过孔V7配置为使后续形成的阳极连接电极通过该过孔与第六有源层连接。
在示例性实施例中，第八过孔V8在基底上的正投影位于第三有源层在基底上的正投影的范围之内，第八过孔V8内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第二区的表面。第八过孔V8配置为使后续形成的第二晶体管T2的第一极通过该过孔与第三有源层连接。
在示例性实施例中，第九过孔V9在基底上的正投影位于第二有源层在基底上的正投影的范围之内，第九过孔V9内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第一区的表面。第九过孔V9配置为使后续形成的第二晶体管T2的第一极通过该过孔与第二有源层连接。
在示例性实施例中，第十过孔V10在基底上的正投影位于第二有源层在基底上的正投影的范围之内，第十过孔V10内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第二区的表面。第十过孔V10配置为使后续形成的第二晶体管T2的第二极通过该过孔与第二有源层连接。
在示例性实施例中，第十一过孔V11在基底上的正投影位于第四有源层在基底上的正投影的范围之内，第十一过孔V11内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面。第十一过孔V11配置为使后续形成的第四晶体管T4的第一极通过该过孔与第四有源层连接。
在示例性实施例中，第十二过孔V12在基底上的正投影位于第四有源层在基底上的正投影的范围之内，第十二过孔V12内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第二区的表面。第十二过孔V12配置为使后续形成的第四晶体管T4的第二极通过该过孔与 第四有源层连接。
在示例性实施例中，第十三过孔V13在基底上的正投影位于NMOS有源层在基底上的正投影的范围之内，第十三过孔V13内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出NMOS有源层的第一区的表面。第十三过孔V13配置为使后续形成的NMOS管的第一极通过该过孔与NMOS有源层连接。
在示例性实施例中，第十四过孔V14在基底上的正投影位于NMOS有源层在基底上的正投影的范围之内，第十四过孔V14内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出NMOS有源层的第二区的表面。第十四过孔V14配置为使后续形成的NMOS管的第二极通过该过孔与NMOS有源层连接。
在示例性实施例中，第十五过孔V15在基底上的正投影位于NMOS栅电极22在基底上的正投影的范围之内，第十五过孔V15内的第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出NMOS栅电极22的表面。第十五过孔V15配置为使后续形成的NMOS管的第一极通过该过孔与NMOS栅电极22连接。
在示例性实施例中，第十六过孔V16在基底上的正投影位于第一连接电极19在基底上的正投影的范围之内，第十六过孔V16内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一连接电极19的表面。第十六过孔V16配置为使后续形成的数据连接电极通过该过孔与第一连接电极19连接。
在示例性实施例中，第十七过孔V17在基底上的正投影位于第一连接电极19在基底上的正投影的范围之内，第十七过孔V17内的第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一连接电极19的表面。第十七过孔V17配置为使后续形成的第四晶体管T4的第一极(也是NMOS管的第一极)通过该过孔与第一连接电极19连接。
(6)形成第三导电层图案。在示例性实施例中，形成第三导电层图案可以包括：在形成前述图案的基底上，沉积第三金属薄膜，采用图案化工艺对第三金属薄膜进行图案化，形成设置在第五绝缘层上的第三导电层图案，第 三导电层图案至少包括：初始信号线41，以及设置在每个子像素中的第二连接电极42、第三连接电极43、第四连接电极44、第五连接电极45、第六连接电极46、第七连接电极47、第八连接电极48、第九连接电极49和第十连接电极410，如图21a和图21b所示，图21b为图21a中第三导电层的平面示意图。在示例性实施例中，第三导电层可以称为第一源漏金属(SD1)层。
在示例性实施例中，初始信号线41可以沿第一方向X延伸，初始信号线41通过每个子像素中的第四过孔V4与第一有源层的第一区连接，使得初始信号线41向第一晶体管T1的第一极输入初始电压。
在示例性实施例中，第二连接电极42可以沿第二方向Y延伸的直线段，第二连接电极42靠近初始信号线41一侧的第一端通过第六过孔V6与第七有源层的第二区连接，第二连接电极42远离初始信号线41一侧的第二端通过第十过孔V10与第二有源层的第二区连接，第二连接电极42中第一端与第二端之间的区域通过第一过孔V1与第一极板23连接，使得第一极板23(第三晶体管T3的栅电极)、第二晶体管T2的第二极和第七晶体管T7的第二极具有相同的电位(第一节点N1)。在示例性实施例中，第二连接电极42可以作为第二晶体管T2的第二极和第七晶体管T7的第二极。
在示例性实施例中，第三连接电极43可以是折线段，第三连接电极43的一端通过第八过孔V8与第三有源层的第二区连接，第三连接电极43的另一端通过第九过孔V9与第二有源层的第一区连接，使得第二晶体管T2的第一极和第三晶体管T2的第二极具有相同的电位(第三节点N3)。在示例性实施例中，第三连接电极43可以作为第二晶体管T2的第一极和第三晶体管T2的第二极。
在示例性实施例中，第四连接电极44可以是沿第一方向X延伸的直线段，第四连接电极44通过第十六过孔V16与第一连接电极19连接。在示例性实施例中，第四连接电极44可以作为数据连接电极，配置为与后续形成的数据信号线连接。
在示例性实施例中，第五连接电极45可以是折线段，第五连接电极45的第一端通过第十一过孔V11与第四有源层的第一区连接，第五连接电极45的第二端通过第十七过孔V17与第一连接电极19连接，第五连接电极45的 第三端通过第十三过孔V13与NMOS有源层的第一区连接，第五连接电极45的第四端通过第十五过孔V15与NMOS栅电极22连接，使得第四晶体管T4的第一极、NMOS管E1的NMOS栅电极22和NMOS管E1的第一极具有相同的电位，后续形成的数据信号线可以通过第四连接电极44和第一连接电极19向第四晶体管T4和NMOS管E1输入数据电压。在示例性实施例中，第五连接电极45可以作为第四晶体管T4的第一极和NMOS管E1的第一极，且通过第五连接电极45使得NMOS管E1的栅电极和第一极短接，形成单向导通结构。
在示例性实施例中，第六连接电极46可以是折线段，第六连接电极46的一端通过第十二过孔V12与第四有源层的第二区连接，第六连接电极46的另一端通过第十四过孔V14与NMOS有源层的第二区连接，由于NMOS有源层的第二区与第三有源层的第一区和第六有源层的第一区为相互连接的一体结构，因而第六连接电极46使得第三晶体管T3的第一极、第四晶体管T4的第二极、NMOS管E1的第二极和第六晶体管T6的第一极具有相同的电位(第二节点N2)。在示例性实施例中，第六连接电极46可以作为第三晶体管T3的第一极、第四晶体管T4的第二极、NMOS管E1的第二极和第六晶体管T6的第一极。
在示例性实施例中，第七连接电极47可以是矩形状，第七连接电极47通过第二过孔V2与第二极板34连接。在示例性实施例中，第七连接电极47可以作为电源连接电极，配置为与后续形成的第一电源线连接。
在示例性实施例中，第八连接电极48可以是矩形状，第八连接电极48通过第三过孔V3与第五有源层的第一区连接。在示例性实施例中，第八连接电极48可以作为第五晶体管T5的第一极，配置为与后续形成的第一电源线连接。
在示例性实施例中，第九连接电极49可以是矩形状，第九连接电极49通过第七过孔V7与第六有源层的第二区连接。在示例性实施例中，第九连接电极49可以作为第六晶体管T6的第二极(第四节点N4)，配置为与后续形成的阳极连接电极连接。
在示例性实施例中，第十连接电极410可以是矩形状，第十连接电极410 通过第五过孔V5与第一有源层的第二区(也是第七有源层的第一区)连接，使得第一晶体管T1的第二极和第七晶体管T7的第一极具有相同的电位(第五节点N5)。在示例性实施例中，第十连接电极410可以作为第一晶体管T1的第二极和第七晶体管T7的第一极。
(7)形成第六绝缘层图案。在示例性实施例中，形成第六绝缘层图案可以包括：在形成前述图案的基底上，沉积一层第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第三导电层的第六绝缘层，第六绝缘层上设置有多个过孔，每个子像素的多个过孔至少包括第二十一过孔V21至第二十四过孔V24，如图22a和图22b所示，图22b为图22a中多个过孔的平面示意图。
在示例性实施例中，第二十一过孔V21在基底上的正投影位于第四连接电极44在基底上的正投影的范围之内，第二十一过孔V21内的第六绝缘层被刻蚀掉，暴露出第四连接电极44的表面，第二十一过孔V21配置为使后续形成的数据信号线通过该过孔与第四连接电极44连接。
在示例性实施例中，第二十一过孔V21在基底上的正投影位于第四连接电极44在基底上的正投影的范围之内，第二十一过孔V21内的第六绝缘层被刻蚀掉，暴露出第四连接电极44的表面，第二十一过孔V21配置为使后续形成的数据信号线通过该过孔与第四连接电极44连接。
在示例性实施例中，第二十二过孔V22在基底上的正投影位于第七连接电极47在基底上的正投影的范围之内，第二十二过孔V22内的第六绝缘层被刻蚀掉，暴露出第七连接电极47的表面，第二十二过孔V22配置为使后续形成的第一电源线通过该过孔与第七连接电极47连接。
在示例性实施例中，第二十三过孔V23在基底上的正投影位于第八连接电极48在基底上的正投影的范围之内，第二十三过孔V23内的第六绝缘层被刻蚀掉，暴露出第八连接电极48的表面，第二十三过孔V23配置为使后续形成的第一电源线通过该过孔与第八连接电极48连接。
在示例性实施例中，第二十四过孔V24在基底上的正投影位于第九连接电极49在基底上的正投影的范围之内，第二十四过孔V24内的第六绝缘层被刻蚀掉，暴露出第九连接电极49的表面，第二十四过孔V24配置为使后 续形成的阳极连接电极通过该过孔与第九连接电极49连接。
(8)形成第四导电层图案。在示例性实施例中，形成第四导电层可以包括：在形成前述图案的基底上，沉积第四金属薄膜，采用图案化工艺对第四金属薄膜进行图案化，形成设置在第六绝缘层上的第四导电层，第四导电层至少包括：数据信号线51、第一电源线52以及设置在每个子像素中的阳极连接电极53，如图23a和图23b所示，图23b为图23a中第四导电层的平面示意图。在示例性实施例中，第四导电层可以称为第二源漏金属(SD2)层。
在示例性实施例中，数据信号线51可以沿第二方向Y延伸，数据信号线51通过第二十一过孔V21与第四连接电极44连接。由于第四连接电极44通过过孔与第一连接电极19，第一连接电极19通过过孔与第五连接电极45电极，第五连接电极45同时作为第四晶体管T4的第一极和NMOS管E1的第一极，因而数据信号线51可以通过第四连接电极44和第一连接电极19同时与第四晶体管T4的第一极和NMOS管E1的第一极连接，在数据写入阶段，数据信号线51输出的数据电压通过第四晶体管T4和NMOS管E1提供至第二节点N2。
在示例性实施例中，第一电源线52可以是整体上沿第二方向Y延伸，第一电源线52一方面通过第二十二过孔V22与第七连接电极47连接，另一方面通过第二十三过孔V23与第八连接电极48连接。由于第七连接电极47通过过孔与第二极板34连接，第八连接电极48通过过孔与第五晶体管T5的第一极连接，因而使得存储电容的第二极板34和第五晶体管T5的第一极具有相同的电位。
在示例性实施例中，每个子像素中的阳极连接电极53可以为矩形状，阳极连接电极53通过第二十四过孔V24与第九连接电极49连接，阳极连接电极5配置为与后续形成的阳极连接。由于第九连接电极49通过过孔与第六晶体管T6的第二极连接，因而使得后续形成的阳极与第六晶体管T6的第二极的连接，因而实现了像素驱动电路可以驱动发光器件发光。
从以上描述的像素驱动电路的结构以及制备过程可以看出，本公开提供的像素驱动电路，通过在形成多个晶体管的同时形成具有单向导通性能的NMOS管，在数据写入阶段，数据信号线输出的数据电压可以通过NMOS 管提供至第二节点，在写入阶段可以使得数据电压快速写入，可以弥补第四晶体管T4开态电流和迁移率低的问题，避免信号写入时存储电容的充电不足，提高了显示效果，同时在发光阶段可以稳定第二节点N2的电压，避免了驱动子电路的漏电流。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本公开前述所示像素驱动电路的结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，可以在补偿子电路中设置第二NMOS管，在复位子电路中设置第三NMOS管。又如，可以在写入子电路、补偿子电路和/或复位子电路中设置单向导通的PN结二极管等，本公开在此不做限定。
本公开还提供了一种显示基板的制备方法，配置为制备前述的显示基板。在示例性实施方式中，所述显示基板包括多个子像素，所述驱动方法可以包括：
S1、在至少一个子像素中形成驱动电路层，所述驱动电路层包括像素驱动电路；
S2、在所述驱动电路层上形成发光结构层，所述发光结构层包括与所述像素驱动电路连接的发光器件；
所述复位子电路分别与第二扫描信号线、初始信号线、第一节点和第四节点连接，配置为在所述第二扫描信号线的控制下，向所述第一节点和第四节点提供初始信号线输出的初始电压；
所述写入子电路分别与第一扫描信号线、数据信号线和第二节点连接，配置为在所述第一扫描信号线的控制下，向所述第二节点提供数据信号线输出的数据电压；
所述驱动子电路分别与第一节点、第二节点和第三节点连接，配置为在所述第一节点的控制下，向所述第三节点提供第二节点的电压；
所述补偿子电路分别与第一扫描信号线、第一节点和第三节点连接，配置为在所述第一扫描信号线的控制下，向所述第一节点提供第三节点的电压，以对所述第一节点进行补偿，直至所述第一节点的电压满足阈值条件；
所述储能子电路分别与第一电源线和第一节点连接，配置为存储所述第一电源线输出的第一电源电压与第一节点之间的电压差；
所述发光控制子电路分别与发光控制线、第一电源线、第二节点、第三节点和第四节点连接，配置为在所述发光控制线的控制下，向所述第二节点提供第一电源线输出的第一电源电压，向所述第四节点提供第三节点的电压；
所述复位子电路、补偿子电路和写入子电路中的至少一个包括氧化物晶体管和单向导通器件。
本公开还提供了一种显示装置，包括前述实施例的像素驱动电路。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

  1. 一种显示基板，包括多个子像素，至少一个子像素包括驱动电路层和设置在所述驱动电路层上的发光结构层；所述驱动电路层包括像素驱动电路，所述发光结构层包括与所述像素驱动电路连接的发光器件；所述像素驱动电路包括复位子电路、写入子电路、驱动子电路、补偿子电路、储能子电路和发光控制子电路；
    所述复位子电路分别与第二扫描信号线、初始信号线、第一节点和第四节点连接，配置为在所述第二扫描信号线的控制下，向所述第一节点和第四节点提供初始信号线输出的初始电压；
    所述写入子电路分别与第一扫描信号线、数据信号线和第二节点连接，配置为在所述第一扫描信号线的控制下，向所述第二节点提供数据信号线输出的数据电压；
    所述驱动子电路分别与第一节点、第二节点和第三节点连接，配置为在所述第一节点的控制下，向所述第三节点提供第二节点的电压；
    所述补偿子电路分别与第一扫描信号线、第一节点和第三节点连接，配置为在所述第一扫描信号线的控制下，向所述第一节点提供第三节点的电压，以对所述第一节点进行补偿，直至所述第一节点的电压满足阈值条件；
    所述储能子电路分别与第一电源线和第一节点连接，配置为存储所述第一电源线输出的第一电源电压与第一节点之间的电压差；
    所述发光控制子电路分别与发光控制线、第一电源线、第二节点、第三节点和第四节点连接，配置为在所述发光控制线的控制下，向所述第二节点提供第一电源线输出的第一电源电压，向所述第四节点提供第三节点的电压；
    所述复位子电路、补偿子电路和写入子电路中的至少一个包括氧化物晶体管和单向导通器件。
  2. 根据权利要求1所述的显示基板，其中，所述写入子电路包括第四晶体管和作为单向导通器件的第一二极管，或者，所述写入子电路包括第四晶体管和作为单向导通器件的第一三极管；所述第四晶体管为氧化物晶体管；
    所述第四晶体管的控制极与所述第一扫描信号线连接，第一极与所述数据信号线连接，第二极与所述第二节点连接；
    所述第一二极管的正极与所述数据信号线连接，负极与所述第二节点连接；所述第一三级管的控制极和第一极均与所述数据信号线连接，第二极与第二节点N2连接。
  3. 根据权利要求1所述的显示基板，其中，所述写入子电路包括PMOS管和NMOS管；所述PMOS管的控制极与所述第一扫描信号线连接，第一极与所述数据信号线连接，第二极与所述第二节点连接；所述NMOS管的控制极与所述第一扫描信号线连接，第一极与所述第一电源线连接，第二极与所述第二节点连接。
  4. 根据权利要求1所述的显示基板，其中，所述补偿子电路包括第二晶体管和作为单向导通器件的第二二极管，或者，所述补偿子电路包括第二晶体管和作为单向导通器件的第二三极管；所述第二晶体管为氧化物晶体管；
    所述第二晶体管的控制极与所述第一扫描信号线连接，第一极与所述第三节点连接，第二极与所述第一节点连接；
    所述第二二极管的正极与所述第三节点连接，负极与所述第一节点连接；所述第二三级管的控制极和第一极均与所述第三节点连接，第二极与所述第一节点连接。
  5. 根据权利要求1所述的显示基板，其中，所述复位子电路包括第一晶体管、第七晶体管和作为单向导通器件的第三二极管，或者，所述复位子电路包括第一晶体管、第七晶体管和作为单向导通器件的第三三极管；所述第一晶体管和第七晶体管为氧化物晶体管；
    所述第一晶体管的控制极与所述第二扫描信号线连接，第一极与所述初始信号线连接，第二极与第五节点连接；所述第七晶体管的控制极与所述第二扫描信号线连接，第一极与所述第五节点连接，第二极与所述第一节点连接；
    所述第三二极管的正极与所述第五节点连接，负极与所述第一节点连接；所述第三三级管的控制极和第一极均与所述第五节点连接，第二极与所 述第一节点N1连接。
  6. 根据权利要求1至5任一项所述的显示基板，其中，所述驱动电路层包括在基底上依次设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层和第四导电层，所述第一半导体层包括多个多晶硅晶体管的有源层，所述第一导电层包括多个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括多个氧化物晶体管的栅电极和存储电容的第二极板，所述第二半导体层包括多个氧化物晶体管的有源层，所述第三导电层包括初始信号线和多个连接电极，所述第四导电层包括数据信号线和第一电源线。
  7. 根据权利要求6所述的显示基板，其中，所述第一半导体层包括第三晶体管的有源层、第五晶体管的有源层、第六晶体管的有源层、NMOS管的有源层和第一连接电极；所述第一导电层包括作为第一极板的第三晶体管的栅电极、第五晶体管的栅电极、第六晶体管的栅电极和NMOS管的栅电极；所述第二半导体层包括第一晶体管的有源层、第二晶体管的有源层、第四晶体管的有源层和第七晶体管的有源层，所述第一晶体管的有源层的第二区与所述第七晶体管的有源层的第一区连接；所述第二导电层包括第二极板、第一晶体管的栅电极、第二晶体管的栅电极、第四晶体管的栅电极和第七晶体管的栅电极。
  8. 根据权利要求7所述的显示基板，其中，所述多个连接电极包括第二连接电极和第三连接电极；所述初始信号线通过过孔与所述第一晶体管的有源层的第一区连接，所述第二连接电极通过过孔分别与所述第七晶体管的有源层的第二区、所述第二晶体管的有源层的第二区和所述第一极板连接，所述第三连接电极通过过孔分别与所述第三晶体管的有源层的第二区和所述第二晶体管的有源层的第一区连接。
  9. 根据权利要求8所述的显示基板，其中，所述多个连接电极还包括第四连接电极、第五连接电极和第六连接电极；所述第四连接电极通过过孔与所述第一连接电极连接，所述第五连接电极通过过孔分别与所述第一连接电极、所述第四晶体管的有源层的第一区、所述NMOS管的有源层的第一区和所述NMOS管的栅电极连接，所述第六连接电极通过过孔分别与所述第四 晶体管的有源层的第二区和所述NMOS管的有源层的第二区连接。
  10. 根据权利要求9所述的显示基板，其中，所述第四导电层的数据信号线通过过孔与所述第四连接电极连接。
  11. 根据权利要求7所述的显示基板，其中，所述多个连接电极包括第七连接电极，所述第七连接电极通过过孔与所述第二极板连接，所述第四导电层层的第一电源线通过过孔与所述第七连接电极连接。
  12. 根据权利要求7所述的显示基板，其中，所述多个连接电极包括第八连接电极，所述第八连接电极通过过孔与所述第五晶体管的有源层的第一区连接，所述第四导电层层的第一电源线通过过孔与所述第八连接电极连接。
  13. 根据权利要求7所述的显示基板，其中，所述多个连接电极包括第九连接电极，所述第九连接电极通过过孔与所述第六晶体管的有源层的第二区连接，所述第四导电层层还包括阳极连接电极，所述阳极连接电极通过过孔与所述第八连接电极连接。
  14. 一种显示装置，包括如权利要求1至13任一项所述的显示基板。
  15. 一种显示基板的制备方法，所述显示基板包括多个子像素；所述制备方法包括：
    在至少一个子像素中形成驱动电路层，所述驱动电路层包括像素驱动电路；
    在所述驱动电路层上形成发光结构层，所述发光结构层包括与所述像素驱动电路连接的发光器件；
    所述像素驱动电路包括复位子电路、写入子电路、驱动子电路、补偿子电路、储能子电路和发光控制子电路；
    所述复位子电路分别与第二扫描信号线、初始信号线、第一节点和第四节点连接，配置为在所述第二扫描信号线的控制下，向所述第一节点和第四节点提供初始信号线输出的初始电压；
    所述写入子电路分别与第一扫描信号线、数据信号线和第二节点连接，配置为在所述第一扫描信号线的控制下，向所述第二节点提供数据信号线输 出的数据电压；
    所述驱动子电路分别与第一节点、第二节点和第三节点连接，配置为在所述第一节点的控制下，向所述第三节点提供第二节点的电压；
    所述补偿子电路分别与第一扫描信号线、第一节点和第三节点连接，配置为在所述第一扫描信号线的控制下，向所述第一节点提供第三节点的电压，以对所述第一节点进行补偿，直至所述第一节点的电压满足阈值条件；
    所述储能子电路分别与第一电源线和第一节点连接，配置为存储所述第一电源线输出的第一电源电压与第一节点之间的电压差；
    所述发光控制子电路分别与发光控制线、第一电源线、第二节点、第三节点和第四节点连接，配置为在所述发光控制线的控制下，向所述第二节点提供第一电源线输出的第一电源电压，向所述第四节点提供第三节点的电压；
    所述复位子电路、补偿子电路和写入子电路中的至少一个包括氧化物晶体管和单向导通器件。
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