CN116230764A - 场效应管、存储器及其制备方法 - Google Patents
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Abstract
本申请实施例提供了一种场效应管、存储器及其制备方法。该场效应管包括叠层结构和两个半导体结构，叠层结构和两个半导体结构；叠层结构被构造为设置在基板的一侧，叠层结构包括沿第一方向依次叠层设置的漏极结构、栅极单元和源极结构，漏极结构和源极结构在基板的正投影至少部分重叠，第一方向垂直于基板。通过将漏极结构、栅极单元和源极结构沿垂直于基板的方向叠层设置为叠层结构，且漏极结构和源极结构在基板的正投影至少部分重叠，从而能够简化场效应管的结构，能够降低制备场效应管的难度，以及降低制备场效应管的成本。
Description
技术领域
本申请涉及显示技术领域，具体而言，本申请涉及一种场效应管、存储器及其制备方法。
背景技术
场效应管(场效应晶体管、场效晶体管)是一种用电场效应来控制电流的电子器件，场效应管通常产生更少的噪声，可应用于噪声敏感电子器件，例如调谐器和用于甚高频和卫星接收机的低噪声放大器；场效应管对辐射相对免疫，在零漏极电流下不显示失调电压，可作为信号斩波器。
但是，目前应用于存储器的场效应管存在结构复杂、制备难度大的问题，导致存储器的集成度较低。
发明内容
本申请针对现有方式的缺点，提出一种场效应管、存储器及其制备方法，用以解决现有技术存在的场效应管的结构较为复杂、制备难度较大或存储器的集成度较低的技术问题。
第一个方面，本申请实施例提供了一种场效应管，包括：叠层结构和两个半导体结构；
所述叠层结构被构造为设置在基板的一侧，所述叠层结构包括沿第一方向依次叠层设置的漏极结构、栅极单元和源极结构，所述漏极结构和所述源极结构在所述基板的正投影至少部分重叠，所述第一方向垂直于所述基板；
所述栅极单元包括栅极结构和包裹在所述栅极结构外周的栅极绝缘结构；
所述两个半导体结构分别设置于所述叠层结构沿第二方向的两侧，所述半导体结构沿所述第二方向在所述叠层结构的正投影、覆盖部分的所述漏极结构、所述第一栅极绝缘结构和部分的所述源极结构，所述第二方向平行于所述基板。
第二个方面，本申请实施例提供了一种存储器，包括：基板和至少两条字线；所述存储器包括至少两个阵列排布的所述的场效应管，沿第二方向，任意相邻两个所述场效应管的叠层结构之间设置有一个半导体结构，所述第二方向平行于所述基板；
所述字线沿第三方向延伸，包括沿所述第三方向位于同一直线的各所述叠层结构的栅极结构，所述第三方向平行于所述基板，且与所述第二方向之间具有设定夹角。
第三个方面，本申请实施例提供了一种存储器的制备方法，包括：
在基板的一侧制备漏极结构，所述漏极结构阵列排布；
在所述漏极结构远离所述基板的一侧制备字线、源极结构、栅极绝缘结构和半导体结构，所述漏极结构、所述字线和所述源极结构沿第一方向叠层放置，所述栅极绝缘结构包裹在所述字线外周，相邻所述字线之间沿第二方向设置一个半导体结构，所述字线沿第三方向延伸；所述半导体结构沿所述第二方向分别与所述漏极结构部分厚度的侧壁、所述源极结构部分厚度的侧壁和所述栅极绝缘结构部分结构接触，所述第一方向垂直于所述基板，所述第二方向平行于所述基板，所述第三方向平行于所述基板且与所述第二方向之间具有设定夹角。
本申请实施例提供的技术方案带来的有益技术效果包括：
本申请实施例的场效应管中，通过将漏极结构、栅极单元和源极结构沿垂直于基板的方向叠层设置为叠层结构，且漏极结构和源极结构在基板的正投影至少部分重叠，从而能够简化场效应管的结构，能够降低制备场效应管的难度，以及降低制备场效应管的成本。而且，漏极结构和源极结构在基板的正投影至少部分重叠，甚至完全重叠，可以大大节省本申请实施例的场效应管的占用面积，有利于提升单位面积的场效应管数量，从而有利于提升场效应管的集成密度。
而且，在对栅极单元中的栅极结构施加电压时，在栅极结构的两侧均形成沟道以导通漏极结构和源极结构，能够增加场效应管的灵敏度，此沟道的方向为垂直于基板的方向；在不施加电压时，半导体结构能够起到绝缘相邻两个场效应管的叠层结构的作用，则不需在相邻两个场效应管的叠层结构之间额外设置绝缘结构，能够减小场效应管所占用的面积，便于提升存储器的集成度，有利于降低存储器的制造成本。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种场效应管的膜层结构剖面示意图；
图2为本申请实施例提供的一种存储器的膜层结构剖面示意图；
图3为图2中H-H处的剖视示意图；
图4为本申请实施例提供的一种存储器的制备方法的流程示意图；
图5为本申请实施例提供的在漏极结构远离基板的一侧制备字线、源极结构、栅极绝缘结构和半导体结构步骤的一种制备方法的流程示意图；
图6为本申请实施例提供的在基板的一侧制备漏极结构，漏极结构阵列排布制备得到的膜层结构剖面示意图；
图7为本申请实施例提供的在露出于漏极结构的基板的一侧覆盖第一介质层，得到第一中间基板的膜层结构剖面示意图；
图8为本申请实施例提供的图案化第一中间基板得到的俯视结构示意图；
图9为图8中A-A处的剖视图；
图10为本申请实施例提供的制备与第一沟槽内表面随形的第一初始栅极绝缘结构后得到的俯视示意图；
图11为图10中B-B处的剖视图；
图12为本申请实施例提供的制备字线后得到的俯视示意图；
图13为图12中C-C处的剖视图；
图14为本申请实施例提供的形成第一栅极绝缘结构和第三栅极绝缘结构后得到的俯视示意图；
图15为图14中D-D处的剖视图；
图16为本申请实施例提供的图案化覆盖第二介质层的第二中间基板后得到的俯视示意图；
图17为图16中E-E处的剖视图；
图18为本申请实施例提供的制备半导体结构后得到的俯视示意图；
图19为图18中F-F处的剖视图；
图20为本申请实施例提供的在露出于半导体结构的一侧覆盖第三介质层后得到的膜层结构剖面示意图；
图21为本申请实施例提供的刻蚀第三介质层得到的膜层结构剖面示意图；
图22为本申请实施例提供的制备源极结构后得到的俯视示意图；
图23为图22中G-G处的剖视图；
图24为本申请实施例提供的在漏极结构远离基板的一侧制备字线、源极结构、栅极绝缘结构和半导体结构步骤的另一种制备方法的流程示意图；
图25为本申请实施例提供的在基板的一侧设置阵列排布的漏极结构后的立体示意图；
图26为本申请实施例提供的制备第三中间基板后得到的立体示意图；
图27为本申请实施例提供的制备第四中间基板后得到的立体示意图；
图28为本申请实施例提供的图案化第四中间基板后得到的立体示意图；
图29为本申请实施例提供的制备源极结构后得到的立体示意图；
图30为本申请实施例提供的制备第五中间基板后得到的立体示意图；
图31为本申请实施例提供的图案化第五中间基板后得到的俯视示意图；
图32为图31中J-J处的剖视图；
图33为本申请实施例提供的制备第一栅极绝缘结构后得到的膜层结构剖面示意图；
图34为本申请实施例提供的制备半导体结构中在第三凹槽中填充半导体材料形成初始半导体结构后得到的膜层结构剖面示意图；
图35为本申请实施例提供的制备半导体结构中通过CMP工艺去除多余的半导体材料，使得剩余的初始半导体结构的表面与五介质结构的表面平齐后得到的膜层结构剖面示意图；
图36为本申请实施例提供的通过回刻初始半导体结构，得到半导体结构后的膜层结构剖面示意图；
图37为本申请实施例提供的在半导体结构和五介质结构远离基板的一侧填充介质材料，形成第六介质层后得到的膜层结构剖面示意图；
图38为本申请实施例提供的通过CMP工艺磨平第六介质层，直至露出源极结构的表面，第六介质层形成为第六介质结构后的膜层结构剖面示意图。
附图标记：
1-叠层结构；11-漏极结构；12-栅极单元；121-栅极结构；122-栅极绝缘结构；1221-第一栅极绝缘结构；1222-第二栅极绝缘结构；1223-第三栅极绝缘结构；13-源极结构；
2-半导体结构；
3-第一中间基板；
4-第一介质层；41-第一初始介质结构；42-第一介质结构；
5-第二中间基板；51-第一沟槽；52-第一初始栅极绝缘结构；53-第二沟槽；55-第二介质结构；56-第三介质层；57-第三介质结构；
61-第一凹槽；62-第二凹槽；
7-第三中间基板；71-第四初始介质结构；72-第四介质结构；
8-第四中间基板；81-第二栅极绝缘层；82-多晶硅层；83-第三栅极绝缘层；84-源极层；
91-第一中间结构列；911-初始源极结构；92-第二沟槽；
93-第五中间基板；931-第五介质层；932-第五介质结构；94-第三凹槽；95-初始半导体结构；96-第六介质层；97-第六介质结构；
100-场效应管；
200-存储器；201-基板；202-字线。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请的研发思路包括：目前应用于存储器的场效应管存在结构复杂、制备难度大的问题，导致存储器的集成化低的问题。
本申请提供的一种场效应管、存储器及其制备方法，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种场效应管100，该场效应管100的结构示意图如图1所示，包括：叠层结构1和两个半导体结构2。
叠层结构1被构造为设置在基板201的一侧，叠层结构1包括沿第一方向依次叠层设置的漏极结构11、栅极单元12和源极结构13，漏极结构11和源极结构13在基板201的正投影至少部分重叠，第一方向垂直于基板201。
栅极单元12包括栅极结构121和包裹在栅极结构121外周的栅极绝缘结构122。
两个半导体结构2分别设置于叠层结构1沿第二方向的两侧，半导体结构2沿第二方向在叠层结构1的正投影、覆盖部分的漏极结构11、第一栅极绝缘结构1221和部分的源极结构13，第二方向平行于基板201。
本实施例中，通过将漏极结构11、栅极单元12和源极结构13沿垂直于基板201的方向叠层设置为叠层结构1，且漏极结构11和源极结构13在基板201的正投影至少部分重叠，从而能够简化场效应管100的结构，能够降低制备场效应管100的难度，以及降低制备场效应管100的成本。而且，漏极结构11和源极结构13在基板201的正投影至少部分重叠，甚至完全重叠，可以大大节省本申请实施例的场效应管100的占用面积，有利于提升单位面积的场效应管100数量，从而有利于提升场效应管100的集成密度。
以及，沿平行于基板201的方向，两个半导体结构2分别设置于叠层结构1沿第二方向的两侧，即在叠层结构1的两侧分别设置一个半导体结构2，在对栅极单元12中的栅极结构121施加电压时，在栅极结构121的两侧均形成沟道以导通漏极结构11和源极结构12，能够增加场效应管100的灵敏度，此沟道的方向为垂直于基板201的方向；在不施加电压时，半导体结构2能够起到绝缘相邻两个场效应管100的叠层结构1的作用，则不需在相邻两个场效应管100的叠层结构1之间额外设置绝缘结构，能够减小场效应管100所占用的面积，便于提升存储器的集成度，有利于降低存储器的制造成本。
需要说明的是，为了便于描述场效应管100的结构，引入了基板201作为参照，基板201可以包括基底、源极结构、漏极结构、栅极结构和半导体结构中至少一个，根据实际情况，具体设定，在此不作任何限定。
可选地，栅极绝缘结构122包括第一栅极绝缘结构1221、第二栅极绝缘结构1222和第三栅极绝缘结构1223，第一栅极绝缘结构1221设置在栅极结构121与半导体结构2之间；第二栅极绝缘结构1222设置在栅极结构121与漏极结构11之间；第三栅极绝缘结构1223设置栅极结构121与源极结构13之间。
可选地，继续参考图1所示，漏极结构11在基板201处的正投影和源极结构13在基板201处的正投影重叠。
本实施例中，漏极结构11与源极结构13为上下正对设置，进一步减小场效应管100的占用面积，有利于提升单位面积的场效应管100数量，从而有利于提升场效应管100的集成密度，利于降低场效应管100的制造难度和成本。
可选地，半导体结构2的材料包括铟镓锌氧化物和掺钨氧化铟中的至少一种。
本实施例中，半导体结构2的材料为非晶半导体材料，能够起到绝缘的作用，同时也能够起到导通漏极结构11和源极结构13的作用，进一步减小场效应管100的体积。
基于同一发明构思，本申请实施例提供了一种存储器200，参考图2和图3所示，包括：基板201和至少两条字线202。
存储器200包括至少两个阵列排布的前述实施例中的场效应管100，沿第二方向，任意相邻两个场效应管100的叠层结构1之间设置有一个半导体结构2，第二方向平行于所述基板。
字线202沿第三方向延伸，包括沿第三方向位于同一直线的各叠层结构1的栅极结构121，第三方向平行于基板201，且与第二方向之间具有设定夹角。
本实施例中，通过在任意相邻两个场效应管100的叠层结构1之间设置有一个半导体结构2，能够制备得到高密度的存储器200，进一步减小存储器200的体积，利于实现存储器200的集成化。以及，在存储器200的场效应管100的叠层结构1的两侧均可以形成垂直沟道，能够增强存储器200的导电性能。
基于同一发明构思，本申请实施例提供了一种存储器的制备方法，该制备方法的流程示意图如图4所示，包括步骤S1和步骤S2，具体如下：
S1：在基板201的一侧制备漏极结构11，漏极结构11阵列排布。
本实施例中，在基板201的一侧沉积金属，形成金属层，通过光刻和刻蚀工艺得到阵列排布的漏极结构11。
S2：在漏极结构11远离基板201的一侧制备字线202、源极结构13、栅极绝缘结构122和半导体结构2。
其中，漏极结构11、字线202和源极结构13沿第一方向叠层放置，栅极绝缘结构122包裹在字线202外周，相邻字线202之间沿第二方向设置一个半导体结构2，字线202沿第三方向延伸；半导体结构2沿第二方向分别与漏极结构11部分厚度的侧壁、源极结构13部分厚度的侧壁和栅极绝缘结构122部分结构接触，第一方向垂直于基板201，第二方向平行于基板201，第三方向平行于基板201且与第二方向之间具有设定夹角。
在其中一种可行的实施方式中，上述步骤S2中，在漏极结构11远离基板201的一侧制备字线202、源极结构13、栅极绝缘结构122和半导体结构2的一种制备方法的流程示意图如图5所示，包括如下步骤S201至S206：
S201：在露出于漏极结构11的基板201的一侧覆盖第一介质层4，得到第一中间基板3，图案化第一中间基板3，形成至少两个延伸方向为第三方向的第一沟槽51，第一沟槽51中露出多个漏极结构11。
本实施例中，图6为漏极结构11阵列排布在基板201的一侧的结构示意图，漏极结构11沿第一方向垂直于基板201设置；图7为在露出于漏极结构11的基板201的一侧覆盖第一介质层4，得到第一中间基板3后的结构示意图，第一介质层4的材料可以为氧化硅、氮化硅等，只要能够起到绝缘作用的材料均可。
如图8所示为在第一中间基板3的一侧进行光刻和刻蚀工艺形成第一沟槽51后的俯视示意图，图9为图8中A-A处的剖视图，其中光刻工艺可包括在第一中间基板3的一侧涂覆光刻胶、在第一中间基板3的上方设置掩膜版进行曝光和显影，掩膜版包括透光区和非透光区，与位于第三方向的同一直线的漏极结构11在基板201的正投影落入在透光区在基板201的正投影，利用紫外线在掩膜版远离第一中间基板3的一侧进行光照，再将非透光区的光刻胶显影掉，随后在显影掉的光刻胶区域进行刻蚀，直至露出漏极结构11的表面，图案化的工艺还可以包括对准、烘干等工艺，具体工艺可根据实际情况进行选择。
S202：制备与第一沟槽51内表面随形的第一初始栅极绝缘结构52，在第一初始栅极绝缘结构52随形的第二沟槽53内制备字线202，第一初始栅极绝缘结构52包括字线202与漏极结构11之间的第二栅极绝缘结构1222。
本实施例中，可利用原子层沉积技术(ALD)在第一沟槽51内表面随形制备第一初始栅极绝缘结构52，可选地，第一初始栅极绝缘结构52的材料可以为氧化硅或者氮化硅等。在第一沟槽51内表面随形制备第一初始栅极绝缘结构52后得到的俯视示意图如图10所示，图11为图10中B-B处的剖视图。
可选地，在步骤S202中在第一初始栅极绝缘结构52随形的第二沟槽53内制备字线202，如图12所示为制备字线202后得到的俯视示意图，图13为图12中C-C处剖视图，包括：
在具有第二沟槽53的第一初始绝缘结构52的一侧沉积金属层。可选地，金属材料可以为钨。
通过CMP(Chemical Mechanical Polishing，化学机械抛光)工艺将金属层研磨至露出第一初始绝缘结构52，即金属层与第一初始介质结构41的表面平齐。
对第二沟槽53中残留的金属层进行刻蚀，得到字线202，字线202包括栅极结构121；字线202沿第三方向延伸，包括沿第三方向位于同一直线的各栅极结构121，字线202与漏极结构11之间通过第二栅极绝缘结构1222接触。
S203：在具有字线202的第二沟槽53内填充绝缘材料并磨平，形成第一栅极绝缘结构1221和第三栅极绝缘结构1223，得到第二中间基板5，如图14所示为第二中间基板5的俯视示意图，图15为图14中E-E处的剖视图。
本实施例中，在第二沟槽53内填充绝缘材料，通过CMP工艺将多余的绝缘材料去掉，形成第一栅极绝缘结构1221和第三栅极绝缘结构1223。
S204：图案化覆盖第二介质层的第二中间基板5，形成阵列排布的第一凹槽61，沿第二方向，第一凹槽61位于任意相邻两个漏极结构11之间，第一凹槽61中露出第一栅极绝缘结构1221和漏极结构11部分厚度的侧壁；在各第一凹槽61中制备半导体结构2。
本实施例中，在第二中间基板5的一侧覆盖第二介质层，在第二介质层的一侧进行光刻和刻蚀等工艺，形成阵列排布的第一凹槽61和第二介质结构55，光刻和刻蚀等工艺为现有的工艺，在此不再赘述，如图16所示为在第二中间基板5的一侧覆盖第二介质层后得到的俯视示意图，图17为图16中E-E处的剖视图。
可选地，步骤S204中在各第一凹槽61中制备半导体结构2，如图18为制备半导体结构2后得到的俯视示意图，图19为图18中F-F处的剖视图，包括：
在第一凹槽61内沉积半导体材料，形成半导体层，半导体材料可以包括铟镓锌氧化物和掺钨氧化铟中的至少一种，或者半导体材料为其它非晶半导体材料。
通过CMP工艺将多余的半导体材料去除，剩余的半导体层与第二介质结构55的表面平齐。
对第一凹槽61内的剩余的半导体层进行刻蚀，得到半导体结构2，半导体结构2沿第二方向分别与漏极结构11部分厚度的侧壁、源极结构13部分厚度的侧壁和第二初始栅极绝缘结构54的部分侧壁接触。
S205：在露出于半导体结构2的一侧覆盖第三介质层56，刻蚀第三介质层56,，形成第二凹槽62，第二凹槽62中露出部分第三栅极绝缘结构1223和部分厚度的半导体结构2的侧壁。
可选地，在半导体结构2和第二介质结构55远离基板201的一侧填充第三介质层56；刻蚀第三介质层56，形成第三介质结构57，如图20和图21所示。
S206：在第二凹槽62中制备源极结构13，如图22为制备源极结构13后得到的俯视示意图，图23为图22中G-G处的剖视图。
本实施例中，在第二凹槽62中填充金属，形成金属层，通过CMP工艺将金属层研磨至与第三介质结构57的表面平齐，得到源极结构13。
在其中另一种可行的实施方式中，上述步骤S2中，在漏极结构11远离基板201的一侧制备字线202、源极结构13、栅极绝缘结构122和半导体结构2的另一种制备方法的流程示意图如图24所示，包括步骤S211至S216，具体如下：
S211：在露出于漏极结构11的基板201的一侧覆盖第四介质层，得到第三中间基板7。
本实施例中，图25为在基板201的一侧设置阵列排布的漏极结构11的立体示意图，图26为在漏极结构11的一侧形成与漏极结构11的表面平齐的第四初始介质结构71后得到的立体示意图。
其中一种制备第三中间基板7的方法为：在基板201的一侧沉积金属，通过光刻和刻蚀工艺，得到阵列排布的漏极结构11；在被刻蚀掉金属的区域沉积介质材料形成介质层，可以为氧化硅或者氮化硅，再通过CMP工艺使得介质层的表面与漏极结构11的表面平齐，得到第三中间基板7。
其中另一种制备第三中间基板7的方法为：在基板201的一侧沉积介质材料形成介质层，通过光刻和刻蚀工艺，得到阵列排布的凹槽和介质结构；在凹槽内填充金属形成金属层，再通过CMP工艺使得金属层的表面与介质结构的表面平齐，形成漏极结构11，得到第三中间基板7。
S212：在具有漏极结构11的第三中间基板7一侧依次制备第二栅极绝缘层81、多晶硅层82、第三栅极绝缘层83和源极层84，得到第四中间基板8，如图27所示为制备第四中间基板8后得到的立体示意图。
本实施例中，沿第一方向，依次为基板201、第四初始介质结构71、第二栅极绝缘层81、多晶硅层82、第三栅极绝缘层83和源极层84。
S213：图案化第四中间基板8，形成至少两个延伸方向为第三方向的第二沟槽92和对应的第一中间结构列91，第一中间结构列91包括层叠的第二栅极绝缘结构1222、字线202、第三栅极绝缘结构1223和初始源极结构911，第二沟槽92中露出漏极结构11部分厚度的侧壁，如图28所示为图案化第四中间基板8后得到的立体示意图。
本实施例中，在第四中间基板8的一侧进行光刻和刻蚀工艺，刻蚀第四中间基板8直至露出漏极结构11部分厚度的侧壁，第四初始介质结构71形成第四介质结构72。
相邻两个第二沟槽92之间设置一个第一中间结构列91，第一中间结构列91还包括第四介质结构72和部分厚度的漏极结构11。
S214：图案化初始源极结构911，形成阵列排布的源极结构13，源极结构13与漏极结构11正对设置，在露出于源极结构13的第三栅极绝缘结构1223和第四介质结构72的一侧覆盖第五介质层931，形成第五中间基板93；图案化第五中间基板93，形成阵列排布的第三凹槽94，沿第二方向，第三凹槽94位于任意相邻两个源极结构13之间，第三凹槽94中露出漏极结构11部分厚度的侧壁、字线202的部分侧壁、和源极结构13侧壁，如图29所示为形成阵列排布的源极结构13后得到的立体示意图。
本实施例中，在初始源极结构911远离基板201的一侧进行光刻和刻蚀，得到源极结构13。
在第三栅极绝缘结构1223和第四介质结构72的一侧覆盖第五介质层931，形成第五中间基板93，其中第四介质结构72、第二栅极绝缘结构1222、字线202和第三栅极绝缘结构1223的两端露在外面，如图30所示为形成第五中间基板93后得到的立体示意图。
在第五中间基板93的一侧进行光刻和刻蚀，第五介质层931形成第五介质结构932，形成阵列排布的第三凹槽94，如图31为图案化第五中间基板93后得到的俯视示意图，图32为图31中J-J处的剖视图。
S215：基于字线202的部分侧壁，制备第一栅极绝缘结构1221。
可选地，在步骤S215中基于字线202的部分侧壁，制备第一栅极绝缘结构1221，包括：对露出字线202的侧壁表面进行氧化，比如热氧化，在字线202的侧壁表面形成第一栅极绝缘结构1221，如图33所示为形成第一栅极绝缘结构1221后得到的膜层结构剖面示意图。
S216：在露出第一栅极绝缘结构1221的第三凹槽94中制备半导体结构2。
本实施例中，在露出第一栅极绝缘结构1221的第三凹槽94中制备半导体结构2包括如下过程：
在第三凹槽94中填充半导体材料形成初始半导体结构95。可选地，半导体材料可以为铟镓锌氧化物和掺钨氧化铟中的至少一种，或者其他非晶半导体材料。在第三凹槽94中填充半导体材料形成初始半导体结构95后得到的膜层结构剖面示意图如图34所示。
通过CMP工艺去除多余的半导体材料，使得剩余的初始半导体结构95的表面与五介质结构932的表面平齐，如图35所示为通过CMP工艺去除多余的半导体材料后得到的膜层结构剖面示意图。
通过回刻初始半导体结构95，得到半导体结构2，半导体结构2沿第二方向分别与漏极结构11部分厚度的侧壁、源极结构13部分厚度的侧壁和第一栅极绝缘结构1221接触，如图36所示为得到半导体结构2后得到的膜层结构剖面示意图。
可选地，在上述步骤S216在露出第一栅极绝缘结构1221的第三凹槽94中制备半导体结构2之后，还包括：
在半导体结构2和五介质结构932远离基板201的一侧填充介质材料，形成第六介质层96，如图37所示为形成第六介质层96后得到的膜层结构剖面示意图。
通过CMP工艺磨平第六介质层96，直至露出源极结构13的表面，第六介质层96形成为第六介质结构97，如图38所示为通过CMP工艺磨平第六介质层96后得到的膜层结构剖面示意图。
应用本申请实施例，至少能够实现如下有益效果：
1.本申请实施例中通过将漏极结构、栅极单元和源极结构沿垂直于基板的方向叠层设置为叠层结构，且漏极结构和源极结构在基板的正投影至少部分重叠，从而能够简化场效应管的结构，能够降低制备场效应管的难度，以及降低制备场效应管的成本。
2.本申请实施例中在对栅极单元中的栅极结构施加电压时，在栅极结构的两侧均形成沟道以导通漏极结构和源极结构，能够增加场效应管的灵敏度，此沟道的方向为垂直于基板的方向；在不施加电压时，半导体结构能够起到绝缘作用，则不需额外设置有源结构，能够减小场效应管的体积，便于使得应用有此场效应管的存储器的集成化，进一步降低存储器的制造成本。
3.本申请实施例中通过在任意相邻两个场效应管的叠层结构之间设置有一个半导体结构，能够制备得到高密度的存储器，进一步减小存储器的体积，利于实现存储器的集成化。以及，在存储器的场效应管的叠层结构的两侧均可以形成垂直沟道，能够增强存储器的导电性能。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。
Claims (10)
1.一种场效应管，其特征在于，包括：叠层结构和两个半导体结构；
所述叠层结构被构造为设置在基板的一侧，所述叠层结构包括沿第一方向依次叠层设置的漏极结构、栅极单元和源极结构，所述漏极结构和所述源极结构在所述基板的正投影至少部分重叠，所述第一方向垂直于所述基板；
所述栅极单元包括栅极结构和包裹在所述栅极结构外周的栅极绝缘结构；所述两个半导体结构分别设置于所述叠层结构沿第二方向的两侧，所述半导体结构沿所述第二方向在所述叠层结构的正投影、覆盖部分的所述漏极结构、所述第一栅极绝缘结构和部分的所述源极结构，所述第二方向平行于所述基板。
2.根据权利要求1所述的场效应管，其特征在于，所述漏极结构在所述基板处的正投影和所述源极结构在所述基板处的正投影重叠。
3.根据权利要求1所述的场效应管，其特征在于，所述栅极绝缘结构包括第一栅极绝缘结构、第二栅极绝缘结构和第三栅极绝缘结构，所述第一栅极绝缘结构设置在所述栅极结构与所述半导体结构之间；所述第二栅极绝缘结构设置在所述栅极结构与所述漏极结构之间；所述第三栅极绝缘结构设置在所述栅极结构与所述源极结构之间。
4.根据权利要求1所述的场效应管，其特征在于，所述半导体结构的材料包括铟镓锌氧化物和掺钨氧化铟中的至少一种。
5.一种存储器，其特征在于，包括：基板和至少两条字线；
所述存储器包括至少两个阵列排布的如权利要求1-4任一项所述的场效应管，沿第二方向，任意相邻两个所述场效应管的叠层结构之间设置有一个半导体结构，所述第二方向平行于所述基板；
所述字线沿第三方向延伸，包括沿所述第三方向位于同一直线的各所述叠层结构的栅极结构，所述第三方向平行于所述基板，且与所述第二方向之间具有设定夹角。
6.一种存储器的制备方法，其特征在于，包括：
在基板的一侧制备漏极结构，所述漏极结构阵列排布；
在所述漏极结构远离所述基板的一侧制备字线、源极结构、栅极绝缘结构和半导体结构，所述漏极结构、所述字线和所述源极结构沿第一方向叠层放置，所述栅极绝缘结构包裹在所述字线外周，相邻所述字线之间沿第二方向设置一个半导体结构，所述字线沿第三方向延伸；所述半导体结构沿所述第二方向分别与所述漏极结构部分厚度的侧壁、所述源极结构部分厚度的侧壁和所述栅极绝缘结构部分结构接触，所述第一方向垂直于所述基板，所述第二方向平行于所述基板，所述第三方向平行于所述基板且与所述第二方向之间具有设定夹角。
7.根据权利要求6所述的制备方法，其特征在于，所述在漏极结构远离所述基板的一侧制备字线、源极结构、栅极绝缘结构和半导体结构，包括：
在露出于所述漏极结构的所述基板的一侧覆盖第一介质层，得到第一中间基板，图案化所述第一中间基板，形成至少两个延伸方向为第三方向的第一沟槽，所述第一沟槽中露出多个所述漏极结构；
制备与所述第一沟槽内表面随形的第一初始栅极绝缘结构，在所述第一初始栅极绝缘结构随形的第二沟槽内制备字线，第一初始栅极绝缘结构包括所述字线与所述漏极结构之间的第二栅极绝缘结构；
在具有所述字线的第二沟槽内填充绝缘材料并磨平，形成第一栅极绝缘结构和第三栅极绝缘结构，得到第二中间基板；
图案化覆盖第二介质层的所述第二中间基板，形成阵列排布的第一凹槽，沿所述第二方向，所述第一凹槽位于任意相邻两个所述漏极结构之间，所述第一凹槽中露出第一栅极绝缘结构和所述漏极结构部分厚度的侧壁；在各所述第一凹槽中制备半导体结构；
在露出于所述半导体结构的一侧覆盖第三介质层，刻蚀所述第三介质层，形成第二凹槽，所述第二凹槽中露出部分第三栅极绝缘结构和部分厚度的半导体结构的侧壁；
在所述第二凹槽中制备源极结构。
8.根据权利要求7所述的制备方法，其特征在于，所述在所述第一初始绝缘结构随形的第二沟槽内制备字线，包括：
在具有所述第二沟槽的第一初始绝缘结构的一侧沉积金属层；
通过CMP工艺将所述金属层研磨至露出所述第一初始绝缘结构；
对所述第二沟槽中残留的金属层进行刻蚀，得到所述字线，所述字线包括栅极结构。
9.根据权利要求6所述的制备方法，其特征在于，所述在漏极结构远离所述基板的一侧制备字线、源极结构、栅极绝缘结构和半导体结构，包括：
在露出于所述漏极结构的所述基板的一侧覆盖第四介质层，得到第三中间基板；
在具有所述漏极结构的第三中间基板一侧依次制备第二栅极绝缘层、多晶硅层、第三栅极绝缘层和源极层，得到第四中间基板；
图案化第四中间基板，形成至少两个延伸方向为第三方向的第二沟槽和对应的第一中间结构列，第一中间结构列包括层叠的第二栅极绝缘结构、字线、第三栅极绝缘结构和初始源极结构，所述第二沟槽中露出所述漏极结构部分厚度的侧壁；
图案化初始源极结构，形成阵列排布的源极结构，所述源极结构与所述漏极结构正对设置，在露出于所述源极结构的所述第三栅极绝缘结构和第四介质结构的一侧覆盖第五介质层，形成第五中间基板；图案化所述第五中间基板，形成阵列排布的第三凹槽，沿所述第二方向，所述第三凹槽位于任意相邻两个所述源极结构之间，所述第三凹槽中露出所述漏极结构部分厚度的侧壁、所述字线的部分侧壁、和所述源极结构的侧壁；
基于所述字线的部分侧壁，制备第一栅极绝缘结构；
在露出所述第一栅极绝缘结构的第三凹槽中制备半导体结构。
10.根据权利要求9所述的制备方法，其特征在于，所述基于所述字线的部分侧壁，制备第一栅极绝缘结构，包括：对露出所述字线的侧壁表面进行氧化，在所述字线的侧壁表面形成第一栅极绝缘结构。
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