CN115552632A - 半导体元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 5
- 238000007747 plating Methods 0.000 description 4
- 239000011800 void material Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910001096 P alloy Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
- H01L23/4924—Bases or plates or solder therefor characterised by the materials
- H01L23/4926—Bases or plates or solder therefor characterised by the materials the materials containing semiconductor material
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- H01L23/562—Protection against mechanical damage
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
具备:半导体基板;上表面电极,其形成在该半导体基板的上表面侧;绝缘膜,其在该半导体基板的上表面侧以与该上表面电极邻接的方式形成;以及下表面电极,其形成在该半导体基板的下表面侧,与该上表面电极相比面积更大。并且,特征在于,通过将该上表面电极和下表面电极设为具有压缩应力的电极,从而使得该半导体基板向下凸起地翘曲。
Description
技术领域
本发明涉及半导体元件。
背景技术
例如功率用途的半导体元件要求高散热性,因此通常是将元件的下表面整面作为电极,将该电极与散热部件等接合来进行芯片键合。具体地,在元件的下表面整面设置集电极(collecor)电极(electrode),将该集电极电极接合到散热部件。
另一方面,在半导体元件的上表面侧主要形成发射极电极和栅极电极。在形成发射极电极和栅极电极的面,有时将电极区域限制在所需尺寸,将电极以外的部分由表面保护膜覆盖。
于是,在半导体元件的上表面和下表面产生电极尺寸差异,因此半导体元件向上凸起地翘曲。在这种情况下出现下述问题,即,在芯片键合时容易在半导体元件之下蓄积孔洞,半导体元件的散热性变得不充分。通常,为了减少半导体元件的翘曲,虽然可以将上表面和下表面的电极分别进行制膜而改变厚度、或者使电极尺寸在上表面侧和下表面侧接近,但是这种做法存在导致制造工艺复杂化、或者制造费用增加这样的缺点。
在专利文件1中记载有通过用无电解镀来一并形成两面的电极,能够抑制晶片的翘曲。
专利文件1:日本特开2013-194291号公报
发明内容
然而,根据在专利文件1中记载的方法不能充分改善半导体元件的翘曲。在通过无电解镀来一并形成两面的电极时,上表面电极和下表面电极的厚度变得相等,因此在上表面电极和下表面电极的尺寸之间存在尺寸差的情况下,与该尺寸差成正比地产生应力差,因而半导体元件翘曲。例如,在上表面电极和下表面电极作用有试图使与它们接触的材料收缩的力即拉伸应力的情况下,上表面电极和下表面电极中的面积更大的一方受到更大的拉伸应力。如果下表面电极与上表面电极相比面积更大,则半导体元件向上表面侧凸状地翘曲。
而且,近年来,为了能够实现大电流通电而使元件尺寸大于1cm2、或者使元件厚度小于或等于100μm,因此半导体元件变得容易翘曲。
本发明是为了解决上述的课题而提出,其目的在于提供一种改善了翘曲形状的半导体元件。
本发明涉及的半导体元件的特征在于,具备:半导体基板;上表面电极,其形成在该半导体基板的上表面侧;绝缘膜,其形成在该半导体基板的上表面侧;以及下表面电极,其形成在该半导体基板的下表面侧,与该上表面电极相比面积更大,该上表面电极和该下表面电极是具有压缩应力的电极。
本发明涉及的其他的半导体元件的特征在于,具备:半导体基板;上表面导电层,其形成在该半导体基板的上表面侧;拉伸应力膜,其形成在该上表面导电层的上表面侧;上表面电极,其形成在该拉伸应力膜的上表面侧;绝缘膜,其在该半导体基板的上表面侧与该上表面电极邻接地形成;以及下表面电极,其形成在该半导体基板的下表面侧,与该上表面电极相比面积更大,该拉伸应力膜具有与该上表面导电层相比更大的拉伸应力。
本发明的其它特征在以下得以明确。
发明的效果
根据本发明,通过调整半导体基板的上表面侧的应力,能够改善半导体元件的翘曲形状。
附图说明
图1是实施方式1涉及的半导体元件的终端部的剖视图。
图2是示出NiP合金镀层的含磷率与内部应力的关系的图。
图3是半导体元件的俯视图、右视图、正视图。
图4是实施方式2涉及的半导体元件的终端部的剖视图。
图5是实施方式3涉及的半导体元件的终端部的剖视图。
具体实施方式
参考附图对实施方式涉及的半导体元件进行说明。对于相同或相应的结构要素标注相同的标号,有时省略重复的说明。
实施方式1
图1是实施方式1涉及的半导体元件10的终端部的剖视图。该半导体元件10具备半导体基板11。根据一个例子,半导体基板11是Si或SiC。在半导体基板11的上表面侧设置有上表面导电层12。在半导体基板11的下表面侧设置有下表面导电层18。上表面导电层12和下表面导电层18的材料是例如AlSi、Al或Al合金。
在半导体基板11的上表面侧形成有上表面电极14和绝缘膜16。上表面电极14是含P率为9~14%的NiP。绝缘膜16作为表面保护膜起作用。在该例子中,上表面电极14以及绝缘膜16与上表面导电层12的上表面相接。
在半导体基板11的下表面侧形成有下表面电极20。下表面电极20是含P率为9~14%的NiP。根据一个例子,能够通过无电解NiP镀敷来一并形成该下表面电极20和上表面电极14。在这种情况下,下表面电极20和上表面电极14的厚度相等。在该例子中,下表面电极20与下表面导电层18的下表面相接。
下表面电极20与上表面电极14相比面积更大。根据一个例子,在半导体基板11的上侧的一部分具有上表面电极14,在半导体基板11的整个下侧具有下表面电极20。能够设置多个上表面电极14,将其中一个电极作为发射极电极,将其中另一个电极作为栅极电极。在半导体元件10的上表面侧具有上表面电极14,在没有上表面电极14的部分形成有绝缘膜16。
下表面电极20能够设为在半导体基板11的下表面侧整体设置的集电极电极。将集电极电极形成在元件的整个下表面这一作法有助于提高半导体元件10的散热性。
根据一个例子,从上表面电极14的上表面到下表面电极20的下表面为止的长度小于或等于100μm。因而,该半导体元件10相对较薄。根据其它例子,能够使用其它的长度。
图2是示出无电解镍-磷合金镀层的含磷率与内部应力的关系的图。该图引用自J.J.Grundwaid,H.Rhodenizer,L.Slominski,Plating 58,1004(1971)。根据该图2,在NiP中含P率为9~14%的情况下,在NiP合金中产生压缩应力。如上所述,上表面电极14和下表面电极20是含P率为9~14%的NiP。因此,在上表面电极14和下表面电极20产生试图使与它们相接的材料伸长的压缩应力。而且,与上表面电极14相比下表面电极20的面积更大,因此在上表面电极14产生相对较小的压缩应力,在下表面电极20产生相对较大的压缩应力。其结果,半导体元件10向下凸起地翘曲。换言之,半导体基板11向下表面电极20侧凸起。能够通过对向下凸起地翘曲的半导体元件10的下表面电极20进行芯片键合,从而与向上凸起地翘曲的半导体元件相比更不易产生孔洞。此外,上表面电极14和下表面电极20也可以使用“含P率为9~14%的NiP”以外的材料,使得在这些电极产生压缩应力。
图3是半导体元件10的俯视图、右视图和正视图。图3的中央有俯视图,右侧有右视图,下方有正视图。右视图和正视图中的实线示出半导体元件10的形状。由于半导体元件10向下凸起地翘曲,因此对半导体元件10的下表面进行芯片键合时在接合材料不易产生孔洞。
图3的右视图和正视图中的虚线示出向上凸起地翘曲的半导体元件的形状。例如在小于或等于100μm的薄的半导体元件的情况下,半导体元件容易翘曲,因此在向上凸起地翘曲的情况下的翘曲量变大。由于用虚线示出的半导体元件向上凸起地翘曲,因此在对半导体元件的下表面进行芯片键合时在接合材料容易产生孔洞。
实施方式1涉及的半导体元件10可以作为例如IGBT、MOSEFT或二极管等功率用半导体元件而提供。在不失上述特征的范围,能够采用与图1的剖视构造不同的构造。关于以下的实施方式涉及的半导体元件,主要说明与实施方式1的不同点。对于实施方式1中记载的变形例、修正例或替代方案,可以应用于下述实施方式涉及的半导体元件。
实施方式2
图4是实施方式2涉及的半导体元件30的终端部的剖视图。在上表面导电层12的上表面侧形成有拉伸应力膜32。拉伸应力膜32具有与上表面导电层12相比更大的拉伸应力。例如,上表面导电层12是AlSi,拉伸应力膜32是Ti。与实施方式1相同地,在半导体基板11的下表面侧设置有与上表面电极14相比面积更大的下表面电极20。
在拉伸应力膜32的上表面侧形成有上表面电极14和绝缘膜16。在此例子中,拉伸应力膜32与上表面电极14的下表面以及绝缘膜16的下表面相接。绝缘膜16可以在半导体基板11的上表面侧与上表面电极14邻接地形成。
如上所述,拉伸应力膜32的拉伸应力比上表面导电层12的拉伸应力大,因此相比于上表面导电层12与上表面电极14相接的情况,能够增大作用于上表面电极14的拉伸应力。如上所示,通过提供拉伸应力膜32来强化半导体元件30的上表面侧的拉伸应力。由此,能够将向上凸起地翘曲的半导体元件的翘曲量降低、或消除翘曲、或使其向下凸起地翘曲。
在采用Ti作为拉伸应力膜32、采用AlSi作为上表面导电层12的情况下,Ti与AlSi相比功函数更小,因此能够抑制接触电阻,不会降低通电能力,能够抑制半导体元件向上表面侧凸起地翘曲。也能够采用其它材料来得到这种效果。
实施方式3
图5是实施方式3涉及的半导体元件40的终端部的剖视图。实施方式3的半导体元件40与实施方式2的半导体元件30不同之处在于拉伸应力膜42的配置位置。拉伸应力膜42与上表面电极14的下表面以及绝缘膜16的侧面相接。根据其它例子,拉伸应力膜42与上表面电极14的下表面相接,与绝缘膜16的下表面不相接。
实施方式3涉及的拉伸应力膜42并非设置于上表面导电层12的整个上表面,主要仅形成于上表面电极14的下部。通过以上述方式设置,能够通过拉伸应力膜42来强化半导体元件40的上表面侧的拉伸应力,并且能够实现由于追加拉伸应力膜42而带来的成本的降低。
标号的说明
11半导体基板,12上表面导电层,14上表面电极,16绝缘膜,18下表面导电层,20下表面电极,32、42拉伸应力膜
Claims (10)
1.一种半导体元件,其特征在于,具备:
半导体基板;
上表面电极,其形成在所述半导体基板的上表面侧;
绝缘膜,其形成在所述半导体基板的上表面侧;以及
下表面电极,其形成在所述半导体基板的下表面侧,与所述上表面电极相比面积更大,
所述上表面电极和所述下表面电极是具有压缩应力的电极。
2.根据权利要求1所述的半导体元件,其特征在于,
所述上表面电极和所述下表面电极是含P率为9~14%的NiP。
3.一种半导体元件,其特征在于,具备:
半导体基板;
上表面导电层,其形成在所述半导体基板的上表面侧;
拉伸应力膜,其形成在所述上表面导电层的上表面侧;
上表面电极,其形成在所述拉伸应力膜的上表面侧;
绝缘膜,其在所述半导体基板的上表面侧与所述上表面电极邻接地形成;以及
下表面电极,其形成在所述半导体基板的下表面侧,与所述上表面电极相比面积更大,
所述拉伸应力膜具有与所述上表面导电层相比更大的拉伸应力。
4.根据权利要求3所述的半导体元件,其特征在于,
所述拉伸应力膜与所述上表面电极的下表面以及所述绝缘膜的下表面相接。
5.根据权利要求3所述的半导体元件,其特征在于,
所述拉伸应力膜与所述上表面电极的下表面以及所述绝缘膜的侧面相接。
6.根据权利要求3所述的半导体元件,其特征在于,
所述拉伸应力膜与所述上表面电极的下表面相接,与所述绝缘膜的下表面不相接。
7.根据权利要求3至6中任一项所述的半导体元件,其特征在于,
所述上表面电极和所述下表面电极是NiP,所述拉伸应力膜是Ti,所述上表面导电层是AlSi。
8.根据权利要求1至7中任一项所述的半导体元件,其特征在于,
所述半导体基板是Si。
9.根据权利要求1至8中任一项所述的半导体元件,其特征在于,
从所述上表面电极的上表面到所述下表面电极的下表面为止的长度小于或等于100μm。
10.根据权利要求1至9中任一项所述的半导体元件,其中,
所述半导体基板向所述下表面电极侧凸起。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2020/019138 WO2021229728A1 (ja) | 2020-05-13 | 2020-05-13 | 半導体素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115552632A true CN115552632A (zh) | 2022-12-30 |
Family
ID=78525508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202080100641.8A Pending CN115552632A (zh) | 2020-05-13 | 2020-05-13 | 半导体元件 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230040727A1 (zh) |
JP (1) | JP7414130B2 (zh) |
CN (1) | CN115552632A (zh) |
DE (1) | DE112020007180T5 (zh) |
WO (1) | WO2021229728A1 (zh) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5483906B2 (ja) * | 2009-03-04 | 2014-05-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP5545000B2 (ja) * | 2010-04-14 | 2014-07-09 | 富士電機株式会社 | 半導体装置の製造方法 |
JP5669780B2 (ja) | 2012-03-21 | 2015-02-18 | 三菱電機株式会社 | 半導体装置の製造方法 |
US9653390B2 (en) * | 2012-09-04 | 2017-05-16 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor device manufacturing method |
DE102014116082A1 (de) * | 2014-11-04 | 2016-05-04 | Infineon Technologies Ag | Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode |
DE112017000426T5 (de) * | 2016-01-19 | 2018-10-11 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung |
JP7005356B2 (ja) * | 2018-01-19 | 2022-01-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP7075847B2 (ja) * | 2018-08-28 | 2022-05-26 | 株式会社 日立パワーデバイス | 半導体装置および電力変換装置 |
-
2020
- 2020-05-13 WO PCT/JP2020/019138 patent/WO2021229728A1/ja active Application Filing
- 2020-05-13 CN CN202080100641.8A patent/CN115552632A/zh active Pending
- 2020-05-13 DE DE112020007180.4T patent/DE112020007180T5/de active Pending
- 2020-05-13 JP JP2022522415A patent/JP7414130B2/ja active Active
- 2020-05-13 US US17/759,134 patent/US20230040727A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
DE112020007180T5 (de) | 2023-04-20 |
JP7414130B2 (ja) | 2024-01-16 |
WO2021229728A1 (ja) | 2021-11-18 |
JPWO2021229728A1 (zh) | 2021-11-18 |
US20230040727A1 (en) | 2023-02-09 |
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Legal Events
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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