WO2021229728A1 - 半導体素子 - Google Patents

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毅 大佐賀
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • This disclosure relates to semiconductor devices.
  • a semiconductor element for electric power since a semiconductor element for electric power is required to have high heat dissipation, it is generally die-bonded by using the entire lower surface of the element as an electrode and joining the electrode to a heat dissipation member or the like. Specifically, a collector electrode is provided on the entire lower surface of the element, and the collector electrode is bonded to the heat dissipation member.
  • an emitter electrode and a gate electrode are mainly formed on the upper surface side of the semiconductor element.
  • the electrode region may be narrowed down to the required size, and the portion other than the electrode may be covered with a surface protective film.
  • the electrode size differs between the upper surface and the lower surface of the semiconductor element, so that the semiconductor element warps upward.
  • the electrodes on the lower surface and the upper surface can be formed separately to change the thickness, or the electrode sizes can be approximated on the upper surface side and the lower surface side.
  • Patent Document 1 describes that warpage of a wafer can be suppressed by collectively forming double-sided electrodes by electroless plating.
  • Patent Document 1 cannot sufficiently improve the warp of the semiconductor element.
  • the thickness of the upper surface electrode and the lower surface electrode are the same. Therefore, if there is a difference in size between the upper surface electrode and the lower surface electrode, a stress difference occurs in proportion to the size difference. Warps. For example, when tensile stress, which is a force for shrinking a material in contact with them, acts on the upper surface electrode and the lower surface electrode, the larger area of the upper surface electrode and the lower surface electrode exerts a larger tensile stress. If the area of the bottom electrode is larger than that of the top electrode, the semiconductor device warps toward the top surface in a convex shape.
  • the element size is made larger than 1 cm 2 and the element thickness is made 100 ⁇ m or less, so that the semiconductor element is easily warped.
  • the present disclosure has been made to solve the above-mentioned problems, and an object of the present disclosure is to provide a semiconductor device having an improved warp shape.
  • the semiconductor element according to the present disclosure is formed on a semiconductor substrate, a top electrode formed on the upper surface side of the semiconductor substrate, an insulating film formed on the upper surface side of the semiconductor substrate, and a lower surface side of the semiconductor substrate.
  • a lower surface electrode having a larger area than the upper surface electrode is provided, and the upper surface electrode and the lower surface electrode are electrodes having compressive stress.
  • Another semiconductor element includes a semiconductor substrate, an upper surface conductive layer formed on the upper surface side of the semiconductor substrate, a tensile stress film formed on the upper surface side of the upper surface conductive layer, and the tensile stress film.
  • the area is larger than the upper surface electrode formed on the upper surface side, the insulating film formed adjacent to the upper surface electrode on the upper surface side of the semiconductor substrate, and the upper surface electrode formed on the lower surface side of the semiconductor substrate. It comprises a bottom electrode and the tensile stress film is characterized by having a tensile stress greater than that of the top conductive layer.
  • the warped shape of the semiconductor element can be improved by adjusting the stress on the upper surface side of the semiconductor substrate.
  • FIG. It is sectional drawing of the end part of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a figure which shows the relationship between the phosphorus content and the internal stress of NiP alloy plating. It is a plan view, a right side view, and a front view of a semiconductor element. It is sectional drawing of the end part of the semiconductor element which concerns on Embodiment 2.
  • FIG. It is sectional drawing of the end part of the semiconductor element which concerns on Embodiment 3.
  • FIG. 1 is a cross-sectional view of a terminal portion of the semiconductor element 10 according to the first embodiment.
  • the semiconductor element 10 includes a semiconductor substrate 11. According to one example, the semiconductor substrate 11 is Si or SiC.
  • An upper surface conductive layer 12 is provided on the upper surface side of the semiconductor substrate 11.
  • a lower surface conductive layer 18 is provided on the lower surface side of the semiconductor substrate 11.
  • the material of the upper surface conductive layer 12 and the lower surface conductive layer 18 is, for example, AlSi, Al, or an Al alloy.
  • a top electrode 14 and an insulating film 16 are formed on the upper surface side of the semiconductor substrate 11.
  • the top electrode 14 is NiP having a P content of 9 to 14%.
  • the insulating film 16 functions as a surface protective film. In this example, the upper surface electrode 14 and the insulating film 16 are in contact with the upper surface of the upper surface conductive layer 12.
  • a lower surface electrode 20 is formed on the lower surface side of the semiconductor substrate 11.
  • the bottom electrode 20 is NiP having a P content of 9 to 14%.
  • the bottom electrode 20 and the top electrode 14 can be collectively formed by electroless NiP plating. In this case, the thicknesses of the bottom electrode 20 and the top electrode 14 are equal.
  • the bottom electrode 20 is in contact with the bottom surface of the bottom surface conductive layer 18.
  • the area of the bottom electrode 20 is larger than that of the top electrode 14.
  • a plurality of top surface electrodes 14 can be provided, one of which can be used as an emitter electrode and the other of which can be used as a gate electrode.
  • An upper surface electrode 14 is provided on the upper surface side of the semiconductor element 10, and an insulating film 16 is formed in a portion where the upper surface electrode 14 is not provided.
  • the bottom surface electrode 20 can be a collector electrode provided on the entire bottom surface side of the semiconductor substrate 11. Forming the collector electrode on the entire lower surface of the device contributes to improving the heat dissipation of the semiconductor device 10.
  • the length from the upper surface of the upper surface electrode 14 to the lower surface of the lower surface electrode 20 is 100 ⁇ m or less. Therefore, the semiconductor element 10 is relatively thin. According to another example, different lengths can be adopted.
  • FIG. 2 is a diagram showing the relationship between the phosphorus content and the internal stress of electroless nickel-phosphorus alloy plating. This figure is taken from J.J.Grundwaid, H.Rhodenizer, L.Slominski, Plating 58, 1004 (1971). According to FIG. 2, when the P content in NiP is 9 to 14%, compressive stress is generated in the NiP alloy. As described above, the upper surface electrode 14 and the lower surface electrode 20 are NiP having a P content of 9 to 14%. Therefore, a compressive stress is generated in the upper surface electrode 14 and the lower surface electrode 20 to stretch the material in contact with them.
  • the semiconductor element 10 warps downward.
  • the semiconductor substrate 11 is convex toward the bottom electrode 20.
  • a material other than "NiP having a P content of 9 to 14%" may be used for the upper surface electrode 14 and the lower surface electrode 20 to cause compressive stress in these electrodes.
  • FIG. 3 is a plan view, a right side view, and a front view of the semiconductor element 10.
  • the solid lines in the right side view and the front view show the shape of the semiconductor element 10. Since the semiconductor element 10 is warped downward, voids are unlikely to occur in the bonding material when the lower surface of the semiconductor element 10 is die-bonded.
  • the broken lines in the right side view and the front view of FIG. 3 indicate the shape of the semiconductor element along the upward convex.
  • the semiconductor element tends to warp, so that the amount of warpage when warping upward is large. Since the semiconductor element shown by the broken line is curved upward, voids are likely to occur in the bonding material when the lower surface of the semiconductor element is die-bonded.
  • the semiconductor element 10 according to the first embodiment can be provided as a power semiconductor element such as an IGBT, MOSFET or diode.
  • a structure different from the cross-sectional structure of FIG. 1 can be adopted as long as the above-mentioned characteristics are not lost.
  • the semiconductor devices according to the following embodiments will mainly explain the differences from the first embodiment.
  • the modification, modification, or alternative described in the first embodiment can be applied to the semiconductor device according to the following embodiment.
  • FIG. 4 is a cross-sectional view of a terminal portion of the semiconductor element 30 according to the second embodiment.
  • a tensile stress film 32 is formed on the upper surface side of the upper surface conductive layer 12.
  • the tensile stress film 32 has a tensile stress larger than that of the upper surface conductive layer 12.
  • the upper surface conductive layer 12 is AlSi and the tensile stress film 32 is Ti.
  • the lower surface electrode 20 having a larger area than the upper surface electrode 14 is provided on the lower surface side of the semiconductor substrate 11.
  • a top electrode 14 and an insulating film 16 are formed on the upper surface side of the tensile stress film 32.
  • the tensile stress film 32 is in contact with the lower surface of the upper surface electrode 14 and the lower surface of the insulating film 16.
  • the insulating film 16 may be formed on the upper surface side of the semiconductor substrate 11 adjacent to the upper surface electrode 14.
  • the tensile stress of the tensile stress film 32 is larger than the tensile stress of the upper surface conductive layer 12, the tensile stress applied to the upper surface electrode 14 can be increased as compared with the case where the upper surface conductive layer 12 is in contact with the upper surface electrode 14. can. In this way, the tensile stress on the upper surface side of the semiconductor element 30 is strengthened by providing the tensile stress film 32. Then, the amount of warpage of the semiconductor element that is warped upward can be reduced, the warp can be eliminated, or the semiconductor element can be warped downward.
  • Ti When Ti is adopted as the tensile stress film 32 and AlSi is adopted as the upper surface conductive layer 12, Ti has a smaller work function than AlSi, so that the semiconductor element is placed on the upper surface side without suppressing contact resistance and reducing the energization capacity. It is possible to suppress the convex warp. This effect can also be obtained by using different materials.
  • FIG. 5 is a cross-sectional view of a terminal portion of the semiconductor element 40 according to the third embodiment.
  • the semiconductor element 40 of the third embodiment is different from the semiconductor element 30 of the second embodiment in the arrangement position of the tensile stress film 42.
  • the tensile stress film 42 is in contact with the lower surface of the upper surface electrode 14 and the side surface of the insulating film 16.
  • the tensile stress film 42 is in contact with the lower surface of the upper surface electrode 14 and is not in contact with the lower surface of the insulating film 16.
  • the tensile stress film 42 according to the third embodiment is not provided on the entire upper surface of the upper surface conductive layer 12, but is mainly formed only on the lower portion of the upper surface electrode 14. By doing so, it is possible to reduce the cost by adding the tensile stress film 42 while strengthening the tensile stress on the upper surface side of the semiconductor element 40 by the tensile stress film 42.

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Abstract

半導体基板と、該半導体基板の上面側に形成された上面電極と、該半導体基板の上面側に該上面電極と隣接するように形成された絶縁膜と、該半導体基板の下面側に形成された、該上面電極よりも面積が大きい下面電極と、を備える。そして、該上面電極と下面電極とを圧縮応力を有する電極としたことで、該半導体基板が下に凸に反るようにしたことを特徴とする。

Description

半導体素子
　本開示は半導体素子に関する。
　例えば電力用途の半導体素子では高い放熱性が要求されることから、一般的には素子の下面全面を電極として、その電極を放熱部材などに接合することでダイボンドされる。具体的には、コレクタ電極が素子の下面全面に設けられ、そのコレクタ電極が放熱部材に接合される。
　他方、半導体素子の上面側には、主に、エミッタ電極とゲート電極が形成される。エミッタ電極とゲート電極が形成される面では、電極領域は必要サイズに絞り、電極以外の部分を表面保護膜で覆う場合がある。
　そうすると、半導体素子の上面と下面で電極サイズの違いが生じるため、半導体素子が上に凸に反る。この場合、ダイボンド時に半導体素子の下にボイドをため込みやすくなり、半導体素子の放熱性が不十分になる問題があった。一般的には、半導体素子の反りの低減のために、下面と上面の電極を別々に製膜して厚みを変えたり、電極サイズを上面側と下面側で近似させたりし得るが、そうすると製造プロセスが複雑化したり、製造費用が増えたりしてしまう弊害がある。
　特許文献１には、両面電極を無電解めっきで一括形成することによりウエハの反りを抑制できることが記載されている。
日本特開２０１３－１９４２９１号公報
　しかしながら、特許文献１に記載の方法では、半導体素子の反りを十分改善できない。無電解めっきによる両面電極の一括形成では上面電極と下面電極の厚みが等しくなるので、上面電極と下面電極のサイズに差がある場合、そのサイズ差に比例して応力差が生じるため、半導体素子が反る。例えば、上面電極と下面電極に、それらと接する材料を収縮させようとする力である引張応力がはたらく場合、上面電極と下面電極のうち面積が大きい方が大きい引張応力を及ぼす。上面電極よりも下面電極の面積が大きければ、半導体素子は上面側に凸形状に反る。
　さらに近年、大電流通電を可能とするために素子サイズを１ｃｍ２より大きくしたり、素子厚みを１００μｍ以下としたりするので、半導体素子は反りやすくなっている。
　本開示は、上述のような課題を解決するためになされたもので、反り形状を改善した半導体素子を提供することを目的とする。
　本開示に係る半導体素子は、半導体基板と、該半導体基板の上面側に形成された上面電極と、該半導体基板の上面側に形成された絶縁膜と、該半導体基板の下面側に形成された、該上面電極よりも面積が大きい下面電極と、を備え、該上面電極と下面電極は圧縮応力を有する電極であることを特徴とする。
　本開示に係る別の半導体素子は、半導体基板と、該半導体基板の上面側に形成された上面導電層と、該上面導電層の上面側に形成された引張応力膜と、該引張応力膜の上面側に形成された上面電極と、該半導体基板の上面側に該上面電極と隣接して形成された絶縁膜と、該半導体基板の下面側に形成された、該上面電極よりも面積が大きい下面電極と、を備え、該引張応力膜は該上面導電層より大きい引張応力を有することを特徴とする。
　本開示のその他の特徴は以下に明らかにする。
　本開示によれば、半導体基板の上面側の応力を調整することで、半導体素子の反り形状を改善することができる。
実施の形態１に係る半導体素子の終端部の断面図である。 ＮｉＰ合金めっきのリン含有率と内部応力の関係を示す図である。 半導体素子の平面図、右側面図、正面図である。 実施の形態２に係る半導体素子の終端部の断面図である。 実施の形態３に係る半導体素子の終端部の断面図である。
　実施の形態に係る半導体素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係る半導体素子１０の終端部の断面図である。この半導体素子１０は半導体基板１１を備えている。一例によれば半導体基板１１はＳｉ又はＳｉＣである。半導体基板１１の上面側には上面導電層１２が設けられている。半導体基板１１の下面側には下面導電層１８が設けられている。上面導電層１２と下面導電層１８の材料は、例えばＡｌＳｉ、Ａｌ又はＡｌ合金である。
　半導体基板１１の上面側には、上面電極１４と絶縁膜１６が形成されている。上面電極１４はＰ含有率が９～１４％のＮｉＰである。絶縁膜１６は表面保護膜として機能する。この例では、上面電極１４と絶縁膜１６は上面導電層１２の上面に接している。
　半導体基板１１の下面側には下面電極２０が形成されている。下面電極２０はＰ含有率が９～１４％のＮｉＰである。一例によれば、この下面電極２０と上面電極１４を無電解ＮｉＰめっきにより一括形成することができる。この場合、下面電極２０と上面電極１４の厚みは等しくなる。この例では、下面電極２０は下面導電層１８の下面に接している。
　下面電極２０は上面電極１４よりも面積が大きい。一例によれば、半導体基板１１の上側の一部に上面電極１４があり、半導体基板１１の下側全体に下面電極２０がある。上面電極１４を複数設け、そのうちの1つの電極をエミッタ電極とし、そのうちの別の１つの電極をゲート電極とすることができる。半導体素子１０の上面側には、上面電極１４があり、上面電極１４がない部分には絶縁膜１６が形成されている。
　下面電極２０は、半導体基板１１の下面側の全体に設けられたコレクタ電極とすることができる。コレクタ電極を素子の下面全面に形成することは半導体素子１０の放熱性を高めることに貢献する。
　一例によれば、上面電極１４の上面から下面電極２０の下面までの長さは１００μｍ以下である。したがって、この半導体素子１０は比較的薄い。別の例によれば別の長さを採用することができる。
　図２は、無電解ニッケル－リン合金めっきのリン含有率と内部応力の関係を示す図である。この図は、J.J.Grundwaid, H.Rhodenizer, L.Slominski, Plating 58, 1004(1971)から引用した。この図２によれば、ＮｉＰにおいてＰ含有率が９～１４％の場合、ＮｉＰ合金には圧縮応力が生じる。上述のとおり、上面電極１４と下面電極２０は、Ｐ含有率が９～１４％のＮｉＰである。そのため、上面電極１４と下面電極２０には、これらに接する材料を伸ばそうとする圧縮応力が生じる。そして、上面電極１４より下面電極２０の方が面積が大きいので、上面電極１４には相対的に小さな圧縮応力が生じ、下面電極２０には相対的に大きな圧縮応力が生じる。その結果、半導体素子１０は下に凸に反る。言いかえると、半導体基板１１は下面電極２０側に凸となる。下に凸に反った半導体素子１０の下面電極２０をダイボンドすることで、上に凸に沿った半導体素子よりもボイドを生じにくくできる。なお、上面電極１４と下面電極２０に「Ｐ含有率が９～１４％のＮｉＰ」以外の材料を用いて、これらの電極に圧縮応力を生じさせてもよい。
　図３は、半導体素子１０の平面図、右側面図、正面図である。図３の中央に平面図があり、右側に右側面図があり、下方に正面図がある。右側面図と正面図における実線は、半導体素子１０の形状を示す。半導体素子１０は下に凸に反っているため、半導体素子１０の下面をダイボンドするときに接合材にボイドが生じにくい。
　図３の右側面図と正面図における破線は、上に凸に沿った半導体素子の形状を示す。例えば１００μｍ以下の薄い半導体素子の場合、半導体素子が反りやすいので、上に凸に反る場合の反り量が大きくなってしまう。破線で示される半導体素子は上に凸に反っているため、半導体素子の下面をダイボンドするときに接合材にボイドが生じやすい。
　実施の形態１に係る半導体素子１０は、例えばＩＧＢＴ、ＭＯＳＦＥＴ又はダイオードなどの電力用半導体素子として提供され得る。上述した特徴を失わない範囲で、図１の断面構造とは別の構造を採用することもできる。以下の実施の形態に係る半導体素子については、主として実施の形態１との相違点を説明する。実施の形態１に記載した変形例、修正例又は代案については、以下の実施の形態に係る半導体素子に応用し得る。
実施の形態２．
　図４は、実施の形態２に係る半導体素子３０の終端部の断面図である。上面導電層１２の上面側に引張応力膜３２が形成されている。引張応力膜３２は上面導電層１２より大きい引張応力を有する。例えば、上面導電層１２はＡｌＳｉであり、引張応力膜３２はＴｉである。実施の形態１と同様、半導体基板１１の下面側には上面電極１４よりも面積が大きい下面電極２０が設けられている。
　引張応力膜３２の上面側には上面電極１４と絶縁膜１６が形成されている。この例では、引張応力膜３２は、上面電極１４の下面と絶縁膜１６の下面とに接する。絶縁膜１６は、半導体基板１１の上面側に上面電極１４と隣接して形成され得る。
　上述のとおり、引張応力膜３２の引張応力は上面導電層１２の引張応力より大きいので、上面導電層１２が上面電極１４に接する場合と比べて上面電極１４に及ぼされる引張応力を大きくすることができる。このように、引張応力膜３２の提供によって半導体素子３０の上面側の引張応力を強化する。そうすると、上に凸に反った半導体素子の反り量を低減させたり、反りをなくしたり、下に凸に反らせたりすることができる。
　引張応力膜３２としてＴｉを採用し、上面導電層１２としてＡｌＳｉを採用した場合、ＴｉはＡｌＳｉより仕事関数が小さいため、接触抵抗を抑制し通電能力を低下させずに、半導体素子が上面側に凸に反ることを抑制できる。別の材料を採用してこの効果を得ることもできる。
実施の形態３．
　図５は、実施の形態３に係る半導体素子４０の終端部の断面図である。実施の形態３の半導体素子４０は、引張応力膜４２の配置位置において実施の形態２の半導体素子３０と相違する。引張応力膜４２は、上面電極１４の下面と絶縁膜１６の側面とに接する。別の例によれば、引張応力膜４２は、上面電極１４の下面に接し絶縁膜１６の下面に接しない。
　実施の形態３に係る引張応力膜４２は、上面導電層１２の上面の全面に設けるのではなく、主として上面電極１４の下部にのみ形成する。こうすることで、引張応力膜４２によって半導体素子４０の上面側の引張応力を強化しつつ、引張応力膜４２を追加することによるコストの低減を図ることができる。
　１１　半導体基板、　１２　上面導電層、　１４　上面電極、　１６　絶縁膜、　１８　下面導電層、　２０　下面電極、　３２，４２　引張応力膜

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板の上面側に形成された上面電極と、
    　前記半導体基板の上面側に形成された絶縁膜と、
    　前記半導体基板の下面側に形成された、前記上面電極よりも面積が大きい下面電極と、を備え、
    　前記上面電極と下面電極は圧縮応力を有する電極であることを特徴とする半導体素子。
  2. 　前記上面電極と前記下面電極は、Ｐ含有率が９～１４％のＮｉＰであることを特徴とする請求項１に記載の半導体素子。
  3. 　半導体基板と、
    　前記半導体基板の上面側に形成された上面導電層と、
    　前記上面導電層の上面側に形成された引張応力膜と、
    　前記引張応力膜の上面側に形成された上面電極と、
    　前記半導体基板の上面側に前記上面電極と隣接して形成された絶縁膜と、
    　前記半導体基板の下面側に形成された、前記上面電極よりも面積が大きい下面電極と、を備え、
    　前記引張応力膜は前記上面導電層より大きい引張応力を有することを特徴とする半導体素子。
  4. 　前記引張応力膜は、前記上面電極の下面と前記絶縁膜の下面とに接することを特徴とする請求項３に記載の半導体素子。
  5. 　前記引張応力膜は、前記上面電極の下面と前記絶縁膜の側面とに接することを特徴とする請求項３に記載の半導体素子。
  6. 　前記引張応力膜は、前記上面電極の下面に接し前記絶縁膜の下面に接しないことを特徴とする請求項３に記載の半導体素子。
  7. 　前記上面電極と前記下面電極はＮｉＰであり、前記引張応力膜はＴｉであり、前記上面導電層はＡｌＳｉであることを特徴とする請求項３から６のいずれか１項に記載の半導体素子。
  8. 　前記半導体基板はＳｉであることを特徴とする請求項１から７のいずれか１項に記載の半導体素子。
  9. 　前記上面電極の上面から前記下面電極の下面までの長さが１００μｍ以下であることを特徴とする請求項１から８のいずれか１項に記載の半導体素子。
  10. 　前記半導体基板は前記下面電極側に凸となる請求項１から９のいずれか１項に記載の半導体素子。
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