CN115528029A - 电路结构及其形成方法 - Google Patents
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Abstract
一种电路结构及其形成方法，电路结构包含一基板，此基板包含位于基板上方的第一晶体管堆叠，其包含第一晶体管以及第二晶体管。第一晶体管为第一导电类型。第二晶体管位于第一晶体管上方，且具有异于第一导电类型的第二导电类型。结构还包含在第一晶体管堆叠上方的第一金属层中的多条第一导线，这些第一导线电性连接到第一晶体管堆叠。结构还包含在基板下方以及第一晶体管堆叠下方的第二金属层中的多条第二导线，该多条第二导线电性连接到第一晶体管堆叠。多条第一导线相对于多条第二导线以不对称的方式配置。
Description
技术领域
本揭示文件是关于一种电路结构及其形成方法，特别是关于一种具有不对称结构的互补式场效晶体管的电路结构及其形成方法。
背景技术
集成电路(Integrated Circuit,IC)包含根据一或多个集成电路布局图制造的多个集成电路装置。集成电路装置有时包含互补式场效晶体管(Complementary FieldEffect Transistor,CFET)装置。互补式场效晶体管装置具有在堆叠晶体管配置中，覆盖在下方场效晶体管之上的上方场效晶体管。
集成电路装置包含反相器电路结构，反相器电路结构输出代表与其输入端相反的逻辑准位的电压。反相器电路用于反相并输出所施加的输入信号。当施加的输入信号为低时，输出变为高，且反之亦然。反相器可以通过使用互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)配置(例如互补式场效晶体管)中的两个互补晶体管来组成。
发明内容
本揭示文件提供一种电路结构，包含基板、第一晶体管堆叠以及多条第一导线。第一晶体管堆叠位于基板之上，其中第一晶体管堆叠包含第一晶体管以及第二晶体管。第一晶体管位于基板之上，为第一导电类型。第二晶体管位于第一晶体管之上，为与第一导电类型相异的第二导电类型。第一导线位于第一晶体管堆叠之上的第一金属层，第一导线包含电力导线、一或多条信号导线以及屏蔽导线。电力导线用以配送电力至第一晶体管堆叠。信号导线用以配送信号至第一晶体管堆叠。屏蔽导线用以屏蔽信号导线上的配送信号，其中信号导线位于电力导线以及屏蔽导线之间。
本揭示文件还提供一种电路结构，包含基板、第一晶体管堆叠、多条第一导线以及多条第二导线。第一晶体管堆叠位于基板之上，其中第一晶体管堆叠包含第一晶体管以及第二晶体管。第一晶体管位于基板之上，为第一导电类型。第二晶体管位于第一晶体管之上，为与第一导电类型相异的第二导电类型。多条第一导线设置于第一晶体管堆叠之上的第一金属层，且电性连接至第一晶体管堆叠。多条第二导线位于基板之下的第二金属层，且位于第一晶体管堆叠之下，第二导线电性连接至第一晶体管堆叠，其中第一导线配置为与第二导线不对称。
本揭示文件提供一种形成电路结构的方法，包含：在基板之上形成第一晶体管，其中第一晶体管为第一导电类型。在第一晶体管之上形成第二晶体管，以得到晶体管堆叠，其中第二晶体管为异于第一导电类型的第二导电类型。以及在晶体管堆叠之上的金属层中形成电力导线、一或多条信号导线以及屏蔽导线。电力导线用以配送电力至晶体管堆叠。信号导线用以配送信号至晶体管堆叠。屏蔽导线用以屏蔽信号导线上所配送的信号，其中信号导线位于电力导线以及屏蔽导线之间。
附图说明
当结合随附附图阅读时，将自下文的详细描述最佳地理解本案的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。
图1A根据一些实施例绘示电路结构的透视示意图；
图1B根据一些实施例绘示电路结构的透视示意图；
图1C、1D以及1E根据一些实施例绘示电路结构的布局图；
图2A根据一些实施例绘示电路结构的透视示意图；
图2B根据一些实施例绘示电路结构的透视示意图；
图2C根据一些实施例绘示电路结构的剖面示意图；
图3A根据一些实施例绘示电路结构的透视示意图；
图3B根据一些实施例绘示电路结构的透视示意图；
图3C、3D、3E以及3F根据一些实施例绘示电路结构的布局图；
图4A根据一些实施例绘示电路结构的透视示意图；
图4B根据一些实施例绘示电路结构的透视示意图；
图4C根据一些实施例绘示电路结构的透视示意图；
图4D根据一些实施例绘示电路结构的透视示意图；
图5A根据一些实施例绘示扫描D正反器电路的上方或顶部部位的布局图；
图5B根据一些实施例绘示扫描D正反器电路的下方或底部部位的布局图；
图6A根据一些实施例绘示产生集成电路布局图的方法的流程图；
图6B～6G根据一些实施例绘示集成电路的各种层或各种部位的透视示意图；
图7A根据一些实施例绘示制造集成电路的方法的流程图；
图7B根据一些实施例绘示制造集成电路的方法的流程图；
图8根据一些实施例绘示电子设计自动化系统的方块图；以及
图9根据一些实施例绘示集成电路制造系统以及与其相关的集成电路制造流程的方块图。
【符号说明】
100A,100B:电路结构
101:第一晶体管堆叠
102:第一晶体管
103A,103B:第一导线
104:第二晶体管
105A,105B:正面导电层/正面金属层/第一金属层
106:P型主动区半导体结构
107A,107B:正面电力导线
108:N型主动区半导体结构
109A～109D:正面信号导线
110A,110B:栅极端
110C:伪栅极条状图案
111A,111B:单元边界
112A,112B:正面屏蔽导线
114A,114B:源极端
116:背面金属层
118:第二导线
120:背面电力导线
122A,122B:顶部栅极通路
124A:顶部通路
126,136:底部通路至装置通路/底部通路
128A,128B:顶部装置通路
130A,130B:漏极端
131:栅极连接
132A,132B:背面信号导线
134:顶部至底部通路
138:金属至装置局部内连线(MDLI)
140:底部通路
142:底部栅极通路/底部通路
144,146,148:布局图
154,156:悬垂
158:背面悬垂
200A～200I:电路结构
201A:第一晶体管堆叠
201B:第二晶体管堆叠
202A,202B:第一晶体管
203A,203B:第一导线
204A,204B:第二晶体管
205A,205B:第一金属层
206A,206B:P型主动区半导体结构
207A～207E:电力导线
208A,208B:N型主动区半导体结构
209A～209M:信号导线
212A～212D:屏蔽导线
214A～214D:源极端
216:导线
218:第二导线
220A,220B:电力导线
222A～222D,228A～228D:通路
224A～224D:顶部通路
232A～232D:信号导线
234A,234B:顶部至底部通路
236A,236B:底部通路
260:基板
262,264:导线宽度
266:导线之间距离
268:晶体管堆叠高度
270:单元宽度
300A,300B:电路结构
301A,301B:第一晶体管堆叠
302A,302B:第一晶体管
303A,303B:第一导线
304A,304B:第二晶体管
305A,305B:正面导电层/正面金属层/第一金属层
306:P型主动区半导体结构
307A,307B:正面电力导线
308:N型主动区半导体结构
309A～309E:正面信号导线
310,310A,310B,310C:栅极端
311A,311B:单元边界
312A,312B:正面屏蔽导线
314A,314B:源极端
316A,316B:背面金属层/第二金属层
318A,318B:第二导线
320A,320B:背面电力导线
322A,322B:顶部栅极通路
324A,324B:底部至顶部通路
326A,326B:底部通路至装置通路
328A:顶部装置通路
330A,330B:漏极端
331:栅极连接
332,332A～332D:背面信号导线
333A,333B:背面屏蔽导线
334A,334B,336:顶部至底部通路
338,338A,338B:金属至装置局部内连线(MDLI)
340A,340B:底部装置通路
344,346,348,350:布局图
354,356,360:悬垂
358:背面悬垂
400A～400M:电路结构
401A:第一晶体管堆叠
401B:第二晶体管堆叠
402A,402B:第一晶体管
403A,403B:第一导线
404A,404B:第二晶体管
405A,405B:第一金属层
406A,406B:P型主动区半导体结构
407A～407F:正面电力导线
408A,408B:N型主动区半导体结构
409A～409O:正面信号导线
412A～412F:正面屏蔽导线
414A～414D:源极端
416A,416B:第二金属层
418A,418B:第二导线
420A～420E:背面电力导线
422A～422D,424A～424F:通路
426A,426B,426C:通路
428B,428C,428D:通路
432A～432H:背面信号导线
433A～433F:背面屏蔽导线
434A～434D:顶部至底部通路
436,440B,440C,440E:通路
460:基板
462,464,472:导线宽度
466:导线之间距离
468:晶体管堆叠高度
470:单元宽度
500:扫描D正反器电路
502:布局图
506A,506B:P型主动区半导体结构
507A,507B:电力导线
508A,508B:N型主动区半导体结构
509A～509E:信号导线
511A,511B:单元边界
512A:屏蔽导线
520A,520B:背面电力导线
532A～532D:背面信号导线
533A:背面屏蔽导线
605:正面导电层
606A～606D:第一类主动区半导体结构
607A,607B:正面电力导线
608A～608D:第二类主动区半导体结构
609A～609E:正面信号导线
612:正面屏蔽导线
614A:源极端
616:背面导电层
620A,620B:背面电力导线
628:通路
632A～632D:背面信号导线
633:背面屏蔽导线
634:顶部至底部通路
660:集成电路布局图的产生方法
662,664,666,668,670,672,674,676:步骤
700:集成电路的制造方法
710,712,714,720,730,732,734:步骤
740,750,755,760,770:步骤
780:集成电路的制造方法
782,784,786,788:步骤
800:电子设计自动化系统
802:处理器
804:储存介质
806:计算机程序码
807:标准元件库
808:总线
809:布局图
810:输入/输出接口
812:网络接口
814:网络
842:使用者界面
900:集成电路制造系统
920:设计厂
922:集成电路设计布局图
930:遮罩厂
932:遮罩数据准备
944:遮罩制造
945:遮罩
950:集成电路制造厂
952:制造工具
953:半导体晶圆
960:集成电路装置
CPP:栅极间距
H:半导体结构高度
AR:半导体结构
M0(BM0):金属0层(背面金属0层)
CPODE:基于氧化物定义边缘上的连续多晶
MDLI:金属至装置局部内连线
PO:栅极
VD:装置通路
VG:栅极通路
VDD VIA,VSS VIA:电源通路
VTB:顶部至底部通路
VIA0:通路0
MD:漏极/源极
M1:金属1层
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然，这些仅为实例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包括以直接接触形成第一特征与第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此重复系出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所附图一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。
在一些实施例中，互补式场效晶体管(CFET)具有与第二类晶体管堆叠的第一类晶体管。或者或更甚者，第一类晶体管具有位于第一类主动区半导体结构中的通道区，而第二型晶体管具有位于第二型主动区半导体结构中的通道区。在一些实施例中，晶体管堆叠包含位于互补式场效晶体管上方的正面导电层以及位于互补式场效晶体管下方的背面导电层。或者或更甚者，在一或多个实施例中，互补式场效晶体管的性能根据电力导线、信号导线以及屏蔽导线的定位而改进。在一些实施例中，通过增大尺寸的电力导线，连接至互补式场效晶体管的电力连接因为互补式场效晶体管与电力导线之间的电阻减少而得到改进。或者或更甚者，在一或多个实施例中，正面导电层中的正面屏蔽导线以及背面导电层中的背面屏蔽导线减轻了对集成电路装置的一些间距限制。在一些实施例中，正面屏蔽导线改善了正面信号导线的信号屏蔽，背面屏蔽导线改善了互补式场效晶体管之间的信号屏蔽。
在一些实施例中，互补式场效晶体管包含以不对称的方式在正面以及背面配置的电力导线、信号导线以及屏蔽导线。或者或更甚者，在一或多个实施例中，互补式场效晶体管包含一种结构，此结构为了使一个或多个单元(例如扫描D正反器)能够在更灵活的间距下制造，提供了充足的电力、信号以及屏蔽的配送资源。在一些实施例中，两个或更多个结构包含屏蔽导线及/或配送资源导线。或者或更甚者，在一或多个实施例中，电力导线共用，宽度增加(即电阻率降低)。
在一些实施例中，互补式场效晶体管(包含正面/背面电力导线、信号导线以及屏蔽导线)的单元高度不会因为在正面及/或背面增加额外的屏蔽导线及/或配送资源导线而增加，且堆叠晶体管结构中的晶体管配置保持不变(例如，降低重新设计成本)。或者或更甚者，互补式场效晶体管结构包含一条电力导线、两条信号导线以及一条位于基板正面的屏蔽导线，电力导线以及屏蔽导线由相邻的一或多个堆叠晶体管共用。在一些实施例中，一条电力导线以及两条信号导线位于基板的背面，其中底部的电力导线不与顶部的晶体管共享，但此电力导线靠近单元边界，并用以与相邻单元中的另一个底部晶体管共享。或者或更甚者，此电力导线扮演了信号串扰的天然屏蔽。在一些实施例中，以下揭示了至少三种用于连接第一类晶体管以及第二类晶体管之间的信号的独立方法，以提供电路设计的灵活性。或者或更甚者，这些方法包含：
1：堆叠晶体管的源极端/漏极端之间的源极端/漏极端连接或内连线(也称为金属至装置局部内连线(Metal-to-Device Local Interconnect,MDLI))；
2：堆叠晶体管的栅极之间的栅极连接；以及
3：堆叠晶体管结构中顶部晶体管的源极端/漏极端与互补式场效晶体管结构背面的金属层之间的顶部至底部通路(Via from Top to Bottom,VTB)。
图1A根据一些实施例绘示电路结构100A(在本揭示文件中亦称为“单元”)的透视示意图，电路结构100A以互补式场效晶体管实现，包含位于正面导电层105A中的电力导线107A、信号导线109A、109B(以下称为信号导线109)以及屏蔽导线112A。或者或更甚者，虽然一些实施例参考了反相器电路结构来进行讨论，但另一集成电路装置、晶体管堆叠或单元位于正面金属层以及背面金属层之间。在一些实施例中，电路结构100A包含基板(未于图1A中示出，但对应于例如图2C中的基板260)以及位于基板之上的第一晶体管堆叠101。第一晶体管堆叠101包含第一晶体管102以及第二晶体管104，其中第一晶体管102为第一导电类型，而第二晶体管104位于第一晶体管102之上，为异于第一导电类型的第二导电类型。电路结构100A亦包含位于第一晶体管堆叠101之上的第一金属层105A之中的多条第一导线103A。位于第一晶体管堆叠101之上的多条第一导线103A包含一电力导线107A、一或多条信号导线109以及一屏蔽导线112A。电力导线107A用以配送电力至第一晶体管堆叠101，信号导线109用以配送信号至第一晶体管堆叠101，而屏蔽导线112A用以屏蔽一或多条信号导线109上的配送信号，其中一或多条信号导线109位于电力导线107A以及屏蔽导线112A之间。
在一些实施例中，电路结构100A为实现逻辑否定的反相器电路结构。或者或更甚者，电路结构100A或其他类似的电路结构是数字电路中的基本构件。在一些实施例中，电路结构100A在多工器、解码器、状态机、正反器或其他复杂的数字装置中实现。
在一些实施例中，第一晶体管堆叠101为互补式场效晶体管。或者或更甚者，第一晶体管堆叠101以P型晶体管包含来自电压源或电源电压VDD的输入的方式所构成。或者或更甚者，第一晶体管堆叠101包含N型晶体管，其包含来自电源电压VSS或接地的输入。在一些实施例中，第一晶体管堆叠101用P型晶体管来补充所有的N型晶体管。或者或更甚者，栅极上的高电压会使N型晶体管导通且P型晶体管不导通，而栅极上的低电压则相反。在一些实施例中，P型晶体管与N型晶体管的输出是互补的，因此当输入为低时，输出为高，且当输入为高时，输出为低。在一些实施例中，因为这种输入以及输出的行为，CMOS电路的输出为输入的反相。
在一些实施例中，第二晶体管104为P型金属氧化物半导体(P-channel MetalOxide Semiconductor,PMOS)主动装置。或者或更甚者，第一晶体管102为N型金属氧化物半导体(N-channel Metal Oxide Semiconductor,PMOS)主动装置。在一些实施例中，第二晶体管104以及第一晶体管102包含栅极端(例如金属或多晶硅)、氧化物绝缘体以及半导体，例如硅。
在一些实施例中，第一金属层105A包含第一导线103A、第二导线118以及通路122A、124A、126、128A、134以及136。第一导线103A包含电力导线107A、信号导线109以及屏蔽导线112A。第二导线118包含电力导线120以及信号导线132A、132B。通路122A、124A、126、128A、134以及136为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线112A为浮动导线，或者屏蔽导线112A连接到参考电压(例如电源电压VDD、VSS或电路100A上的另一电压)。或者或更甚者，屏蔽导线112A屏蔽、防止及/或减少信号导线109A、109B上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，电路结构100A包含第一晶体管102以及第二晶体管104，且第一晶体管102为NMOS装置，第二晶体管104为PMOS装置。第一晶体管102有时被称为“底部装置”或“底部晶体管”，而第二晶体管104有时被称为“顶部装置”或“顶部晶体管”。或者或更甚者，第一晶体管102以及第二晶体管104的栅极端110B以及110A(以下简称栅极端110)通过栅极连接131电性连接在一起，且用以作为输入端，接收经由顶部栅极通路122A(亦称为通路至栅极(Via-to-Gate,VG))，来自信号导线109A的信号。在至少一实施例中，省略了栅极连接131。在一些实施例中，底部栅极通路(未示出)用以将底部装置(即第一晶体管102)的栅极端110B耦接至金属层116上的信号导线132A以及132B。图1E中描述了底部栅极通路的示例。
在一些实施例中，第二晶体管104以及第一晶体管102的漏极端130A以及130B(以下简称漏极端130)通过金属至装置局部内连线(Metal-to-Device Local Interconnect,MDLI)138连接在一起，且用以作为输出端，将信号经由通路134(亦称为顶部至底部通路(Via Top-to-Bottom,VTB))传送至信号导线132B。在至少一实施例中，类似的金属至装置局部内连线(MDLI)位于第二晶体管104的源极端114A以及第一晶体管102的源极端114B之间。在一或多个实施例中，所描述的金属至装置局部内连线(MDLI)中的一个或两个被省略。或者或更甚者，第二晶体管104的漏极端130A通过顶部装置通路(VD)128A电性连接到电力导线107A而保持在电源电压VDD，且第一晶体管102的源极端114B通过通路140(图1A中未示出，但在图1E中表示)电性连接到电力导线120而保持在电源电压VSS。源极端/漏极端也被称为金属至装置(Metal-to-Device,MD)接触结构。本揭示文件所描述的“源极端”及/或“漏极端”为示例，且在一个或多个实施例中可以互换为“漏极端”及/或“源极端”。
在一些实施例中，电路结构100A包含沿着X方向延伸的P型主动区半导体结构106以及N型主动区半导体结构108。或者或更甚者，X方向、Y方向以及Z方向在图1A以及贯穿本揭示文件的其他附图中，彼此相互垂直并形成垂直坐标系。在一些实施例中，P型主动区半导体结构106沿着Z方向与N型主动区半导体结构108堆叠。或者或更甚者，沿着Y方向延伸的栅极端110与P型主动区半导体结构106以及N型主动区半导体结构108两者相交。在一些实施例中，栅极端110作为两个堆叠的栅极端110A、110B，导电地连接在一起：一个栅极端110A在第二晶体管104的通道区与P型主动区半导体结构106相交，而另一个栅极端110B在第一晶体管102的通道区与N型主动区半导体结构108相交。或者或更甚者，第二晶体管104的栅极端110A通过栅极连接131导电地连接到第一晶体管102的栅极端110B。在一些实施例中，P型主动区半导体结构106以及N型主动区半导体结构108各自包含一或多个纳米片，因此，第二晶体管104以及第一晶体管102皆为纳米片晶体管。或者或更甚者，P型主动区半导体结构106以及N型主动区半导体结构108各自包含一或多条纳米线，因此，第二晶体管104以及第一晶体管102皆为纳米线晶体管。
在一些实施例中，电路结构100A包含导电区段，其包含源极端114以及漏极端130。或者或更甚者，源极端114以及漏极端130各自沿着Y方向延伸并与第二晶体管104的P型主动区半导体结构106相交。在一些实施例中，源极端114以及漏极端130各自沿着Y方向延伸并与第一晶体管102的N型主动区半导体结构108相交。或者或更甚者，漏极端130A通过金属至装置局部内连线(MDLI)138导电地连接至漏极端130B。在一些实施例中，第二晶体管104的源极端114A通过顶部通路124A导电地连接至正面信号导线109B，且第一晶体管102的源极端114B通过底部通路(bottom via,VB)140导电地连接至背面电力导线120(如图1E)。或者或更甚者，正面电力导线107A保持在第一电源电压VDD，而背面电力导线120保持在第二电源电压VSS。
在一些实施例中，正面电力导线107A在正面金属层105A中沿着X方向延伸。或者或更甚者，背面电力导线120在背面金属层116中沿着X方向延伸。在一些实施例中，正面金属层105A以及背面金属层116各自位于一个法向量朝向Z方向的平面中。或者或更甚者，正面金属层105A位于P型主动区半导体结构106以及N型主动区半导体结构108的上方。在一些实施例中，背面金属层116位于P型主动区半导体结构106以及N型主动区半导体结构108的下方。或者或更甚者，背面金属层116制造在基板上(如图2C中的基板260)，作为掩埋导电层，且N型主动区半导体结构108制造在掩埋导电层上方。在一些实施例中，P型主动区半导体结构106制造在N型主动区半导体结构108上方，且正面金属层105A制造在P型主动区半导体结构106上方。或者或更甚者，本揭示文件中亦讨论了背面金属层116的其他配置(参见例如图3A～4D)。在一些实施例中，正面金属层105A中的导线与背面金属层116中的导线彼此不对称。
在一些实施例中，电路结构100A包含位于正面金属层105A中的正面信号导线109以及位于背面金属层116中的背面信号导线132。或者或更甚者，正面信号导线109A为用于向栅极端110A提供输入的输入信号导线，且正面信号导线109B为用于通过漏极端130提供输出的输出信号导线。
在一些实施例中，正面信号导线109A经由顶部栅极通路122A导电地连接至栅极端110A，且用以作为电路结构100A的输入信号导线。在一些实施例中，正面信号导线109B经由通路124A导电地连接至源极端114A，且用以作为电路结构100A的输出信号导线。或者或更甚者，背面信号导线132用以在电路结构100A的相反侧的相邻单元或电路结构之间配送信号。举例而言，在一些实施例中，通过连接到漏极端130A的顶部至底部通路134(以虚线表示为可选元件)，晶体管堆叠101的输出经由信号导线132B配送。在此结构中，如上文所述，第二晶体管104的漏极端130A通过顶部至底部通路134连接到电路结构100A外部的另一个晶体管，同时另一个晶体管的栅极及/或源极端/漏极端电性耦合到信号导线132B。在另一示例中，或者或更甚者，通路136(以虚线表示为可选元件，亦称为底部通路至装置通路)将源极端114B电性连接到信号导线132B。在此结构中，第一晶体管102的源极端114B通过底部通路至装置通路136以及信号导线132B连接到电路结构100A外部的另一个晶体管。在又一示例中，或者或更甚者，底部通路至装置通路126(以虚线表示为可选元件)将漏极端130B电性连接到电力导线120，以接收例如电压VSS。
在图1A的示例配置中，信号导线132B包含沿着X方向对齐的两个分离的区段。然而，在至少一实施例中，这两个区段是连续的，且信号导线132B从漏极端130A的下方连续延伸到源极端114B的下方。在至少一实施例中，漏极端130A通过顶部至底部通路134、连续的信号导线132B以及底部通路至装置通路136，电性耦合到源极端114B。在一些实施例中，本揭示文件所描述的一或多条其他信号导线(例如信号导线109A、109B、132A)包含对齐但断开的部分，如图1A中的信号导线132B所示。
图1B根据一些实施例绘示电路结构100B(在本揭示文件中亦称为“单元”)的透视示意图，电路结构100B包含位于正面导电层105B中的电力导线107B、信号导线109C、109D以及屏蔽导线112B。在一些实施例中，电路结构100B包含基板(对应于例如图2C中的基板260)，其包含位于基板之上的第一晶体管堆叠101，其中第一晶体管102为第一导电类型，而第二晶体管104位于第一晶体管102之上，为异于第一导电类型的第二导电类型。电路结构100B亦包含位于第一晶体管堆叠101之上的第一金属层105B之中的多条第一导线103B。位于第一晶体管堆叠101之上的多条第一导线103B包含一电力导线107B、一或多条信号导线109C、109D(以下简称信号导线109E)以及一屏蔽导线112B。电力导线107B用以配送电力至第一晶体管堆叠101，信号导线109E用以配送信号至第一晶体管堆叠101，而屏蔽导线112B用以屏蔽一或多条信号导线109E上的配送信号，其中一或多条信号导线109E位于电力导线107B以及屏蔽导线112B之间。
在一些实施例中，电路结构100A以及100B在背面金属层116以及晶体管堆叠101上是相似的。与电路结构100A相比，电路结构100B不包含从正面金属层105B到漏极端130A的通路连接，通路122B电性连接到正面信号导线109D，而栅极端110A以及通路128B电性连接至正面电力导线107B以及源极端114A。
在一些实施例中，电路结构100B类似于电路结构100A，且包含位于正面金属层105B中的正面信号导线109C、109D以及位于背面金属层116的背面信号导线132，其与正面信号导线109C、109D均不对称。或者或更甚者，正面信号导线109D经由顶部栅极通路122B导电地连接至栅极端110A，且用以作为电路结构100B的输入信号导线。在一些实施例中，背面信号导线132B经由顶部至底部通路134导电地连接至漏极端130A，且用以作为电路结构100B的输出信号导线。
在一些实施例中，第一金属层105B包含第一导线103B、第二导线118以及通路122B、126、128B、134以及136。第一导线103B包含电力导线107B、信号导线109C、109D以及屏蔽导线112B。第二导线118包含电力导线120以及信号导线132A、132B(以下简称信号导线132)。通路122B、126、128B、134以及136为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线112B为浮动导线，或者屏蔽导线112B连接到参考电压(例如电源电压VDD、VSS或电路100B上的另一电压)。或者或更甚者，屏蔽导线112B屏蔽、防止及/或减少信号导线109C、109D上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，电路结构100B包含第一晶体管102以及第二晶体管104，且第一晶体管102为NMOS装置，第二晶体管104为PMOS装置。第一晶体管102有时被称为“底部装置”或“底部晶体管”，而第二晶体管104有时被称为“顶部装置”或“顶部晶体管”。或者或更甚者，第一晶体管102以及第二晶体管104的栅极端110B以及110A(以下简称栅极端110)通过栅极连接131电性连接在一起，且用以作为输入端，接收经由顶部栅极通路122B(亦称为通路至栅极(Via-to-Gate,VG))，来自信号导线109D的信号。在至少一实施例中，省略了栅极连接131。在一些实施例中，底部栅极通路(未示出)用以将底部装置(即第一晶体管102)的栅极端110B耦接至金属层116上的信号导线132A以及132B。图1E中描述了底部栅极通路的示例。
在一些实施例中，第二晶体管104以及第一晶体管102的漏极端130A以及130B(以下简称漏极端130)通过金属至装置局部内连线(MDLI)138连接在一起，且用以作为输出端，将信号经由通路134(亦称为顶部至底部通路(VTB))传送至信号导线132B。在至少一实施例中，类似的金属至装置局部内连线(MDLI)位于第二晶体管104的源极端114A以及第一晶体管102的源极端114B之间。在一或多个实施例中，所描述的金属至装置局部内连线(MDLI)中的一个或两个被省略。或者或更甚者，第二晶体管104的源极端114A通过顶部装置通路(VD)128B电性连接到电力导线107A而保持在电源电压VDD，且第一晶体管102的源极端114B通过通路140(图1A中未示出，但在图1E中表示)电性连接到电力导线120而保持在电源电压VSS。源极端/漏极端也被称为金属至装置(MD)接触结构。本揭示文件所描述的“源极端”及/或“漏极端”为示例，且在一个或多个实施例中可以互换为“漏极端”及/或“源极端”。
在一些实施例中，电路结构100B包含沿着X方向延伸的P型主动区半导体结构106以及N型主动区半导体结构108。或者或更甚者，X方向、Y方向以及Z方向在图1B以及贯穿本揭示文件的其他附图中，彼此相互垂直并形成垂直坐标系。在一些实施例中，P型主动区半导体结构106沿着Z方向与N型主动区半导体结构108堆叠。或者或更甚者，沿着Y方向延伸的栅极端110与P型主动区半导体结构106以及N型主动区半导体结构108两者相交。在一些实施例中，栅极端110作为两个堆叠的栅极端110A、110B，导电地连接在一起：一个栅极端110A在第二晶体管104的通道区与P型主动区半导体结构106相交，而另一个栅极端110B在第一晶体管102的通道区与N型主动区半导体结构108相交。或者或更甚者，第二晶体管104的栅极端110A通过栅极连接131导电地连接到第一晶体管102的栅极端110B。在一些实施例中，P型主动区半导体结构106以及N型主动区半导体结构108各自包含一或多个纳米片，因此，第二晶体管104以及第一晶体管102皆为纳米片晶体管。或者或更甚者，P型主动区半导体结构106以及N型主动区半导体结构108各自包含一或多条纳米线，因此，第二晶体管104以及第一晶体管102皆为纳米线晶体管。
在一些实施例中，电路结构100B包含导电区段，其包含源极端114以及漏极端130。或者或更甚者，源极端114以及漏极端130各自沿着Y方向延伸并与第二晶体管104的P型主动区半导体结构106相交。在一些实施例中，源极端114以及漏极端130各自沿着Y方向延伸并与第一晶体管102的N型主动区半导体结构108相交。或者或更甚者，漏极端130A通过金属至装置局部内连线(MDLI)138导电地连接至漏极端130B。在一些实施例中，第二晶体管104的源极端114A通过顶部通路128B导电地连接至正面电力导线107B，且第一晶体管102的源极端114B通过底部通路140导电地连接至背面电力导线120(如图1E)。或者或更甚者，正面电力导线107B保持在第一电源电压VDD，而背面电力导线120保持在第二电源电压VSS。
在一些实施例中，正面电力导线107B在正面金属层105B中沿着X方向延伸。或者或更甚者，背面电力导线120在背面金属层116中沿着X方向延伸。在一些实施例中，正面金属层105B以及背面金属层116各自位于一个法向量朝向Z方向的平面中。或者或更甚者，正面金属层105B位于P型主动区半导体结构106以及N型主动区半导体结构108的上方。在一些实施例中，背面金属层116位于P型主动区半导体结构106以及N型主动区半导体结构108的下方。或者或更甚者，背面金属层116制造在基板上(如图2C中的基板260)，作为掩埋导电层，且N型主动区半导体结构108制造在掩埋导电层上方。在一些实施例中，P型主动区半导体结构106制造在N型主动区半导体结构108上方，且正面金属层105B制造在P型主动区半导体结构106上方。或者或更甚者，本揭示文件中亦讨论了背面金属层116的其他配置(参见例如图3A～4D)。在一些实施例中，正面金属层105B中的导线与背面金属层116中的导线彼此不对称。
在一些实施例中，电路结构100B包含位于正面金属层105B中的正面信号导线109C、109D以及位于背面金属层116中的背面信号导线132。
在一些实施例中，正面信号导线109A为用于向栅极端110A提供输入的输入信号导线，且正面信号导线109B为用于通过漏极端130提供输出的输出信号导线。
在一些实施例中，正面信号导线109D经由顶部栅极通路122B导电地连接至栅极端110A，且用以作为电路结构100B的输入信号导线。或者或更甚者，背面信号导线132用以在电路结构100B的相反侧的相邻单元或电路结构之间配送信号。举例而言，在一些实施例中，通过连接到漏极端130A的顶部至底部通路134(以虚线表示为可选元件)，晶体管堆叠101的输出经由信号导线132B配送。在此结构中，如上文所述，第二晶体管104的漏极端130A通过顶部至底部通路134连接到电路结构100B外部的另一个晶体管，同时另一个晶体管的栅极及/或源极端/漏极端电性耦合到信号导线132B。在另一示例中，或者或更甚者，通路136(以虚线表示为可选元件，亦称为底部通路至装置通路)将源极端114B电性连接到信号导线132B。在此结构中，第一晶体管102的源极端114B通过底部通路至装置通路136以及信号导线132B连接到电路结构100B外部的另一个晶体管。在又一示例中，或者或更甚者，底部通路至装置通路126(以虚线表示为可选元件)将漏极端130B电性连接到电力导线120，以接收例如电压VSS。
在图1B的示例配置中，信号导线132B包含沿着X方向对齐的两个分离的区段。然而，在至少一实施例中，这两个区段是连续的，且信号导线132B从漏极端130A的下方连续延伸到源极端114B的下方。在至少一实施例中，漏极端130A通过顶部至底部通路134、连续的信号导线132B以及底部通路至装置通路136，电性耦合到源极端114B。在一些实施例中，本揭示文件所描述的一或多条其他信号导线(例如信号导线109C、109D、132A)包含对齐但断开的部分，如图1B中的信号导线132B所示。
图1C、1D以及1E根据一些实施例绘示用以作为反相器电路结构的电路结构的布局图。在一些实施例中，图1C是电路结构100A的布局图，特别是正面金属层105A以及第二晶体管104在Z方向的布局图。在一些实施例中，图1D是电路结构100B的布局图，特别是正面金属层105B以及第二晶体管104在Z方向的布局图。在一些实施例中，图1E是电路结构100A或100B的布局图，特别是背面金属层116以及第一晶体管102在Z方向的布局图，因为背面金属层以及第一晶体管在电路结构100A与100B之间没有变化。
在一些实施例中，布局图144、146以及148为具有两个栅极间距(Contact PolyPitch,CPP)的反相器电路结构。在一些实施例中，栅极间距是半导体装置中，对应于栅极端(电极)的相邻栅极图案之间的中心到中心距离，此半导体装置是以与例如布局图144、146以及148相关的工艺技术节点所生产。或者或更甚者，H代表主动区半导体结构106、108沿着Z方向各自的高度，如图2C所描述。在一些实施例中，单元高度代表单元边界111A以及111B之间沿着Y方向的距离，在布局图144、146以及148中，单元高度在5H以及30H之间。或者或更甚者，单元边界线111A以及111B与伪栅极条状图案110C(于下文讨论)一起作为单元边界(亦称为“布局布线边界”)的边缘，且与相邻单元的单元边界的边缘相邻。布局图144、146、148以及电路结构100A、100B对应于沿着Y方向具有一层主动区半导体结构106、108的单元，且被称为单单元高度单元。图3A～3F描述了单单元高度单元的其他示例。图2A～2C、4A～4D、5A～5B描述了双单元高度单元的示例，其描述了沿着Y方向且具有两个主动区半导体结构堆叠的单元。
在一些实施例中，图1C中的布局图包含电路结构100A的顶部或顶部装置的布局图144，包含P型主动区半导体结构106、栅极端110A、漏极端130A、源极端114A、正面信号导线109A、109B、正面电力导线107A、屏蔽导线112A以及通路124A、128A。
在一些实施例中，图1D中的布局图包含电路结构100B的顶部或顶部装置的布局图146，包含P型主动区半导体结构106、栅极端110A、漏极端130A、源极端114A、正面信号导线109C、109D、正面电力导线107B、屏蔽导线112B以及通路124B、128B。
在一些实施例中，图1E中的布局图包含电路结构100A或100B的底部或底部装置的布局图148，包含N型主动区半导体结构108、栅极端130B、源极端114B、漏极端130B、背面电力导线120、信号导线132A、132B、金属至装置局部内连线(MDLI)138、通路140以及栅极通路142。栅极通路142在功能上对应于图1A中的栅极通路122A。在一些实施例中，一个栅极通路(图1A中的栅极通路122A或图1E中的底部栅极通路142)足以将两个栅极端110A、110B电性耦合至反相器的输入，因为栅极端110A、110B已经通过栅极连接131连接在一起。
在一些实施例中，P型主动区半导体结构106、N型主动区半导体结构108、正面信号导线109、109E、正面电力导线107A、107B、正面屏蔽导线112A、112B、背面信号导线132以及背面电力导线120各自沿着X方向延伸。或者或更甚者，栅极端110沿着Y方向延伸且在第二晶体管104的通道区与P型主动区半导体结构106相交。在一些实施例中，源极端114沿着Y方向延伸且在第二晶体管104的通道区与P型主动区半导体结构106相交。或者或更甚者，漏极端130沿着Y方向延伸且在第二晶体管104的通道区与P型主动区半导体结构106相交。
在一些实施例中，通路128A以及128B电性连接了对应的源极端114A以及正面电力导线107A、107B。或者或更甚者，通路142电性连接了栅极端110B以及背面信号导线132B。
在一些实施例中，N型主动区半导体结构108、背面信号导线132以及背面电力导线120各自沿着X方向延伸。或者或更甚者，栅极端110沿着Y方向延伸且在第一晶体管102的通道区与N型主动区半导体结构108相交。在一些实施例中，源极端114B沿着Y方向延伸且与N型主动区半导体结构108相交。或者或更甚者，漏极端130B沿着Y方向延伸且在第一晶体管102的通道区与N型主动区半导体结构108相交。在一些实施例中，通路140用以使源极端114B以及背面电力导线120电性连接。
在一些实施例中，图1C、1D、1E亦包含位于布局图144、146、148的边缘的伪栅极条状图案110C。在一些实施例中，伪栅极条状图案110C与P型主动区半导体结构106的布局图之间的交叉点用以将P型主动区半导体结构106与相邻单元中的主动区隔离。或者或更甚者，伪栅极条状图案110C与N型主动区半导体结构108的布局图之间的交叉点将N型主动区半导体结构108与相邻单元中的主动区隔离。在一些实施例中，主动区半导体结构106、108中的隔离区是基于氧化物定义边缘上的多晶(Poly on Oxide Definition Edge,PODE)技术或基于氧化物定义边缘上的连续多晶(Continuous Poly on Oxide Definition Edge,CPODE)技术所创造的。或者或更甚者，其他适合用于在主动区半导体结构106、108中产生隔离区的技术也在本揭示文件的预期范围内。
在一些实施例中，布局图144、146以及148的单元高度不会随着屏蔽导线112A、112B的增加而改变。或者或更甚者，屏蔽导线112A、112B添加于正面导电层105A、105B。或者或更甚者，较宽的电力导线可以降低电阻以及焦耳热(Joule heating)。在一些实施例中，较宽的电力导线使得相邻的堆叠单元合并或共享电力导线。
在一些实施例中，如下文更详细的讨论，当实现堆叠晶体管单元的垂直邻接(即沿着Y方向邻接)时，邻接单元的晶体管顶部达成了共同电力导线及/或共同屏蔽导线的共用。或者或更甚者，在图1C以及1D中，电力导线107A以及107B各自具有延伸到布局图144以及146之外，一定长度的悬垂154。在一些实施例中，布局图144以及146具有一定量的悬垂156，以屏蔽导线112A以及112B。或者或更甚者，悬垂154以及156各自用于相邻单元的电性连接，以共享电力导线107A、107B或屏蔽导线112A、112B。在一些实施例中，以下更详细地讨论共同电力导线或共同屏蔽导线的态样。或者或更甚者，图1E中的电力导线120额外具有背面悬垂158。在一些实施例中，背面悬垂158用于将电力耦合到一或多个相邻/邻接单元的一或多个其他第一/底部晶体管。
图2A根据一些实施例绘示电路结构200C的透视示意图，电路结构200C将顶部单元电路结构200A与底部单元电路结构200B结合于共同电力导线207A。或者或更甚者，第一晶体管堆叠201A的电力导线207A部分地在第二晶体管堆叠201B上方延伸，且用以将电力配送到第一晶体管堆叠201A以及第二晶体管堆叠201B。电路结构200A在Y方向上邻接电路结构200B。电路结构200A比电路结构200B更加朝向Y方向的正向布置，且被称为“顶部单元”或“顶部单元电路结构”。因此，电路结构200B被称为“底部单元”或“底部单元电路结构”。在一些实施例中，电路结构200C对应于一个双单元高度单元。
在一些实施例中，电路结构200C包含基板(如图2C中的基板260)，其包含位于基板之上的第一晶体管堆叠201A以及第二晶体管堆叠201B，其中第一晶体管202A、202B为第一导电类型，而第二晶体管204A、204B位于第一晶体管202A、202B之上，为异于第一导电类型的第二导电类型。电路结构200C亦包含位于晶体管堆叠201A、201B之上的第一金属层205A之中的多条第一导线203A。位于晶体管堆叠201A、201B之上的多条第一导线203A包含一电力导线207A、一或多条信号导线209A、209B、209C、209D(以下简称信号导线209)以及一或多条屏蔽导线212A、212B。电力导线207A用以配送电力至晶体管堆叠201A、201B，信号导线209用以配送信号至晶体管堆叠201A、201B，而屏蔽导线212A、212B用以屏蔽一或多条信号导线209上的配送信号，其中一或多条信号导线209位于电力导线207A以及屏蔽导线212A、212B之间。
在一些实施例中，具有晶体管堆叠201A、201B的电路结构200A、200B与具有晶体管堆叠101的电路结构100A、100B相似。或者或更甚者，电路结构200C代表电路结构200A与200B的组合，其中电路结构200A与200B类似于电路结构100A与100B，且共享类似于电力导线107A或107B的共同电力导线207A。
在一些实施例中，第一金属层205A包含第一导线203A、第二导线218以及通路222A、222B、224A、228A以及228B。第一导线203A包含电力导线207A、信号导线209以及屏蔽导线212A、212B。第二导线218包含电力导线220A、220B以及信号导线232A、232B、232C、232D(以下简称信号导线232)。通路222A、222B、224A、228A以及228B为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线212A、212B为浮动导线，或者屏蔽导线212A、212B连接到参考电压(例如电源电压VDD、VSS或电路200C上的另一电压)。或者或更甚者，屏蔽导线212A、212B屏蔽、防止及/或减少信号导线209上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，电路结构200C包含第一晶体管202A、202B以及第二晶体管204A、204B，且第一晶体管202A、202B为NMOS装置，第二晶体管204A、204B为PMOS装置。第一晶体管202A、202B有时被称为“底部装置”或“底部晶体管”，而第二晶体管204A、204B有时被称为“顶部装置”或“顶部晶体管”。
图2B根据一些实施例绘示电路结构200F的透视示意图，电路结构200F将顶部电路结构200D与底部电路结构200E结合于共同屏蔽导线212C。电路结构200D在Y方向上邻接电路结构200E。电路结构200D比电路结构200E更加朝向Y方向的正向布置，且被称为“顶部单元”或“顶部单元电路结构”。因此，电路结构200E被称为“底部单元”或“底部单元电路结构”。在一些实施例中，电路结构200F对应于一个双单元高度单元。
在一些实施例中，具有晶体管堆叠201A、201B的电路结构200D、200E与具有晶体管堆叠101的电路结构100A、100B相似。或者或更甚者，电路结构200F代表电路结构200D与200E的组合，其中电路结构200D与200E类似于电路结构100A与100B，且共享类似于屏蔽导线112A或112B的共同屏蔽导线212C。
在一些实施例中，电路结构200F包含基板(如图2C中的基板260)，其包含位于基板之上的第一晶体管堆叠201A以及第二晶体管堆叠201B，其中第一晶体管202A、202B为第一导电类型，而第二晶体管204A、204B位于第一晶体管202A、202B之上，为异于第一导电类型的第二导电类型。电路结构200F亦包含位于晶体管堆叠201A、201B之上的第一金属层205B之中的多条第一导线203B。位于晶体管堆叠201A、201B之上的多条第一导线203B包含电力导线207B、207C、一或多条信号导线209E、209F、209G、209H(以下简称信号导线209I)以及一屏蔽导线212C。电力导线207B、207C用以配送电力至晶体管堆叠201A、201B，信号导线209I用以配送信号至晶体管堆叠201A、201B，而屏蔽导线212C用以屏蔽一或多条信号导线209I上的配送信号，其中一或多条信号导线209I位于电力导线207B、207C以及屏蔽导线212C之间。
在一些实施例中，第一金属层205B包含第一导线203B、第二导线218以及通路222C、222D、224B、228C以及228D。第一导线203B包含电力导线207B、207C、信号导线209I以及屏蔽导线212C。第二导线218包含电力导线220A、220B以及信号导线232A、232B、232C、232D(以下简称信号导线232)。通路222C、222D、224B、228C以及228D为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线212C为浮动导线，或者屏蔽导线212C连接到参考电压(例如电源电压VDD、VSS或电路200F上的另一电压)。或者或更甚者，屏蔽导线212C屏蔽、防止及/或减少信号导线209I上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，在如电路结构200F的双单元高度单元中，屏蔽导线212C用以作为内部信号导线，以在单元中配送信号。举例而言，屏蔽导线212C在单元边界会断开连接，因此屏蔽导线212C之中的信号可以保持在单元的内部。
在一些实施例中，电路结构200F包含第一晶体管202A、202B以及第二晶体管204A、204B，且第一晶体管202A、202B为NMOS装置，第二晶体管204A、204B为PMOS装置。第一晶体管202A、202B有时被称为“底部装置”或“底部晶体管”，而第二晶体管204A、204B有时被称为“顶部装置”或“顶部晶体管”。
图2C根据一些实施例绘示电路结构200G的剖面示意图。在一些实施例中，电路结构200G包含基板260，基板260包含在其之上的第一晶体管堆叠201A以及第二晶体管堆叠201B。
在一些实施例中，具有晶体管堆叠201A、201B的电路结构200H、200I与具有晶体管堆叠101的电路结构100A、100B相似。或者或更甚者，电路结构200G代表电路结构200H与200I的组合，其中电路结构200H与200I类似于电路结构100A与100B，且共享类似于屏蔽导线112A或112B的共同屏蔽导线212D。
在一些实施例中，电力导线207D、207E具有3H至7H的宽度262，其中H代表主动区半导体结构206A、206B、208A、208B在Z方向上的高度。或者或更甚者，电力导线207D、207E的宽度262降低了电力导线207D、207E的电阻，并减少了电力导线207D、207E内部的焦耳热。在一些实施例中，导体内的电阻随着剖面积的增加等比例地减小。或者或更甚者，焦耳热随着电阻的降低而减小。
在一些实施例中，信号导线209M具有0.5H至3H的宽度264，而信号导线232C以及232D之间的距离为0.5H至3H。或者或更甚者，晶体管堆叠高度268为10H至50H，而单元宽度270为5H至30H。
在一些实施例中，电路结构200G包含导电区段，其包含源极端214A、214B、214C、214D以及漏极端(未示出)。或者或更甚者，源极端214A、214B、214C、214D以及漏极端130各自沿着Y方向延伸并与第二晶体管204A、204B的P型主动区半导体结构206A、206B相交。在一些实施例中，源极端214A、214B、214C、214D以及漏极端各自沿着Y方向延伸并与第一晶体管202A、202B的N型主动区半导体结构208A、208B相交。在一些实施例中，第二晶体管204A的源极端214A通过顶部通路224A导电地连接至正面信号导线209J，且第一晶体管202A的源极端214B通过底部通路236A导电地连接至背面信号导线232A。
在一些实施例中，在邻接单元(例如电路结构200H、200I)中的顶部装置(或顶部晶体管204A、204B)，具有可堆叠(或相同)的前端特征以及顶部至底部通路(234A、234B)，且具有附带镜像结构的后端特征。在一些实施例中，在邻接单元(例如电路结构200H、200I)中的底部装置(或底部晶体管202A、202B)，具有可堆叠(或相同)的前端特征以及后端特征。
前端特征包含在前段工艺(Front End Of Line,FEOL)中制造的特征，而后段特征包含在后段工艺(Back End Of Line,BEOL)中制造的特征。前段特征的示例包含PO、CPO、MD以及OD特征。后段特征的示例包含M0、BM0、VG、VD以及CMD特征。PO特征对应于组成栅极的位置，而CPO(Cut-PO)特征对应于栅极断开的位置。MD特征或MD接点结构对应于组成本揭示文件所述的源极/漏极端的位置，而CMD(Cut-MD)特征对应于MD接点结构断开的位置。OD特征对应于主动区(或主动区半导体结构)。M0特征对应于位于金属0层的导电图案。在至少一实施例中，位于晶体管堆叠201A、201B之上的导线207D、209J、209K、212D、209L、209M以及107E为位于金属0层的导电图案。BM0特征对应于位于背面金属0层的导电图案。在至少一实施例中，位于晶体管堆叠201A、201B之下的导线220B、232A、232B、220B、232C以及232D为位于背面金属0层的导电图案。VG、VB、VD特征对应于本揭示文章所述的各种栅极通路、底部通路、装置通路。
在一些实施例中，顶部晶体管(例如图2A～2B中的晶体管204A、204B)的前端特征以及顶部至底部通路为可堆叠的(或相同)，而顶部晶体管(例如图2A～2B中的晶体管204A、204B)的后端特征具有镜像结构。举例而言，如图2B～2C所示，位于顶部晶体管204A之上的导线203B以及位于顶部晶体管204B之上的导线203B穿越共同屏蔽导线212C的中心线彼此对称。
在一些实施例中，底部晶体管(例如图2A～2B中的晶体管202A、202B)的前端特征以及后端特征为可堆叠的(或相同)。举例而言，如图2B～2C所示，位于底部晶体管202A之下的导线216以及位于底部晶体管202B之下的导线216为相同的。
图3A根据一些实施例绘示电路结构300A(此处亦称为单元)的透视示意图，电路结构300A以互补式场效晶体管(CFET)实现，其包含电力导线307A、信号导线309A、309B(以下称为信号导线309)以及正面导电层305A中的屏蔽导线312A。或者或更甚者，电路结构300A包含基板(未于图3A中示出，但对应于例如图4C中的基板460)以及位于基板之上的第一晶体管堆叠301A。第一晶体管堆叠301A包含第一晶体管302A以及第二晶体管304A，其中第一晶体管302A为第一导电类型，而第二晶体管304A位于第一晶体管302A之上，为异于第一导电类型的第二导电类型。电路结构300A亦包含位于第一晶体管堆叠301A之上的第一金属层305A之中的多条第一导线303A，第一导线303A电性连接至第一晶体管堆叠301A。电路结构300A亦包含位于基板以及第一晶体管堆叠301A之下的第二金属层316A之中的多条第二导线318A，第二导线318A电性连接至第一晶体管堆叠301A。第一导线303A被配置为与第二导线318A不对称。
在一些实施例中，具有正面导电层305A、第一导线303A、第一晶体管堆叠301A、第一晶体管302A以及第二晶体管304A的电路结构300A，与具有正面导电层105A、第一导线103A、第一晶体管堆叠101、第一晶体管102以及第二晶体管104的电路结构100A相似。或者或更甚者，电路结构300A包含额外的背面屏蔽导线333A。在一些实施例中，额外的背面屏蔽导线333A是电路结构300A以及100A之间主要的差异。或者或更甚者，屏蔽导线333A为浮动导线，或者屏蔽导线333A连接到参考电压(例如电源电压VDD、VSS或其他任何电压)以屏蔽、防止及/或减少信号导线332A、332B上的信号与其他相邻电路结构或单元的信号导线上的信号之间的信号干扰或信号串扰。
在一些实施例中，电路结构300A包含第一晶体管302A以及第二晶体管304A，且第一晶体管302A为NMOS装置，第二晶体管304A为PMOS装置。第一晶体管302A有时被称为“底部装置”或“底部晶体管”，而第二晶体管304A有时被称为“顶部装置”或“顶部晶体管”。或者或更甚者，第一晶体管302A以及第二晶体管304A的栅极端310B以及310A(以下简称栅极端310)通过栅极连接331电性连接在一起，且用以作为输入端，接收经由顶部栅极通路322A(亦称为通路至栅极(VG))，来自信号导线309A的信号。在一些实施例中，第二晶体管304A以及第一晶体管302A的漏极端330A以及330B(以下简称漏极端330)连接在一起，且用以作为输出端，经由通路334A连接至信号导线332B，或经由通路326A连接至信号导线332A。或者或更甚者，第二晶体管304A的源极端314A通过通路328A电性连接到电力导线307A而保持在电源电压VDD，且第一晶体管302A的源极端314B通过通路340A(如图3E)电性连接到电力导线320A而保持在电源电压VSS。在至少一实施例中，省略了栅极连接331。在一些实施例中，底部栅极通路(未示出)用以将底部装置(即第一晶体管302A)的栅极端310B耦接至背面金属层316A上的信号导线332A以及332B。图3E～3F中描述了底部栅极通路的示例。
在一些实施例中，第二晶体管304A以及第一晶体管302A的漏极端330A以及330B(以下简称漏极端330)通过金属至装置局部内连线(MDLI)138连接在一起，且用以作为输出端，将信号经由通路334A(亦称为顶部至底部通路(VTB))传送至信号导线332B。在至少一实施例中，类似的金属至装置局部内连线(MDLI)位于第二晶体管304A的源极端314A以及第一晶体管302A的源极端314B之间。在一或多个实施例中，所描述的金属至装置局部内连线(MDLI)中的一个或两个被省略。或者或更甚者，第二晶体管304A的源极端314A通过顶部装置通路(VD)328A电性连接到电力导线307A而保持在电源电压VDD，且第一晶体管302A的源极端314B通过通路340A(图3A中未示出，但在图3E中表示)电性连接到电力导线320A而保持在电源电压VSS。源极端/漏极端也被称为金属至装置(MD)接触结构。本揭示文件所描述的“源极端”及/或“漏极端”为示例，且在一个或多个实施例中可以互换为“漏极端”及/或“源极端”。
在一些实施例中，电路结构300A包含沿着X方向延伸的P型主动区半导体结构306以及N型主动区半导体结构308。在一些实施例中，P型主动区半导体结构306沿着Z方向与N型主动区半导体结构308堆叠。或者或更甚者，沿着Y方向延伸的栅极端310与P型主动区半导体结构306以及N型主动区半导体结构308两者相交。在一些实施例中，栅极端310作为两个堆叠的栅极端310A、310B，导电地连接在一起：一个栅极端310A在第二晶体管304A的通道区与P型主动区半导体结构306相交，而另一个栅极端310B在第一晶体管302A的通道区与N型主动区半导体结构308相交。或者或更甚者，第二晶体管304A的栅极端310A通过栅极连接331导电地连接到第一晶体管302A的栅极端310B。在一些实施例中，P型主动区半导体结构306以及N型主动区半导体结构308各自包含一或多个纳米片，因此，第二晶体管304A以及第一晶体管302A皆为纳米片晶体管。或者或更甚者，P型主动区半导体结构306以及N型主动区半导体结构308各自包含一或多条纳米线，因此，第二晶体管304A以及第一晶体管302A皆为纳米线晶体管。
在一些实施例中，电路结构300A包含导电区段，其包含源极端314以及漏极端330。或者或更甚者，源极端314以及漏极端330各自沿着Y方向延伸并与第二晶体管304A的P型主动区半导体结构306相交。在一些实施例中，源极端314以及漏极端330各自沿着Y方向延伸并与第一晶体管302A的N型主动区半导体结构308相交。或者或更甚者，漏极端330A通过金属至装置局部内连线(MDLI)338A导电地连接至漏极端330B。在一些实施例中，第二晶体管304A的源极端314A通过顶部通路328A导电地连接至正面电力导线307A，且第一晶体管302A的源极端314B通过底部通路340A导电地连接至背面电力导线320A(如图3E)。或者或更甚者，正面电力导线307A保持在第一电源电压VDD，而背面电力导线320A保持在第二电源电压VSS。
在一些实施例中，正面电力导线307A在正面金属层305A中沿着X方向延伸。或者或更甚者，背面电力导线320A在背面金属层316A中沿着X方向延伸。在一些实施例中，正面金属层305A以及背面金属层316A各自位于一个法向量朝向Z方向的平面中。或者或更甚者，正面金属层305A位于P型主动区半导体结构306以及N型主动区半导体结构308的上方。在一些实施例中，背面金属层316A位于P型主动区半导体结构306以及N型主动区半导体结构308的下方。或者或更甚者，背面金属层316A制造在基板上(如图4C中的基板460)，作为掩埋导电层，且N型主动区半导体结构308制造在掩埋导电层上方。在一些实施例中，P型主动区半导体结构306制造在N型主动区半导体结构308上方，且正面金属层305A制造在P型主动区半导体结构306上方。或者或更甚者，正面金属层305A中的导线与背面金属层316A中的导线彼此不对称。
在一些实施例中，电路结构300A包含位于正面金属层305A中的正面信号导线309、位于背面金属层316A中的背面信号导线332以及屏蔽导线333A。或者或更甚者，正面信号导线309A为用于向栅极端310A提供输入的输入信号导线。
在一些实施例中，正面信号导线309A经由顶部栅极通路322A导电地连接至栅极端310A，且用以作为电路结构300A的输入信号导线。在一些实施例中，背面信号导线332B经由通路334A导电地连接至漏极端330A，且用以作为电路结构300A的输出信号导线。或者或更甚者，背面信号导线332A经由通路326A导电地连接至漏极端330B，且用以作为电路结构300A的输出信号导线。
或者或更甚者，背面信号导线332用以在电路结构300A的相反侧的相邻单元或电路结构之间配送信号。举例而言，在一些实施例中，通过连接到漏极端330A的顶部至底部通路334A(以虚线表示为可选元件)，晶体管堆叠301A的输出经由信号导线332B配送。在此结构中，如上文所述，第二晶体管304A的漏极端330A通过顶部至底部通路334A连接到电路结构300A外部的另一个晶体管，同时另一个晶体管的栅极及/或源极端/漏极端电性耦合到信号导线332B。在另一示例中，或者或更甚者，通路336(以虚线表示为可选元件，亦称为底部通路至装置通路)将源极端314A电性连接到信号导线332B。在此结构中，第一晶体管302A的源极端314A通过通路336以及信号导线332B连接到电路结构300A外部的另一个晶体管。在又一示例中，或者或更甚者，底部通路至装置通路326A(以虚线表示为可选元件)将漏极端330B电性连接到信号导线332A。
在图3A的示例配置中，信号导线332B是连续的信号导线132B且从漏极端330A之下延伸到源极端314A之下。或者或更甚者，导线332B包含两个沿着X方向对齐的断开区段。在至少一实施例中，漏极端330A经由顶部至底部通路334A、连续的信号导线332B以及顶部至底部通路336，电性耦接至源极端314A。在一些实施例中，本揭示文件所描述的一或多条信号导线(例如信号导线309A、309B、332A、332B)组成了对齐但断开的区段。
图3B根据一些实施例绘示电路结构300B(在本揭示文件中亦称为“单元”)的透视示意图，电路结构300B包含位于正面导电层305B中的电力导线307B、信号导线309C、309D、309E(以下简称为信号导线309F)以及屏蔽导线312B。或者或更甚者，电路结构300B包含基板(如图4C中的基板460)，其包含位于基板之上的第一晶体管堆叠301B，第一晶体管堆叠301B包含第一导电类型的第一晶体管302B。第二晶体管304B位于第一晶体管302B之上，为异于第一导电类型的第二导电类型。电路结构300B亦包含位于第一晶体管堆叠301B之上的第一金属层305B之中的多条第一导线303B，多条第一导线303B电性连接至第一晶体管堆叠301B。电路结构300B亦包含位于基板以及第一晶体管堆叠301B之下的第二金属层316B之中的多条第二导线318B，多条第二导线318B电性连接至第一晶体管堆叠301B。第一导线303B被配置为与第二导线318B不对称。为简单起见，第一晶体管302B的栅极端以及第二晶体管304B的栅极端以共同栅极端310表示。在一或多个实施例中，栅极端310包含一个栅极连接，其近似于图3A中的栅极连接331。在一些实施例中，图3B的栅极端310中的栅极连接被省略，而第一晶体管302B以及第二晶体管304B各自具有彼此分离的栅极端。
在一些实施例中，具有正面导电层305B、第一导线303B、第一晶体管堆叠301B、第一晶体管302B以及第二晶体管304B的电路结构300B，与具有正面导电层105B、第一导线103B、第一晶体管堆叠101、第一晶体管102以及第二晶体管104的电路结构100B相似。或者或更甚者，电路结构300B包含额外的背面屏蔽导线333B以及额外的信号导线309E。在一些实施例中，额外的背面屏蔽导线333A以及额外的信号导线309E是电路结构300B以及100B之间主要的差异。
在一些实施例中，电路结构300A与300B的相似之处，在于背面金属层316B相似于背面金属层316A旋转180度，且晶体管堆叠301A与301B皆为晶体管堆叠、其他集成电路装置或类似者。或者或更甚者，电路结构300B不包含通路328A，通路322B电性连接至正面信号导线309D，源极端314A以及通路324B电性连接至正面信号导线309C，且源极端314B以及通路324A(亦称为底部至顶部通路(Via-Bottom-to-Top,VBT))电性连接至正面信号导线309E。在一些实施例中，电路结构300A包含一或多个底部至顶部通路(未示出)。
在一些实施例中，电路结构300B包含位于正面金属层305B的正面信号导线309C、309D以及309E，且背面金属层316B包含背面信号导线332C以及332D，背面信号导线332C以及332D与正面信号导线309C、309D以及309E为不对称。或者或更甚者，背面金属层318B包含屏蔽导线333B，屏蔽导线333B作为位于电力导线320B与屏蔽导线333B之间的信号导线332C、332D的屏蔽导线。
在一些实施例中，第一金属层305B包含第一导线303B、第二导线318B以及通路322B、324A、324B以及340B。第一导线303B包含电力导线307B、信号导线309C、309D、309E以及屏蔽导线312B。第二导线318B包含电力导线320以及信号导线332C、332D。通路322B、324A、324B以及340B为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线312B以及333B为浮动导线，或者屏蔽导线312B以及333B连接到参考电压(例如电源电压VDD、VSS或电路300B上的另一电压)。或者或更甚者，屏蔽导线312B以及333B屏蔽、防止及/或减少信号导线309C、309D、309E、332C、332D上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，电路结构300B包含第一晶体管302B以及第二晶体管304B，且第一晶体管302B为NMOS装置，第二晶体管304B为PMOS装置。第一晶体管302B有时被称为“底部装置”或“底部晶体管”，而第二晶体管304B有时被称为“顶部装置”或“顶部晶体管”。或者或更甚者，栅极端310作为输入端，接收经由顶部栅极通路322B(亦称为通路至栅极(VG))，来自信号导线309D的信号。在一些实施例中，底部栅极通路(未示出)用以将栅极端310耦接至金属层316B上的信号导线332C、332D。
在一些实施例中，第二晶体管304B以及第一晶体管302B的漏极端330A以及330B(以下简称漏极端330)通过金属至装置局部内连线(MDLI)338B(如图3C)连接在一起，且用以作为输出端，将信号经由通路334B(亦称为顶部至底部通路(VTB))传送至信号导线332C。在至少一实施例中，类似的金属至装置局部内连线(MDLI)位于第二晶体管304B的源极端314A以及第一晶体管302B的源极端314B之间。在一或多个实施例中，所描述的金属至装置局部内连线(MDLI)中的一个或两个被省略。或者或更甚者，第一晶体管302B的源极端314B通过底部通路340B电性连接到电力导线320B而保持在电源电压VSS。源极端/漏极端也被称为金属至装置(MD)接触结构。本揭示文件所描述的“源极端”及/或“漏极端”为示例，且在一个或多个实施例中可以互换为“漏极端”及/或“源极端”。
在一些实施例中，电路结构300B包含沿着X方向延伸的P型主动区半导体结构306以及N型主动区半导体结构308。或者或更甚者，X方向、Y方向以及Z方向在图3B以及贯穿本揭示文件的其他附图中，彼此相互垂直并形成垂直坐标系。在一些实施例中，P型主动区半导体结构306沿着Z方向与N型主动区半导体结构308堆叠。或者或更甚者，沿着Y方向延伸的栅极端310与P型主动区半导体结构306以及N型主动区半导体结构308两者相交。在一些实施例中，栅极端310作为两个堆叠的栅极端，导电地连接在一起：一个栅极端在第二晶体管304B的通道区与P型主动区半导体结构306相交，而另一个栅极端在第一晶体管302B的通道区与N型主动区半导体结构308相交。在一些实施例中，P型主动区半导体结构306以及N型主动区半导体结构308各自包含一或多个纳米片，因此，第二晶体管304B以及第一晶体管302B皆为纳米片晶体管。或者或更甚者，P型主动区半导体结构306以及N型主动区半导体结构308各自包含一或多条纳米线，因此，第二晶体管304B以及第一晶体管302B皆为纳米线晶体管。
在一些实施例中，电路结构300B包含导电区段，其包含源极端314以及漏极端330。或者或更甚者，源极端314以及漏极端330各自沿着Y方向延伸并与第二晶体管304B的P型主动区半导体结构306相交。在一些实施例中，源极端314以及漏极端330各自沿着Y方向延伸并与第一晶体管302B的N型主动区半导体结构308相交。或者或更甚者，漏极端330A以及330B通过金属至装置局部内连线(MDLI)338导电地连接在一起。在一些实施例中，第二晶体管304B的源极端314A通过顶部通路324B导电地连接至正面信号导线309C，且第一晶体管302B的源极端314B通过底部通路340B导电地连接至背面电力导线320B。或者或更甚者，正面电力导线307B保持在第一电源电压VDD，而背面电力导线320B保持在第二电源电压VSS。
在一些实施例中，正面电力导线307B在正面金属层305B中沿着X方向延伸。或者或更甚者，背面电力导线320B在背面金属层310B中沿着X方向延伸。在一些实施例中，正面金属层305B以及背面金属层316B各自位于一个法向量朝向Z方向的平面中。或者或更甚者，正面金属层305B位于P型主动区半导体结构306以及N型主动区半导体结构308的上方。在一些实施例中，背面金属层316B位于P型主动区半导体结构306以及N型主动区半导体结构308的下方。或者或更甚者，背面金属层316B制造在基板上(如图4C中的基板460)，作为掩埋导电层，且N型主动区半导体结构308制造在掩埋导电层上方。在一些实施例中，P型主动区半导体结构306制造在N型主动区半导体结构308上方，且正面金属层305B制造在P型主动区半导体结构306上方。在一些实施例中，正面金属层305B中的导线与背面金属层316B中的导线彼此不对称。
在一些实施例中，电路结构300B包含位于正面金属层305B的正面信号导线309C、309D以及309E，且背面金属层316B包含背面信号导线332C以及332D。
在一些实施例中，正面信号导线309D经由顶部栅极通路322B导电地连接至栅极端310，且用以作为电路结构300B的输入信号导线。或者或更甚者，背面信号导线332用以在电路结构300B的相反侧的相邻单元或电路结构之间配送信号。举例而言，在一些实施例中，通过连接到漏极端330A的顶部至底部通路334B(如图3F所示)，晶体管堆叠301B的输出经由信号导线332C配送。在此结构中，如上文所述，第二晶体管304B的漏极端330A通过顶部至底部通路334B连接到电路结构300B外部的另一个晶体管，同时另一个晶体管的栅极及/或源极端/漏极端电性耦合到信号导线332C。
与电路结构100A、100B相比，电路结构300A、300B包含在M0层中的额外导线及/或在BM0层中的额外导线，而没有增加在Y方向上的单元高度。在至少一实施例中，电路结构300A、300B包含未包含在电路结构100A、100B中的一或多个顶部至底部通路(例如图3B中的通路324A)。结果，在一或多个实施例中，提供了额外的配送资源及/或增加了配送的灵活性。
在一些实施例中，电路结构100A、100B在M0层具有镜像的导线排列，且在BM0层具有相同的导线排列。在一些实施例中，电路结构300A、300B在M0层具有镜像的导线排列，且在BM0层具有相同的导线排列。
在一些实施例中，电路结构100A、100B、300A、300B在M0层以及BM0层中各自具有不对称的导线排列。举例而言，在电路结构100A、100B、300A、300B中，其M0层中的导线排列不是BM0层中导线排列的镜像(即不对称)。此方法不同于其他方法，在其他方法中，M0层中的导线排列是BM0层中导线排列的镜像(即对称)。与其他方法相比，电路结构100A、100B、300A、300B包含在M0层中的额外导线及/或在BM0层中的额外导线，而没有增加在Y方向上的单元高度。结果，在一或多个实施例中，与其他方法相比，此方法提供了额外的配送资源及/或增加了配送的灵活性。
图3C、3D、3E以及3F根据一些实施例绘示电路结构300A以及300B的布局图。在一些实施例中，图3C是电路结构300A的布局图，特别是正面金属层305A以及第二晶体管304A在Z方向的布局图。在一些实施例中，图3D是电路结构300A的布局图，特别是背面金属层316A以及第一晶体管302A在Z方向的布局图。在一些实施例中，图3E是电路结构300B的布局图，特别是正面金属层305B以及第二晶体管304B在Z方向的布局图。在一些实施例中，图3F是电路结构300B的布局图，特别是背面金属层316B以及第一晶体管302B在Z方向的布局图。
在一些实施例中，布局图344、346、348以及350为具有两个栅极间距(CPP)的电路结构。或者或更甚者，H代表主动区半导体结构306、308的高度。在一些实施例中，布局图344、346、348以及350具有5H至30H的高度。在一些实施例中，单元高度代表单元边界311A以及311B之间沿着Y方向的距离，在布局图344、346、348以及350中，其距离在5H以及30H之间。或者或更甚者，单元边界线311A以及311B与伪栅极条状图案310C(于下文讨论)一起作为单元边界(亦称为“布局布线边界”)的边缘，且与相邻单元的单元边界的边缘相邻。
在一些实施例中，图3C中的布局图包含电路结构300A的顶部或顶部装置的布局图344，包含P型主动区半导体结构306、栅极端310A、漏极端330A、源极端314A、正面信号导线309A、309B、正面电力导线307A、屏蔽导线312A以及通路322A、328A。
在一些实施例中，图3D中的布局图包含电路结构300A的底部或底部装置的布局图346，包含N型主动区半导体结构308、栅极端310B、源极端314B、漏极端330B、背面电力导线320A、信号导线332A、332B、屏蔽导线333A以及金属至装置局部内连线(MDLI)338A、通路340A、326A。
在一些实施例中，图3E中的布局图包含电路结构300B的顶部或顶部装置的布局图348，包含P型主动区半导体结构306、栅极端310、漏极端330A、源极端314A、正面信号导线309C、309D、正面电力导线307B、屏蔽导线312B以及通路322B、324B。
在一些实施例中，图3F中的布局图包含电路结构300B的底部或底部装置的布局图350，包含N型主动区半导体结构308、栅极端310、源极端314B、漏极端330B、背面电力导线320B、信号导线322C、332D、屏蔽导线333B、金属至装置局部内连线(MDLI)338B、漏极通路326B以及VSS通路340B。
在一些实施例中，P型主动区半导体结构306、N型主动区半导体结构308、正面信号导线309A、309B、、309C、309D、309E、正面电力导线307A、307B、正面屏蔽导线312A、312B、背面信号导线332A、332B、332C、332D、背面屏蔽导线333A、333B以及背面电力导线320A、320B各自沿着X方向延伸。或者或更甚者，栅极端310沿着Y方向延伸且在第二晶体管304A、304B的通道区与P型主动区半导体结构306相交。在一些实施例中，源极端314沿着Y方向延伸且在第二晶体管304A、304B的通道区与P型主动区半导体结构306相交。或者或更甚者，漏极端330沿着Y方向延伸且在第二晶体管304A、304B的通道区与P型主动区半导体结构306相交。
在一些实施例中，通路328A电性连接了源极端314A以及正面电力导线307A。或者或更甚者，通路322A、322B电性连接了栅极端310以及对应的背面信号导线309A、309C。
在一些实施例中，N型主动区半导体结构308、背面信号导线332A、332B、332C、332D、背面电力导线320A、320B以及背面屏蔽导线333A、333B各自沿着X方向延伸。或者或更甚者，栅极端310沿着Y方向延伸且在第一晶体管302A、320B的通道区与N型主动区半导体结构308相交。在一些实施例中，源极端314B沿着Y方向延伸且与N型主动区半导体结构308相交。或者或更甚者，漏极端330B沿着Y方向延伸且在第一晶体管302A、302B的通道区与N型主动区半导体结构308相交。在一些实施例中，通路340B用以使源极端314B以及背面电力导线320B电性连接。
在一些实施例中，图3C、3D、3E、3F亦包含位于布局图344、346、348、350的边缘的伪栅极条状图案310C。在一些实施例中，伪栅极条状图案310C与P型主动区半导体结构306的布局图之间的交叉点用以将P型主动区半导体结构306与相邻单元中的主动区隔离。或者或更甚者，伪栅极条状图案310C与N型主动区半导体结构308的布局图之间的交叉点将N型主动区半导体结构308与相邻单元中的主动区隔离。在一些实施例中，主动区半导体结构306、308中的隔离区是基于氧化物定义边缘上的多晶(Poly on Oxide Definition Edge,PODE)技术或基于氧化物定义边缘上的连续多晶(Continuous Poly on Oxide DefinitionEdge,CPODE)技术所创造的。或者或更甚者，其他适合用于在主动区半导体结构306、308中产生隔离区的技术也在本揭示文件的预期范围内。
在一些实施例中，布局图344、346、348以及350的单元高度不会随着屏蔽导线333A、333B或正面信号导线309E的增加而改变。或者或更甚者，较宽的电力导线可以降低电阻以及焦耳热(Joule heating)。在一些实施例中，较宽的电力导线使得相邻的堆叠单元合并或共享电力导线。或者或更甚者，相邻的堆叠单元之间共用单条屏蔽导线。在一些实施例中，在单独单元的垂直邻接中(见图4A～4D)，共同电力导线以及共屏蔽导线是可以被实现的。或者或更甚者，在双单元高度的单元中，额外的屏蔽导线，例如导线309E，为额外的信号导线提供屏蔽。在一些实施例中，在双单元高度的单元中，漏极端330B进一步远离电力导线320A、320B延伸，并与屏蔽导线333A或333B之上的漏极通路电性连接。
在一些实施例中，如下文更详细的讨论，当实现堆叠晶体管单元的垂直邻接(即沿着Y方向邻接)时，邻接单元的晶体管顶部达成了共同电力导线及/或共同屏蔽导线的共用。或者或更甚者，在图3C以及3D中，电力导线307A以及307B各自具有延伸到布局图344以及346之外，一定长度的悬垂354。在一些实施例中，布局图348具有一定量的从屏蔽导线312B的悬垂356。或者或更甚者，悬垂354以及356各自用于相邻单元的电性连接，以共享电力导线307A、307B或屏蔽导线312A、312B。在一些实施例中，以下更详细地讨论共同电力导线或共同屏蔽导线的态样。或者或更甚者，图3D、3F中的电力导线320A、320B额外具有悬垂358。在一些实施例中，背面悬垂358用于将电力耦合到一或多个相邻/邻接单元的一或多个其他第一/底部晶体管。在一些实施例中，见图3D，屏蔽导线333A具有悬垂360，其用于信号导线332与相邻单元之间的耦接及/或屏蔽。
图4A根据一些实施例绘示电路结构400C的透视示意图，电路结构400C将顶部单元电路结构400A与底部单元电路结构400B结合于共同电力导线407A。电路结构400A在Y方向上邻接电路结构400B。电路结构400A比电路结构400B更加朝向Y方向的正向布置，且被称为“顶部单元”或“顶部单元电路结构”。因此，电路结构400B被称为“底部单元”或“底部单元电路结构”。
在一些实施例中，电路结构400C包含基板(如图4C)，其包含位于基板之上的第一晶体管堆叠401A以及第二晶体管堆叠401B，其中第一晶体管402A、402B为第一导电类型，而第二晶体管404A、404B位于第一晶体管402A、402B之上，为异于第一导电类型的第二导电类型。电路结构400C亦包含位于晶体管堆叠401A、401B之上的第一金属层405A之中的多条第一导线403A。位于晶体管堆叠401A、401B之上的多条第一导线403A包含一电力导线407A、一或多条信号导线409A、409B、409C、409D、409E(以下简称信号导线409)以及一或多条屏蔽导线412A、412B。电力导线407A用以配送电力至晶体管堆叠401A、401B，信号导线409用以配送信号至晶体管堆叠401A、401B，而屏蔽导线412A、412B用以屏蔽一或多条信号导线409上的配送信号，其中一或多条信号导线409位于电力导线407A以及屏蔽导线412A、412B之间。
或者或更甚者，电路结构400A包含基板(如图4C的基板460)，其包含位于基板之上的第一晶体管堆叠401A以及401B，其包含第一晶体管402A、402B以及第二晶体管404。第一晶体管402A以及402B为第一导电类型，而第二晶体管404位于第一晶体管402A以及402B之上，为异于第一导电类型的第二导电类型。电路结构400A亦包含位于晶体管堆叠401A、401B之上的第一金属层405A之中的多条第一导线403A，第一导线403A电性连接至第一晶体管堆叠401A以及401B。电路结构400A亦包含位于晶体管堆叠401A、401B之下的第二金属层416A之中的多条第二导线418A，第二导线418A电性连接至第一晶体管堆叠401A以及401B。第一导线403A被配置为与第二导线418A不对称。
在一些实施例中，具有晶体管堆叠401A、401B的电路结构400A、400B与具有晶体管堆叠301B、301A的电路结构300B、300A相似。或者或更甚者，电路结构400C代表电路结构400A与400B的组合，其中电路结构400A与400B类似于电路结构300B与300A，且电路结构300B与300A共享了共同正面电力导线407A以及共同背面电力导线420A。
在一些实施例中，第一金属层405A包含第一导线403A、第二导线418A以及通路422A、422B、424A、426A、428B、434A以及436。第一导线403A包含电力导线407A、信号导线409A、409B、409C、409D、409E以及屏蔽导线412A、412B。第二导线418A包含电力导线420A以及信号导线432A、432B、432C、432D(以下简称信号导线432)。通路422A、422B、424A、426A、428B、434A以及436为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线412A、412B为浮动导线，或者屏蔽导线412A、412B连接到参考电压(例如电源电压VDD、VSS或电路400C上的另一电压)。或者或更甚者，屏蔽导线412A、412B屏蔽、防止及/或减少信号导线409A、409B、409C、409D、409E上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，电路结构400C包含第一晶体管402A、402B以及第二晶体管404A、404B，且第一晶体管402A、402B为NMOS装置，第二晶体管404A、404B为PMOS装置。第一晶体管402A、402B有时被称为“底部装置”或“底部晶体管”，而第二晶体管404A、404B有时被称为“顶部装置”或“顶部晶体管”。
图4B根据一些实施例绘示电路结构400F的透视示意图，电路结构400F将顶部单元电路结构400D与底部单元电路结构400E结合于共同屏蔽导线412C。电路结构400D在Y方向上邻接电路结构400E。电路结构400D比电路结构400E更加朝向Y方向的正向布置，且被称为“顶部单元”或“顶部单元电路结构”。因此，电路结构400E被称为“底部单元”或“底部单元电路结构”。
在一些实施例中，具有晶体管堆叠401A、401B的电路结构400D、400E与具有晶体管堆叠301A、301B的电路结构300A、300B相似。或者或更甚者，电路结构400F代表电路结构400D与400E的组合，其中电路结构400D与400E共享了共同正面屏蔽导线412C及共同背面屏蔽导线433C。
在一些实施例中，电路结构400F包含基板(如图4C的基板460)，其包含位于基板之上的第一晶体管堆叠401A以及401B。第一晶体管堆叠401A、401B包含第一晶体管402A、402B以及第二晶体管404A、404B。第一晶体管402A以及402B为第一导电类型，而第二晶体管404A、404B位于第一晶体管402A以及402B之上，为异于第一导电类型的第二导电类型。电路结构400F亦包含位于晶体管堆叠401A、401B之上的第一金属层405B之中的多条第一导线403B，第一导线403B电性连接至第一晶体管堆叠401A以及401B。电路结构400F亦包含位于晶体管堆叠401A、401B之下的第二金属层416B之中的多条第二导线418B，第二导线418B电性连接至第一晶体管堆叠401A以及401B。第一导线403B被配置为与第二导线418B不对称。
在一些实施例中，第一金属层405B包含第一导线403B、第二导线418B以及通路422C、422D、424B、424C、426B、428C、434B以及440C。第一导线403B包含电力导线407B、407C、信号导线409F、409G、409H、409I、409J以及屏蔽导线412C。第二导线418B包含电力导线420B、420C以及信号导线432A、432B、432C、432D(以下简称信号导线432)。通路422C、422D、424B、424C、426B、428C、434B以及440C为一种或多种导电材料，例如铜、铝、钨、钛、多晶硅或其他能够提供低电阻信号路径的材料。在一些实施例中，屏蔽导线412C为浮动导线，或者屏蔽导线412C连接到参考电压(例如电源电压VDD、VSS或电路400C上的另一电压)。或者或更甚者，屏蔽导线412C屏蔽、防止及/或减少信号导409F、409G、409H、409I、409J上的信号与其他相邻电路结构或单元上的信号之间的信号干扰或信号串扰。
在一些实施例中，在如电路结构400F的双单元高度单元中，屏蔽导线412C用以作为内部信号导线，以在单元中配送信号。举例而言，屏蔽导线412C在单元边界会断开连接，因此屏蔽导线412C之中的信号可以保持在单元的内部。
在一些实施例中，电路结构400F包含第一晶体管402A、402B以及第二晶体管404A、404B，且第一晶体管402A、402B为NMOS装置，第二晶体管404A、404B为PMOS装置。第一晶体管402A、402B有时被称为“底部装置”或“底部晶体管”，而第二晶体管404A、404B有时被称为“顶部装置”或“顶部晶体管”。
图4C根据一些实施例绘示电路结构400G的透视示意图，其中电路结构400G具有共同正面屏蔽导线412D以及共同背面屏蔽导线433D。在一些实施例中，电路结构400G包含多条第一导线，这些第一导线包含电力导线407D、407E、一或多条信号导线409K、409L、409M、409N、409O以及一共同正面屏蔽导线412D。电力导线407D、407E用以配送电力至晶体管堆叠401A、401B，信号导线409K、409L、409M、409N、409O用以配送信号至晶体管堆叠401A、401B，而屏蔽导线412D用以屏蔽一或多条信号导线409K、409L、409M、409N、409O上的配送信号，其中一或多条信号导线409K、409L、409M、409N、409O位于电力导线407D、407E以及屏蔽导线412D之间。
在一些实施例中，具有晶体管堆叠401A、401B的电路结构400H、400I与具有晶体管堆叠301A、301B的电路结构300A、300B相似。或者或更甚者，电路结构400G代表电路结构400H与400I的组合，其中电路结构400H与400I类似于电路结构300A与300B，且共享类似于屏蔽导线312A或312B的共同屏蔽导线412D。
在一些实施例中，电路结构400G包含多条第二导线，这些第二导线包含电力导线420C、420D、一或多条信号导线432E、432F、432G、432H以及一背面共同屏蔽导线433D。电力导线420C、420D用以通过通路440E将电力配送至晶体管堆叠401A、401B。信号导线432E、432F、432G、432H用以通过通路426B、426C将信号配送至晶体管堆叠401A、401B。屏蔽导线433D用以屏蔽一或多条信号导线432E、432F、432G、432H上的配送信号，其中一或多条信号导线432E、432F、432G、432H位于电力导线420C、420D以及屏蔽导线433D之间。
在一些实施例中，电力导线407D、407E具有3H至7H的宽度462，其中H代表主动区半导体结构406A、406B、408A、408B在Z方向上的高度。或者或更甚者，背面电力导线420C、420D具有6H至9H的宽度472。或者或更甚者，正面电力导线407D、407E具有的宽度462以及背面电力导线420C、420D具有的宽度472降低了电力导线407D、407E、420C、420D的电阻，因此减少了焦耳热。
在一些实施例中，信号导线409K、409L、409M、409N、409O具有0.5H至3H的宽度464，而信号导线409K、409L、409M、409N、409O之间的距离466为0.5H至3H。或者或更甚者，晶体管堆叠高度468为10H至50H，而单元宽度470为5H至30H。
在一些实施例中，电路结构400G包含导电区段，其包含源极端414A、414B、414C、414D以及漏极端(未示出)。或者或更甚者，源极端414A、414B、414C、414D以及漏极端各自沿着Y方向延伸并与第二晶体管404A、404B的P型主动区半导体结构406A、406B相交。在一些实施例中，源极端414A、414B、414C、414D以及漏极端各自沿着Y方向延伸并与第一晶体管402A、402B的N型主动区半导体结构408A、408B相交。在一些实施例中，第二晶体管404A的源极端414A通过顶部至底部通路(VTB)434C导电地连接至背面信号导线432F，第二晶体管404A的源极端414A通过顶部至底部通路434D导电地连接至背面屏蔽导线433D，第一晶体管402B的源极端414D通过顶部至底部通路434D导电地连接至正面信号导线409O，第二晶体管404A的源极端414A通过通路424E导电地连接至正面信号导线409K，第二晶体管404B的源极端414C通过通路424F导电地连接至正面信号导线409M，第二晶体管402B的源极端414C通过通路428D导电地连接至正面电力导线407E。在一些实施例中，顶部至底部通路434C、434D为可选的，换句话说，电路结构400G可以是不包含顶部至底部通路434C、434D，包含顶部至底部通路434C、434D其中之一，或是包含顶部至底部通路434C、434D两者。
在一些实施例中，在邻接单元(例如电路结构400H、400I)中的顶部装置(或顶部晶体管404A、404B)，具有可堆叠(或相同)的前端特征以及顶部至底部通路(434C、434D)，且具有附带镜像结构的后端特征。在一些实施例中，在邻接单元(例如电路结构400H、400I)中的底部装置(或底部晶体管402A、402B)，具有可堆叠(或相同)的前端特征以及后端特征。
前端特征包含在前段工艺(FEOL)中制造的特征，而后段特征包含在后段工艺(BEOL)中制造的特征。前段特征的示例包含PO、CPO、MD以及OD特征。后段特征的示例包含M0、BM0、VG、VD以及CMD特征。PO特征对应于组成栅极的位置，而CPO(cut-PO)特征对应于栅极断开的位置。MD特征或MD接点结构对应于组成本揭示文件所述之源极/漏极端的位置，而CMD(cut-MD)特征对应于MD接点结构断开的位置。OD特征对应于主动区(或主动区半导体结构)。M0特征对应于位于金属0层的导电图案。在至少一实施例中，位于晶体管堆叠401A、401B之上的导线407D、409K、409L、412D、409O、409N、409M以及407E为位于金属0层的导电图案。BM0特征对应于位于背面金属0层的导电图案。在至少一实施例中，位于晶体管堆叠401A、401B之下的导线420C、432E、432F、433D、420D、432G以及432H为位于背面金属0层的导电图案。VG、VB、VD特征对应于本揭示文章所述的各种栅极通路、底部通路、装置通路。
在一些实施例中，顶部晶体管(例如图4A～4B中的晶体管404A、404B)的前端特征以及顶部至底部通路为可堆叠的(或相同)，而顶部晶体管(例如图4A～4B中的晶体管404A、404B)的后端特征具有镜像结构。举例而言，如图4B～4C所示，位于顶部晶体管404A之上的导线403B以及位于顶部晶体管404B之上的导线403B穿越共同屏蔽导线412C的中心线彼此对称。
在一些实施例中，底部晶体管(例如图4A～4B中的晶体管402A、402B)的前端特征以及后端特征为可堆叠的(或相同)。举例而言，如图4B～4C所示，位于底部晶体管402A之下的导线418B以及位于底部晶体管402B之下的导线418B为相同的。
图4D根据一些实施例绘示电路结构400J、400K、400L、400M的透视示意图，其具有共同的电力电路结构400H以及共同的屏蔽电路结构400G。或者或更甚者，电路结构400J以及400L类似于电路结构300A，电路结构400K以及400M类似于电路结构300B。在一些实施例中，电路结构400H类似于电路结构400A，电路结构400G类似于电路结构400F。为了使图4D中的两个电路结构400G邻接，图4D右侧的电路结构400G的电力导线407D以及420C(见图4C)与第4D左侧的电路结构400G的电力导线407E以及420D(见图4C)相对应地合并。在一些实施例中，电路结构400G对应于电路结构400F及/或电路结构400H对应于电路结构400C。
在一些实施例中，电路结构400I包含一或多个共同的电力电路结构400H以及一或多个共同的屏蔽电路结构400G。或者或更甚者，电路结构400H包含共享了正面共同电力导线407F以及背面共同电力导线420E的电路结构400K与400L。在一些实施例中，右侧的电路结构400G包含共享了正面共同屏蔽导线412E以及背面共同屏蔽导线433E的电路结构400L与400M。或者或更甚者，左侧的电路结构400G包含共享了正面共同屏蔽导线412F以及背面共同屏蔽导线433F的电路结构400J与400K。
图5A根据一些实施例绘示扫描D正反器(scan D flip-flop,SDF)电路500的上方或顶部部位的布局图。在一些实施例中，图5B为扫描D正反器电路500的下方或底部部位的布局图。或者或更甚者，电路结构500包含至少一类似于电路结构400G或400F的共同屏蔽导线结构。在一些实施例中，扫描D正反器电路500具有20个栅极间距(CPP)，其中10个栅极间距在图5A的上方部分，另外10个栅极间距在图5B的下方部分。在至少一实施例中，相较于其他需要至少22个栅极间距的方法，具有20个栅极间距的扫描D正反器电路500实现了扫描D正反器电路的改良。或者或更甚者，扫描D正反器电路500具有10H至60H的高度。在一些实施例中，单元高度代表单元边界511A以及511B之间沿着Y方向的距离，在布局图500中，单元高度为10H至60H。或者或更甚者，单元边界线511A以及511B与伪栅极条状图案一起作为单元边界(亦称为“布局布线边界”)的边缘，且与相邻单元的单元边界的边缘相邻。
在一些实施例中，用于组成扫描D正反器电路500的各种元件由对应的布局图所指定。或者或更甚者，图5A包含布局图502的上方部分(或顶部装置)，而图5B包含布局图502的下方部分(或底部装置)。在一些实施中，图5A所指定的元件包含第一P型主动区半导体结构506A以及第二P型主动区半导体结构506B。或者或更甚者，图5B所指定的元件包含第一N型主动区半导体结构508A以及第二N型主动区半导体结构508B。
在一些实施例中，电路结构500包含电力导线507A、507B、信号导线509A、509B、509C、509D、509E(以下简称信号导线509)以及屏蔽导线512A。电力导线507A、507B用以将电力配送至晶体管堆叠。屏蔽导线512A用以屏蔽一或多条信号导线509上的配送信号，其中一或多条信号导线509位于电力导线507A、507B以及屏蔽导线512A之间。
或者或更甚者，电路结构500包含背面电力导线520A、520B、信号导线532A、532B、532C、532D以及屏蔽导线533A。在一些实施例中，针对双单元高度单元(例如第5A、5B图)，电力导线507A、507B、520A以及520B作为不同单元之间的天然屏蔽导线，且没有仅应用于屏蔽的导线，因为导线533A位于单元之内且可以用于布线。或者或更甚者，然而，在单单元高度单元中，导线533A仅应用于屏蔽，因为导线533A应位于单元边界。
图6A根据一些实施例绘示产生集成电路(IC)布局图的方法660的流程图。或者或更甚者，可以在图6A中所描绘的方法660之前、期间及/或之后执行额外的步骤，且其他过程可以在本揭示文件中仅作简要描述。在一些实施例中，方法660用以产生一或多个布局图，例如图1C、1D、1E、3C、3D、3E或5A～5B的布局图。或者或更甚者，方法660用以形成具有与基于图1C、1D、1E、3C、3D、3E或5A～5B中的布局图所形成的一或多个半导体结构有相似结构关系的集成电路。在一些实施例中，方法660由处理装置(例如图8中的处理器802)执行，用以执行指令以产生一或多个布局图，例如图1C、1D、1E、3C、3D、3E或5A～5B中的布局图。
在一些实施例中，在方法660的步骤662中，产生一列正面电力导线。或者或更甚者，正面电力导线各自指定了正面导电层中的一条正面导线。在图6B～6G的示例设计图中，正面导电层605包含正面电力导线607A以及607B。
在一些实施例中，在方法660的步骤664中，产生一列第一类主动区半导体结构。或者或更甚者，此第一类主动区半导体结构被配置为与正面电力导线平行。在一些实施例中，第一类主动区半导体结构各自指定了一个第一类主动区半导体结构。在图6B～6G的示例设计图中，此列第一类主动区半导体结构包含P型主动区半导体结构606A、606B、606C以及606D。P型主动区半导体结构606A、606B、606C以及606D被配置为与正面电力导线607A以及607B平行。
在一些实施例中，在方法660的步骤666中，产生一列背面电力导线。或者或更甚者，背面电力导线各自指定了背面导电层中的一条背面电力导线。在图6B～6G的示例布局图中，背面导电层616包含背面电力导线620A以及620B。
在一些实施例中，在方法660的步骤668中，产生一列第二类主动区半导体结构。或者或更甚者，此第二类主动区半导体结构被配置为与背面电力导线620A以及620B平行。在一些实施例中，第二类主动区半导体结构各自指定了一个与第一类主动区半导体结构606堆叠的第二类主动区半导体结构608。在图6B～6G的示例布局图中，此列第二类主动区半导体结构包含N型主动区半导体结构608A、608B、608C以及608D。在一些实施例中，在根据图6B～6G的布局图所制造的集成电路中，N型主动区半导体结构608A、608B、608C以及608D各自对应地与P型主动区半导体结构606A、606B、606C以及606D堆叠。
在一些实施例中，在方法660的步骤670中，在一对相邻的正面电力导线之间产生至少一正面信号导线图案。或者或更甚者，此至少一正面信号导线图案指定了位于第一类主动区半导体结构以及第二类主动区半导体结构两者之上的正面导电层中的正面信号导线。在图6B～6G的示例布局图中，正面信号导线609A、609B、609C、609D以及609E位于正面电力导线607A以及607B之间。
在一些实施例中，在方法660的步骤672中，在一对相邻的背面电力导线之间产生至少一背面信号导线图案。或者或更甚者，背面导电层616中的背面信号导线632A、632B、632C、632D位于第一类主动区半导体结构606A、606B、606C、606D以及第二类主动区半导体结构608A、608B、608C、608D两者之下。在图6B～6G的示例布局图中，背面信号导线632A、632B、632C、632D位于背面导线620A以及620B之间。
在一些实施例中，在方法660的步骤674中，在正面信号导线609B以及609C相邻处产生至少一正面屏蔽导线图案。或者或更甚者，正面屏蔽导线612指定了位于第一类主动区半导体结构606A、606B以及第二类主动区半导体结构608A、608B两者之上的正面导电层605中的正面屏蔽导线612。在图6B～6G的示例布局图中，正面屏蔽导线612位于正面信号导线609B以及609C之间。
在一些实施例中，在方法660的步骤676中，在一对相邻的背面信号导线之间产生至少一背面屏蔽导线图案633。或者或更甚者，背面屏蔽导线633位于第一类主动区半导体结构606A、606B、606C、606D以及第二类主动区半导体结构608A、608B、608C、608D两者之下的背面导电层616中。在图6B～6G的示例布局图中，背面屏蔽导线633位于背面信号导线632B以及632C之间。
在一些实施例中，图6E包含曲线箭头660，曲线箭头600代表从电源电压VDD经由电力导线607A、通路628、源极端614A、顶部至底部通路634到屏蔽导线633的电力，因此屏蔽导线633可以屏蔽信号导线632A、632B以及信号导线632C、632D之间的信号串扰。或者或更甚者，电力经由顶部至底部通路634连接至底部装置。在电源电压VDD只能在正面金属层(例如金属0层)取用且电源电压VSS只能在背面金属层(例如背面金属0层)取用的至少一实施例中，通过在背面金属0层中将电源电压VDD从金属0层配送至一导线(例如导线633)，可以将导线633配置为屏蔽导线，或额外的电源电压VDD电力导线，以将电源电压VDD从其他仅包含电源电压VSS的背面金属0层供应至一或多个电路元件。在至少一实施例中，此安排增加了布线资源及/或灵活度。
图7A根据一些实施例绘示制造集成电路的方法700的流程图。或者或更甚者，可以在图7A中所描绘的方法700之前、期间及/或之后执行额外的步骤，且其他过程可以在本揭示文件中仅作简要描述。
在一些实施例中，在方法700的步骤710中，在基板上制造第一类主动区半导体结构以及第二类主动区半导体结构。或者或更甚者，第一类主动区半导体结构以及第二类主动区半导体结构被制造在一层介电材料上。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，P型主动区半导体结构106被制造于一层介电材料上，此层介电材料位于N型主动区半导体结构108之上。
在一些实施例中，在方法700的步骤712中，制造第一栅极端以及第二栅极端。或者或更甚者，第一栅极端以及第二栅极端与第一类主动区半导体结构以及第二类主动区半导体结构相交。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，栅极端110A以及110B于步骤712中制造，栅极端110B与N型主动区半导体结构108相交，而栅极端110A与P型主动区半导体结构106相交。在一些实施例中，栅极连接131与栅极端110A、110B一起制造，形成了在堆叠主动区半导体结构106、108周围延伸的连续栅极结构。在栅极端110A以及110B没有互连的至少一实施例中，没有制造栅极连接131，或是在制造之后移除。
在一些实施例中，在方法700的步骤714中，制造底部装置的源极端以及漏极端。在一些实施例中，底部装置的源极端以及漏极端与第二类主动区半导体结构相交。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，制造源极端114B以及漏极端130B，且与N型主动区半导体结构108相交，并形成了第一晶体管102(底部装置)的源极端与漏极端。
在一些实施例中，在方法700的步骤720中，制造金属至装置局部内连线(MDLI)。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，制造连接漏极端130B以及130A的金属至装置局部内连线138。
在一些实施例中，在方法700的步骤730中，制造一或多个顶部至底部通路(VTB)，并将背面导线电性连接至顶部装置的源极端或漏极端。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，制造连接漏极端130A以及信号导线132B的顶部至底部通路134。
在一些实施例中，在方法700的步骤732中，制造顶部装置的源极端以及漏极端。在一些实施例中，顶部装置的源极端以及漏极端与第一类主动区半导体结构相交。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，制造源极端114A以及漏极端130A，且与P型主动区半导体结构106相交，并形成了第一晶体管104(底部装置)的源极端与漏极端。
在一些实施例中，接着，在方法700的步骤734中，制造一或多个顶部装置通路(VD)及/或顶部栅极通路(VG)，并将正面导线(于之后形成)电性连接至顶部装置的源极端、漏极端及/或栅极端。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，制造将栅极端110A连接至信号导线109A的通路128A，以及将源极端114A连接至信号导线109B的通路124A。
在一些实施例中，接着，在方法700的步骤740中，制造一或多个底部至顶部通路(VBT)，并将正面导线电性连接至底部装置的源极端或漏极端。在一些实施例中，作为非限制性示例，在图3B中所示的实施例中，制造连接源极端314B以及信号导线309E的底部至顶部通路324A。
在一些实施例中，将第一绝缘材料设置并覆盖于顶部装置的栅极端、漏极端、源极端，以及已经制造的顶部装置通路(VD)、顶部栅极通路(VG)、底部至顶部通路(VBT)上。或者或更甚者，在步骤740之后，在方法700的步骤750中，将正面金属层设置于第一绝缘材料上。在一些实施例中，此正面金属层被图案化以形成一正面电力导线、一或多条正面信号导线以及一正面屏蔽导线，并电性连接于对应的顶部装置通路、顶部栅极通路以及底部至顶部通路。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，在正面金属层105A中制造正面电力导线107A、正面信号导线109A、109B以及正面屏蔽导线112A，且正面金属层105A位于覆盖了栅极端110A、漏极端130A以及源极端114A的绝缘材料之上。或者或更甚者，正面电力导线107A通过顶部装置通路128A导电地连接至漏极端130A，且正面信号导线109A通过顶部栅极通路122A导电地连接至栅极端110A。
在一些实施例中，在步骤740以及750之后，在步骤755中，翻转具有基板的晶圆。或者或更甚者，流程进行至步骤760。在一些实施例中，接着，在方法700的步骤760中，制造一或多个底部通路，并将背面导线(于之后形成)电性连接至底部装置的源极端、漏极端及/或栅极端。在一些实施例中，作为非限制性示例，在图1A、1C～1E中所示的实施例中，制造将漏极端130B连接至电力导线120的底部通路126、将源极端114B连接至信号导线132B的底部通路136、将源极端114B连接至电力导线120的底部通路140、将栅极端110B连接至信号导线132B的底部通路142中的一或多者。
在一些实施例中，背面金属层被图案化以形成一背面电力导线、一或多条背面信号导线及/或一背面屏蔽导线，并电性连接于对应的底部通路。在一些实施例中，作为非限制性示例，在图3A、3C～3F中所示的实施例中，在基板背面的背面金属层316A中制造背面电力导线320A、一或多条背面信号导线332A、332B以及背面屏蔽导线333A。或者或更甚者，背面电力导线320A通过底部装置通路340A导电地连接至源极端314B。
图7B根据一些实施例绘示制造集成电路的方法780的流程图。或者或更甚者，可以在图7B中所描绘的方法780之前、期间及/或之后执行额外的步骤，且其他过程可以在本揭示文件中仅作简要描述。
在一些实施例中，在方法780的步骤782中，在基板之上形成具有第一导电类型的第一晶体管。在一些实施例中，作为非限制性示例，在图1A、1C～1E、2C中所示的实施例中，第一晶体管102形成于基板260之上。
在一些实施例中，在方法780的步骤784中，在第一晶体管之上形成具有第二导电类型的第二晶体管，以得到一晶体管堆叠，此第二导电类型异于第一导电类型。在一些实施例中，作为非限制性示例，在图1A、1C～1E、2C中所示的实施例中，第二晶体管104形成于第一晶体管102之上。
在一些实施例中，在方法780的步骤786中，在晶体管堆叠之上设置并图案化金属0(M0)层。或者或更甚者，金属0层包含一电力导线、一或多条信号导线以及一屏蔽导线。电力导线用以配送电力至晶体管堆叠，信号导线用以配送信号至晶体管堆叠，而屏蔽导线用以屏蔽一或多条信号导线上的配送信号。在一些实施例中，一或多条信号导线位于电力导线以及屏蔽导线之间。在一些实施例中，作为非限制性示例，在图1A、1C～1E、2C中所示的实施例中，金属层105形成于第一晶体管102以及第二晶体管104之上。金属层105包含电力导线107、信号导线109A、109B以及屏蔽导线112。
在一些实施例中，在方法780的步骤788中，在基板以及晶体管堆叠之下设置并图案化背面金属0(BM0)层。或者或更甚者，背面金属0(BM0)层包含一电力导线以及一或多条信号导线。电力导线用以配送电力至晶体管堆叠，而信号导线用以配送信号至晶体管堆叠。在一些实施例中，作为非限制性示例，在图1A、1C～1E、2C中所示的实施例中，金属层116形成于第一晶体管102以及第二晶体管104之下。金属层116包含电力导线120以及信号导线132A、132B。
图8根据一些实施例绘示电子设计自动化(Electronic Design Automation,EDA)系统800的方块图。或者或更甚者，电子设计自动化系统800包含自动布局与绕线(AutoPlace and Routing,APR)系统。在一些实施例中，本揭示文件描述的设计布局图的方法，代表根据一或多个实施例的布线布置是可实现的，例如，根据一些实施例，使用电子设计自动化系统800。
在一些实施例中，电子设计自动化系统800是一个通用运算装置，包含硬件处理器802、非暂态计算机可读取储存媒体804。或者或更甚者，储存媒体804中的一部分以可执行指令(即计算机程序码806)所编译。在一些实施例中，由硬件处理器802对指令806的执行代表(至少部分地)一种电子设计自动化系统工具，实现了根据本揭示文件描述的一或多个实施例方法的一部分或全部(于下文中提到的过程及/或方法)。
在一些实施例中，处理器802经由总线808电性耦接至计算机可读取储存媒体804。或者或更甚者，处理器802也经由总线808电性耦接至输入/输出接口810。在一些实施例中，网络接口812亦经由总线808电性连接至处理器802。或者或更甚者，网络接口812连接至网络814，因此处理器802以及计算机可读取储存媒体804可以经由网络814连接到外部元件。在一些实施例中，处理器802用于执行编码于计算机可读取储存媒体804中的计算机程序码806，使电子设计自动化系统800可以用于执行部分或所有提及的过程及/或方法。在一或多个实施例中，处理器802为中央处理器单元(Central Processing Unit,CPU)、多处理器、分散式处理系统、特殊应用集成电路(Application Specific Integrated Circuit,ASIC)及/或合适的处理单元。
在一或多个实施例中，计算机可读取储存媒体804为电子、磁、光学、电磁、红外线及/或半导体系统(或装置或设备)。举例而言，计算机可读取储存媒体804包含半导体或固态记忆体、磁带、磁盘片、随机存取记忆体(Random Access Memory,RAM)、只读记忆体(ReadOnly Memory,ROM)、硬盘及/或光盘片。在一些使用光盘片的实施例中，计算机可读取储存媒体804包含只读光盘片(Compact Disk-Read Only Memory,CD-ROM)、可读写光盘片(Compact Disk-Read/Write,CD-R/W)及/或数字影像光盘片(Digital Video Disc,DVD)。
在一或多个实施例中，储存媒体804储存计算机程序码806，计算机程序码806用于使电子设计自动化系统800可以用于执行部分或所有描述到的流程及/或方法(其中这种执行至少部分地代表电子设计自动化工具)。在一或多个实施例中，储存媒体804也储存了有助于执行部分或所有描述到的流程及/或方法的信息。在一或多个实施例中，储存媒体804储存了标准元件库807，包含如本揭示文件所揭示的此类标准元件。在一些实施例中，储存媒体804储存了一或多个布局图809，对应于本揭示文件的一或多个布局图。
在一些实施例中，电子设计自动化系统800包含输入/输出接口810。或者或更甚者，输入/输出接口810耦接到外部电路。在一或多个实施例中，输入/输出接口810包含键盘、小型键盘、鼠标、轨迹球、轨迹板、触控屏幕及/或用于向处理器802传送信息以及指令的游标方向键。
在一些实施例中，电子设计自动化系统800也包含耦接到处理器802的网络接口812。或者或更甚者，网络接口812使电子设计自动化系统800与网络814进行通讯，且一或多个其他计算机系统也连接到网络814。在一些实施例中，网络接口812包含无线网络接口，例如蓝牙、WIFI、全球互通微波存取(Worldwide Interoperability for Microwave Access,WIMAX)、通用封包无线服务(General Packet Radio Service,GPRS)或宽频码多分址(Wideband Code Division Multiple Access,WCDMA)；或是有线网络接口，例如乙太网络、通用串列总线(Universal Serial Bus,USB)或IEEE-1364。在一或多个实施例中，部分或所有描述到的流程及/或方法在两个或多个电子设计自动化系统800中实施。
在一些实施例中，电子设计自动化系统800用于经由输入/输出接口810来接收信息。或者或更甚者，经由输入/输出接口810接收到的信息包含一或多个指令、数据、设计规则、标准元件库及/或其他处理器802在执行时的参数。在一些实施例中，此信息会经过总线808传送到处理器802。或者或更甚者，电子设计自动化系统800用于经由输入/输出接口810来接收关于使用者界面的信息。在一些实施例中，此信息储存在计算机可读取储存媒体804中，作为使用者界面842。
在一些实施例中，部分或所有描述到的流程及/或方法被实现为一个由处理器执行的独立应用软件。在一些实施例中，部分或所有描述到的流程及/或方法被实现为一个额外的应用软件中一部分的应用软件。在一些实施例中，部分或所有描述到的流程及/或方法被实现为一个应用软件的外挂程序。在一些实施例中，至少一个描述到的流程及/或方法被实现为一个电子设计自动化工具中一部分的应用软件。在一些实施例中，部分或所有描述到的流程及/或方法被实现为由电子设计自动化系统800使用的应用软件。在一些实施例中，一个包含标准元件的布局图是使用例如
或是其他适合的布局产生工具来产生。
在一些实施例中，这些流程被实现为储存在非暂态计算机可读取储存媒体中的程序的函数。非暂态计算机可读取储存媒体的示例，包含但不限于外部/可移动及/或内部/内建储存或记忆体单元，例如一或多个光盘片(例如DVD)、磁盘(例如硬盘)、半导体记忆体(例如只读记忆体、随机存取记忆体、记忆卡)等。
图9根据一些实施例绘示集成电路制造系统900以及与其相关的集成电路制造流程的方块图。在一些实施例中，根据布局图，使用了制造系统900来制造至少一个以下的元件：(A)一个或多个半导体遮罩或(B)半导体集成电路中的一个层中的至少一个元件。
在一些实施例中，在图9中，集成电路制造系统900包含多个实体单位，例如设计厂920、遮罩厂930以及集成电路制造厂950，三者在与制造集成电路设备960相关的设计、开发以及制造周期及/或服务中彼此关联。或者或更甚者，系统900中的多个实体单位由单一通讯网络所连接。在一些实施例中，此通讯网络是一个单一网络。在一些实施例中，此通讯网络是各种不同的网络，例如内部网络以及网际网络。或者或更甚者，此通讯网络包含有线及/或无线的通讯频道。在一些实施例中，每个实体单位与一或多个其他实体单位互动，并向一或多个其他实体单位提供服务，及/或从一或多个其他实体单位接受服务。在一些实施例中，设计厂920、遮罩厂930以及集成电路制造厂950中的两个或更多个实体单位由单一公司所拥有。在一些实施例中，设计厂920、遮罩厂930以及集成电路制造厂950中的两个或更多个实体单位共存于一个共用设施中并使用共用资源。
在一些实施例中，设计厂(或设计团队)920产生集成电路设计布局图922。或者或更甚者，集成电路设计布局图922包含各种为集成电路装置960所设计的几何图案。在一些实施例中，几何图案对应于构成制造的集成电路装置960的各种元件的金属、氧化物或半导体层的图案。或者或更甚者，通过结合各种层以形成各种集成电路的特征。举例而言，集成电路设计布局922的一部分包含各种集成电路特征，例如主动区、栅极端、源极端、漏极端、层间连线的金属线或通路，以及焊片的开口，以形成在半导体基板(例如硅晶圆)以及设置在半导体基板上的各种材料层。在一些实施例中，设计厂920实行适当的设计程序以形成集成电路设计布局图922。或者或更甚者，设计程序包含逻辑设计、物理设计或布局布线中的一或多项。在一些实施例中，集成电路设计布局922以一或多个数据文件呈现，这些数据文件具有几何图案的信息。举例而言，集成电路设计布局图922可以用GDSII文件格式或是DFII文件格式来表示。
在一些实施例中，遮罩厂930包含遮罩数据准备932以及遮罩制造944。或者或更甚者，遮罩厂930使用集成电路设计布局图922来制造一或多个遮罩945，再根据集成电路设计布局图922，将遮罩945用于制造集成电路装置960的各个层。在一些实施例中，遮罩厂930执行遮罩数据准备932，其中集成电路设计布局图922被转换成代表数据文件(Representative Data File,RDF)。
或者或更甚者，遮罩数据准备932将代表数据文件提供给遮罩制造944。在一些实施例中，遮罩制造944包含遮罩写入器。或者或更甚者，遮罩写入器将代表数据文件转换为基板上的图像，例如遮罩945或半导体晶圆953。在一些实施例中，设计布局图922由遮罩数据准备932操纵，以符合遮罩写入器的特定特性及/或集成电路制造厂950的要求。或者或更甚者，在图9中，遮罩数据准备932以及遮罩制造944被绘示为分开的元件。在一些实施例中，遮罩数据准备932以及遮罩制造944可以统称为遮罩数据准备。
在一些实施例中，遮罩数据准备932包含光学邻近效应修正(Optical ProximityCorrection,OPC)，其使用微影增强技术来补偿图像误差，例如可能由绕射、干涉、其他工艺效应等引起的图像误差。或者或更甚者，光学邻近效应修正调整集成电路设计布局图922。在一些实施例中，遮罩数据准备932包含进一步的解析度增强技术(ResolutionEnhancement Technique,RET)，例如离轴照明、次解析度辅助特征、相位转移遮罩、其他适合的技术等或其组合。在一些实施例中，也使用了反向式微影技术(Inverse LithographyTechnology,ILT)，其将光学邻近效应修正视为逆成像问题。
在一些实施例中，遮罩数据准备932包含遮罩规则检查器(Mask Rule Checker,MRC)，遮罩规则检查器使用一组遮罩创建规则检查在光学邻近效应修正中经过处理的集成电路设计布局图922，此组遮罩创建规则包含特定几何及/或连接性限制，以确保足够的边界范围，以考虑半导体工艺的变化性等。在一些实施例中，遮罩规则检查器修改集成电路设计布局图922，以补偿遮罩制造944期间的限制，此动作可以取消由光学邻近效应修正所执行的部分修改，以满足遮罩创建规则。
在一些实施例中，遮罩数据准备932包含微影工艺检查(Lithography ProcessChecking,LPC)，微影工艺检查模拟由集成电路制造厂950实施，以制造集成电路装置960的流程。或者或更甚者，微影工艺检查根据集成电路设计布局图922来模拟此流程，以创造模拟制造的装置，例如集成电路装置960。在一些实施例中，微影工艺检查模拟中的工艺参数包含与集成电路制造周期中各种工艺相关的参数、与用于制造集成电路的工具相关的参数及/或制造流程的其他态样。微影工艺检查取决于各种参数，例如空间影像对比度、焦深(Depth of Focus,DOF)、遮罩误差增强因数(Mask Error Enhancement Factor,MEEF)以及其他适合的参数或其组合。在一些实施例中，在微影工艺检查创造模拟制造的装置之后，如果模拟装置不够符合设计规则，则会重复执行光学邻近效应修正及/或遮罩规则检查器，以进一步细化集成电路设计布局图922。
在一些实施例中，为了清楚起见，上述关于遮罩数据准备932的描述已经经过简化。在一些实施例中，遮罩数据准备932包含附加的特征，例如根据制造规则修改集成电路设计布局图922的逻辑操作(Logic Operation,LOP)。此外，在遮罩数据准备932期间应用于集成电路设计布局图922的流程，可以各种不同的顺序执行。
在一些实施例中，在遮罩数据准备932之后，以及在遮罩制造944期间，根据修改过的集成电路设计布局图922制造一个或一组遮罩945。在一些实施例中，遮罩制造944包含根据集成电路设计布局图922执行一次或多次微影曝光。在一些实施例中，根据修改过的集成电路设计布局图922，使用电子束(e-beam)或多个电子束的机构，在遮罩(光罩或倍缩光罩)945上形成图案。或者或更甚者，遮罩945可以使用各种技术形成。在一些实施例中，使用二元技术形成遮罩945。在一些实施例中，遮罩图案包含不透明区域以及透明区域。或者或更甚者，用于曝光覆盖在晶片上的图像敏感材料层(例如光阻剂)的辐射线，例如紫外(UV)光束，透射穿过透明区域并被不透明区域阻挡。在一个示例中，一个二元遮罩版本的遮罩945包含一个透明基板(例如熔融石英)以及覆盖在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一个示例中，使用了相位偏移技术来形成遮罩945。在相位偏移遮罩(PhaseShift Mask,PSM)版本的遮罩945中，在相位偏移遮罩上形成的图案中的各种特征具有适当的相位差，以提高解析度以及成像品质。在各种示例中，相位偏移遮罩可以是衰减相位偏移遮罩或交替相位偏移遮罩。或者或更甚者，遮罩制造944产生的遮罩用于多种流程中。举例而言，遮罩用于离子植入流程中，以在半导体晶圆953中形成各种掺杂区，用于蚀刻流程中，以在半导体晶圆953中形成各种蚀刻区域，及/或用在其他适合的流程中。
在一些实施例中，集成电路制造厂950是一个集成电路制造实体单位，包含一或多个用于制造各种不同集成电路产品的制造设施。在一些实施例中，集成电路制造厂950是一个半导体代工厂。举例而言，一个制造设施用于多个集成电路产品的前端制造(前段(FEOL)工艺)，第二个制造设施可能提供用于集成电路产品的后端制造的内接以及封装(后段(BEOL)工艺)，而第三个制造设施可以为代工厂实体单位提供其他服务。
在一些实施例中，集成电路制造厂950包含制造工具952，制造工具952用于在半导体晶圆953上执行各种制造操作，使得集成电路装置960能根据遮罩(例如遮罩945)制造。在各种实施例中，制造工具952包含一或多个晶圆曝光机、离子植入器、光阻覆盖器、处理室(例如化学气相沉积室或低压化学气相沉积炉)、化学机械平坦化系统、电浆蚀刻系统、晶圆清洁或其他能够执行本揭示文件所讨论的一或多种合适的工艺的制造设备。
在一些实施例中，集成电路制造厂950使用由遮罩厂930制造的遮罩(或多个遮罩)945来制造集成电路装置960。或者或更甚者，集成电路制造厂950至少间接地使用了集成电路设计布局图922来制造集成电路装置960。在一些实施例中，半导体晶圆953由集成电路制造厂950使用遮罩945所制造，以形成集成电路装置960。在一些实施例中，集成电路制造包含间接地根据集成电路设计布局922，执行一或多次微影曝光。在一些实施例中，半导体晶圆953包含其上形成的硅基板或其他具有材料层的适合的基板。或者或更甚者，半导体晶圆953进一步包含一或多个掺杂区、介电特征、多层连线等(在后续制造步骤中形成)。
在一些实施例中，关于集成电路制造系统(例如图9的系统900)以及与其相关联的集成电路制造流程的详细信息可在例如2016年2月9日授权的美国专利第9256709号、2015年10月1日公布的美国专利第20150278429号、2014年2月6日公布的美国专利第2066640838号以及2007年8月21日授权的美国专利第7260442号中找到，其全文通过引用并入本揭示文件。
在一些实施例中，电路结构包含基板、第一晶体管堆叠以及多条第一导线。第一晶体管堆叠位于基板之上，其中第一晶体管堆叠包含第一晶体管以及第二晶体管。第一晶体管位于基板之上，为第一导电类型。第二晶体管位于第一晶体管之上，为与第一导电类型相异的第二导电类型。多条第一导线位于第一晶体管堆叠之上的第一金属层，第一导线包含电力导线、一或多条信号导线以及屏蔽导线。电力导线用以配送电力至第一晶体管堆叠。信号导线用以配送多个信号至第一晶体管堆叠。屏蔽导线用以屏蔽该一或多条信号导线上所配送的信号，其中信号导线位于电力导线以及屏蔽导线之间。
在一些实施例中，电路结构进一步包含多条第二导线，第二导线位于基板之下的第二金属层，第二导线位于第一晶体管堆叠之下，第二导线包含电力导线以及一或多条信号导线。电力导线用以配送电力至第一晶体管堆叠。信号导线用以配送多个信号至第一晶体管堆叠。
在一些实施例中，电路结构进一步包含通路，通路用以电性连接第一晶体管与位于基板之下的第二金属层中的一或多条信号导线。
在一些实施例中，电路结构进一步包含导电内连线，导电内连线配置并电性连接于第一晶体管的源极/漏极端以及第二晶体管的源极/漏极端之间。
在一些实施例中，电路结构进一步包含栅极连接结构，栅极连接结构配置并电性连接于第一晶体管的栅极以及第二晶体管的栅极之间。
在一些实施例中，电路结构进一步包含第二晶体管堆叠。第二晶体管堆叠位于基板之上以及第一金属层之下且邻接于第一晶体管堆叠，第二晶体管堆叠包含第三晶体管以及第四晶体管。第三晶体管位于基板之上，且为第一导电类型与第二导电类型当中的一者。第四晶体管位于第三晶体管之上，且为第一导电类型与第二导电类型当中的另一者。其中在第二晶体管堆叠之上的第一导线包含第一晶体管堆叠的电力导线、一或多条信号导线以及屏蔽导线。电力导线平行地延伸至第二晶体管堆叠上方，且电力导线用以配送电力至第一晶体管堆叠以及第二晶体管堆叠。信号导线用以配送多个信号至第二晶体管堆叠。屏蔽导线用以屏蔽信号导线上配送至第二晶体管堆叠的信号，其中第二晶体管堆叠的信号导线位于电力导线以及第二晶体管堆叠的屏蔽导线之间。
在一些实施例中，电路结构进一步包含第二晶体管堆叠。第二晶体管堆叠位于基板之上以及第一金属层之下且邻接于第一晶体管堆叠，第二晶体管堆叠包含第三晶体管以及第四晶体管。第三晶体管位于基板之上，为第一导电类型与第二导电类型当中的一者。第四晶体管位于第三晶体管之上，为第一导电类型与第二导电类型当中的另一者。其中在第二晶体管堆叠之上的第一导线包含电力导线、一或多条信号导线以及第一晶体管堆叠的屏蔽导线。电力导线用以配送电力至第二晶体管堆叠。信号导线用以配送多个信号至第二晶体管堆叠。第一晶体管堆叠的屏蔽导线部分平行地延伸至第二晶体管堆叠上方，且用以屏蔽第一晶体管堆叠的信号导线以及第二晶体管堆叠的信号导线上所配送的信号，其中第二晶体管堆叠的信号导线位于第二晶体管堆叠的电力导线以及屏蔽导线之间。
在一些实施例中，电路结构进一步包含第一通路以及多条第二导线。第一通路电性连接第一晶体管堆叠的电力导线以及第一晶体管堆叠的第二晶体管。第二导线位于基板之下的第二金属层，且位于第一晶体管堆叠之下，第二导线包含电力导线、一或多条信号导线以及屏蔽导线。信号导线用以配送信号至第一晶体管堆叠。屏蔽导线部分位于第一晶体管堆叠之下且部分位于第二晶体管堆叠之下，且电性连接与第一晶体管连接的第二通路。
在一些实施例中，第一导线进一步包含额外信号导线。额外信号导线位于第二晶体管堆叠之上，且位于第一晶体管堆叠的屏蔽导线以及第二晶体管堆叠的信号导线之间。
在一些实施例中，电路结构进一步包含第三通路。第三通路电性连接额外信号导线以及第二晶体管堆叠的第三晶体管。
在一些实施例中，电路结构包含基板、第一晶体管堆叠、多条第一导线以及多条第二导线。第一晶体管堆叠位于基板之上，其中第一晶体管堆叠包含第一晶体管以及第二晶体管。第一晶体管位于基板之上，为第一导电类型。第二晶体管位于第一晶体管之上，为与第一导电类型相异的第二导电类型。多条第一导线设置于第一晶体管堆叠之上的第一金属层，且电性连接至第一晶体管堆叠。多条第二导线位于基板之下的第二金属层，且位于第一晶体管堆叠之下，第二导线电性连接至第一晶体管堆叠，其中第一导线配置为与第二导线不对称。
在一些实施例中，在第一晶体管堆叠之上的第一导线包含电力导线、一或多条信号导线以及屏蔽导线。电力导线用以配送电力至第一晶体管堆叠。信号导线用以配送多个信号至第一晶体管堆叠。屏蔽导线用以屏蔽信号导线上所配送的信号，其中信号导线位于电力导线以及屏蔽导线之间。且在第一晶体管堆叠之下的第二导线包含电力导线以及一或多条信号导线。电力导线用以配送电力至第一晶体管堆叠。信号导线用以配送多个信号至第一晶体管堆叠。
在一些实施例中，电路结构进一步包含第二晶体管堆叠。第二晶体管堆叠位于基板之上且邻接于第一晶体管堆叠，其中第一晶体管堆叠的电力导线由第一晶体管堆叠之上部分延伸至第二晶体管堆叠之上，用以驱动第二晶体管堆叠。
在一些实施例中，电路结构进一步包含第二晶体管堆叠。第二晶体管堆叠位于基板之上且邻接于第一晶体管堆叠，其中在第二晶体管堆叠之上的第一导线包含一或多条信号导线，用以配送多个信号至第二晶体管堆叠，且第一晶体管堆叠的屏蔽导线从第一晶体管堆叠之上部分延伸至第二晶体管堆叠之上，且屏蔽导线用以针对第一晶体管堆叠的信号导线所配送的信号以及第二晶体管堆叠的信号导线上所配送信号之间进行屏蔽。
在一些实施例中，在第一晶体管堆叠之下的第二导线进一步包含屏蔽导线，用以屏蔽第二导线的信号导线上所配送的信号，且在第二导线之中的信号导线位于电力导线以及屏蔽导线之间。
在一些实施例中，形成电路结构的方法包含：在基板之上形成第一晶体管，其中第一晶体管为第一导电类型。在第一晶体管之上形成第二晶体管，以得到晶体管堆叠，其中第二晶体管为异于第一导电类型的第二导电类型。以及在晶体管堆叠之上的金属层中形成电力导线、一或多条信号导线以及屏蔽导线。电力导线用以配送电力至晶体管堆叠。信号导线用以配送信号至晶体管堆叠。屏蔽导线用以屏蔽信号导线上所配送的信号，其中信号导线位于电力导线以及屏蔽导线之间。
在一些实施例中，方法进一步包含在基板之上形成邻接晶体管堆叠，其中邻接晶体管堆叠共用电力导线或屏蔽导线当中至少之一者。
在一些实施例中，方法进一步包含在基板之下的背面导电层当中以及晶体管堆叠之下形成电力导线以及一或多条信号导线。电力导线用以配送电力至晶体管堆叠。信号导线用以配送信号至晶体管堆叠。
在一些实施例中，方法进一步包含在背面导电层中形成屏蔽导线，以屏蔽背面导电层中的信号导线上所配送的信号，其中在背面导电层中，信号导线位于电力导线以及屏蔽导线之间。
在一些实施例中，方法进一步包含在导电层之中以及第二晶体管之上形成额外信号导线，用以配送额外信号至晶体管堆叠。
前文概述了数个实施例的特征，使得熟习此项技术者可更好地理解本案的态样。熟习此项技术者应了解，可易于使用本案作为设计或修改其他工艺及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟习此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。
Claims (10)
1.一种电路结构，其特征在于，包含：
一基板；
一第一晶体管堆叠，位于该基板之上，其中该第一晶体管堆叠包含：
一第一晶体管，位于该基板之上，其中该第一晶体管为一第一导电类型；以及
一第二晶体管，位于该第一晶体管之上，其中该第二晶体管为与该第一导电类型相异的一第二导电类型；以及
多条第一导线，位于该第一晶体管堆叠之上的一第一金属层，在该第一晶体管堆叠之上的所述多条第一导线包含：
一电力导线，用以配送电力至该第一晶体管堆叠；
一或多条信号导线，用以配送多个信号至该第一晶体管堆叠；以及
一屏蔽导线，用以屏蔽该一或多条信号导线上所配送的所述多个信号，其中该一或多条信号导线位于该电力导线以及该屏蔽导线之间。
2.如权利要求1所述的电路结构，其特征在于，进一步包含多条第二导线，位于该基板之下的一第二金属层，在该第一晶体管堆叠之下的所述多条第二导线包含：
一电力导线，用以配送电力至该第一晶体管堆叠；以及
一或多条信号导线，用以配送多个信号至该第一晶体管堆叠。
3.如权利要求1所述的电路结构，其特征在于，进一步包含一导电内连线，该导电内连线配置并电性连接于该第一晶体管的一源极/漏极端以及该第二晶体管的一源极/漏极端之间。
4.如权利要求1所述的电路结构，其特征在于，进一步包含一第二晶体管堆叠，该第二晶体管堆叠位于该基板之上以及该第一金属层之下且邻接于该第一晶体管堆叠，该第二晶体管堆叠包含：
一第三晶体管，位于该基板之上，其中该第三晶体管为该第一导电类型与该第二导电类型当中的一者；以及
一第四晶体管，位于该第三晶体管之上，其中该第四晶体管为该第一导电类型与该第二导电类型当中的另一者；
其中在该第二晶体管堆叠之上的所述多条第一导线包含：
该第一晶体管堆叠的该电力导线，该电力导线平行地延伸至该第二晶体管堆叠上方，且该电力导线用以配送电力至该第一晶体管堆叠以及该第二晶体管堆叠；
一或多条信号导线，用以配送多个信号至该第二晶体管堆叠；以及
一屏蔽导线，用以屏蔽该一或多条信号导线上配送至该第二晶体管堆叠的所述多个信号，其中该第二晶体管堆叠的该一或多条信号导线位于该电力导线以及该第二晶体管堆叠的该屏蔽导线之间。
5.如权利要求1所述的电路结构，其特征在于，进一步包含一第二晶体管堆叠，该第二晶体管堆叠位于该基板之上以及该第一金属层之下且邻接于该第一晶体管堆叠，该第二晶体管堆叠包含：
一第三晶体管，位于该基板之上，其中该第三晶体管为该第一导电类型与该第二导电类型当中的一者；以及
一第四晶体管，位于该第三晶体管之上，其中该第四晶体管为该第一导电类型与该第二导电类型当中的另一者；
其中在该第二晶体管堆叠之上的所述多条第一导线包含：
一电力导线，用以配送电力至该第二晶体管堆叠；
一或多条信号导线，用以配送多个信号至该第二晶体管堆叠；以及
该第一晶体管堆叠的该屏蔽导线，该屏蔽导线部分平行地延伸至该第二晶体管堆叠上方，且用以屏蔽该第一晶体管堆叠的该一或多条信号导线以及该第二晶体管堆叠的该一或多条信号导线上所配送的所述多个信号，其中该第二晶体管堆叠的该一或多条信号导线位于该第二晶体管堆叠的该电力导线以及该屏蔽导线之间。
6.一种电路结构，其特征在于，包含：
一基板；
一第一晶体管堆叠，位于该基板之上，该第一晶体管堆叠包含：
一第一晶体管，位于该基板之上，其中该第一晶体管为一第一导电类型；以及
一第二晶体管，位于该第一晶体管之上，其中该第二晶体管为与该第一导电类型相异的一第二导电类型；
多条第一导线，设置于该第一晶体管堆叠之上的一第一金属层，所述多条第一导线电性连接至该第一晶体管堆叠；以及
多条第二导线，位于该基板之下的一第二金属层且位于该第一晶体管堆叠之下，所述多条第二导线电性连接至该第一晶体管堆叠，
其中所述多条第一导线配置为与所述多条第二导线不对称。
7.如权利要求6所述的电路结构，其特征在于，其中在该第一晶体管堆叠之上的所述多条第一导线包含：
一电力导线，用以配送电力至该第一晶体管堆叠；
一或多条信号导线，用以配送多个信号至该第一晶体管堆叠；以及
一屏蔽导线，用以屏蔽该一或多条信号导线上所配送的所述多个信号，其中该一或多条信号导线位于该电力导线以及该屏蔽导线之间；且
在该第一晶体管堆叠之下的所述多条第二导线包含：
一电力导线，用以配送电力至该第一晶体管堆叠；以及
一或多条信号导线，用以配送多个信号至该第一晶体管堆叠。
8.一种形成电路结构的方法，其特征在于，包含：
在一基板之上形成一第一晶体管，其中该第一晶体管为一第一导电类型；
在该第一晶体管之上形成一第二晶体管，以得到一晶体管堆叠，其中该第二晶体管为异于该第一导电类型的一第二导电类型；以及
在该晶体管堆叠之上的一金属层中形成：
一电力导线，用以配送电力至该晶体管堆叠；
一或多条信号导线，用以配送信号至该晶体管堆叠；以及
一屏蔽导线，用以屏蔽该一或多条信号导线上所配送的多个信号，其中该一或多条信号导线位于该电力导线以及该屏蔽导线之间。
9.如权利要求8所述的方法，其特征在于，进一步包含在该基板之上形成一邻接晶体管堆叠，其中该邻接晶体管堆叠共用该电力导线或该屏蔽导线当中至少的一者。
10.如权利要求8所述的方法，其特征在于，进一步包含：
在该基板之下的一背面导电层当中以及该晶体管堆叠之下形成：
一电力导线，用以配送电力至该晶体管堆叠；以及
一或多条信号导线，用以配送信号至该晶体管堆叠。
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