CN114742009A - 一种功率器件版图设计方法、芯片及终端 - Google Patents

一种功率器件版图设计方法、芯片及终端 Download PDF

Info

Publication number
CN114742009A
CN114742009A CN202210659324.0A CN202210659324A CN114742009A CN 114742009 A CN114742009 A CN 114742009A CN 202210659324 A CN202210659324 A CN 202210659324A CN 114742009 A CN114742009 A CN 114742009A
Authority
CN
China
Prior art keywords
metal
layout
power device
layout design
design
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210659324.0A
Other languages
English (en)
Other versions
CN114742009B (zh
Inventor
苏春
张帅
刘宇
董红爽
陈伟
陈义
王新
代高强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Fujin Power Semiconductor Technology Development Co ltd
Original Assignee
Chengdu Fujin Power Semiconductor Technology Development Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Fujin Power Semiconductor Technology Development Co ltd filed Critical Chengdu Fujin Power Semiconductor Technology Development Co ltd
Priority to CN202210659324.0A priority Critical patent/CN114742009B/zh
Publication of CN114742009A publication Critical patent/CN114742009A/zh
Application granted granted Critical
Publication of CN114742009B publication Critical patent/CN114742009B/zh
Priority to US18/152,268 priority patent/US11803685B1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3953—Routing detailed
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了一种功率器件版图设计方法、芯片及终端，包括以下步骤：非顶层金属版图设计：使金属沿第一方向走线，得到占满管芯单元的可利用面积的若干条金属线，依次间隔变换金属线的接线属性，使器件的源端、漏端间隔交错分布，两层及以上非顶层金属中金属走线垂直设置；顶层金属版图设计：使顶层金属中源端区域、漏端区域独立成片，并将焊盘设于顶层金属区域；最后实现金属层的互联，完成版图设计。本发明非顶层金属间采用交叉贯穿设计，使器件拥有更小寄生电阻值；去除叠层设计能够减少金属层设计，节约成本；顶层金属的源端区域、漏端区域成片设计，能够保证金属层间互联的充分性，进一步提升器件的可靠性。

Description

一种功率器件版图设计方法、芯片及终端
技术领域
本发明涉及硅基半导体集成电路制造技术领域，尤其涉及一种功率器件版图设计方法、芯片及终端。
背景技术
功率器件主要用于高压、大电流的电路场景，如电源模块。功率器件采用大栅宽并联设计及大面积金属跑线设计以满足其大电流、高电压的应用需求，然而受限于产品面积和工艺成本考量，功率器件产品设计一般以固定面积下实现更大栅宽为目标，追求更少的金属层次，降低功率器件产品的制造成本，从而提升产品的市场竞争力。
功率器件的高压和大电流的应用场景要求功率器件产品需要拥有较好的可靠性，以及尽量大的面积利用率，因此在功率器件版图设计时，需保持与工艺设计规则高度的一致性（尽可能采用大线宽走线以及最小的金属线间距），以优化整体金属布局策略，同时能够综合考虑版图绘制技巧从而高效输出可靠性较高的功率器件版图设计。
现有功率器件的金属布局方案，一般通过两层金属叠层跑线增加金属过电流能力，即至少需要两层相邻金属（非顶层金属）在同一方向跑线，顶层金属作为另一方向贯穿金属设计，配合器件源端与漏端的金属连线，至少需要应用4层金属实现器件的版图设计，大大增加了工艺成本；另一方面，叠层跑线设计无法有效减小寄生电阻，功率器件性能仍待进一步提升。
发明内容
本发明的目的在于克服现有技术的问题，提供一种功率器件版图设计方法、芯片及终端。
本发明的目的是通过以下技术方案来实现的：一种功率器件版图设计方法，该方法具体包括非顶层金属版图设计步骤、顶层金属版图设计步骤以及金属层互联设计步骤，具体为：
非顶层金属版图设计：第一金属沿第一方向走线，得到占满管芯单元的可利用面积的若干条第一金属线，依次间隔变换第一金属线的接线属性，使器件的第一源端、第一漏端间隔交错分布，完成第一层金属版图设计；
第二金属沿第一方向的垂直方向走线，得到占满管芯单元的可利用面积的若干条第二金属线，依次间隔变换第二金属线的接线属性，使器件的第二源端、第二漏端间隔交错分布，完成第二层金属版图设计；
顶层金属版图设计：使顶层金属中源端区域、漏端区域独立成片，并将焊盘设于顶层金属区域；
金属层互联设计：将相同接线属性的第一金属线、第二金属线的重合区域通过第一接触孔进行连接，并将与顶层金属接线属性相同的第一金属线或第二金属线通过第二接触孔进行连接。在顶层金属的互联设计中，实现源端区域与第二源端或第一源端的直接互联，漏端区域与第二漏端或第一漏端的直接互联，顶层金属与第一金属线（第一源端或第一漏端）还是第二金属线（第二源端或第二漏端）直接互联，取决于当前版图设计过程中具体是第一金属层作为底层金属还是第二金属层作为底层金属。
具体地，非顶层金属版图设计步骤中第一方向可以为x方向或y方向等，优选为管芯方向。非顶层金属以及顶层金属选用导电能力强的金属如金、铜等。本步骤中，第一金属沿管芯方向（y方向）贯穿布线，并以一定间隔重复布线，直至铺满管芯单元的可利用面积。接线属性为器件源端（源极）或漏端（漏极）。本示例中整个版图设计包括N个管芯单元，N为正整数，当N≥2时，此时基于管芯单元的可利用面积的版图设计可用于特定绝对对称版图设计场景中，以此提升设计效率。管芯单元的可利用面积表示版图接线设计中功率器件的面积上限。更为具体地，第二金属垂直管芯方向贯穿走线，则自上金属层依次较下一层金属层垂直贯穿规划设计，不叠层跑线，正对着同电位上下层金属通过充分的过孔连接，等同于并联，即本示例中非顶层金属间的交叉贯穿设计能够形成最多的并联结构，使上下相邻层金属呈现交叉网格强连接，进而拥有更小的寄生电阻值。
作为一选项，非顶层金属的层数大于等于2，第i层金属与第（i-1）层金属垂直（i≥2），当i大于2时，各非顶层金属由下至上相邻互联；优选i=2，进而使器件金属层最低为3层，减少了一层金属设计，能够进一步节约流片成本。
具体地，顶层金属版图设计步骤中，将顶层金属分为源端区域、漏端区域，实现源端区域、漏端区域的成片设计，相较于现有技术将焊盘设于顶层金属外的版图设计方式，本申请采用大片金属设计，能够保证金属层间互联的充分性，使接触面积更大，减小寄生电阻；同时，焊盘直接设于顶层金属区域，能够进一步收敛器件面积，提高器件的集成度。进一步地，顶层金属的版图设计规划包含顶层的Pad（焊盘）面积规划，即将Pad设于整体Mos（场效应晶体管）摆放区域正上方；顶层金属的版图设计还包括Pad区域其余面积规划功率器件的其余接点如栅极接点。本示例中顶层金属成片设计，与大Pad需要较大的顶层金属覆盖需求天然吻合，能够适用于非常规（大于300μm*300μm）的大Pad设计需求。
在本申请金属层互联设计过程中，依次实现底层金属、次顶层金属以及顶层金属的互联，即完成宽Metal（金属）的挖槽设计，并将各层金属间充分补上接触孔，进而实现相邻层金属交叉网格强连接。本示例中第一层金属、第二层金属均可作为底层金属或者次顶层金属，因此该互联设计过程中存在两种互联方式。优选地，第一层金属为底层金属，第二层金属为次顶层金属，此时底层金属、次顶层金属中相同接线属性的重合区域通过第一接触孔进行连接，次顶层金属与顶层金属中相同接线属性的重合区域通过第二接触孔进行连接，以此实现金属层次间的充分连接。
本示例针对减小寄生电阻的优选设计方案，能够促进整体项目效能更高质，而且由于此设计方法将金属寄生电阻最优化的方案直接应用于版图设计中，几乎可以省去后期的物理验证以及参数提取步骤中存在的修改。
在一示例中，所述第一金属以第一线宽、第一间隔沿第一方向走线，得到若干均匀分布的第一金属线；和/或，第二金属以第二线宽、第二间隔沿第一方向的垂直方向走线，得到若干均匀分布的第二金属线。在满足过电流能力条件下，金属线间的间隔应尽可能减小，进而实现更多金属线布局，以此保证器件性能；同时，非顶层金属等宽布线，便于控制金属线的过电流能力，另一方面相邻层金属均匀交叉网格强连接能够形成更多并联结构，最大程度减小器件的寄生电阻。
在一示例中，占满管芯单元的可利用面积前的最后一根金属线的线宽根据管芯单元剩余的可利用面积进行调整，能够提升金属线的过电流能力，提升了器件的可靠性。
在一示例中，所述第一线宽、第二线宽根据流过当前金属线的电流大小进行调整。金属线宽可由工程师根据各金属层版图设计规划给出，也可基于历史数据得出，或者根据当前版图的设计要求计算得出。
在一示例中，所述方法还包括评价步骤：
对非顶层金属中单根金属线的过电流能力进行评价；和/或，
对非顶层金属中源端、漏端的数量分配进行评价；和/或，
对顶层金属中源端、漏端的数量分配和/或焊盘放置区域进行评价；
若评价不合格，修改版图设计；反之，得到最终版图设计。
具体地，过电流能力评价即判断当前金属线线宽是否满足当前版图设计的工艺电流要求，若不满足，输出不合格提示，进一步调节金属线宽，如根据每层金属线的最后一条线宽规划进行直接调整，减少或增加最后一条金属线线宽，进而调整整体金属布线分布，从而优化版图设计，以得到预期结果。对源端、漏端的数量分配以及焊盘放置区域进行评价，即进行源端与漏端金属规划起止分配合理评价，具体根据不同电路连接方式确定源端/漏端数量分配方案以及Pad附近金属分配方案是否需要优化，具体以对称性、强壮性、顺畅性作为评价标准，若不合格，进一步调整源端、漏端的数量分配或焊盘放置区域。
作为一优选，上述评价步骤设于金属层互联设计步骤前，以此避免重复调整设计过程中产生通孔（接触孔），降低版图设计效率以及准确度。
在一示例中，所述方法还包括前端版图设计：
根据芯片面积参数、功率器件原理图、工艺参数生成前端版图。其中，Frontend（前端）版图指特定工艺下掺杂区通孔（含）以下的工艺，包含如掺杂区、注射区、阱区、栅区等版图层次。芯片面积参数具体为本次项目芯片面积参数或功率芯片版图绘制允许面积参数，具体可通过数据处理软件如Cadence、ADS、Aether、L-edit自动抓取该工艺下外围版图图形设计进而计算得出，外围版图图形设计包括保护环物理层次设计参数及圈数，以此自动实现面积内边界图形精准设计、占位，可视化输出实际可利用的设计面积的版图。功率器件原理图体现了功率器件的布局方式、工艺类别信息等，结合芯片面积参数、功率器件原理图、工艺参数能够得到唯一Fronend版图。工艺参数即生成Fronend（前端）版图设计的关键参数，包括管芯扩散区边界和最内层保护环扩散区边界间间距（包含X方向与Y方向），以及管芯Pitch（管芯中心间距）等特定参数值。由于工艺参数为环境设置参数，应用本示例方法前已完成设置，因此产出的Fronend版图与工艺参数天然吻合，在版图设计后期物理验证阶段几乎无需修改。
在一示例中，所述生成前端版图设计具体包括：
根据芯片面积参数、功率器件原理图、工艺参数计算可放入的管胞数量以及管胞间的宽度，进而输出整视野下Frontend物理层次的版图设计图。
在一示例中，所述将前端版图进行多次分割，即分割次数为二次及以上，得到多个管芯单元。具体地，源漏通道电阻R on 计算公式为：
Figure 441769DEST_PATH_IMAGE001
其中，μ n 表示电子迁移率；C ox 表示单位面积电容值；V Gs 表示栅源电压；V TH 表示器件阈值电压。在固定的电压电流应用场景下，能够改变的变量为器件栅长L和总栅宽W。对于本领域技术人员而言，根据上式可知，在其他变量均固定的情况下，总栅宽W越大，则器件的沟道电阻值越小。基于此计算公式指导下，版图设计工程师会在一定面积限制下，做到越大的总栅宽越好。然而在实际应用中，当总栅宽大于一定阈值后反而会催生出更大的金属寄生电阻，因此本申请旨在确定总栅宽与源漏通道电阻R on 的平衡关系，从而得到全局更优的寄生电阻值。作为一优选，将前端版图进行3-5次分割，利于进一步减小金属寄生效应。
需要进一步说明的是，上述各示例对应的技术特征可以相互组合或替换构成新的技术方案。
本发明还包括一种芯片，该芯片采用上述任一示例或多个示例组合形成的功率器件版图设计方法进行制备得到。
本发明还包括一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一示例或多个示例组成形成的所述功率器件版图设计方法的步骤，此时方法执行过程中涉及的器件或结构均为模拟器件或结构，进而生成对应版图设计图。
本发明还包括一种终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一示例或多个示例形成的所述功率器件版图设计方法的步骤，此时方法执行过程中涉及的器件或结构均为模拟器件或结构，进而生成对应版图设计图。
与现有技术相比，本发明有益效果是：
1.在一示例中，非顶层金属间采用交叉贯穿设计，能够形成更多并联结构，使器件拥有更小寄生电阻值，以此提升功率器件性能；同时，去除叠层设计能够使器件金属层最低为3层，减少了一层金属设计，能够进一步节约流片成本；进一步地，顶层金属的源端区域、漏端区域成片设计，能够保证金属层间互联的充分性，使接触面积更大，减小寄生电阻，进一步提升了器件的可靠性；此外，焊盘直接设于顶层金属区域，能够进一步收敛器件面积，提高器件的集成度。
2.在一示例中，金属线均匀分布能够得到更多并联结构，进而最大程度减小器件的寄生电阻。
3.在一示例中，最后一条金属线根据剩余的可利用面积进行调整，能够提升该金属线的过电流能力，提升了器件的可靠性。
4.在一示例中，通过评价步骤能够保证版图设计的可靠性，避免未经评价的版图设计直接用于批量器件生产，导致生产的器件性能不合格进而造成时间、物力、财力浪费的问题。
5.在一示例中，结合前端版图设计方法以及金属层版图设计方法，实现了功率器件版图全过程设计，能够提高经验尚缺的版图设计工程师设计效率，并在有限时间内使任何经验等级的版图设计工程师都能有效输出高品质版图。
附图说明
下面结合附图对本发明的具体实施方式作进一步详细的说明，此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，在这些附图中使用相同的参考标号来表示相同或相似的部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1为本发明一示例中的方法流程图；
图2为本发明一示例中前端版图设计示意图；
图3为本发明一示例中底层金属版图设计示意图；
图4为本发明一示例中次顶层金属版图设计示意图；
图5为本发明一示例中顶层金属版图设计示意图。
图中：1-注射区；2-有源区；3-栅区；4-通孔区；5-阱区；6-第一源端；7-第一漏端；8-第二源端；9-第二漏端；10-源端区；11-漏端区；12-焊盘。
具体实施方式
下面结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，使用序数词 (例如，“第一和第二”、“第一至第四”等 )是为了对物体进行区分，并不限于该顺序，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明优选示例如图1所示，一种功率器件版图设计方法，具体包括以下步骤：
S1：前端版图设计，具体包括以下子步骤：
S11：输入此次项目芯片面积参数或功率芯片版图绘制允许面积参数，具体包括所有设计层次的全部可利用面积为3.3mm*1.4mm，即所有可进行版图设计图层面积必须在此面积之内，在此面积要求下，规划所有图层设计；
S12：输入特定工艺参数数值；具体地，输入生成Fronend设计的关键参数，包括特定工艺类别信息（识别器件原理图获取）、管芯扩散区边界和最内层保护环扩散区边界间间距（包含X方向与Y方向），以及管芯Pitch等特定参数值；其中，不同工艺下的设计参数具体数值会有不同，但基础参数类别几乎一致。
S13：输出Frontend版图设计；具体地，根据步骤S12中特定工艺参数数值，计算出管胞实际宽度以及可放入的管胞单元整数数值，并输出整视野下Frontend物理层次的版图设计图。如图2所示，Frontend的版图设计包含层次：注射区1、有源区2、栅区3、通孔区4、阱区5等版图层次。因功率器件产品要求在特定面积下进行版图设计，进而根据各个参数限制进行版图摆放的最优设计输出，一般具有唯一解。优选地，将Frontend版图进行二次及以上切分可获得更小的寄生参数表现。
S2：非顶层金属版图设计；接收输出版图的Frontend版图设计后，继续进行全面积范围内的顶层金属、底层金属以及次顶层金属的分布设计。具体地，根据接收的每层单根金属的宽度，结合芯片面积参数，计算每层宽金属设计的金属线数量，便于版图设计工程师评价过电流能力是否足够。需要注意的是，此版图设计规划既可应用于整个版图设计区域内的整体金属规划，也可应用于为了达到绝对对称时采用1/8或1/4单元设计应用场景。本示例中非顶层金属层次为2，包括底层金属和次顶层金属，底层金属版图设计如图3所示，底层金属的规划方向与管芯方向一致，包括依次间隔分布的第一源端6、第一漏端7；次顶层金属版图设计如图4所示，包括依次间隔分布的第二源端8、第二漏端9；次顶层金属与底层金属垂直，不采用平行叠层跑线，并将源端和漏端的金属设计为等粗，间距保留至最小间距。优选地，各非顶层金属源端与漏端扩散区均匀分割、占满管芯单元所有可以利用的面积，自上金属层依次较下一层金属层垂直贯穿规划设计，不叠层跑线。
S3：顶层金属版图设计；基于成片设计构思，如图5所示，将顶层金属划分为源端区10、漏端区11，源端区包括器件的若干源极以及若干栅极，图5中频S表示源极，G表示栅极；本步骤还包括焊盘12规划设计，包括焊盘尺寸、焊盘大小及位置的设置，焊盘区域外用于器件其余端口（包括器件源极等）的金属布线，按照源极、漏极依次排布的规律进行布线设计。
S4：版图设计评价步骤；具体地，版图设计工程师针对功率器件整体金属规划设计进行评价，主要维度包括：各层金属源端与漏端对应单根金属线的线宽、数量以及过电流能力合格评价、源端与漏端金属规划起止分配合理评价，顶层金属规划及分配合理评价等设计合理性的维度评价。若评价不合理，需调整金属布线方案，包括对金属线宽以及金属布局的整体评价；如评价结果不接受，返回S2继续输入Metal线宽进行调整或增加约束条件，进一步收敛获得接近预期结果；又或者，可根据每层金属线的最后一条线宽规划进行直接调整，减少或增加最后一条金属线线宽，进而调整整体金属布线分布，从而优化版图设计，直至调整至满足评价要求为止。
S5：金属层互联，完成版图设计。具体地，金属层互联是指完成宽金属的挖槽设计，并将各层金属间充分补上接触孔，完成金属层次间的充分连接。优选地，在步骤S5中对每层金属间的通孔进行填补设计，避免重复调整设计过程中产生的接触孔，进而降低版图设计效率以及准确度的弊端。完成版图设计后进行相应的物理验证及修改，直至所有设计通过验证，即完成此版功率产品版图设计。
本申请还包括一种芯片，该芯片采用上述优选示例所述功率器件版图设计方法进行制备得到。
本申请还包括一种存储介质，与上述优选示例所述功率器件版图设计方法具有相同的发明构思，其上存储有计算机指令，所述计算机指令运行时执行上述一种功率器件版图设计方法的步骤。
基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random AccessMemory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
本申请还包括一种终端，与上述优选示例所述功率器件版图设计方法具有相同的发明构思，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述功率器件版图设计方法的步骤。处理器可以是单核或者多核中央处理单元或者特定的集成电路，或者配置成实施本发明的一个或者多个集成电路。
在本发明提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上具体实施方式是对本发明的详细说明，不能认定本发明的具体实施方式只局限于这些说明，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演和替代，都应当视为属于本发明的保护范围。

Claims (10)

1.一种功率器件版图设计方法，其特征在于：其包括以下步骤：
非顶层金属版图设计：使第一金属沿第一方向走线，得到占满管芯单元的可利用面积的若干条第一金属线，依次间隔变换第一金属线的接线属性，使器件的第一源端、第一漏端间隔交错分布，完成第一层金属版图设计；使第二金属沿第一方向的垂直方向走线，得到占满管芯单元的可利用面积的若干条第二金属线，依次间隔变换第二金属线的接线属性，使器件的第二源端、第二漏端间隔交错分布，完成第二层金属版图设计；
顶层金属版图设计：使顶层金属中源端区域、漏端区域独立成片，并将焊盘设于顶层金属区域；
金属层互联设计：将相同接线属性的第一金属线、第二金属线的重合区域通过第一接触孔进行连接，并将与顶层金属接线属性相同的第一金属线或第二金属线通过第二接触孔进行连接。
2.根据权利要求1所述的一种功率器件版图设计方法，其特征在于：所述第一金属以第一线宽、第一间隔沿第一方向走线，得到若干均匀分布的第一金属线；和/或，第二金属以第二线宽、第二间隔沿第一方向的垂直方向走线，得到若干均匀分布的第二金属线。
3.根据权利要求2所述的一种功率器件版图设计方法，其特征在于：占满管芯单元的可利用面积前的最后一根金属线的线宽根据管芯单元剩余的可利用面积进行调整。
4.根据权利要求2所述的一种功率器件版图设计方法，其特征在于：所述第一线宽、第二线宽根据流过当前金属线的电流大小进行调整。
5.根据权利要求1所述的一种功率器件版图设计方法，其特征在于：所述方法还包括评价步骤：
对非顶层金属中单根金属线的过电流能力进行评价；和/或，
对非顶层金属中源端、漏端的数量分配进行评价；和/或，
对顶层金属中源端、漏端的数量分配和/或焊盘放置区域进行评价；
若评价不合格，修改版图设计；反之，得到最终版图设计。
6.根据权利要求1所述的一种功率器件版图设计方法，其特征在于：所述方法还包括前端版图设计：
根据芯片面积参数、功率器件原理图、工艺参数生成前端版图。
7.根据权利要求6所述的一种功率器件版图设计方法，其特征在于：所述生成前端版图设计具体包括：
根据芯片面积参数、功率器件原理图、工艺参数计算可放入的管胞数量以及管胞间的宽度，进而生成前端版图。
8.根据权利要求6所述的一种功率器件版图设计方法，其特征在于：将前端版图进行多次分割，得到多个管芯单元。
9.一种芯片，其特征在于：所述芯片根据权利要求1-8任一项所述功率器件版图设计方法制备得到。
10.一种终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，其特征在于：所述处理器运行所述计算机指令时执行权利要求1-8任意一项所述功率器件版图设计方法的步骤。
CN202210659324.0A 2022-06-13 2022-06-13 一种功率器件版图设计方法、芯片及终端 Active CN114742009B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210659324.0A CN114742009B (zh) 2022-06-13 2022-06-13 一种功率器件版图设计方法、芯片及终端
US18/152,268 US11803685B1 (en) 2022-06-13 2023-01-10 Layout design method, chip and terminal of power device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210659324.0A CN114742009B (zh) 2022-06-13 2022-06-13 一种功率器件版图设计方法、芯片及终端

Publications (2)

Publication Number Publication Date
CN114742009A true CN114742009A (zh) 2022-07-12
CN114742009B CN114742009B (zh) 2022-09-02

Family

ID=82287441

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210659324.0A Active CN114742009B (zh) 2022-06-13 2022-06-13 一种功率器件版图设计方法、芯片及终端

Country Status (2)

Country Link
US (1) US11803685B1 (zh)
CN (1) CN114742009B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117172193A (zh) * 2023-10-19 2023-12-05 合芯科技(苏州)有限公司 标准单元金属层的版图结构及其设计方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315110A (zh) * 2011-08-12 2012-01-11 科达半导体有限公司 一种沟槽式半导体功率器件栅极导出设计制造方法
CN102855360A (zh) * 2012-09-11 2013-01-02 中国科学院微电子研究所 一种纳米工艺金属层版图的优化设计方法
US20130221437A1 (en) * 2012-02-29 2013-08-29 Standard Microsystems Corporation Transistor with minimized resistance
CN103730460A (zh) * 2013-12-27 2014-04-16 西安龙腾新能源科技发展有限公司 一种超结功率器件版图结构及制作方法
CN103730493A (zh) * 2012-10-10 2014-04-16 深圳市力振半导体有限公司 一种半导体功率器件的结构
US20160372414A1 (en) * 2015-06-19 2016-12-22 Qualcomm Incorporated Integrated circuits having reduced dimensions between components
CN110895648A (zh) * 2018-08-22 2020-03-20 无锡华润上华科技有限公司 功率器件及其电阻的仿真方法与功率器件的仿真工具
CN112541320A (zh) * 2020-12-07 2021-03-23 深圳英集芯科技股份有限公司 一种功率器件版图中金属连线的设计方法
US20210174001A1 (en) * 2019-12-04 2021-06-10 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2021227372A1 (zh) * 2020-05-09 2021-11-18 东科半导体(安徽)股份有限公司 一种提升芯片硬宏供电能力的方法
CN114548019A (zh) * 2022-04-25 2022-05-27 成都复锦功率半导体技术发展有限公司 适用于引入定制芯片的切割版图设计方法及其制备的芯片

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230040755A (ko) * 2021-09-16 2023-03-23 삼성전자주식회사 다중 높이 표준 셀 및 이를 포함하는 집적 회로

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315110A (zh) * 2011-08-12 2012-01-11 科达半导体有限公司 一种沟槽式半导体功率器件栅极导出设计制造方法
US20130221437A1 (en) * 2012-02-29 2013-08-29 Standard Microsystems Corporation Transistor with minimized resistance
CN102855360A (zh) * 2012-09-11 2013-01-02 中国科学院微电子研究所 一种纳米工艺金属层版图的优化设计方法
CN103730493A (zh) * 2012-10-10 2014-04-16 深圳市力振半导体有限公司 一种半导体功率器件的结构
CN103730460A (zh) * 2013-12-27 2014-04-16 西安龙腾新能源科技发展有限公司 一种超结功率器件版图结构及制作方法
US20160372414A1 (en) * 2015-06-19 2016-12-22 Qualcomm Incorporated Integrated circuits having reduced dimensions between components
CN110895648A (zh) * 2018-08-22 2020-03-20 无锡华润上华科技有限公司 功率器件及其电阻的仿真方法与功率器件的仿真工具
US20210174001A1 (en) * 2019-12-04 2021-06-10 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2021227372A1 (zh) * 2020-05-09 2021-11-18 东科半导体(安徽)股份有限公司 一种提升芯片硬宏供电能力的方法
CN112541320A (zh) * 2020-12-07 2021-03-23 深圳英集芯科技股份有限公司 一种功率器件版图中金属连线的设计方法
CN114548019A (zh) * 2022-04-25 2022-05-27 成都复锦功率半导体技术发展有限公司 适用于引入定制芯片的切割版图设计方法及其制备的芯片

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ENRICO SOWADE 等: "Toward 3D-Printed Electronics：Inkjet-Printed Vertical Metal Wire Interconnects and Screen-Printed Batteries", 《ADVANCED ENGINEERING MATERIALS》 *
李芳 等: "基于HVCMOS工艺的H桥驱动电路版图设计", 《电子技术应用》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117172193A (zh) * 2023-10-19 2023-12-05 合芯科技(苏州)有限公司 标准单元金属层的版图结构及其设计方法

Also Published As

Publication number Publication date
CN114742009B (zh) 2022-09-02
US11803685B1 (en) 2023-10-31

Similar Documents

Publication Publication Date Title
US8667444B2 (en) Concurrent placement and routing using hierarchical constraints
CN114742009B (zh) 一种功率器件版图设计方法、芯片及终端
CN110795908B (zh) 偏差驱动的总线感知总体布线方法
CN111540735B (zh) 一种提升芯片硬宏供电能力的方法
CN115983194A (zh) 用于集成电路的自适应多层配电电网
US20060239102A1 (en) Semiconductor integrated circuit device and its power supply wiring method
US6951007B2 (en) Wire layout design apparatus and method for integrated circuits
KR20130103273A (ko) ＦｉｎＦＥＴ 설계를 위한 ＬＶＳ 구현
US8946856B2 (en) Decoupling capacitors for integrated circuits
JPH02177345A (ja) 半導体集積回路装置
CN116108802B (zh) 一种标准单元库确定方法、装置及系统
CN111129004A (zh) 一种基于pmos管和金属层的电容的版图设计方法及版图结构
CN111259615A (zh) 一种基于原有布图规划的自动化物理单元插入方法
CN110854119A (zh) 一种1.5t sonos存储器结构及制造方法
TWI792097B (zh) 混合行高系統及其設計的方法和由製程設計的混合行高系統
CN100514603C (zh) 实现电路布局的方法
CN111339727B (zh) 先进制程下最小化时延和溢出的通孔柱感知层分配器
Lin et al. Transistor-level layout of high-density regular circuits
JP3349989B2 (ja) 半導体集積回路装置及びそのレイアウト方法及び装置
Banerjee et al. Fast FPGA placement using space-filling curve
KR20170127340A (ko) 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치
CN111584505A (zh) 一种基于桥接方式的芯片电源网络结构
US6975004B2 (en) Semiconductor component with optimized current density
JP2011258712A (ja) 半導体集積回路
CN109727983A (zh) Nor闪存及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant