CN1144003A - 包括数据通信总线的电路 - Google Patents

Abstract

信息施加到处于线连逻辑功能的一条总线上，总线上的电位或被下拉到地电位，或保持在电源电位。总线中的数据线路被分成两部分，它们通过主电流沟道晶体管互连。两部分使用不同的电源电压。晶体管的控制电极与最低的电源电压相连。当两部分的任一部分被下拉时，晶体管变为导通。当两部分的任一部分不被下拉时，晶体管不导通。

Description

包括数据通信总线的电路

本发明涉及包括有多个子电路与之相连的通信总线的电路，通过以支配(dominant)方式或退后(recessive)方式轮流驱动总线，安排每个子电路传输数据，当任何一个子电路以支配方式驱动总线时，该总线进入支配状态，而当所有子电路以退后方式驱动总线时，该总线进入退后状态，通过检测总线的状态，安排子电路接收数据，所述总线包括通过中继器接口互连的第一和第二总线线路，在该电路中，第一和第二总线线路中的每一条具有至少一个子电路与之相连，支配状态和退后状态分别对应第一和第二总线线路上的支配电平和退后电平，中继器接口提供第一和第二总线线路上的逻辑对应的电位。

这种电路可以从Philips Semiconductors出版的“IC20 DataHandbook 1994”的第四部分了解到。这一出版物描述了一种数据通信总线(12C总线)和中继器接口(82B715 IC)。

包括12C总线的电路中的子电路通过总线线路(SDA线路)通信。子电路连同这一总线线路构成线连“与”电路。于是每个子电路可以将总线线路上的电位下拉到低电位，即“支配”电平。如果没有子电路将线路上的电位下拉，那么总线线路上的电位呈现高电位，即“退后”电平。

上述情况适用于数据通信和仲裁。在数据通信的情况下，一个子电路作为发送机，一个(或多个)子电路作为接收机。通过交替地将总线线路上的电位驱动到其支配电平并且再将它释放，发送机控制总线线路上的电位。出现这种现象的瞬间取决于将要发送的数据。接收机在连续的瞬间检测总线线路上的电位，并从中得到发送的数据。

每个子电路可以作为一个发送机。这是因为只要其它电路不驱动总线线路到其支配电平，每个子电路就可以控制总线线路上的电位。此外，每个子电路也可以作为一个接收机。于是通过总线线路就可以实现在各种子电路对之间进行通信。

仲裁用来当数据通信时，由于其它子电路不希望地驱动总线线路到支配状态，确保发送机未受干扰。因此，通过仲裁阶段，优先进行数据通信。

在仲裁阶段，允许希望控制总线线路的各个子电路将总线线路上的电位驱动到支配电平。在仲裁阶段，这些子电路还将再次释放总线线路上的电位，并且接着检测该电位。连续的支配电平表示另一个子电路希望控制总线线路。然后，检测这一情况的子电路解除仲裁，并且使总线线路上的电位不受约束。

中继器接口用来进行两条总线线路之间的透明互连。一些子电路与每条总线线路相连。中继器接口确保当从每个单独的子电路的角度来看，好象所有其它子电路只与一条总线线路相连。

这意味着，如果单独的子电路将与之相连的总线线路上的电位驱动到支配电平，那么中继器接口确保其它总线线路上的电位也呈现支配电平。如果没有子电路驱动其总线线路到支配电平，那么在两条总线线路上的电位呈现退后电平。

总线特别是用来在不同的集成电路中的子电路之间进行通信。希望在一个电路结构中使用几个这样的集成电路，即使当所述集成电路是用不同的电源电压工作的。特别希望能够在以第一电源电压工作的第一集成电路中的子电路和不适用第一电源电压的第二集成电路中的子电路之间进行数据交换。

在已知的电路中，必须使所有的子电路都以总线线路上的相同的退后电平和相同的支配电平工作。这些电平对应于电源端的电位，并由此而来。因此，如果这些子电路中的一个以一种电源电压工作，而该电源电压却不适用于其它子电路，那么通过不同的集成电路中的子电路之间的总线进行数据通信是不可能的。

这一问题原则上可以通过选择支配电平与退后电平之间的差值，使之小于以最高电源电压工作的集成电路的电源端上的电位之间的差值来加以解决。然而，这将意味着必须特别设计这些集成电路，以便与其它集成电路进行通信。

此外，从节约能量的观点来看，希望当不需要一部分子电路时，可以停止向这些子电路供电。然而对其它子电路之间的数据通信而言，总线线路上的电位的改变将仍是可能的。这些电位的改变将损坏停止供电的子电路，或者这些子电路将妨碍总线线路上的电位改变。

本发明的一个主要目的是提供一种电路，其中包括在以不同电源电压工作的不同集成电路中的子电路之间进行数据通信是可能的。

根据本发明的电路的特征在于该电路包括这样的装置，该装置使得第一和第二总线线路上的电位在无支配驱动时呈现相应的退后电平并相互无关，以及当第一和/或第二总线线路上的电位处于相关总线线路的支配电平和基准电平之间时，中继器接口使第一和第二总线线路之间的连接导通，而当第一和第二总线线路上的电位处于相关总线线路的基准电平和相关总线线路的相应退后电平之间时，中继器接口使第一和第二总线线路之间的连接隔离。由于没有子电路将任何总线线路上的电位驱动到支配电平，所以当总线线路的电位处于退后电平时总线线路相互隔离。于是总线线路上的电位可以假定是相应的退后电平。因此，需要比较高的退后电平的子电路可以与第一总线线路相连。仅处于比较低的退后电平的子电路可以与第二总线线路相连。

如果子电路中的一个将其总线线路上的电位驱动到支配电平，那么另一条总线线路上的电位也将通过接口电路驱动到支配电平。然后可以如通常那样进行数据通信和仲裁，而不管相关的子电路是否与总线线路相连。

根据本发明的一个实施例的特征在于中继器接口包括具有一个主电流沟道和一个控制电极的晶体管，通过主电流沟道和与一个预定电平的电位相连的控制电极，第一和第二总线线路之间的连接得以延伸，因此对应于预定电平的基准电平减去晶体管的阈值电压。采用晶体管可以非常简单地实现中继器接口。

根据本发明的另一个实施例的特征在于晶体管是N沟道常截止型MOSFET，并且晶体管的栅极电极接受第二总线线路的退后电平的电位。于是简单地实现了基准电位。

根据本发明的电路的一个实施例的特征在于该电路包括开关装置，用于

—中断向子电路或与第二总线线路相连的子电路供电，

—将第二总线线路上电位的退后电平减小到基本等于支配电平，

—将基准电平减小到至少等于支配电平，因此继续隔离第一和第二总线线路之间的连接。通过切断基准电位以及向与第二总线线路相连的子电路供电，节省了能量，子电路不会受到损坏，或者不会干扰其它子电路的工作。

本发明的再一个实施例的特征在于与第一总线线路相连的子电路与用于控制的开关装置相连。借助于通过第一总线线路接收的命令，与第二总线线路相连的子电路可以被再次启动。

本发明的再一个实施例的特征在于通过逐次进行所述连接，第三总线线路，以及进一步的其功能与所述连接类似的连接，第二总线线路与第一总线线路相连，该电路包括在无支配驱动的情况下将第三总线线路驱动到退后电平的装置。于是，与第一总线线路相连的子电路和/或与第二总线线路相连的子电路可以按需要不工作，并且相互独立。

下面将参照附图详细地描述本发明的这些实施例和其它实施例以及它们的特征。

图1表示根据本发明的电路的第一实施例，

图2表示根据本发明的电路的第二实施例，

图3表示根据本发明的电路的第三实施例，以及

图4表示根据本发明的电路的第四实施例。

图1表示根据本发明的电路的第一实施例。该电路包括第一总线线路20和第二总线线路10。

例如，两个子电路22、24通过相应的总线接口输出端224、244与第一总线线路20相连。子电路22包括两个电源输入端220、222，子电路24包括两个电源输入端240、242，它们分别与第一和第二电源端V0和V1相连。第二电源端V1通过电阻元件R1与第一总线线路20相连。

例如，两个子电路12、14通过相应的总线接口输出端124、144与第二总线线路10相连。子电路12包括两个电源输入端120、122，子电路14包括两个电源输入端140、142，它们分别与第一电源端V0和第三电源端V2相连。第三电源端V2通过电阻元件R2与第二总线线路10相连。

第一和第二总线线路20、10是通过晶体管16即表示为N沟道FET的沟道互连的。该晶体管的控制电极与第三电源端V2相连。二极管18与晶体管16的沟道并联。当晶体管16是MOSFET(或更一般的是IGFET)时，它的基底(backgate)(衬底)最好与其源极相连。结果，基底一漏极二极管将与晶体管16的沟道并联。这由二极管18表示。

工作时间，第一电源电压VA-V1-V0施加在第一和第二电源端V0、V1之间。在第一和第三电源端V0、V2之间施加第二电源电压VB＝V2－V0。第一电源电压VA高于第二电源电压VB；这些电压分别是例如5V和3.3V(±10％)。

晶体管16例如是N沟道增强型场效应晶体管，当其栅极(与第三电源端相连)上的电位等于其源极(与第二总线线路10相连)上的电位，并小于其漏极(与第一总线线路20相连)上的电位时，该晶体管的沟道不导通。仅当源极和/或漏极上的电位大于比栅极上的电位小的一个阈值电压VT(例如1.5V)时，沟道才导通。

因此，只要没有子电路建立起到达第一电源端的导通通道，第一总线线路20上的电位将是高于第一电源端V0上的电位的第一电源电压VA，而第二总线线路10上的电位将是高于第一电源端V0上的电位的第二电源电压VB。所以，第二总线线路10上的电位低于第一总线线路20上的电位(低于电源电压是5V和3.3V的情况，例如是1.7V)，并等于晶体管16的栅极上的电位。

当一个子电路(例如子电路12)在第二总线线路10和第一电源端V0之间建立起导通通路时，第二总线线路10上的电位将被下拉到第一电源端V0上的电位。结果，晶体管16的源极上的电位将低于栅极上的电位，所低的量足以使晶体管16的沟道导通。结果，第一总线线路20上的电位也被下拉到第一电源端V0上的电位。

当建立导通通路的子电路12再次中断所述通路时，在电阻元件R1、R2的影响下，总线线路10、20上的电位被再次上拉(当然只要没有其它子电路在总线线路10、20和第一电源端V0之间建立起导通连接)。然后晶体管16的沟道保持导通，直到第二总线线路10上的电位增加到这样的程度，即它小于晶体管16的栅极上的电位以下的一个阈值电压VT。接下来，晶体管16的沟道关断，第一和第二总线线路20、10上的电位以一种独立的方式进一步增加，直到第一总线线路20上的电位再次达到第二电源端V1上的电位，第二总线线路10上的电位再次达到第三电源端V2上的电位。

当一个子电路(例如子电路22)在第一总线线路20和第一电源端V0之间建立起导通通路时，发生类似的情况：第二总线线路10上的电位通过第一总线线路20将被下拉。当晶体管的基底与其源极相连时，二极管18将开始导通，将第二总线线路10下拉。由于二极管16的影响，漏极上的电位不能下降到比源极上的电位低许多。当然，假如当第一总线线路20上的电位下降，低于晶体管16的栅极上的电位，足以使晶体管16的沟道导通时，第二总线线路10上的电位也被下拉，那么晶体管16的基底也将被保持在其自身的电位，例如V0。

当几个子电路同时在总线线路10、20中的一条和第一电源端V0之间建立起导通通路时，总线线路10、20二者都将被拉到第一电源端V0的电位。因此，该电位对应于总线线路10、20上的支配电平。第二和第三电源端的电位分别对应于第一总线线路20和第二总线线路10上的退后电平。

因此，该电路利用总线的支配状态和退后状态(借助于线连逻辑电路)，适合于在子电路12、14、22、24之间进行数据通信。电路和这种通信的协议的例子涉及到上面例如在Philips Semiconductors出版的“IC20 Data Handbook 1994”的第四部分中描述的12C总线，该出版物在此作为参考。该部分还包括子电路的一些例子。12C总线利用数据线SDA和时钟线SCL，二者都借助于支配/退后状态加以控制。

图2表示根据本发明的与12C总线一起使用的电路。此处，图1的第一总线线路20被两条线路SDA1和SCL1代替，每条线路通过相应的电阻元件R5、R6与第二电源端V1相连。图1的第二总线线路10被两条导线SDA2和SCL2代替，每条线路通过相应的电阻元件R3、R4与第三电源端V2相连。线路SDA1、SCL1分别通过晶体管58、59的沟道与线路SDA2、SCL2相连。晶体管58、59的栅极与第三电源端V2相连。子电路54、56与线路SDA1、SCL1相连。子电路50、52与线路SDA2、SCL2相连。为了清楚起见，子电路50、52、54、56的电源输入端已经省略。

与晶体管58相连的每条线路SDA1、SDA2的工作方式与图1中的总线线路10、20相同。与晶体管59相连的线路SCL1和SCL2也与之相同。这些线路的逻辑上的使用在所引用的“Data Handbook”中有说明。

本发明不限于12C总线，而是可用其它总线，例如并行总线或点对点的连接。

图3表示根据本发明的再一个实施例。该图与图1之间存在的对应部分和相应的部件用相应的参考号表示。与图1的不同之处在于在第三电源端V2一侧和电阻元件R2、晶体管16的栅极及与第二总线线路10相连的子电路12、14的电源输入端120、140一侧之间插入了开关电路30。其中一个与第一总线线路20相连的子电路(22)具有控制输出端，它与开关电路30的控制输入端相连。

开关电路30的作用是在不必干扰数据通信的情况下，减小与第二总线线路10相连的子电路12、14的电源电压。开关电路的第一实施例具有两种状态：导通状态和非导通状态。在导通状态下，开关电路30使第三电源端V2上的电位通过。在该导通状态下，子电路12、14和第二总线线路10的工作状况与结合图1所述的相同。

在非导通状态，晶体管16的栅极上的电位、第二总线线路10上的电位和子电路12、14的电源输入端120、140的电位基本等于第一电源端V0上的电位。于是子电路12、14不起作用，晶体管16截止。结果节省了电能，而与第一总线线路20相连并如通常那样供电的子电路22、24可以如通常那样进行通信，不会受第二总线线路10的干扰，这是因为晶体管16将电路的不起作用部分与第一总线线路20隔离的缘故。

显然，对子电路12、14和晶体管16的栅极以及第二总线线路10集中中断供电可以以各种方式进行；不必象图3所示那样为了清楚起见将这些元件直接相互连接。

开关电路30最好由与第一总线线路20相连的子电路22控制。于是，在第一总线线路20的控制下，第二总线线路可以被接通和切断。然而，也可以借助于中央控制单元(未示出)或手动操作开关来使开关电路30导通和关断。

开关电路30的另一实施例用来根据一个控制信号向晶体管16的栅极、第二总线线路10和子电路12、14的电源输入端120、140提供处于中间状态的减小的电位(第三电源端V2和第一电源端V0之间的电位)。这样，子电路12、14可以被切换到低电能模式(一种可能的较低模式)，并仍通过总线线路10、20与其它子电路22、24通信。

图4表示根据本发明的电路的再一个实施例。图4与图3类似，相应的部件以相应的参考号表示。

第三总线线路44插入第一和第二总线线路20、10之间。第三总线线路44通过晶体管46与第一总线线路20相连。二极管48与所述沟道并联。第三总线线路44通过晶体管16的沟道与第二总线线路10相连。第三总线线路44通过电阻元件R3与第四电源端V3相连。

晶体管46的栅极与和第一总线线路20相连的子电路22、24的电源输入端220、240相连。该栅极还通过电阻元件R1与第一总线线路20相连。该栅极通过第一开关元件42与第二电源端V1相连。

与第二总线线路10相连的子电路12、14可以被驱动到低(无)功耗状态，和/或与第一总线线路20相连的子电路22、24可以被驱动到低(无)功耗状态。接受电能的子电路12、14、22、24可以相互进行通信。在一侧的第一和第二总线线路20、10上的电位与在另一侧的第三总线线路44上的电位之间建立起一种关系。这一关系与结合图1描述并存在于一侧的第二总线线路10与另一侧的第一总线线路20之间的电位关系类似。

此外，通过与经晶体管16形成的连接类似的连接，任意数目的总线线路可以与第三总线线路相连。然后每条总线线路可以和与之相连的子电路一起，在与其它总线线路无关的情况下，被接通和切断。此外，另外的总线线路可以以类似的方式与第一和第二总线线路相连。

虽然在NMOS场效应晶体管16的基础上对本发明进行了描述，但是很显然，在不脱离本发明的范围的前提下可采用其它类型的晶体管或其它开关元件。只要当总线处于退后状态时该开关元件关断，而当电路处于支配状态时该开关元件导通就可以了。电阻元件例如可以采用电阻器，但是也可以采用在无支配驱动的情况下，能够确保总线线路上的电位呈现一个预定电位的其它部件，例如负载晶体管。

Claims (9)

1.一种包括有多个子电路与之相连的通信总线的电路，通过以支配方式或退后方式轮流驱动总线，安排每个子电路传输数据，当任何一个子电路以支配方式驱动总线时，该总线进入支配状态，而当所有子电路以退后方式驱动总线时，该总线进入退后状态，通过检测总线的状态，安排子电路接收数据，所述总线包括通过中继器接口互连的第一和第二总线线路，在该电路中，第一和第二总线线路中的每一条具有至少一个子电路与之相连，支配状态和退后状态分别对应第一和第二总线线路上的支配电平和退后电平，中继器接口提供第一和第二总线线路上的逻辑对应的电位，其特征在于该电路包括这样的装置，该装置使得第一和第二总线线路上的电位在无支配驱动时呈现相应的退后电平并相互无关，以及当第一和/或第二总线线路上的电位处于相关总线线路的支配电平和基准电平之间时，中继器接口使第一和第二总线线路之间的连接导通，而当第一和第二总线线路上的电位处于相关总线线路的基准电平和相关总线线路的相应退后电平之间时，中继器接口使第一和第二总线线路之间的连接隔离。

2.如权利要求1的一种电路，使工作期间第一总线线路的退后电平和支配电平之间的第一差值大于第二总线线路的退后电平和支配电平之间的第二差值。

3.如权利要求1或2的一种电路，其特征在于中继器接口包括具有一个主电流沟道和一个控制电极的晶体管，通过主电流沟道和与一个预定电平的电位相连的控制电极，第一和第二总线线路之间的连接得以延伸，因此对应于预定电平的基准电平减去晶体管的阈值电压。

4.如权利要求3的一种电路，其中晶体管是N沟道常截止型IGFET或MOSFET。

5.如权利要求3的一种电路，其中晶体管是双极型晶体管。

6.如权利要求4或5的一种电路，其中晶体管的控制电极接受第二总线线路的退后电平的电位。

7.如权利要求1至6的任一项的一种电路，包括开关装置，用于

—中断向子电路或与第二总线线路相连的子电路供电，

—将第二总线线路上电位的退后电平减小到基本等于支配电平，

—将基准电平减小到至少等于支配电平，因此继续隔离第一和第二总线线路之间的连接。

8.如权利要求7的一种电路，其中与第一总线线路相连的子电路与用于控制的开关装置相连。

9.如权利要求7或8的一种电路，其中通过逐次进行所述连接，第三总线线路，以及进一步的其功能与所述连接类似的连接，第二总线线路与第一总线线路相连，该电路包括在无支配驱动的情况下将第三总线线路驱动到退后电平的装置。

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