CN114207841A - 晶体管及形成集成电路系统的方法 - Google Patents

晶体管及形成集成电路系统的方法 Download PDF

Info

Publication number
CN114207841A
CN114207841A CN202080056191.7A CN202080056191A CN114207841A CN 114207841 A CN114207841 A CN 114207841A CN 202080056191 A CN202080056191 A CN 202080056191A CN 114207841 A CN114207841 A CN 114207841A
Authority
CN
China
Prior art keywords
drain region
source
transistor
channel region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080056191.7A
Other languages
English (en)
Inventor
刘鸿威
S·查杰德
J·B·赫尔
A·A·卡恩德卡尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114207841A publication Critical patent/CN114207841A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

晶体管包括顶部源极/漏极区、底部源极/漏极区、竖直地处于所述顶部及底部源极/漏极区之间的沟道区，及以操作方式横向邻近于所述沟道区的栅极。所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的至少一个是结晶的。所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有晶粒具有彼此相差在0.064pm3内的平均晶体尺寸。公开包含方法的其它实施例。

Description

晶体管及形成集成电路系统的方法
技术领域
本文所公开的实施例涉及晶体管及形成集成电路系统的方法。
背景技术
存储器是一种类型集成电路系统且在计算机系统中用于存储数据。存储器可在个别存储器单元的一或多个阵列中制造。可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线)来写入到存储器单元或从所述存储器单元读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线及存取线的组合唯一地寻址。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，且因此进行刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元经配置以在至少两个不同的可选择状态下保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区间具有半导电沟道区。导电栅极邻近于沟道区，且通过薄栅极绝缘体与所述沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极去除电压时，基本上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的一部分的可逆可编程电荷存储区。除存储器电路系统之外及/或在存储器电路系统之外，场效应晶体管当然也在集成电路系统中使用。
附图说明
图1是根据本发明的实施例的晶体管的图解横截面图。
图2是根据本发明的实施例在过程中的衬底构造的部分的图解横截面图。
图3到6是根据本发明的一或多个实施例的在过程中图2的构造的图解依序横截面图。
具体实施方式
本发明的实施例涵盖形成包括一或多个晶体管的集成电路系统的方法，及与制造方法无关的一或多个晶体管。根据方法实施例制造的晶体管可具有如本文中在结构实施例中所描述的属性中的任一个。在图1中展示根据本发明的实施例的作为构造10的一部分的第一实例晶体管14。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，本文中以电气方式)材料12中的任何一或多种的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。仅展示一个晶体管14，但是构造10可包括例如以包含根据本发明的一或多个晶体管的阵列制造的多个相同或不同构造晶体管。
晶体管14包括顶部源极/漏极区16、底部源极/漏极区18、分别竖直地处于顶部源极/漏极区16与底部源极/漏极区18之间的沟道区20，及以操作方式横向地邻近于沟道区20的栅极22(即，导电材料)。栅极绝缘体24(例如，二氧化硅及/或氮化硅)在栅极22与沟道区20之间。为简洁及清楚起见，所描绘的实例组件仅在图1中展示为竖直横截面。实例源极/漏极区及沟道区可例如呈延伸到图1所在页的平面中及外部的同延纵向延长线的形式。替代地，且仅作为实例，此类实例源极/漏极区及沟道区在水平横截面(未展示)中可为圆形、矩形、椭圆形、三角形等。栅极绝缘体24及/或栅极22可在外围环绕此类结构，或替代地，仅借助于实例，在竖直横截面(未展示)中仅部分地围绕此类结构或仅在一个侧面上。顶部源极/漏极区16及沟道区20可被视为具有顶部界面38，且底部源极/漏极区18及沟道区20可被视为具有底部界面40。界面38及/或40展示为平坦及水平的，但可使用其它定向的界面，例如对角线、锯齿状及/或波状界面、笔直及弯曲区段的组合等。图1展示为实例实施例，其中顶部源极/漏极区16包括材料52，沟道区20包括材料54，并且底部源极/漏极区包括材料50。材料52、54及50中的任一个可为未掺杂的或掺杂有导电率修改的掺杂剂(例如，磷、砷等)。材料52、54及50中的每一者的实例主要材料包含单晶硅或多晶硅，包含如与锗的混合物及/或合金的此类材料。
在一个实施例中，顶部源极/漏极区16包括半导体材料(例如，硅、锗、镓，其组合等)，所述半导体材料中具有第一导电率增加的掺杂剂(例如，磷、砷等中的一或多个)，所述第一导电率增加的掺杂剂的浓度使顶部源极/漏极区16的半导体材料导电。底部源极/漏极区18包括可与顶部源极/漏极区16相同或不同的半导体材料，并且在其中具有第二导电率增加的掺杂剂，所述第二导电率增加的掺杂剂的浓度使底部源极/漏极区18的半导体材料导电(例如，至少5x1019掺杂剂原子/cm3)。第一及第二导电率增加的掺杂剂可相对于彼此在成分上相同或在成分上不同，并且无论如何，相对于彼此在顶部源极/漏极区16及底部源极/漏极区18中可具有相同或不同的相对浓度，包含可变浓度。沟道区20的上部部分30邻近于顶部源极/漏极区16，并且在其中具有非导电浓度(例如，不超过至少1x1018掺杂剂原子/cm3)的第一导电率增加的掺杂剂。沟道区20的下部部分邻近于底部源极/漏极区18，并且在其中具有非导电浓度的第二导电率增加的掺杂剂，其中上部部分30竖直地比下部部分32厚。在一个实施例中，上部部分30不超过沟道区20的竖直厚度T的33％，在一个实施例中，不超过25％。在一个实施例中，上部部分30竖直地是下部部分32的至少2.0倍厚，在一个实施例中，至少2.5倍厚。
在沟道区20的上部部分30中第一导电率增加的掺杂剂的浓度可恒定或可不恒定，其中图1意图示意性展示其中此浓度不恒定的实例实施例。部分30及32中的导电率增加的掺杂剂通过点刻法展示，其中上部部分30中的第一导电率增加的掺杂剂的实例浓度随着竖直地较深地移动到上部部分30中而降低。类似地，在下部部分32中的第二导电率增加的掺杂剂的浓度可恒定或可不恒定，其中图1示意性展示在下部部分32中的第二导电率增加的掺杂剂的浓度不恒定。在下部部分32中的第二导电率增加的掺杂剂在下部部分32中示意性地展示为随着竖直地较深地移动到下部部分32中而增加。在上部部分30与下部部分32之间竖直地展示实例中介区35。中介区35可分别掺杂有与顶部源极/漏极区16及底部源极/漏极区18中的掺杂剂的导电类型相反的导电类型的掺杂剂，或未掺杂。部分30、32及35可另外掺杂有相反类型的导电率增加的掺杂剂(即，n对p，或p对n)。
可在上述实施例中使用如本文相对于其它实施例所展示及/或所描述的任何其它属性或方面。
在一个实施例中，顶部源极/漏极区16、底部源极/漏极区18及沟道区20中的至少一个是结晶的。在此文件中，前面没有数字百分比或其它定量形容词的“结晶”为按体积计至少90％为结晶(即，具有按体积计至少90％的晶粒)的材料、区及/或结构。在此文件中，前面没有数字百分比或其它定量形容词的“非晶”为按体积计至少90％为非晶的材料、区及/或结构。顶部源极/漏极区16、底部源极/漏极区18及沟道区20中的至少一个内的所有晶粒具有彼此相差在0.064立方微米(μm3)内的平均晶粒尺寸(与上文关于沟道区的上部及下部部分描述的方面独立或无关)。在一个此类实施例中，此平均晶粒尺寸彼此相差在0.027μm3内，在一个此实施例中在0.008μm3内。在一个实施例中，在顶部源极/漏极区16、底部源极/漏极区18及沟道区20中的至少一个内的所有晶粒的至少大部分(在一个实施例中，至少75％)的此平均晶粒尺寸彼此相差在0.027μm3内，在一个此类实施例中在0.001μm3内，及在一个此类实施例中在0.000125μm3内。作为一个实例，可通过如下所述的激光退火在竖直晶体管中获得所有晶粒在源极/漏极区及/或沟道区内的此类非常紧密的晶粒尺寸分布。在一个实施例中，在顶部源极/漏极区、底部源极/漏极区及沟道区中的至少一个内的所有晶粒单独地具有彼此相差在0.4微米(μm)内，在一个实施例中在0.3μm内，及在一个实施例中在0.2μm内的最大穿过尺寸。在一个实施例中，在顶部源极/漏极区、底部源极/漏极区及沟道区中的至少一个内的所有晶粒单独地具有彼此相差在0.4μm内，在一个实施例中在0.3μm内，及在一个实施例中在0.2μm内的最小穿过尺寸。可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
本发明的实施例涵盖方法以及如上文所识别的与制造方法无关的晶体管。然而，此类方法可具有如上文在结构实施例中所描述的属性中的任一个。类似地，上述结构实施例可并入且形成下文相对于方法实施例描述的属性中的任一个。实例方法可用于形成集成电路系统且参考图2到6描述。已在适当时将相同标号用于前置构造。
参考图2，已在衬底11上方形成可操作电路组件62。此电路组件示意性展示为包含在材料60内，所述材料可为绝缘、导电及半导电材料中的任一个或组合。可制造任何现有的或未来开发的可操作电路组件62，其中晶体管、电容器、二极管、电阻器、放大器、整流器等是实例。在一个实施例中，可操作电路组件62中的至少一些形成为包括下部晶体管，其中“下部”用作正视位置形容词以将此类晶体管与在其上方形成的其它晶体管区分开，如将从继续的讨论中显而易见。在一个此实施例中，此下部晶体管单独地包括下部顶部源极/漏极区、下部底部源极/漏极区、竖直地处于下部顶部及底部源极/漏极区之间的下部沟道区，及可操作地横向邻近于下部沟道区的下部栅极。举例来说且仅作为实例，此类下部晶体管可具有如上所述或以其它方式描述的属性中的任一个。在一个此实施例中，形成此类下部晶体管包括对制造个别下部顶部源极/漏极区、下部底部源极/漏极区及下部沟道区中的至少一个的材料进行激光退火。在一些实施例中，可操作电路组件62可被视为已相对于堆叠或叠组61形成，并且在一个实施例中，可包含可由绝缘材料竖直地分开的多层组件。
参考图3，绝缘体材料64(例如，包括二氧化硅、氮化硅、氧化铝等中的一或多个)已在可操作电路组件62正上方形成。在一个实施例中，绝缘体材料64具有不小于1,000埃，在一个实施例中不小于2,000埃且在一个实施例中2,000埃到5,000埃的最小厚度。绝缘体材料64可为均质的。替代地，绝缘体材料可包含包括导电及/或半导电材料的一或多个区、层等，只要材料64整体是绝缘的。
参考图4，底部材料50、顶部材料52，及竖直地处于底部材料50与顶部材料52之间的中间材料54已在绝缘体材料64正上方形成。在将处于绝缘体材料64正上方的所形成晶体管的最终构造中，底部材料、顶部材料及中间材料分别包括底部源极/漏极区、顶部源极/漏极区及竖直地处于底部及顶部源极/漏极区之间的沟道区。在晶体管的最终构造中，至少底部材料50及顶部材料52在其中包括导电率增加的掺杂剂。实例材料50、52及54展示为在绝缘体材料64顶上的毯覆层。所述材料可在处理时或稍后图案化，以具有图1的材料52、54及50的实例轮廓，或其它。无论如何，材料52、54及50可被视为已相对于堆叠或叠组75形成，并且在一个实施例中，可包含可由绝缘材料(未展示)竖直地分开的多层组件。
参考图5，对底部材料、顶部材料及中间材料中的至少一个进行激光退火(例如，通过竖直向下的箭90描绘)，以熔化底部材料、顶部材料及中间材料中的至少一个且然后将底部材料、顶部材料及中间材料中的至少一个结晶为晶体。仅借助于实例，图5展示在已沉积所有材料50、52及54之后且由此至少相对于顶部材料52发生的激光退火，尽管激光退火还可相对于仅材料52、仅材料52及54，或所有材料52、54及50发生。替代地或另外，中间材料54及底部材料50中的一或多个可在其上方沉积任何材料之前进行激光退火。无论如何，激光退火激活在底部材料、顶部材料及中间材料中的至少一个中的导电率增加的掺杂剂(例如，在包含熔化及结晶两者的时间段内)。在一个实施例中，在激光退火期间熔化中的至少一些及激活中的至少一些同时发生。在一个此实施例中，在熔化期间发生至少大部分激活。无论如何，竖直地处于可操作电路组件62与底部材料50之间的绝缘体材料64保护其下方的可操作电路组件62免受激光退火期间产生的热量的影响，否则会使可操作电路组件62变为电路不工作。在许多实施例中，技术人员可选择合适的绝缘体材料(例如，二氧化硅、氮化硅、氧化铝等中的一或多个)及其厚度来实现这种隔热效果，其中材料64的最小厚度预期在2,000埃到5,000埃之间。在一些实施例中，激光退火的动作形成材料52、54及50以具有上文相对于此类材料描述的属性中的任何一或多种，所述材料相对于图1的晶体管14展示及描述。
仅借助于实例，激光退火可使用200纳米到700纳米之间的波长、0.1J/cm2到2J/cm2的功率(理想情况下为0.5J/cm2到2J/cm2)、5纳秒到250纳秒的脉冲宽度、1到100次激光发射及室温到450℃的衬底温度。用于任何退火的激光功率可随着技术人员的选择而变化以控制正进行激光退火的界面的表面粗糙度及层的粒度。另外，衬底温度可针对不同激光发射，如激光功率及/或脉冲宽度而改变。激光退火可使经退火的材料熔化。在此类激光退火之前立即进行激光退火的任何材料可掺杂成不同浓度。无论如何，退火激活存在于材料52、54及50中的至少一个中的导电率增加的掺杂剂。
参考图6，材料52、54及50展示为已经图案化以产生类似于图1中主要展示的实例构造等。此后，栅极绝缘体24及栅极22已横向邻近于中间材料54形成。
可使用如本文相对于其它实施例所展示及/或描述的任何其它属性或方面。
上述处理或构造可视为相对于组件的阵列，所述组件形成为组件的单个堆叠或单个叠组或形成于单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底之上或作为底层基底衬底的部分(但单个或两个堆叠/叠组可单独地具有多个层级)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路系统作为最终构造的一部分也可形成于任何位置，并且在一些实施例中可在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中所展示或上文所描述的堆叠/叠组上方及/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同厚度或不同厚度。中介结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统及/或介电层)。而且，不同堆叠/叠组可相对于彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或者两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、运输工具、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在本文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“以下”、“在…下”、“在…下方”、“向上”及“向下”通常参考竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理的衬底，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可参照的方向。此外，如本文中所使用的“竖直”及“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，关于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征及/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“正下方”及“处于正下方”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“底下”及“下方”仅要求在另一所陈述区域/材料/组件下方的所陈述区域/材料/部件的某一部分在另一所陈述区域/材料/组件的竖向内侧(即，与两个所陈述区域/材料/组件是否存在任何侧向重叠无关)。
本文中所描述的材料、区及结构中的任一者可为均匀的或非均匀的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。另外，除非另有说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区由于厚度可变而将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上及/或在物理上不同，例如在所述材料或区不均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上及/或在物理上不同。在此文档中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方”、“在……上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述的材料、区或结构相对彼此无物理触摸接触的构造。
本文中，如果在正常操作中，电流能够从一个区域-材料-组件连续流动到另一区域-材料-组件，并且在充足地产生亚原子正及/或负电荷时主要通过所述亚原子正及/或负电荷的移动来进行所述流动，则所述区域-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相反地，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有中介电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”及“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，并且组件已或可沿着所述“行”及“列”形成。“行”及“列”关于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可相对彼此笔直及/或弯曲及/或平行及/或不平行，列可同样如此。此外，行及列可相对于彼此以90°或以一或多个其它角度相交。
本文中的导电/导体/传导材料中的任一个的成分可为金属材料及/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金及任何一或多种导电金属化合物中的任一种或组合。
本文中，关于蚀刻(etch)、蚀刻(etching)、去除(removing)、去除(removal)、沉积、形成(forming)及/或形成(formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的速率相对于所作用的另一所陈述材料进行的这一动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个及两者。
结论
在一些实施例中，一种晶体管包括顶部源极/漏极区、底部源极/漏极区、竖直地处于顶部源极/漏极区与底部源极/漏极区之间的沟道区，及以操作方式横向邻近于沟道区的栅极。顶部源极/漏极区、底部源极/漏极区及沟道区中的至少一个是结晶的。顶部源极/漏极区、底部源极/漏极区及沟道区中的至少一个内的所有晶粒具有彼此相差在0.064μm3内的平均晶体尺寸。
在一些实施例中，包括顶部源极/漏极区的晶体管在其中具有第一导电率增加的掺杂剂，所述第一导电率增加的掺杂剂的浓度使顶部源极/漏极区的半导体材料导电。底部源极/漏极区在其中具有第二导电率增加的掺杂剂，所述第二导电率增加的掺杂剂的浓度使底部源极/漏极区的半导体材料导电。沟道区竖直地处于顶部源极/漏极区与底部源极/漏极区之间。栅极以操作方式横向邻近于沟道区。沟道区的上部部分与顶部源极/漏极区相邻，并且其中具有非导电浓度的第一导电率增加的掺杂剂。沟道区的下部部分与底部源极/漏极区相邻，并且其中具有非导电浓度的第二导电率增加的掺杂剂。上部部分竖直地比下部部分厚。
在一些实施例中，形成集成电路系统的方法包括在衬底上方形成可操作电路组件。绝缘体材料形成于可操作电路组件正上方。底部材料、顶部材料及竖直地处于底部材料与顶部材料之间的中间材料形成于绝缘体材料正上方。在将处于绝缘体材料正上方的晶体管的最终构造中，底部材料、顶部材料及中间材料分别包括底部源极/漏极区、顶部源极/漏极区及竖直地处于底部及顶部源极/漏极区之间的沟道区。在晶体管的最终构造中，至少底部材料及顶部材料在其中包括导电率增加的掺杂剂。对底部材料、顶部材料及中间材料中的至少一个进行激光退火以熔化底部材料、顶部材料及中间材料中的至少一个且然后将底部材料、顶部材料及中间材料中的至少一个结晶为晶体。激光退火激活在底部材料、顶部材料及中间材料中的至少一个中的导电率增加的掺杂剂。竖直地处于可操作电路组件与底部材料之间的绝缘体材料保护其下方的可操作电路组件免受激光退火期间产生的热量的影响，否则会使可操作电路组件变为电路不工作。横向地邻近于中间材料形成栅极绝缘体及栅极。

Claims (41)

1.一种晶体管，其包括：
顶部源极/漏极区、底部源极/漏极区、竖直地处于所述顶部及底部源极/漏极区之间的沟道区，及以操作方式横向邻近于所述沟道区的栅极；及
所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的至少一个是结晶的，所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有晶粒具有彼此相差在0.064μm3内的平均晶体尺寸。
2.根据权利要求1所述的晶体管，其中，
所述顶部源极/漏极区在其中具有第一导电率增加的掺杂剂，所述第一导电率增加的掺杂剂的浓度使所述顶部源极/漏极区的半导体材料导电；
所述底部源极/漏极区在其中具有第二导电率增加的掺杂剂，所述第二导电率增加的掺杂剂的浓度使所述底部源极/漏极区的半导体材料导电；
与所述顶部源极/漏极区相邻的所述沟道区的上部部分在其中具有非导电浓度的所述第一导电率增加的掺杂剂；及
与所述底部源极/漏极区相邻的所述沟道区的下部部分在其中具有非导电浓度的所述第二导电率增加的掺杂剂，所述上部部分竖直地比所述下部部分厚。
3.根据权利要求1所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒的平均晶粒尺寸彼此相差在0.027μm3内。
4.根据权利要求3所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒的所述平均晶粒尺寸彼此相差在0.008μm3内。
5.根据权利要求1所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒单独地彼此具有在0.4μm内的最大穿过尺寸。
6.根据权利要求5所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒的所述最大尺寸单独地彼此相差在0.3μm内。
7.根据权利要求6所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒的所述最大尺寸单独地彼此相差在0.2μm内。
8.根据权利要求1所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒单独地具有彼此相差在0.4μm内的最小穿过尺寸。
9.根据权利要求8所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒的所述最小尺寸单独地彼此相差在0.3μm内。
10.根据权利要求9所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒的所述最小尺寸单独地彼此相差在0.2μm内。
11.根据权利要求1所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒中的至少大部分的所述平均晶粒尺寸彼此相差在0.027μm3内。
12.根据权利要求11所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒中的至少75％的所述平均晶粒尺寸彼此相差在0.027μm3内。
13.根据权利要求11所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒中的至少大部分的所述平均晶粒尺寸彼此相差在0.001μm3内。
14.根据权利要求13所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有所述晶粒中的至少75％的所述平均晶粒尺寸彼此相差在0.027μm3内。
15.根据权利要求13所述的晶体管，其中在所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所述晶粒中的至少大部分的所述平均晶粒尺寸彼此相差在0.000125μm3内。
16.一种晶体管，其包括：
顶部源极/漏极区，其在其中具有第一导电率增加的掺杂剂，所述第一导电率增加的掺杂剂的浓度使所述顶部源极/漏极区的半导体材料导电；
底部源极/漏极区，其在其中具有第二导电率增加的掺杂剂，所述第二导电率增加的掺杂剂的浓度使所述底部源极/漏极区的半导体材料导电；
沟道区，其竖直地处于所述顶部及底部源极/漏极区之间；
栅极，其以操作方式横向邻近于所述沟道区；
与所述顶部源极/漏极区相邻的所述沟道区的上部部分，其在其中具有非导电浓度的所述第一导电率增加的掺杂剂；及
与所述底部源极/漏极区相邻的所述沟道区的下部部分，其在其中具有非导电浓度的所述第二导电率增加的掺杂剂，所述上部部分竖直地比所述下部部分厚。
17.根据权利要求16所述的晶体管，其中所述第一导电率增加的掺杂剂及所述第二导电率增加的掺杂剂相同。
18.根据权利要求16所述的晶体管，其中所述第一导电率增加的掺杂剂及所述第二导电率增加的掺杂剂不同。
19.根据权利要求16所述的晶体管，其中所述上部部分不超过所述沟道区的竖直厚度的33％。
20.根据权利要求19所述的晶体管，其中所述上部部分不超过所述沟道区的所述竖直厚度的25％。
21.根据权利要求16所述的晶体管，其中所述上部部分竖直地比所述下部部分厚至少2.0倍。
22.根据权利要求21所述的晶体管，其中所述上部部分竖直地比所述下部部分厚至少2.5倍。
23.根据权利要求16所述的晶体管，其中在所述沟道区的所述上部部分中的所述第一导电率增加的掺杂剂的浓度不恒定。
24.根据权利要求23所述的晶体管，其中在所述沟道区的所述上部部分中的所述第一导电率增加的掺杂剂的浓度随着竖直地较深地移动到所述上部部分中而降低。
25.根据权利要求24所述的晶体管，其中所述上部部分不超过所述沟道区的竖直厚度的33％。
26.根据权利要求16所述的晶体管，其中在所述沟道区的所述下部部分中的所述第二导电率增加的掺杂剂的浓度不恒定。
27.根据权利要求23所述的晶体管，其中在所述沟道区的所述下部部分中的所述第二导电率增加的掺杂剂的浓度随着竖直地较深地移动到所述下部部分中而增加。
28.根据权利要求16所述的晶体管，其中，
在所述沟道区的所述上部部分中的所述第一导电率增加的掺杂剂的浓度不恒定并且随着竖直地较深地移动到所述上部部分中而降低；及
在所述沟道区的所述下部部分中的所述第二导电率增加的掺杂剂的浓度不恒定并且随着竖直地较深地移动到所述下部部分中而增加。
29.一种形成集成电路系统的方法，其包括：
在衬底上方形成可操作电路组件；
在所述可操作电路组件正上方形成绝缘体材料；
在所述绝缘体材料正上方形成底部材料、顶部材料及竖直地处于所述底部及顶部材料之间的中间材料；在将处于所述绝缘体材料正上方的晶体管的最终构造中，所述底部材料、顶部材料及中间材料分别包括底部源极/漏极区、顶部源极/漏极区，及竖直地处于所述底部及顶部源极/漏极区之间的沟道区；在所述晶体管的所述最终构造中，至少所述底部材料及所述顶部材料在其中包括导电率增加的掺杂剂；
对所述底部材料、顶部材料及中间材料中的至少一个进行激光退火以熔化所述底部材料、顶部材料及中间材料中的所述至少一个且然后将所述底部材料、顶部材料及中间材料中的所述至少一个结晶为晶体；所述激光退火激活在所述底部材料、顶部材料及中间材料中的所述至少一个中的所述导电率增加的掺杂剂；竖直地处于所述可操作电路组件与所述底部材料之间的所述绝缘体材料保护其下方的所述可操作电路组件免受所述激光退火期间产生的热量的影响，否则会使所述可操作电路组件变为电路不工作；及
横向地邻近于所述中间材料形成栅极绝缘体及栅极。
30.根据权利要求29所述的方法，在所述激光退火期间所述融化中的至少一些及所述激活中的至少一些同时发生。
31.根据权利要求30所述的方法，其中所述激活中的至少大部分在所述融化期间发生。
32.根据权利要求29所述的方法，其中所述激光退火包括单独地包括5到250纳秒的脉冲宽度的多个激光发射。
33.根据权利要求29所述的方法，其中所述激光退火将所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有晶粒形成为具有彼此相差在0.06μm3内的平均晶体尺寸。
34.根据权利要求29所述的方法，其中，
所述顶部源极/漏极区在其中具有第一导电率增加的掺杂剂，所述第一导电率增加的掺杂剂的浓度使所述顶部源极/漏极区的半导体材料导电；
所述底部源极/漏极区在其中具有第二导电率增加的掺杂剂，所述第二导电率增加的掺杂剂的浓度使所述底部源极/漏极区的半导体材料导电；及
所述激光退火：
至少针对所述顶部源极/漏极区；
将与所述顶部源极/漏极区相邻的所述沟道区的上部部分形成为在其中具有非导电浓度的所述第一导电率增加的掺杂剂；及
将与所述底部源极/漏极区相邻的所述沟道区的下部部分形成为其在其中具有非导电浓度的所述第二导电率增加的掺杂剂，所述上部部分竖直地比所述下部部分厚。
35.根据权利要求29所述的方法，其中所述绝缘体材料具有不小于1,000埃的最小厚度。
36.根据权利要求35所述的方法，其中所述绝缘体材料具有不小于2,000埃的最小厚度。
37.根据权利要求36所述的方法，其中所述绝缘体材料具有2,000埃到5,000埃的最小厚度。
38.根据权利要求29所述的方法，其中所述绝缘体材料包括二氧化硅。
39.根据权利要求29所述的方法，其中所述绝缘体材料包括氮化硅。
40.根据权利要求29所述的方法，其包括形成所述可操作电路组件中的至少一些以包括下部晶体管，所述下部晶体管单独地包括下部顶部源极/漏极区、下部底部源极/漏极区、竖直地处于所述下部顶部及底部源极/漏极区之间的下部沟道区，及以可操作方式横向邻近于所述下部沟道区的下部栅极。
41.根据权利要求40所述的方法，其中形成所述下部晶体管包括对制造所述个别下部顶部源极/漏极区、所述下部底部源极/漏极区及所述下部沟道区中的至少一个的材料进行激光退火。
CN202080056191.7A 2019-08-09 2020-07-27 晶体管及形成集成电路系统的方法 Pending CN114207841A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/536,590 US11024736B2 (en) 2019-08-09 2019-08-09 Transistor and methods of forming integrated circuitry
US16/536,590 2019-08-09
PCT/US2020/043708 WO2021030038A1 (en) 2019-08-09 2020-07-27 Transistor and methods of forming integrated circuitry

Publications (1)

Publication Number Publication Date
CN114207841A true CN114207841A (zh) 2022-03-18

Family

ID=74498616

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080056191.7A Pending CN114207841A (zh) 2019-08-09 2020-07-27 晶体管及形成集成电路系统的方法

Country Status (5)

Country Link
US (3) US11024736B2 (zh)
EP (1) EP4010929A4 (zh)
KR (1) KR20220042432A (zh)
CN (1) CN114207841A (zh)
WO (1) WO2021030038A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170834B2 (en) * 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2256699C (en) 1996-05-28 2003-02-25 The Trustees Of Columbia University In The City Of New York Crystallization processing of semiconductor film regions on a substrate, and devices made therewith
ATE236454T1 (de) * 1997-09-05 2003-04-15 Hitachi Europ Ltd Bauelement mit gesteuerter leitung
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4583529B2 (ja) 1998-11-09 2010-11-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3658213B2 (ja) 1998-11-19 2005-06-08 富士通株式会社 半導体装置の製造方法
US6049106A (en) 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
TWI243432B (en) 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
US6602765B2 (en) 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
KR100821456B1 (ko) * 2000-08-14 2008-04-11 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
JP4732599B2 (ja) 2001-01-26 2011-07-27 株式会社日立製作所 薄膜トランジスタ装置
JP4744700B2 (ja) 2001-01-29 2011-08-10 株式会社日立製作所 薄膜半導体装置及び薄膜半導体装置を含む画像表示装置
JP4310076B2 (ja) * 2001-05-31 2009-08-05 キヤノン株式会社 結晶性薄膜の製造方法
KR100483985B1 (ko) 2001-11-27 2005-04-15 삼성에스디아이 주식회사 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
KR100488959B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
US6841434B2 (en) 2002-03-26 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JP4190798B2 (ja) 2002-05-08 2008-12-03 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP2003332350A (ja) 2002-05-17 2003-11-21 Hitachi Ltd 薄膜半導体装置
US6635924B1 (en) 2002-06-06 2003-10-21 Agere Systems Inc. Ultra thin body vertical replacement gate MOSFET
KR100534577B1 (ko) 2002-11-05 2005-12-07 삼성에스디아이 주식회사 특성이 우수한 디스플레이 디바이스
JP2005005410A (ja) * 2003-06-11 2005-01-06 Canon Inc 結晶性薄膜及びその製造方法、該結晶性薄膜を用いた素子、該素子を用いて構成した回路、並びに該素子もしくは該回路を含む装置
TWI311213B (en) * 2004-12-24 2009-06-21 Au Optronics Corp Crystallizing method for forming poly-si films and thin film transistors using same
US7786526B2 (en) 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
WO2008126729A1 (ja) 2007-04-06 2008-10-23 Sharp Kabushiki Kaisha 半導体素子およびその製造方法、並びに該半導体素子を備える電子デバイス
EP2291856A4 (en) 2008-06-27 2015-09-23 Semiconductor Energy Lab THIN FILM TRANSISTOR
US9306078B2 (en) 2008-09-08 2016-04-05 Cbrite Inc. Stable amorphous metal oxide semiconductor
JP2010157583A (ja) * 2008-12-26 2010-07-15 Toshiba Corp 縦型ダイオード及びその製造方法並びに半導体記憶装置
KR101638978B1 (ko) 2009-07-24 2016-07-13 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR20120037952A (ko) 2009-07-30 2012-04-20 아사히 가라스 가부시키가이샤 태양 전지용 투명 도전성 기판 및 태양 전지
US8164146B2 (en) 2009-09-23 2012-04-24 Macronix International Co., Ltd. Substrate symmetrical silicide source/drain surrounding gate transistor
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
JP5933188B2 (ja) 2010-05-14 2016-06-08 株式会社半導体エネルギー研究所 微結晶シリコン膜及びその作製方法、並びに半導体装置
JP2012089708A (ja) 2010-10-20 2012-05-10 Semiconductor Energy Lab Co Ltd 微結晶シリコン膜の作製方法、半導体装置の作製方法
US9568794B2 (en) 2010-12-20 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101895421B1 (ko) 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
CN103026492B (zh) * 2011-06-30 2016-04-06 株式会社日本有机雷特显示器 薄膜晶体管器件以及薄膜晶体管器件的制造方法
KR20140025224A (ko) 2012-08-22 2014-03-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조방법
CN102945789B (zh) * 2012-11-22 2015-07-22 京东方科技集团股份有限公司 低温多晶硅薄膜制备方法、薄膜晶体管及其制备方法
WO2014085410A1 (en) 2012-11-30 2014-06-05 University Of Florida Research Foundation, Inc. Ambipolar vertical field effect transistor
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US8933457B2 (en) * 2013-03-13 2015-01-13 Macronix International Co., Ltd. 3D memory array including crystallized channels
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9536894B2 (en) 2014-08-04 2017-01-03 Kabushiki Kaisha Toshiba Non-volatile memory device
US9331093B2 (en) 2014-10-03 2016-05-03 Sandisk Technologies Inc. Three dimensional NAND device with silicon germanium heterostructure channel
US10246772B2 (en) 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
JP6434872B2 (ja) 2015-07-31 2018-12-05 東芝メモリ株式会社 半導体装置
JP6346595B2 (ja) * 2015-08-25 2018-06-20 東芝メモリ株式会社 半導体装置及びその製造方法
US9754961B2 (en) 2015-09-11 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US20190013196A1 (en) 2017-07-10 2019-01-10 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation via reaction with active species
KR102370620B1 (ko) 2017-07-10 2022-03-04 삼성전자주식회사 반도체 메모리 장치 및 도전체 구조물
JP2019041054A (ja) 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
US10510617B2 (en) * 2018-03-12 2019-12-17 International Business Machines Corporation CMOS VFET contacts with trench solid and liquid phase epitaxy
US10886130B2 (en) * 2018-08-24 2021-01-05 Micron Technology, Inc. Methods of forming crystalline semiconductor material, and methods of forming transistors
EP3616714A1 (en) 2018-08-28 2020-03-04 LaCa Medical BV Lactate-protected hypoglycemia to treat glycolysis dependent pathological conditions, in particular cancer
US10923590B2 (en) * 2019-03-22 2021-02-16 International Business Machines Corporation Wrap-around contact for vertical field effect transistors
US20200312849A1 (en) * 2019-03-25 2020-10-01 International Business Machines Corporation Gate recess uniformity in vertical field effect transistor
US11075280B2 (en) * 2019-04-17 2021-07-27 International Business Machines Corporation Self-aligned gate and junction for VTFET
US10896845B2 (en) * 2019-06-13 2021-01-19 International Business Machines Corporation Airgap vertical transistor without structural collapse

Also Published As

Publication number Publication date
WO2021030038A1 (en) 2021-02-18
US20230307543A1 (en) 2023-09-28
US11024736B2 (en) 2021-06-01
KR20220042432A (ko) 2022-04-05
EP4010929A1 (en) 2022-06-15
US11688808B2 (en) 2023-06-27
US20210043769A1 (en) 2021-02-11
US20210265502A1 (en) 2021-08-26
EP4010929A4 (en) 2023-01-25

Similar Documents

Publication Publication Date Title
US20230307543A1 (en) Transistor And Methods Of Forming Integrated Circuitry
CN111699559A (zh) 晶体管及形成晶体管的方法
CN112447716A (zh) 垂直晶体管阵列以及形成垂直晶体管阵列的方法
US11152372B2 (en) Method used in forming integrated circuitry, and method used in forming memory circuitry
US11695071B2 (en) Transistor and methods of forming transistors
US10923593B1 (en) Transistor and methods of forming transistors
CN112930593B (zh) 导线构造、存储器电路系统以及形成导线构造的方法
US11637175B2 (en) Vertical transistors
US11264395B1 (en) Vertical transistor, integrated circuitry, method of forming a vertical transistor, and method of forming integrated circuitry
US11417730B2 (en) Vertical transistors with channel region having vertically elongated crystal grains that individually are directly against both of the top and bottom source/drain regions
US11342336B1 (en) Integrated circuitry, memory circuitry, method used in forming integrated circuitry, and method used in forming memory circuitry
US20240172412A1 (en) Memory Circuitry And Methods Used In Forming Memory Circuitry
US20230395699A1 (en) Integrated Circuitry, Method Used In The Fabrication Of A Vertical Transistor, And Method Used In The Fabrication Of Integrated Circuitry

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination