CN113628971A - Mosfet器件的成阱方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000005468 ion implantation Methods 0.000 claims abstract description 31
- 238000004151 rapid thermal annealing Methods 0.000 claims abstract description 17
- 238000002513 implantation Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 15
- 230000000694 effects Effects 0.000 abstract description 3
- 230000005611 electricity Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 5
- -1 boron ions Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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Abstract
本申请公开了一种MOSFET器件的成阱方法，涉及半导体制造领域。该功率器件的成阱方法包括向衬底上的阱区域进行N次离子注入，N为大于等于2的整数；对所述衬底进行快速热退火，在所述衬底上形成阱；解决了目前短沟MOSFET开发过程中容易漏电的问题；达到了优化MOSFET器件的阱底部的界面轮廓，提升器件性能的效果。
Description
技术领域
本申请涉及半导体制造领域，具体涉及一种MOSFET器件的成阱方法。
背景技术
功率器件是电力电子系统进行能量控制和转换的基本电子元器件。目前，MOSFET为功率器件的主流产品之一。为了缩小功率器件的尺寸、改善功率器件的性能，功率器件逐渐发展为沟槽栅型器件。
减小功率器件的导通电阻可以降低功率器件的导通电阻，提升功率器件的性能。沟槽型功率器件的导通电阻主要由漂移层电阻和沟道电阻等组成，其中，沟道电阻占总的导通电阻的30％。因此，减小MOSFET器件的沟道长度(即短沟MOSFET)是降低MOSFET器件的导通电阻的重要手段之一。
然而，目前短沟MOSFET器件的开发过程中，通过离子注入再加一道推阱(drivein)的炉管热过程工艺形成阱(Well)，如图1所示，底部杂质离子在长时间的炉管热过程中，由于材料本征差异，发生不等速度地扩散，导致阱11底部杂质分布呈现不均匀的“碗型”界面轮廓。在器件沟道很短的情况下，底部“碗沿”拐角处12就形成了更短的沟道，使得阱底部电场在“碗沿”拐角处过于集中，致使该区域非常容易成为器件的“漏电点”或“击穿点”，进而导致器件的漏电增加。
发明内容
为了解决相关技术中的问题，本申请提供了一种MOSFET器件的成阱方法。该技术方案如下：
一方面，本申请实施例提供了一种MOSFET器件的成阱方法，该方法包括：
向衬底上的阱区域进行N次离子注入，N为大于等于2的整数；
对衬底进行快速热退火，在衬底上形成阱。
可选的，在进行N次离子注入的过程中，第i次离子注入的注入能量小于第i-1次离子注入的注入能量；i为整数，i的取值范围为2至N。
可选的，阱形成在衬底上的外延层中。
可选的，向衬底上的阱区域进行N次离子注入之前，该方法还包括：
在衬底上形成沟槽栅结构。
可选的，离子为P型离子或N型离子。
可选的，向衬底上的阱区域进行N次离子注入之前，该方法还包括：
在衬底表面定义阱区域。
可选的，快速热退火的温度范围为700℃至1200℃，快速热退火的时间范围为20s至120s。
本申请技术方案，至少包括如下优点：
通过向衬底上的阱区域进行多次离子注入，对衬底进行快速热退火，在衬底上形成阱；解决了目前短沟MOSFET开发过程中容易漏电的问题；达到了优化MOSFET器件的阱底部的界面轮廓，提升器件性能的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种现有的沟槽型功率MOSFET的局部剖视图；
图2是本申请实施例提供的一种功率器件的成阱方法的流程图；
图3是本申请实施例提供的一种沟槽型功率MOSFET的局部剖视图；
其中，11，阱；12，阱底部“碗沿”拐角处；13，外延层；14，氧化层；15，多晶硅栅；21，阱；22，衬底。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图2，本申请实施例提供了一种MOSFET器件的成阱方法的流程图，该MOSFET器件的成阱方法适用于沟槽型短沟MOSFET器件的制作过程。如图2所示，该方法至少包括如下步骤：
步骤101，向衬底上的阱区域进行N次离子注入，N为大于等于2的整数。
衬底上定义了阱区域，根据阱的结深、浓度需求进行N次离子注入。
可选的，衬底上形成有外延层，通过N此离子注入工艺，向衬底上的外延层注入掺杂离子。
步骤102，对衬底进行快速热退火，在衬底上形成阱。
由于快速热退火(RTA)的工艺时间很短，极大地减少了杂质的不均匀扩散，能够平坦化阱21底部的界面轮廓，如图3所示，极大地减少了阱21底部拐角处电场的集中，减少了功率MOSFET器件的漏电。
由于采用快速热退火而不是炉管长时间推阱，避免阱21底部形成“碗型”界面轮廓。
综上所述，本申请实施例提供的功率器件的阱形成方法，通过向衬底上的阱区域进行多次离子注入，对衬底进行快速热退火，在衬底上形成阱；解决了目前短沟MOSFET开发过程中容易漏电的问题；达到了优化功率MOSFET器件的阱底部的界面轮廓，提升器件性能的效果。
本申请另一实施例提供了一种MOSFET器件的成阱方法，该方法包括如下步骤：
步骤201，在衬底上形成外延层。
步骤202，在衬底上形成沟槽栅结构。
通过光刻工艺在外延层表面定义沟槽栅区域，通过刻蚀工艺刻蚀沟槽栅区域对应的外延层，在外延层中形成沟槽，在沟槽形成一层氧化层，沉积多晶硅，利用多晶硅完全填充沟槽，对衬底进行平坦化，在衬底上的外延层中形成沟槽栅结构。
步骤203，在衬底表面定义阱区域。
在形成阱之前，通过光刻工艺在衬底表面定义阱区域。
步骤204，向衬底上的阱区域进行N次离子注入，N为大于等于2的整数。
通过N次离子注入工艺向阱区域对应的外延层中注入离子。
可选的，在进行N次离子注入的过程中，第i次离子注入的注入能量小于第i-1次离子注入的注入能量；i为整数，i的取值范围为2至N。
需要说明的是，在一些特殊情况下，注入能量可以不满足逐步递减的规律，每步离子注入时使用的注入能量根据实际情况确定。
需要说明的是，在N次离子注入的过程中，每次离子注入的注入能量、注入剂量根据实际情况确定，本申请实施例对此不作限定；此外，N的具体取值根据实际情况确定，本申请实施例对此不作限定。
比如：注入能量的范围为20KeV-200eKeV；注入剂量的范围为1E12-9E13。
在一个例子中，离子为P型离子或N型离子。比如，P型离子为硼离子，或者，N型离子为磷离子或砷离子。
在一个例子中，在成阱的过程中，进行3次离子注入，每次注入的注入能量和注入剂量如下表：
| 杂质元素 | 注入能量 | 注入剂量 | |
| 第1次离子注入 | B | 120KeV-200KeV | 1E12-9E13 |
| 第2次离子注入 | B | 60KeV-120KeV | 1E12-9E13 |
| 第3次离子注入 | B | 20KeV-60KeV | 1E12-9E13 |
步骤205，对衬底进行快速热退火，在衬底上形成阱。
对衬底进行快速热退火，在衬底上的外延层中形成阱。
可选的，快速热退火的温度范围为700℃至1200℃，所述快速热退火的时间范围为20s至120s。
需要说明的是，快速热退火的具体温度和时间根据实际的产品设计需求确定。
本申请实施例提供的功率器件为沟槽型功率MOSFET器件。
由于在阱形成之后，阱的底部界面轮廓平坦，为了避免后续工艺导致阱内杂质离子不均匀的扩散，进行后续工艺时需要保证阱的底部界面轮廓平坦。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (7)
1.一种MOSFET器件的成阱方法，其特征在于，所述方法包括：
向衬底上的阱区域进行N次离子注入，N为大于等于2的整数；
对所述衬底进行快速热退火，在所述衬底上形成阱。
2.根据权利要求1所述的方法，其特征在于，在进行N次离子注入的过程中，第i次离子注入的注入能量小于第i-1次离子注入的注入能量；i为整数，i的取值范围为2至N。
3.根据权利要求1或2任一所述的方法，其特征在于，所述阱形成在所述衬底上的外延层中。
4.根据权利要求1至3任一所述的方法，其特征在于，所述向衬底上的阱区域进行N次离子注入之前，所述方法还包括：
在所述衬底上形成沟槽栅结构。
5.根据权利要求1至4任一所述的方法，其特征在于，所述离子为P型离子或N型离子。
6.根据权利要求1至4任一所述的方法，其特征在于，所述向衬底上的阱区域进行N次离子注入之前，所述方法还包括：
在衬底表面定义所述阱区域。
7.根据权利要求1至4任一所述的方法，其特征在于，所述快速热退火的温度范围为700℃至1200℃，所述快速热退火的时间范围为20s至120s。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110767288.5A CN113628971A (zh) | 2021-07-07 | 2021-07-07 | Mosfet器件的成阱方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110767288.5A CN113628971A (zh) | 2021-07-07 | 2021-07-07 | Mosfet器件的成阱方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113628971A true CN113628971A (zh) | 2021-11-09 |
Family
ID=78379226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110767288.5A Pending CN113628971A (zh) | 2021-07-07 | 2021-07-07 | Mosfet器件的成阱方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113628971A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100140701A1 (en) * | 2008-12-05 | 2010-06-10 | Mi Young Kim | Semiconductor Device and Method of Manufacturing the Same |
| CN104157578A (zh) * | 2014-08-26 | 2014-11-19 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
| CN104658913A (zh) * | 2015-02-10 | 2015-05-27 | 上海华虹宏力半导体制造有限公司 | Nldmos的制造方法 |
| CN110010690A (zh) * | 2019-03-29 | 2019-07-12 | 上海华虹宏力半导体制造有限公司 | Nldmos的制造方法 |
-
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- 2021-07-07 CN CN202110767288.5A patent/CN113628971A/zh active Pending
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| PB01 | Publication | ||
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