CN113504680A - 阵列基板、阵列基板的制作方法和显示面板 - Google Patents
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Abstract
本申请适用于显示技术领域，提供了一种阵列基板、阵列基板的制作方法和显示面板，该阵列基板包括：衬底基板，形成于衬底基板上的公共电极，形成于衬底基板和公共电极上的钝化层，形成于钝化层上的色阻层，以及形成于色阻层上的像素电极；色阻层的表面具有凹槽，且凹槽在衬底基板上的投影位于公共电极在所述衬底基板上的投影的轮廓范围内，像素电极部分位于凹槽内；通过在色阻层上形成凹槽，使得部分像素电极与公共电极之间的距离减小，能够增大存储电容的电容值，避免因电容值降低而产生的闪烁、串扰等问题；该阵列基板及显示面板，色阻层上设有凹槽，像素电极与公共电极之间的距离减小，存储电容的电容值增大，不会产生闪烁、串扰等。
Description
技术领域
本申请涉及显示技术领域，特别涉及一种阵列基板、阵列基板的制作方法和显示面板。
背景技术
目前的LCD(Liquid Crystal Display，液晶显示面板)中，基于高解析度产品的开口率和穿透率，以及曲面应用场景，业界通常会采用COT(Color on TFT)制程，即将RGB色阻层做在TFT(Thin Film Transistor，薄膜晶体管)基板上。这种制程可以将数据走线上方的黑色矩阵取消，因此极大地提高了开口率。
然而，这种设计中，像素电极与公共电极之间设有上述的RGB色阻层。由于像素电极与公共电极之间还用于形成存储电容用以在各行像素关闭期间维持液晶分子的偏转，色阻层的设置使得像素电极与公共电极之间距离增加，进而使得存储电容的电容值明显降低。存储电容的电容值降低会导致闪烁、串扰等显示问题。
发明内容
本申请实施例的目的在于提供一种阵列基板，通过在色阻层上形成凹槽，像素电极设于色阻层上且像素电极部分位于凹槽内，使得部分像素电极与公共电极之间的距离减小，以解决阵列基板中存储电容的电容值降低的技术问题。
本申请实施例是这样实现的，一种阵列基板，包括：
衬底基板；
形成于所述衬底基板上的公共电极；
形成于所述衬底基板和所述公共电极上的钝化层；
形成于所述钝化层上的色阻层；以及
形成于所述色阻层上的像素电极；
所述色阻层的表面具有凹槽，且所述凹槽在所述衬底基板上的投影位于所述公共电极在所述衬底基板上的投影的轮廓范围内；所述像素电极部分位于所述凹槽内。
在一个实施例中，所述凹槽的深度等于所述色阻层的厚度。
在一个实施例中，所述凹槽的深度大于或等于所述色阻层的厚度的二分之一，且小于或等于所述色阻层的厚度的三分之二。
在一个实施例中，所述像素电极包括主干电极和连接于主干电极的分支电极，所述凹槽在所述衬底基板上的投影位于所述主干电极在所述衬底基板上的投影的轮廓范围内。
在一个实施例中，所述主干电极的宽度为6微米～10微米，所述凹槽的宽度为3微米～5微米。
在一个实施例中，所述公共电极在所述衬底基板上的投影位于所述主干电极在所述衬底基板上的投影的轮廓范围内，所述公共电极的宽度为3微米～5微米。
本申请实施例的另一目的在于提供一种阵列基板的制作方法，包括以下步骤：
提供衬底基板，在所述衬底基板上形成公共电极；
在所述衬底基板和所述公共电极上形成钝化层；
在所述钝化层上形成色阻层；以及
在所述色阻层上形成像素电极；
所述在所述钝化层上形成色阻层的步骤中，所述色阻层的表面具有凹槽，且所述凹槽在所述衬底基板上的投影位于所述公共电极在所述衬底基板上的投影的轮廓范围内；所述在所述色阻层上形成像素电极的步骤中，所述像素电极部分形成所述凹槽内。
在一个实施例中，所述凹槽的深度等于所述色阻层的厚度。
在一个实施例中，所述凹槽的深度大于或等于所述色阻层的厚度的二分之一，且小于或等于所述色阻层的厚度的三分之二。
本申请实施例的另一目的在于提供一种显示面板，包括上述实施例所说的阵列基板、与所述阵列基板相对设置的彩膜基板，以及设于所述阵列基板和所述彩膜基板之间的液晶层。
本申请实施例提供的阵列基板、阵列基板的制作方法和显示面板的有益效果在于：
本申请实施例提供的阵列基板，其色阻层上形成有凹槽，凹槽在衬底基板上的投影位于公共电极在衬底基板上的投影的轮廓范围内，像素电极设于色阻层上且像素电极部分位于凹槽内，使得部分像素电极与公共电极之间的距离减小，从而，能够增大存储电容的电容值，避免因电容值降低而产生的闪烁、串扰等问题，保证显示效果。本申请实施例提供的阵列基板的制作方法，通过在其色阻层上形成凹槽，使得像素电极与公共电极之间的距离减小，存储电容的电容值增大，避免了因电容值降低而产生的闪烁、串扰等问题，显示效果良好；具有该阵列基板的显示面板，其像素电极与公共电极之间的存储电容的电容值增大，避免了因电容值降低而产生的闪烁、串扰等问题，显示效果良好。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例一提供的阵列基板的制作方法的流程示意图；
图2是图1所示阵列基板的制作方法中步骤S1得到的阵列基板的平面示意图；
图3是图2中沿A′-A′线的剖面图；
图4是图1所示阵列基板的制作方法中制作方法的步骤S2得到的阵列基板的剖面示意图；
图5是图1所示阵列基板的制作方法中制作方法的步骤S3得到的阵列基板的平面示意图；
图6是图1所示阵列基板的制作方法中制作方法的步骤S4得到的阵列基板的平面示意图；
图7是图1所示阵列基板的制作方法中制作方法的步骤S5得到的阵列基板的剖面示意图；
图8是图1所示阵列基板的制作方法中制作方法的步骤S6得到的阵列基板的平面示意图；
图9是图8中沿A′-A′线的剖面图；
图10是图1所示阵列基板的制作方法中步骤S6的步骤S61得到的阵列基板的剖面示意图；
图11是图1所示阵列基板的制作方法中步骤S6的步骤S62得到的阵列基板的剖面示意图；
图12是图1所示阵列基板的制作方法中步骤S6的步骤S63得到的阵列基板的剖面示意图；
图13是图1所示阵列基板的制作方法中步骤S6的步骤S64得到的阵列基板的剖面示意图；
图14是图1所示阵列基板的制作方法中步骤S6的步骤S65得到的阵列基板的剖面示意图；
图15是图1所示阵列基板的制作方法中步骤S7得到的阵列基板的平面示意图，暨本申请实施例二提供的阵列基板的平面结构示意图；
图16是图15中沿A′-A′线的剖面图；
图17是本申请实施例三提供的阵列基板的制作方法中步骤S6得到的阵列基板的剖面示意图；
图18是本申请实施例三提供的阵列基板的制作方法中步骤S7得到的阵列基板的剖面示意图，暨本申请实施例四提供的阵列基板的剖面结构示意图；
图19是本申请实施例五提供的显示面板的结构示意图。
图中标记的含义为：
100-阵列基板；
10-衬底基板，101-像素区，102-开口区，103-非开口区；
11-栅极，12-栅极线，13-公共电极，131-第一内框部分，132-第一外框部分，14-公共电极线；
15-栅极绝缘层，16-有源层，171-源极，172-漏极，173-数据线，18-钝化层，19-色阻层，190-凹槽，20-像素电极，201-主干电极，202-分支电极，21-屏蔽电极；
31-色阻材料层；
32-光阻层，321-第一光阻图案，3211-高区，3212-低区，322-第二光阻图案，3211’-遮挡部，329-全曝光区，328-半曝光区，327-未曝光区；
33-光罩，331-全透光区，332-半透光区，333-不透光区；
91-上公共电极，200-液晶层，300-彩膜基板，400-显示面板。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接或者间接在该另一个部件上。当一个部件被称为是“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利的限制。术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。
为了说明本申请所述的技术方案，以下结合具体附图及实施例进行详细说明。
实施例一
请参阅图1，本申请实施例首先提供一种阵列基板的制作方法，其包括以下步骤：
提供衬底基板10，在衬底基板10上形成公共电极13，如图2和图3所示；
在衬底基板10和公共电极13上形成钝化层18，如图7所示；
形成色阻层19，如图8和图9所示：在钝化层18上形成色阻层19，且色阻层19上形成凹槽190，凹槽190在衬底基板10上的投影位于公共电极13在衬底基板10上的投影的轮廓范围内；以及
如图15和图16所示，在色阻层19上形成像素电极20。像素电极20部分地位于凹槽190内，像素电极20与公共电极13之间形成存储电容。
本申请实施例一提供的阵列基板的制作方法，通过在色阻层19上形成凹槽190，像素电极20设于色阻层19上且部分像素电极20位于凹槽190内，使得部分像素电极20与公共电极13之间的距离能够减小，从而，能够增大由公共电极13与像素电极20之间所形成的存储电容的电容值，能够避免在用于显示时因存储电容的电容值降低而产生的闪烁、串扰等问题，保证良好的显示效果。
需要说明的是，以上所说的“凹槽190在衬底基板10上的投影位于公共电极13在衬底基板10上的投影的轮廓范围内”可以是凹槽190在衬底基板10的投影面积小于公共电极13在衬底基板10上的投影的面积且凹槽190在衬底基板10的投影被公共电极13在衬底基板10上的投影全包围，或者是凹槽190在衬底基板10的投影与公共电极13在衬底基板10上的投影形状一致且面积相等，而恰好完全重合。
接下来具体描述实施例一的该阵列基板的制作方法。
请结合参阅图2和图3，上述“提供衬底基板10，在衬底基板10上形成公共电极13”的步骤为S1。其中，在该步骤S1中，还包括在衬底基板10上形成栅极11、与栅极11相连接的栅极线12，以及与公共电极13相连接的公共电极线14。栅极11与公共电极13相间隔。衬底基板10为透明基板，具体可为玻璃基板或者透明塑料基板等。
衬底基板10上设有多个阵列排布的像素区101，每一像素区101包括开口区102和非开口区103。开口区102用于允许光线透过。
具体地，该步骤S1是，在衬底基板10上沉积一层金属层(第一金属层)，在第一金属层上沉积一层光阻层，提供光罩对该光阻层进行曝光，光阻层的部分材料被曝光。对曝光后的光阻层进行显影，光阻层的部分材料被去除，得到与栅极线12、栅极11、公共电极线14和公共电极13对应的保护图案，然后对第一金属层进行湿蚀刻，第一金属层未被保护图案覆盖的部分蚀刻掉，被保护图案覆盖的部分保留，从而得到栅极线12、栅极11、公共电极线14和公共电极13。栅极线12、栅极11、公共电极线14和公共电极13均为不透光金属(如铬(Cr)、钼(Mo)、铜(Cu)、钛(Ti)、铝(Al)或氮化钼(MoN)中的至少一种)，因此，栅极线12、栅极11和公共电极线14均位于非开口区103内。
可选地，公共电极13呈框形，具体包括呈十字形的第一内框部分131，以及连接于第一内框部分131的外端且大体呈矩形的第一外框部分132，第一外框部分132可为封闭矩形或者如图2所示的不封闭矩形。这是为了与后续所形成的像素电极20的形状对应(下文会具体描述)，以使得像素电极20与公共电极13之间有最大的重叠面积，进而保证存储电容的电容值能够尽可能增大，以及尽量减少公共电极13对开口区102的影响。当然，不限于此，在其他可选情况下，在开口区102的面积允许的情况下，公共电极13可以有其他形状。
此处，可以理解的是，通常认为像素电极20所占据的区域用于透光而被称为开口区102，但为了形成存储电容，公共电极13需要与部分像素电极20相重合，因此，公共电极13实际上也形成在了开口区102但占据了开口区102的一部分面积。
步骤S2，如图4所示，在衬底基板10和公共电极13上形成栅极绝缘层15。
通过化学气相沉积法在非开口区103沉积一层绝缘材料，形成能够覆盖上述所说的栅极线12、栅极11、公共电极线14和公共电极13的栅极绝缘层15。栅极绝缘层15的材料可为氧化硅(SiOx)和氮化硅(SiNx)的至少一种。
步骤S3，如图5所示，在栅极绝缘层15上形成有源层16。
通过化学气相沉积法在非开口区103沉积一层半导体材料层，在半导体材料层上沉积一层光阻层，提供光罩对该光阻层进行曝光，光阻层的部分材料被曝光。对曝光后的光阻层进行显影，光阻层部分材料被去除，得到与有源层16对应的保护图案，然后对半导体材料层进行蚀刻，半导体材料层上未被保护图案覆盖的部分蚀刻掉，被保护图案覆盖的部分保留，从而得到有源层16。
步骤S4，如图6所示，在有源层16上形成源极171和漏极172。
源极171和漏极172分别与有源层16的两端连接。上述的栅极11、有源层16、源极171和漏极172形成TFT。
同时，在该步骤S4中，还形成了与源极171连接的数据线173。
具体地，在该步骤S4中，在有源层16和钝化层18上沉积一层金属层(第二金属层)，在第二金属层上沉积一层光阻层，提供光罩对该光阻层进行曝光，光阻层的部分材料被曝光。对曝光后的光阻层进行显影，光阻层的部分材料被去除，得到与数据线173、源极171和漏极172对应的保护图案，然后对第二金属层进行湿蚀刻，第二金属层未被保护图案覆盖的部分蚀刻掉，被保护图案覆盖的部分保留，从而得到数据线173、源极171和漏极172。
上述“在衬底基板10和公共电极13上形成钝化层18”的步骤为步骤S5，如图7所示。并且，该钝化层18还形成在了TFT上，也即覆盖了有源层16、源极171和漏极172。具体在该步骤S5中，可通过气相沉积法形成该钝化层18。
上述“形成色阻层19”的步骤为步骤S6。请结合参阅图8和图9所示，色阻层19形成在像素区101内，同时覆盖了开口区102和非开口区103。
在该实施例中，如图9所示，凹槽190的深度小于色阻层19的厚度。也即，该凹槽190为将部分色阻层19在高度上部分地去掉而得到。
其中，色阻层19的高度为2微米～3微米。
具体地，请结合参阅图10至图14，该步骤S6的详细过程如下：
步骤S61，如图10所示，在钝化层18上和开口区102内沉积一层色阻材料层31，在色阻材料层31上沉积一层光阻层32；提供光罩33，该光罩33包括全透光区331、不透光区333和半透光区332，使用该光罩33对光阻层32进行曝光。
上述所说的光罩33可以为半色调光罩或灰阶光罩。
步骤S62，如图11所示，曝光后，对应上述的全透光区331、不透光区333和半透光区332，分别在光阻层32上得到全曝光区329、未曝光区327和半曝光区328。
步骤S63，如图12所示，将曝光后的光阻层32进行显影，显影后的光阻层32对应相应颜色的像素区101形成第一光阻图案321，该第一光阻图案321包括高区3211和低区3212。
步骤S64，如图13所示，使用第一光阻图案321对色阻材料层31进行蚀刻，色阻材料层31上对应第一光阻图案321以外的部分被去除，仅使得在相应颜色的像素区101内保留有色阻材料层31(如红色色阻材料仅保留在红色像素区内)，得到在对应颜色像素区101内的色阻层19。
步骤S65，如图14所示，对第一光阻图案321进行灰化使低区3212在高度上完全被去除，高区3211在高度上部分保留，得到第二光阻图案322，第二光阻图案322包括多个对应上述高区3211的遮挡部3211’；
最后，使用第二光阻图案322对相应像素区101内的色阻层19进行蚀刻，色阻层19上对应第二光阻图案322以外的部分被部分去除，可在色阻层19上形成上述的多个凹槽190。
依次重复上述步骤，可以分别得到在其他颜色的像素区101(如绿色像素区、蓝色像素区)内的色阻层19及凹槽190。具体不再赘述。
可以理解的是，从增大存储电容的电容值这一目的进行考虑，凹槽190的深度为越大越好，从减少色阻材料浪费和结合制作工艺来考虑，凹槽190的深度越小越好。因此，在实际应用中，应结合存储电容的电容值、材料使用和制作工艺等多因素来考量。
可选地，凹槽190的深度大于或等于色阻层19的厚度的二分之一。
可选地，凹槽190的深度小于或等于色阻层19的厚度的三分之二。
具体地，凹槽190的深度为色阻层19的厚度的二分之一至三分之二，该凹槽190为将部分色阻层19在高度上去掉二分之一至三分之二而得到。
请参阅图8和图9，可选地，凹槽190的数量为三个，且该三个凹槽190相互平行且间隔设置，并分别对应公共电极13中的第一内框部分131中的竖向部分和第一外框部分132中的两侧相对的竖向部分。
当然，不限于上述，在其他可选情况下，凹槽190可以对应公共电极13的其他任何位置。在实际应用中，凹槽190的位置以对应公共电极13且便于制造为宜。
上述“在色阻层19上形成像素电极20”的步骤为步骤S7，如图15和图16所示，像素电极20的一部分位于凹槽190内，像素电极20的其他部分位于色阻层19上且凹槽190以外的区域。
具体地，在该步骤S7中，在色阻层19上沉积一层透明电极层，在透明电极层上沉积一层光阻层，提供光罩对该光阻层进行曝光，光阻层的部分材料被曝光。对曝光后的光阻层进行显影，光阻层的部分材料被去除，得到与像素电极20对应的保护图案，然后对透明电极层进行湿蚀刻，透明电极层上未被保护图案覆盖的部分蚀刻掉，被保护图案覆盖的部分保留，从而得到像素电极20。
请参阅图15，可选地，像素电极20包括呈“田”字框形的主干电极201以及位于主干电极201内并与主干电极201连接的分支电极202。主干电极201内限定有四个分区，各分区内的分支电极202的朝向不同，不同朝向的分支电极202用于提供液晶不同的偏转方向。
其中，公共电极13在衬底基板10上的投影位于主干电极201在衬底基板10上的投影的内部。这是因为，公共电极13是不透明的，且主干电极201处对应的液晶分子的偏转相对而言有一定的紊乱，公共电极13可以对该区域进行一定的遮挡；并且，公共电极13设置为与主干电极201相对应可以尽量减少对四个分区的占用，保证各分区内可以完全透光。
可以理解的是，凹槽190的宽度越大，则位于凹槽190内的像素电极20的面积越大，越有利于增大存储电容的电容值，且越有利于制作。但，凹槽190的宽度越大，则可能导致分支电极202也形成在了凹槽190内。由于分支电极202的宽度相对于主干电极201而言较小且相对倾斜，分支电极202形成在凹槽190的侧壁上容易出现金属材料沉积不良、断线等问题。
因此，凹槽190的宽度以结合考虑制程精度和主干电极201的宽度设置为宜。
可选地，公共电极13的宽度为3微米～5微米，例如，可为3微米～4微米，具体如4微米，在制程精度允许的基础上，公共电极13的宽度越小越好，以减少对开口区102的面积的占用。主干电极201的宽度为6微米～10微米，具体如6微米～8微米。分支电极202的宽度小于主干电极201的宽度，例如，分支电极202的宽度为2微米～6微米，进一步可为2微米～4微米。
可选地，凹槽190的宽度小于或等于主干电极201的宽度，以使得分支电极202不会形成在凹槽190内。其中，可选地，凹槽190的宽度为3微米～4微米。如此，使得主干电极201在宽度上部分位于凹槽190内，而部分位于凹槽190外，分支电极202与主干电极201的位于凹槽190外的部分连接，可以有利于分支电极202的形成，避免分支电极202形成在凹槽190的侧壁上而容易造成断线等问题。
此外，可选地，如图15所示，该阵列基板的制作方法的步骤S7中，还形成了位于色阻层19上且与数据线173对应的屏蔽电极21。屏蔽电极21用于与该阵列基板100对侧的彩膜基板300上的上公共电极91(前述的阵列基板100上的公共电极13对应为下公共电极，请结合参阅后续的图19)之间形成电场以使得液晶层200中与该屏蔽电极21所对应的区域不透光，如此，取得与黑矩阵等同的遮光效果，因而可以取消黑矩阵。屏蔽电极21与像素电极20为同层设置，且经同一道光罩制程形成，具体不再赘述。
实施例二
请结合参阅前述的图15和图16，本申请实施例二提供一种阵列基板100，其采用上述实施例一所说的阵列基板的制作方法所制作得到。具体地，该阵列基板100包括：
衬底基板10；
设于衬底基板10上的公共电极13；
设于衬底基板10和公共电极13上的钝化层18；
设于钝化层18上的色阻层19，且色阻层19上形成有凹槽190，凹槽190在衬底基板10上的投影位于公共电极13在衬底基板10上的投影的轮廓范围内；以及
设于色阻层19上的像素电极20，像素电极20部分位于凹槽190内；像素电极20与公共电极13之间形成存储电容。
本申请实施例三提供的阵列基板100，其色阻层19上形成有凹槽190，位于凹槽190内的像素电极20与公共电极13之间的距离较小，存储电容的电容值能够增大，避免了因色阻层19设置在像素电极20和公共电极13之间导致存储电容的电容值降低而产生的闪烁、串扰等问题，该阵列基板100用于显示中可保证显示效果良好。
请结合参阅前述的图2，在该实施例中，公共电极13呈框形，具体包括呈“十”字形的第一内框部分131，以及连接于第一内框部分131的外端且大体呈矩形的第一外框部分132，第一外框部分132可为封闭矩形或者如图2所示的不封闭矩形。
可选地，凹槽190的深度大于或等于色阻层19的厚度的二分之一。
可选地，凹槽190的深度小于或等于色阻层19的厚度的三分之二。
具体地，凹槽190的深度为色阻层19的厚度的二分之一至三分之二。
请结合参阅前述的图8和图9，可选地，凹槽190的数量为三个，且该三个凹槽190相互平行且间隔设置，并分别对应公共电极13中的第一内框部分131中的竖向部分和第一外框部分132中的两侧相对的竖向部分。
如图15所示，像素电极20包括呈“田”字形的主干电极201以及位于主干电极201内并与主干电极201连接的分支电极202，主干电极201限定出四个分区，不同分区内的分支电极202的朝向不同，不同朝向的分支电极202用于提供液晶不同的偏转方向。其中，公共电极13在衬底基板10上的投影位于主干电极201在衬底基板10上的投影的内部。
可选地，公共电极13的宽度为3微米～5微米，例如，可为3微米～4微米，具体如4微米。主干电极201的宽度为6微米～10微米，具体如6微米～8微米。分支电极202的宽度小于主干电极201的宽度，例如，分支电极202的宽度为2微米～6微米，进一步可为2微米～4微米。
凹槽190的宽度小于或等于主干电极201的宽度，以使得分支电极202不会形成在凹槽190内。其中，可选地，凹槽190的宽度为3微米～4微米。如此，使得主干电极201在宽度上部分位于凹槽190内，而部分位于凹槽190外，分支电极202与主干电极201的位于凹槽190外的部分连接，可以有利于分支电极202的形成，避免分支电极202形成在凹槽190的侧壁上而容易造成断线等问题。
此外，可选地，请结合参阅图15，该阵列基板100还包括形成于色阻层19上且与数据线173对应的屏蔽电极21。屏蔽电极21用于与位于该阵列基板100对侧的彩膜基板300(请结合参阅图19)上的上公共电极91(前述的阵列基板100上的公共电极13对应为下公共电极)之间形成电场使得液晶层200该屏蔽电极21所对应的区域不透光，如此，取得与黑矩阵等同的遮光效果，可以取消黑矩阵。
实施例三
本申请实施例三提供一种阵列基板的制作方法，与上述实施例一的区别在于，请结合参阅图17，在步骤S6中色阻层19上所形成的凹槽190的深度等于色阻层19的厚度，也即，凹槽190为将部分色阻层19在高度上完全去除得到。如此，在步骤S7中形成像素电极20后，如图18所示，主干电极201的位于凹槽190内的部分覆盖于钝化层18的上表面上，这进一步减小了主干电极201的位于凹槽190内的部分与公共电极13之间的距离，从而，实现存储电容的电容值的最大化。
在该实施例三中，该色阻层19的形成步骤是：在钝化层18上和开口区102内沉积一层色阻材料层，在色阻材料层上沉积一层光阻层；提供光罩，该光罩包括透光区和非透光区，使用该光罩对光阻层进行曝光。
曝光后，对应上述的透光区和非透光区，分别在光阻层上得到全曝光区和未曝光区。
将曝光后的光阻层进行显影，显影后光阻层对应相应颜色的像素区101形成第三光阻图案，该第三光阻图案包括多个高度一致的遮挡块。
使用第三光阻图案对色阻材料层进行蚀刻，色阻材料层上对应第三光阻图案以外的部分被去除，得到在对应颜色的像素区101内的色阻层19以及形成于色阻层19上的贯穿的凹槽190。
实施例四
本申请实施例四提供一种阵列基板100，如图18所示。与上述实施例三的区别在于，凹槽190的深度等于色阻层19的厚度。如此，像素电极20的主干电极201的位于凹槽190内的部分覆盖于钝化层18的上表面上，这进一步减小了主干电极201的位于凹槽190内的部分与公共电极13之间的距离，从而，实现存储电容的电容值的最大化。其他可参照上述实施例三的描述，不再赘述。
实施例五
本申请实施例五提供一种显示面板400，如图19所示，包括上述实施例所说的阵列基板100，与阵列基板100相对设置的彩膜基板300，以及夹置于该阵列基板100和彩膜基板300之间的液晶层200。可以理解的是，由于色阻层19形成于阵列基板100上，因此，该彩膜基板300上将不会再有用于过滤相应颜色光线的色阻结构。彩膜基板300的朝向阵列基板100的一侧设有上公共电极91。上公共电极91用于与阵列基板100中的屏蔽电极21之间形成使液晶层200中对应区域不透光的电场，以达到遮光的效果。
本申请实施例五提供的显示面板400，其阵列基板100的色阻层19上形成有凹槽190，位于凹槽190内的像素电极20与公共电极13之间的距离减小，存储电容的电容值增大，避免了因色阻层19设置在像素电极20和公共电极13之间而导致存储电容的电容值降低而产生的闪烁、串扰等问题，该显示面板400的显示效果良好。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种阵列基板，包括：
衬底基板；
形成于所述衬底基板上的公共电极；
形成于所述衬底基板和所述公共电极上的钝化层；
形成于所述钝化层上的色阻层；以及
形成于所述色阻层上的像素电极；
其特征在于，所述色阻层的表面具有凹槽，且所述凹槽在所述衬底基板上的投影位于所述公共电极在所述衬底基板上的投影的轮廓范围内；所述像素电极部分位于所述凹槽内。
2.如权利要求1所述的阵列基板，其特征在于，所述凹槽的深度等于所述色阻层的厚度。
3.如权利要求1所述的阵列基板，其特征在于，所述凹槽的深度大于或等于所述色阻层的厚度的二分之一，且小于或等于所述色阻层的厚度的三分之二。
4.如权利要求1至3中任一项所述的阵列基板，其特征在于，所述像素电极包括主干电极和连接于主干电极的分支电极，所述凹槽在所述衬底基板上的投影位于所述主干电极在所述衬底基板上的投影的轮廓范围内。
5.如权利要求4所述的阵列基板，其特征在于，所述主干电极的宽度为6微米～10微米，所述凹槽的宽度为3微米～5微米。
6.如权利要求4所述的阵列基板，其特征在于，所述公共电极在所述衬底基板上的投影位于所述主干电极在所述衬底基板上的投影的轮廓范围内，所述公共电极的宽度为3微米～5微米。
7.一种阵列基板的制作方法，包括以下步骤：
提供衬底基板，在所述衬底基板上形成公共电极；
在所述衬底基板和所述公共电极上形成钝化层；
在所述钝化层上形成色阻层；以及
在所述色阻层上形成像素电极；
其特征在于，所述在所述钝化层上形成色阻层的步骤中，所述色阻层的表面具有凹槽，且所述凹槽在所述衬底基板上的投影位于所述公共电极在所述衬底基板上的投影的轮廓范围内；所述在所述色阻层上形成像素电极的步骤中，所述像素电极部分形成所述凹槽内。
8.如权利要求7所述的阵列基板的制作方法，其特征在于，所述凹槽的深度等于所述色阻层的厚度。
9.如权利要求7所述的阵列基板的制作方法，其特征在于，所述凹槽的深度大于或等于所述色阻层的厚度的二分之一，且小于或等于所述色阻层的厚度的三分之二。
10.一种显示面板，其特征在于，包括如权利要求1至6中任一项所述的阵列基板、与所述阵列基板相对设置的彩膜基板，以及设于所述阵列基板和所述彩膜基板之间的液晶层。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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