CN111290185A - 阵列基板及其制作方法、显示面板 - Google Patents

Abstract

本发明提供一种阵列基板及其制作方法、显示面板。本发明提供的阵列基板，包括基板和设置在基板上的扫描线、存储电容线，以及设置在扫描线和存储电容线上方的数据线和有源岛，还有设置在数据线和有源岛上方的像素电极，扫描线和数据线横纵交错限定出多个像素区域；其中，有源岛包括半导体层、源极和漏极，有源岛上方还设置有第一电极，第一电极与存储电容线连接，且第一电极、漏极及存储电容线在基板上的正投影具有相互重叠的区域。本发明提供的阵列基板的透过率较高，显示面板的显示效果较好。

Description

阵列基板及其制作方法、显示面板

技术领域

本发明涉及液晶显示技术领域，尤其涉及一种阵列基板及其制作方法、显示面板。

背景技术

液晶显示器的质量主要取决于液晶面板，液晶面板决定液晶显示器的亮度、对比度、色彩和可视角度等性能参数，其中，液晶面板的透过率会影响液晶显示器的显示效果，液晶面板质量、技术的高低关系到液晶显示器整体显示性能。

液晶面板通常由相对设置的阵列基板、彩膜基板以及阵列基板和彩膜基板之间的液晶分子构成，其中，阵列基板包括基板、在基板上沉积的栅极、覆盖栅极和基板的栅绝缘层、栅绝缘层上沉积的半导体层以及在半导体层上形成源/漏极，通常在源/漏极上方还覆盖有钝化层，透明电极层形成在钝化层上方，通过在钝化层上刻蚀过孔，使透明电极层经由过孔与漏极连接。其中，源/漏极和栅极之间可以形成电容，由于源/漏极和栅极之间存在半导体层，导致两者之间形成的电容较小，若要达到阵列基板的需求，则需增大源/漏极和栅极之间的电容，现有技术中通常是通过增大源/漏极和栅极之间的重叠面积来增大两者之间形成的电容。

然而，增大源/漏极和栅极之间的重叠面积，就需增大两者各自的覆盖面积，而源/漏极和栅极均不透光，因而会降低阵列基板的光透过率。

发明内容

本发明提供一种阵列基板及其制作方法、显示面板，阵列基板的透过率较高，显示面板的显示效果较好。

第一方面，本发明提供一种阵列基板，该阵列基板包括基板和设置在基板上的扫描线、存储电容线，以及设置在扫描线和存储电容线上方的数据线和有源岛，还有设置在数据线和有源岛上方的像素电极，扫描线和数据线横纵交错限定出多个像素区域；其中，有源岛包括半导体层、源极和漏极，有源岛上方还设置有第一电极，第一电极与存储电容线连接，且第一电极、漏极及存储电容线在基板上的正投影具有相互重叠的区域，以使漏极与存储电容线之间及漏极与第一电极之间均形成电容。

可选的，存储电容线包括存储电容总线和连接在存储电容总线上的存储电容支线，第一电极、漏极及存储电容总线在基板上的正投影具有相互重叠的区域。

可选的，漏极的与存储电容总线重叠的区域及第一电极均沿存储电容总线的长度方向延伸。

可选的，漏极的与存储电容总线重叠的区域在存储电容总线的宽度方向上伸出至存储电容总线两侧。

可选的，第一电极和像素电极同层设置，且第一电极和像素电极之间相互隔开。

可选的，存储电容总线在其宽度方向上伸出至第一电极两侧。

可选的，存储电容线和有源岛之间设置有第一绝缘层，有源岛和像素电极之间设置有第二绝缘层，第一电极通过开设在第一绝缘层和第二绝缘层中的过孔与存储电容线连接。

可选的，相邻的像素区域内的存储电容线之间通过连接导线连接。

可选的，连接导线与像素电极同层设置，且连接导线的端部通过过孔与相应的存储电容线连接。

可选的，相邻像素区域中的至少一者中，连接导线和存储电容线之间及第一电极和存储电容线之间通过同一过孔连接。

第二方面，本发明提供一种阵列基板的制作方法，包括如下步骤：

在基板上形成扫描线和存储电容线；

在基板上形成第一绝缘层，第一绝缘层覆盖扫描线和存储电容线；

在第一绝缘层上形成数据线和有源岛，其中，有源岛包括半导体层、源极和漏极；

在第一绝缘层上形成第二绝缘层，第二绝缘层覆盖数据线和有源岛；

在第二绝缘层上形成相互隔开的像素电极和第一电极；其中，第一电极、漏极及存储电容线在基板上的正投影具有相互重叠区域，第一电极与存储电容线连接。

第三方面，本发明提供一种显示面板，包括如上所述的阵列基板。

本发明提供一种阵列基板及其制作方法、显示面板，阵列基板包括基板和设置在基板上的扫描线、存储电容线，扫描线和存储电容线上方还设置有数据线和有源岛，数据线和有源岛上方设置有像素电极，通过在空间上横纵交错的扫描线和数据线限定出多个像素区域；其中，有源岛包括半导体层及分别覆盖半导体层两侧的源极和漏极。通过在有源岛上方设置第一电极，第一电极与存储电容线连接，且上下层分布的第一电极、漏极及存储电容线在基板上的正投影具有相互重叠的区域，这样漏极同时分别与第一电极及存储电容线之间形成混动电容，这样可以增大阵列基板的电容，同时没有增大漏极、存储电容线等的面积，因而可以有效提高阵列基板的光透过率。

附图说明

为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一提供的一种阵列基板的结构示意图；

图2为本发明实施例一提供的另一种阵列基板的结构示意图；

图3为本发明实施例一提供的阵列基板的剖视图；

图4为本发明实施例二提供的阵列基板的制作方法的流程示意图。

附图标记：

1-基板；21-扫描线；211-栅极；22-存储电容线；221-存储电容总线；222-存储电容支线；3-第一绝缘层；41-数据线；42-源极；43-半导体层；44-漏极；5-第二绝缘层；61-像素电极；62-第一电极；63-连接导线；7-过孔。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

图1为本发明实施例一提供的一种阵列基板的结构示意图；图2为本发明实施例一提供的另一种阵列基板的结构示意图；图3为本发明实施例一提供的阵列基板的剖视图。

如图1和图2所示，本实施例提供一种阵列基板，该阵列基板包括基板1和设置在基板1上的扫描线21、存储电容线22，以及设置在扫描线21和存储电容线22上方的数据线41和有源岛，还有设置在数据线41和有源岛上方的像素电极61，扫描线21和数据线41在空间上横纵交错限定出多个像素区域；其中，有源岛由半导体层43、源极42和漏极44形成。

本实施例提供的阵列基板，包括位于阵列基板底部的基板1，以及基板1上设置的扫描线21和存储电容线22，扫描线21和存储电容线22沉积在基板1上，且扫描线21和存储电容线22可以位于同一层结构内；扫描线21和存储电容线22上方设置有数据线41和有源岛，在阵列基板中，可以间隔设置有多条相互平行的数据线41，数据线41和扫描线21在空间上横纵交错设置，以阵列基板的形状为矩形为例，数据线41可以沿阵列基板的宽度方向延伸，扫描线21可以沿阵列基板的长度方向延伸，通过数据线41和扫描线21的相互交错，在阵列基板上形成多个呈矩阵式排列的像素区域。

每个像素区域内均设置有有源岛，有源岛可以与数据线41同层设置，有源岛和栅极211共同组成薄膜晶体管，薄膜晶体管用于对像素区域的显示进行控制，其中，有源岛由半导体层43、源极42和漏极44构成，源极42和漏极44分别覆盖半导体层43的两侧，源极42、漏极44可以和数据线41同时形成，且源极42和数据线41连接，数据线41为源极42提供信号，漏极44和源极42间隔开，通过半导体层43连接漏极44和源极42，从而形成有源岛。

在数据线41和有源岛上方还设置有像素电极61，像素电极61通常不是覆盖整个阵列基板的整层结构，而是对应覆盖在每个像素区域内，也就是说，相邻像素区域之间的像素电极61之间具有间隙，像素电极61不会覆盖整个像素区域。可以理解的是，有源岛的源极42与数据线41连接，而漏极44与像素电极61连接，通过有源岛的开启和关闭可控制像素电极61的通电与断电，从而可控制像素区域显示图像。

另外，如图1和图2所示，在阵列基板中，数据线41和有源岛所位于的层级结构的上方还设置有第一电极62，第一电极62和存储电容线22连接，并且第一电极62、漏极44及存储电容线22在基板1上的正投影具有相互重叠的区域。

通过设置第一电极62，并使第一电极62与存储电容线22连接，在阵列基板的各层结构的层叠方向上，第一电极62、漏极44和存储电容线22在空间上具有相互重叠的区域，即第一电极62、漏极44和存储电容线22具有相互正对的区域，如此第一电极62和漏极44的相互正对的区域之间可形成电容，漏极44和存储电容线22的相互正对的区域之间也可形成电容，这样漏极44可同时与第一电极62和存储电容线22两者形成混动电容，进而可以增大阵列基板的电容。

本实施例中，通过在有源岛上方设置第一电极62，并且第一电极62、漏极44和存储电容线22在阵列基板的层叠方向上具有相互重叠的区域，这样漏极44与第一电极62之间的相互重叠的区域可以形成电容，同时漏极44与存储电容线22之间的相互重叠的区域也可以形成电容，通过漏极44同时与第一电极62及存储电容线22形成混动电容，以此增大阵列基板的电容，进而满足阵列基板的电容需求。

通过设置第一电极62来使漏极44同时与第一电极62和存储电容线22形成混动电容，以此来增大电容，因而不用为了满足阵列基板对电容的需求，通过增大源/漏极44和扫描线21的覆盖面积，来增大电容，这样可以避免由于增大了金属层的覆盖面积，而降低了阵列基板的透过率。因此，本实施例可以减少为了增大电容而带来的透过率损失，可以在保证达到阵列基板的电容需求的基础上，提升阵列基板的透过率。

如图1和图2所示，需要说明的是，本实施例中，在阵列基板的层叠方向上，有源岛可以位于扫描线21的上方，即有源岛在基板1上的正投影与扫描线21相互重叠，这样有源岛的至少部分结构位于扫描线21覆盖的范围内，由于有源岛和扫描线21均不透明，因此这样设置可以防止有源岛降低阵列基板的透过率。示例性的，有源岛可以完全位于扫描线21覆盖的范围内，这样有源岛不影响阵列基板的透过率。

对于存储电容线22和扫描线21同层设置，由于存储电容线22也为不透明的金属层结构，因而为了防止存储电容线22对阵列基板的开口率的影响过大，存储电容线22通常靠近扫描线21设置。以一个像素区域为例，扫描线21作为像素区域的边界线，存储电容线22可以位于扫描线21的内侧并且靠近扫描线21。

本实施例中，扫描线21和存储电容线22直接覆盖在基板1上，由于存储电容线22和扫描线21位于同一层，因而扫描线21和存储电容线22可以采用的金属材料，并且经过同一工序形成，这样可以节约阵列基板的制作成本，提高制作效率。

另外，对于本实施例中的第一电极62、漏极44和存储电容线22在基板1上的正投影具有重叠区域的情况，以有源岛位于扫描线21的覆盖区域内为例，漏极44与半导体层43连接的一端位于扫描线21的覆盖区域内，漏极44的另一端与像素电极61连接。漏极44的位于两端之间的中间部位，其中有部分区域在基板1上的正投影与存储电容线22的部分区段相互重叠，也就是说，在阵列基板的层叠方向上，漏极44的中间部分区域与存储电容线22的部分区段相互重叠。

可以理解的是，在阵列基板的层叠方向上，设置于有源岛上方的第一电极62可以位于存储电容线22的上方，并且第一电极62的位置根据漏极44的位置来设定，以使第一电极62、漏极44和存储电容线22三者在基板1上的正投影具有相互重叠的区域。其中，这里所说的第一电极62位于存储电容线22上方并不是指第一电极62与存储电容线22完全对应，而是限定第一电极62与存储电容线22具有重叠区域，并且根据漏极44的位置设定第一电极62的位置，这里漏极44的位置指的是漏极44的与存储电容线22重叠的区域的位置。

如图1和图2所示，在一种可能的实施方式中，存储电容线22可以包括存储电容总线221和连接在存储电容总线221上的存储电容支线222。本实施例中，存储电容线22包括存储电容总线221和存储电容支线222，存储电容支线222连接在存储电容总线221上，通过设置存储电容总线221和存储电容支线222，以确保阵列基板在通电的状态下，具有足够的电压，以保证像素区域的显示效果。

在具体实施时，存储电容总线221可以与扫描线21平行间隔设置，并且存储电容总线221靠近扫描线21，而存储电容支线222可以和存储电容总线221垂直，即存储电容支线222与数据线41平行，存储电容支线222的一端连接在存储电容总线221上，存储电容支线222的另一端朝向另一侧的扫描线21延伸。例如，如图1和图2所示，本实施例中，一个像素区域内，可以设置两根存储电容支线222，两根存储电容支线222分别连接在存储电容总线221的两侧，且两根存储电容支线222分别靠近两侧的数据线41设置，这样可以使阵列基板具有更大的开口率。

如图1和图2所示，本实施例中的第一电极62、漏极44和存储电容线22在基板1上的正投影具有相互重叠的区域，具体的，第一电极62和漏极44可以对应存储电容总线221设置，即第一电极62和漏极44的中间部位位于存储电容总线221的上方，第一电极62、漏极44和存储电容线22的相互重叠的区域位于存储电容总线221的部分区域内。

或者，漏极44的中间部位及第一电极62可以对应存储电容支线222设置，第一电极62、漏极44和存储电容线22的相互重叠的区域可以位于存储电容支线222的部分区域内，本实施例对此不做限制。

在实际应用中，本实施例中的阵列基板可以具有不同结构形式的像素区域。如图1所示，在一种可能的实施方式中，本实施例的阵列基板中的像素区域可以为四畴结构，以上下相邻的两个像素区域为例，通过扫描线21分隔为上下两个像素区域，对于其中的一个像素区域，有源岛的正投影位于扫描线21的覆盖区域内，源极42的一端和漏极44的一端分别覆盖在半导体层43两侧，源极42的另一端与数据线41连接，漏极44的另一端与像素电极61连接，漏极44的中间部位的部分区域重叠在存储电容总线221上方。

如图2所示，在另一种可能的实施方式中，本实施例的阵列基板中的像素区域可以为八畴结构，即一个像素区域内被分为两个子像素区域，两个子像素区域的明暗度不同，以一个像素区域内的上下两个子像素区域为例，通过位于两个子像素区域之间的公共的扫描线21将一个像素区域分为上下两个子像素区域。

具体的，两个子像素区域中可以设置有三个有源岛，在其中一个像素区域的扫描线21覆盖的区域内可以设置有两个有源岛，这两个有源岛共用一个源极42，该源极42的两侧分别具有两个漏极44，两个漏极44的一端与源极42之间各自通过半导体层43连接，两个漏极44的另一端分别与两个子像素区域的像素电极61连接，以此形成两个有源岛。

第三个有源岛位于公共的扫描线21覆盖的区域内，第三个有源岛的源极42的一端与另外两个有源岛其中一者的漏极44连接，另一端与半导体层43连接，以通过另外两个有源岛其中一者为第三个有源岛充电，第三个有源岛的漏极44的一端与半导体层43连接，另一端覆盖在其中一个像素区域的存储电容总线221上方。

为了使漏极44与第一电极62及存储电容总线221之间形成的混动电容能够满足阵列基板的电容需求，同时减少漏极44和第一电极62对阵列基板的透过率的影响，在一种可能的实施方式中，第一电极62和漏极44的与存储电容总线221重叠的区域可以沿存储电容总线221的长度方向延伸。

如图1和图2所示，通过第一电极62和漏极44均沿存储电容总线221的长度方向延伸，这样第一电极62与漏极44之间以及漏极44与存储电容总线221之间相互重叠的区域更多，漏极44与第一电极62及存储电容总线221之间形成的混动电容更大，可以提高阵列基板的电容；同时，漏极44及第一电极62的伸出至存储电容总线221之外的区域的面积更少，这样可以减少漏极44和第一电极62对阵列基板的透过率的影响。

需要说明的是，本实施例中提供的阵列基板，可以是具有钝化层的阵列基板，其中，钝化层覆盖在数据线41和有源岛所在层上，像素电极设置在钝化层上，钝化层用于保护数据线41和有源岛。

或者，本实施例中提供的阵列基板，也可以是没有钝化层的阵列基板。对于没有钝化层的基板，通常是像素电极61与栅极211或源极42之间形成电容，但是由于没有钝化层，像素电极61与栅极211或像素电极61与源极42之间的距离较小，因而形成的电容较小，往往不能满足阵列基板的需求。而本实施例中通过漏极44与第一电极62之间及漏极44与存储电容线22之间形成的混动电容，可以有效提高阵列基板的电容，满足阵列基板的需求。

另外，如图1和图2所示，漏极44的延伸至像素电极61下方的部分与像素电极61之间形成电容，漏极44与像素电极61之间形成的电容与前述的混动电容，可共同用于改善阵列基板在没有钝化层的情况下的电容需求问题。

在一种具体实施方式中，漏极44的与存储电容总线221重叠的区域在存储电容总线221的宽度方向上可以伸出至存储电容总线221两侧。如图1和图2所示，本实施例中，漏极44的中间部分，即漏极44重叠在存储电容总线221上方的部分，漏极44的该部分区域在宽度方向上伸出至存储电容总线221两侧，即漏极44的该部分区域的宽度大于存储电容总线221的宽度，这样漏极44与存储电容总线221之间重叠区域的宽度即为存储电容总线221的宽度，可以保证漏极44与存储电容总线221之间形成较大的电容。

漏极44位于存储电容总线221的上方，通过使漏极44的宽度大于存储电容总线221的宽度，漏极44宽度方向的两侧伸出至存储电容总线221之外，可以保证漏极44与存储电容总线221重叠区域的宽度即为存储电容总线221的宽度，防止漏极44与存储电容总线221之间的重叠区域的宽度过小，而达不到阵列基板的电容需求。另外，由于漏极44的中间部分重叠在存储电容总线221的上方，因而即使漏极44的该区域伸出至存储电容总线221两侧，也对阵列基板的透过率没有过多影响。

为了便于形成第一电极62，本实施例中，第一电极62可以和像素电极61同层设置，且第一电极62可像素电极61之间相互隔开。如图1和图2所示，阵列基板的各层结构中，第一电极62和像素电极61形成在同一层结构中，这样可以在同一工艺步骤中分别形成像素电极61和第一电极62，例如，第一电极62和像素电极61可以采用同样的材料和同样的工艺一次形成，这样可以节省阵列基板的制作成本，提高制作效率。

其中，第一电极62和像素电极61之间相互隔开，即第一电极62和像素电极61之间互不影响，以使像素电极61和有源岛的漏极44连接，有源岛可以正常控制像素电极61的通断电，第一电极62和存储电容线22连接，使漏极44与存储电容线22及第一电极62之间形成混动电容。

另外，如图1和图2所示，存储电容总线221在其宽度方向上可以伸出至第一电极62两侧。由于第一电极62和像素电极61同层设置，且第一电极62和像素电极61相互隔开，像素电极61覆盖像素区域的开口区，而存储电容总线221位于像素区域开口区的边界上，为了确保第一电极62和像素电极61之间相互隔开，可以使第一电极62的宽度小于存储电容总线221的宽度，第一电极62的宽度方向上的两侧位于存储电容线22覆盖的区域内。

对于第一电极62与漏极44的重叠部分之间的面积大小，本实施例中，第一电极62的面积可以大于与之相对应的漏极44部分的面积，或者，第一电极62的面积小于相对应的漏极44部分的面积，或者，第一电极62的面积和相对应漏极44部分的面积相等，本实施例对此不作具体限制。

在阵列基板的层叠方向上，对于有源岛位于存储电容线22的上方，像素电极61位于有源岛的上方的情况，在具体应用中，存储电容线22和有源岛之间可以设置有第一绝缘层3，有源岛和像素电极61之间可以设置有第二绝缘层5，第一电极62可以通过开设在第一绝缘层3和第二绝缘层5中的过孔7与存储电容线22连接。

本实施例中，扫描线21和存储电容线22直接设置在基板1上，如图3所示，以阵列基板的一个像素区域为例，每个像素区域内均具有栅极211，栅极211连接在扫描线21(图中未示出)上，基板1上覆盖有第一绝缘层3，第一绝缘层3覆盖栅极211、扫描线21和存储电容线22，第一绝缘层3又称栅绝缘层，第一绝缘层3用于对栅极211进行保护。

数据线41(图中未示出)和有源岛设置在第一绝缘层3上，第一绝缘层3上还覆盖有第二绝缘层5，第二绝缘层5覆盖有源岛，第二绝缘层5用于保护有源岛，像素电极61设置在第二绝缘层5上。

由于存储电容线22和第一电极62之间设置有第一绝缘层3和第二绝缘层5，因而可以通过在第二绝缘层5和第一绝缘层3上设置过孔7，以连接第一电极62和存储电容线22。同样的，由于有源岛和像素电极61之间设置有第二绝缘层5，对于像素电极61和漏极44的连接，可以在第二绝缘层5上设置过孔7，以连接像素电极61和漏极44。

如图1和图2所示，在一种可能的实施方式中，相邻的像素区域内的存储电容线22之间可以通过连接导线63连接。本实施中，通过连接导线63来连接相邻像素区域的存储电容线22，这样相邻像素区域内的存储电容信号的分布更加均匀化，可以减少相邻像素区域之间的电容耦合，使像素电压更加稳定。

具体的，连接导线63可以与像素电极61同层设置，且连接导线63的两端可以分别通过开设在相邻两个像素区域内的过孔7与相应的存储电容线22连接。本实施例中，连接导线63也可以和像素电极61位于同一层，连接导线63可以采用与像素电极61相同的材料形成，并且可以在同一工艺步骤中形成像素电极61和连接导线63，即通过同一工艺步骤形成像素电极61、第一电极62和连接导线63。

由于连接导线63和像素电极61、第一电极62同层设置，存储电容线22和连接导线63之间设置有第一绝缘层3和第二绝缘层5，因而可以在相邻两个像素区域内存储电容线22对应的第一绝缘层3和第二绝缘层5上开设过孔7，以使第一电极62的两端通过开设的过孔7分别与对应的存储电容线22连接。

本实施例中，第一电极62和存储电容线22之间通过过孔7连接，连接导线63也通过过孔7分别连接相邻两个像素区域内的存储电容线22，在一种可能的实施方式中，相邻像素区域中的至少一者中，连接导线63和存储电容线22之间以及第一电极62和存储电容线22之间可以通过同一过孔7连接。

如图1和图2所示，以一个像素区域为例，第一电极62可以重叠在在像素区域内的存储电容总线221上方，连接导线63也可以与该像素区域的存储电容总线221连接，如此可以在存储电容总线221上开设一个过孔7，通过该过孔7连接第一电极62和存储电容总线221，并且通过该过孔7连接存储电容总线221和连接导线63。如此可以减少在第一绝缘层3和第二绝缘层5上开设过孔7的数量，提高阵列基板制作效率。

本实施例提供一种阵列基板，该阵列基板包括基板和设置在基板上的扫描线、存储电容线，扫描线和存储电容线上方还设置有数据线和有源岛，数据线和有源岛上方设置有像素电极，通过在空间上横纵交错的扫描线和数据线限定出多个像素区域；其中，有源岛包括半导体层及分别覆盖半导体层两侧的源极和漏极。通过在有源岛上方设置第一电极，第一电极与存储电容线连接，且上下层分布的第一电极、漏极及存储电容线在基板上的正投影具有相互重叠的区域，这样漏极同时分别与第一电极及存储电容线之间形成混动电容，这样可以增大阵列基板的电容，同时没有增大漏极、存储电容线等的面积，因而可以有效提高阵列基板的光透过率。

实施例二

图4为本发明实施例二提供的阵列基板的制作方法的流程示意图。如图4所示，本实施例提供一种阵列基板的制作方法，本实施例的阵列基板的制作方法用于制作实施例一所述的阵列基板，该制作方法包括如下步骤：

S1、在基板1上形成扫描线21和存储电容线22。首先提供一基板1，例如玻璃基板1，在该基板1上沉积形成一层栅极金属层，然后通过第一次光刻工艺形成扫描线21和存储电容线22。其中，根据扫描线21和存储电容线22的形状尺寸及位置关系，设置相应的掩模板；另外，形成扫描线21的同时会形成与扫描线21连接的栅极211。

S2、在基板1上形成第一绝缘层3，第一绝缘层3覆盖扫描线21和存储电容线22。扫描线21和存储电容线22形成后，在基板1上沉积第一绝缘层3，使第一绝缘层3覆盖扫描线21和存储电容线22。

S3、在第一绝缘层3上形成数据线41和有源岛，其中，有源岛包括半导体层43、源极42和漏极44。沉积形成第一绝缘层3后，在第一绝缘层3上沉积形成数据线41和有源岛，其中，可以首先沉积形成半导体层金属层，然后通过第二次光刻工艺形成半导体层43图形，之后再沉积形成源极金属层，然后通过第三次光刻工艺形成数据线41、与数据线41连接的源极42和漏极44。

S4、在第一绝缘层3上形成第二绝缘层5，第二绝缘层5覆盖数据线41和有源岛。形成数据线41和有源岛后，在第一绝缘层3上沉积形成第二绝缘层5，使第二绝缘层5覆盖数据线41和有源岛。

S5、在第二绝缘层5上形成相互隔开的像素电极61和第一电极62；其中，第一电极62、漏极44及存储电容线22在基板1上的正投影具有相互重叠区域，第一电极62与存储电容线22连接。

形成第二绝缘层5后，在第二绝缘层5和第一绝缘层3的对应存储电容线22的部位开设过孔7，该过孔7连通至存储电容线22，之后在第二绝缘层5上形成像素电极61和第一电极62，具体的，可以首先沉积形成完整的像素电极层，再通过第四次光刻工艺形成像素电极61和第一电极62；其中，第一电极62对应位于存储电容线22上方，并且第一电极62通过过孔7与存储电容线22连接。

第一电极62、漏极44和存储电容线22在基板1上的正投影具有相互重叠区域，这样漏极44与第一电极62之间以及漏极44与存储电容线22之间形成混动电容，能够增大阵列基板的电容，满足阵列基板的电容需求，同时不会增大阵列基板中的金属遮盖面积，可以提升阵列基板的透过率。

可选的，在第二绝缘层5上还可以形成有连接导线63，连接导线63的两端可以分别连接相邻两个像素区域内的存储电容线22。本实施例中，在第一绝缘层3和第二绝缘层5上还开设有对应相邻两个像素区域内的存储电容线22的过孔7，在形成完整像素电极层后，可以通过第四次光刻工艺同时形成像素电极61、第一电极62和连接导线63，连接导线63的两端覆盖相邻两个像素区域内存储电容线22上方的过孔7，连接导线63的两端通过过孔7连接相邻两个像素区域内的存储电容线22。

本实施例提供的阵列基板的制作方法，通过在第二绝缘层和第一绝缘层的对应存储电容线的部位开设过孔，并在第二绝缘层上形成第一电极，第一电极对应设置在存储电容线上方，且第一电极通过过孔与存储电容线连接；其中，第一电极、漏极和存储电容线在基板上的正投影具有相互重叠区域，这样漏极与存储电容线之间及漏极与第一电极之间形成混动电容，既可以增大阵列基板的电容，同时又不因此而增大遮光面积，可以提升阵列基板的透过率。

实施例三

本实施例提供一种显示面板，该显示面板包括实施例一所述的阵列基板，另外，显示面板还包括与阵列基板相对设置的彩膜基板，阵列基板和彩膜基板之间夹设有液晶分子层，通过在阵列基板和彩膜基板之间施加电场，电场中的电压可以控制液晶分子层内的液晶分子的排列状况，从而达到遮光和透光的目的，以使显示面板显示图像。

其中，阵列基板的结构、功能以及工作原理在实施例一中进行了详细的介绍，此处不再赘述。

本实施例提供的显示面板，包括相对设置的阵列基板和彩膜基板以及两者之间夹设的液晶分子层，阵列基板包括基板和设置在基板上的扫描线、存储电容线，扫描线和存储电容线上方还设置有数据线和有源岛，数据线和有源岛上方设置有像素电极，通过在空间上横纵交错的扫描线和数据线限定出多个像素区域；其中，有源岛包括半导体层及分别覆盖半导体层两侧的源极和漏极。通过在有源岛上方设置第一电极，第一电极与存储电容线连接，且上下层分布的第一电极、漏极及存储电容线在基板上的正投影具有相互重叠的区域，这样漏极同时分别与第一电极及存储电容线之间形成混动电容，这样可以增大阵列基板的电容，同时没有增大漏极、存储电容线等的面积，因而可以有效提高阵列基板的光透过率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种阵列基板，其特征在于，包括基板和设置在所述基板上的扫描线、存储电容线，以及设置在所述扫描线和所述存储电容线上方的数据线和有源岛，还有设置在所述数据线和所述有源岛上方的像素电极，所述扫描线和所述数据线横纵交错限定出多个像素区域；其中，所述有源岛包括半导体层、源极和漏极，所述有源岛上方还设置有第一电极，所述第一电极与所述存储电容线连接，且所述第一电极、所述漏极及所述存储电容线在所述基板上的正投影具有相互重叠的区域，以使所述漏极与所述存储电容线之间及所述漏极与所述第一电极之间均形成电容。

2.根据权利要求1所述的阵列基板，其特征在于，所述存储电容线包括存储电容总线和连接在所述存储电容总线上的存储电容支线，所述第一电极、所述漏极及所述存储电容总线在所述基板上的正投影具有相互重叠的区域。

3.根据权利要求2所述的阵列基板，其特征在于，所述漏极的与所述存储电容总线重叠的区域及所述第一电极均沿所述存储电容总线的长度方向延伸。

4.根据权利要求3所述的阵列基板，其特征在于，所述漏极的与所述存储电容总线重叠的区域在所述存储电容总线的宽度方向上伸出至所述存储电容总线两侧。

5.根据权利要求3所述的阵列基板，其特征在于，所述第一电极和所述像素电极同层设置，且所述第一电极和所述像素电极之间相互隔开。

6.根据权利要求5所述的阵列基板，其特征在于，所述存储电容总线在其宽度方向上伸出至所述第一电极两侧。

7.根据权利要求1-6任一项所述的阵列基板，其特征在于，所述存储电容线和所述有源岛之间设置有第一绝缘层，所述有源岛和所述像素电极之间设置有第二绝缘层，所述第一电极通过开设在所述第一绝缘层和所述第二绝缘层中的过孔与所述存储电容线连接。

8.根据权利要求1-6任一项所述的阵列基板，其特征在于，相邻的所述像素区域内的所述存储电容线之间通过连接导线连接。

9.根据权利要求8所述的阵列基板，其特征在于，所述连接导线与所述像素电极同层设置，且所述连接导线的端部通过过孔与相应的所述存储电容线连接。

10.根据权利要求9所述的阵列基板，其特征在于，相邻像素区域中的至少一者中，所述连接导线和所述存储电容线之间及所述第一电极和所述存储电容线之间通过同一过孔连接。

11.一种阵列基板的制作方法，其特征在于，包括如下步骤：

在基板上形成扫描线和存储电容线；

在基板上形成第一绝缘层，所述第一绝缘层覆盖所述扫描线和所述存储电容线；

在所述第一绝缘层上形成数据线和有源岛，其中，所述有源岛包括半导体层、源极和漏极；

在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层覆盖所述数据线和所述有源岛；

在所述第二绝缘层上形成相互隔开的像素电极和第一电极；其中，所述第一电极、所述漏极及所述存储电容线在所述基板上的正投影具有相互重叠区域，所述第一电极与所述存储电容线连接。

12.一种显示面板，其特征在于，包括权利要求1-10任一项所述的阵列基板。

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