CN113436972A - 半导体刻蚀方法 - Google Patents

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Abstract

本发明提供一种半导体刻蚀方法，其包括：提供待刻蚀材料层；于所述待刻蚀材料层上依次形成第一掩膜层及覆盖所述第一掩膜层的第二掩膜层；图形化所述第二掩膜层，以形成不同尺寸的开口图形，所述开口图形使得所述第一掩膜层暴露出具有不同尺寸的区域；基于所述开口图形对被暴露出的所述区域进行离子注入，各所述区域内的离子注入浓度与所述区域的宽度成正比，且离子注入后的所述区域的材料刻蚀去除速率与所述区域内的离子注入浓度成反比；基于所述开口图形刻蚀经离子注入后的所述区域至所述待刻蚀材料层内形成与所述开口图形尺寸一致的沟槽，各所述沟槽的深度近似或相同。

Description

半导体刻蚀方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体刻蚀方法。
背景技术
现有的半导体制备工艺中，连接盘层(Landing Pad Layout)由于图形设计复杂，刻蚀宽度往往从十纳米到几百纳米不等。这就导致了在对待刻蚀材料层进行刻蚀的过程中，存在着与刻蚀深宽比相关的负载效应(aspect ratio dependent etching，ARDE)，这主要表现在，待刻蚀材料层上不同尺寸的图形刻蚀深度不同，宽的图形刻蚀深，窄的图形刻蚀浅。
因此，需要寻求一种可以解决上述不同宽度图形因负载效应引起的刻蚀均匀性(etch uniformity)问题的办法。
发明内容
基于此，有必要针对半导体刻蚀时出现的不均匀性问题，提供一种半导体刻蚀方法，使得待刻蚀材料层内可以形成不同尺寸但具有近似或相同深度的沟槽。
一种半导体刻蚀方法，其特征是，包括：
提供待刻蚀材料层；
于所述待刻蚀材料层上依次形成第一掩膜层及覆盖所述第一掩膜层的第二掩膜层；图形化所述第二掩膜层，以形成不同尺寸的开口图形，所述开口图形使得所述第一掩膜层暴露出具有不同尺寸的区域；
基于所述开口图形对被暴露出的所述区域进行离子注入，各所述区域内的离子注入浓度与所述区域的宽度成正比，且离子注入后的所述区域的材料刻蚀去除速率与所述区域内的离子注入浓度成反比；
基于所述开口图形刻蚀经离子注入后的所述区域至所述待刻蚀材料层内形成与所述开口图形尺寸一致的沟槽，各所述沟槽的深度近似或相同。
在上述半导体刻蚀方法中，通过先对第一掩膜层中的不同宽度的所述区域进行不同浓度的离子注入，使得各所述区域内的离子注入浓度与宽度成正比，且离子注入后的所述区域的刻蚀去除速率与离子注入浓度成反比，即宽度较大的区域内的离子注入浓度大于宽度较小的区域内的离子注入浓度，且宽度较大的区域的刻蚀去除速率小于宽度较小的区域的刻蚀去除速率，可以确保对待刻蚀材料层的刻蚀均匀性，使得待刻蚀材料层内可以形成不同宽度但相同深度的沟槽。
上述的半导体刻蚀方法，其中：
所述第二掩膜层包括氮氧化硅层；所述第一掩膜层包括非晶碳层，注入的离子包括类碳离子。
上述的半导体刻蚀方法，其中：基于所述开口图形对被暴露出的所述区域进行离子注入包括如下步骤：
基于所述开口图形对被暴露出的所述区域进行第一次离子注入，所述第一次离子注入过程包括沿第一方向进行第一入射角的离子注入，所述第一入射角的角度为所述第一方向与法线方向的夹角大小；
基于所述开口图形对被暴露出的所述区域进行第二次离子注入，所述第二次离子注入过程包括沿第二方向进行第二入射角的离子注入，所述第二入射角的角度为所述第二方向与法线方向的夹角大小，其中，
所述第一方向与所述第二方向不同，所述第一入射角的角度与所述第二入射角的角度相等。
上述的半导体刻蚀方法，其中：
所述第一入射角的角度和所述第二入射角的角度均大于α；
Figure BDA0002421244280000031
其中，h为所述图形化后的第二掩膜层的厚度，d为宽度最小的所述开口图形的宽度。
上述的半导体刻蚀方法，其中，于所述待刻蚀材料层上依次形成所述第一掩膜层及所述第二掩膜层包括：
于所述待刻蚀材料层的表面形成所述第一掩膜层；
于所述第一掩膜层的表面形成所述第二掩膜层；
于所述第二掩膜层的表面形成图形化硬掩膜层；
基于所述图形化硬掩膜层对所述第二掩膜层进行图形化处理，以得到所述图形化后的第二掩膜层。
上述的半导体刻蚀方法，其中：
所述的硬掩膜层包括正硅酸乙酯硬掩膜层。
上述的半导体刻蚀方法，其中：
在所述待刻蚀材料层下设置有刻蚀停止层，所述刻蚀停止层与所述待刻蚀材料层相邻。
上述的半导体刻蚀方法，其中：
所述的待刻蚀材料层包括钨层，所述刻蚀停止层包括氮化硅层，所述沟槽的刻蚀停止于所述氮化硅层中。
上述的半导体刻蚀方法，其中：
同时对被暴露出的各所述区域进行离子注入，且各所述区域的离子注入的时间相同。
上述的半导体刻蚀方法，其中：
所述的离子注入过程中掺杂气体流量为10～500sccm。
附图说明
图1为现有技术的刻蚀前的包含图形化硬掩膜层、掩膜层、非晶碳层及待刻蚀材料层的半导体结构的截面示意图；
图2为现有技术的刻蚀过程中包含图形化掩膜层、非晶碳层及待刻蚀材料层的半导体结构的截面示意图；
图3为现有技术的刻蚀完毕的待刻蚀材料层的截面示意图；
图4为本发明一种半导体刻蚀方法的流程图；
图5为本发明一实施例中提供的半导体刻蚀方法中形成有图形化硬掩膜层、第二掩膜层、第一掩膜层及待刻蚀材料层所得结构的截面结构示意图；
图6为本发明一实施例中对图5所得截面结构进行图形化处理后得到的图形化掩膜层、第一掩膜层及待刻蚀材料层结构的截面结构示意图；
图7为本发明一实施例中对图6所得截面结构进行离子注入时的截面结构示意图；
图8A为本发明一实施例中对区域进行第一次离子注入时离子注入角度与最小开口图形尺寸宽度及图形化掩膜层厚度关系的局部结构示意图；
图8B为本发明一实施例中对区域进行第二次离子注入时离子注入角度与最小开口图形尺寸宽度及图形化掩膜层厚度关系的局部结构示意图；
图9为本发明一实施例中提供的半导体刻蚀方法中形成有图形化掩膜层、第一掩膜层及待刻蚀材料层所得结构在离子注入后的截面结构示意图；
图10为本发明一实施例中提供的半导体刻蚀方法中离子注入浓度与区域的尺寸宽度关系的示意图；
图11为本发明一实施例中提供的半导体刻蚀方法中刻蚀后所得到的具有相同深度的沟槽的待刻蚀材料层。
具体实施方式
本发明的发明人在工作中发现，在对第一金属层的刻蚀过程中存在着刻蚀不均匀性的问题，具体的，如图1～图3所示，为现有的半导体刻蚀工艺中对第一金属层的刻蚀过程的几幅截面结构示意图，其中，图1所示为刻蚀前的半导体截面结构示意图，包括待刻蚀材料层氮化硅10’(SiN)、金属钨20’(W)，在待刻蚀材料层上依次形成有非晶碳层30’(Armorphous Carbon Layer,ACL)、掩膜层40’氮氧化硅(SiON)以及图形化硬掩膜层50’硅酸四乙酯(Tetra-Ethyl-Ortho-Silicate,TEOS)，图2所示，为刻蚀过程中的半导体截面结构示意图，可见，较宽尺寸图形开口处的刻蚀去除速率比较窄尺寸图形开口处的刻蚀去除速率要快，这使得在刻蚀过程中，较宽尺寸图形开口处刻蚀的沟槽深度总是比较窄尺寸图形开口处刻蚀的沟槽深度要更深一些，当刻蚀完毕以后，情况如图3所示，在待刻蚀材料层10’、20’中刻蚀出来的沟槽由于负载效应，存在着明显的宽处图形刻蚀深，窄处图形刻蚀浅的刻蚀不均匀性问题。
因此，基于发明人发现的上述问题，本发明提供一种半导体刻蚀方法，可以保证待刻蚀材料层的刻蚀均匀性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
请参阅图4，具体而言，本发明所提出的一种半导体刻蚀方法包括：
S10：提供待刻蚀材料层；
S11：于所述待刻蚀材料层上依次形成第一掩膜层及覆盖所述第一掩膜层的第二掩膜层；图形化所述第二掩膜层，以形成不同尺寸的开口图形，所述开口图形使得所述第一掩膜层暴露出具有不同尺寸的区域；
S12：基于所述开口图形对被暴露出的所述区域进行离子注入，各所述区域内的离子注入浓度与所述区域的宽度成正比，且离子注入后的所述区域的材料刻蚀去除速率与所述区域内的离子注入浓度成反比；
S13：基于所述开口图形刻蚀经离子注入后的所述区域，至所述待刻蚀材料层内形成与所述开口图形尺寸一致的沟槽，各所述沟槽的深度近似或相同，值得注意的是，这里所说的近似是指各沟槽的深度均在一定范围内，工艺上可认为是具有近似的深度。
本发明通过对第一掩膜层中各区域的离子注入浓度进行配置，以达到调整各区域的刻蚀去除速率的目的，使得不同开口尺寸区域的刻蚀去除速率变的可控。
为了便于说明，本实施例中，将所述开口图形的尺寸大小分为三种，具体的，可分为大、中、小三个宽度。但是需要说明的是，本发明对开口图形的尺寸大小并不作限定。
请参阅图5～图8，作为示例，所述的第二掩膜层40可以包括但不仅限于氮氧化硅层(SiON)；所述第一掩膜层30可以包括但不限于非晶碳层(ACL)、未掺杂poly层(un-dopedpoly)，注入的离子包括但不限于类碳离子(C-like ion)。如此选择的原因是，由于非晶碳层其它离子不影响碳离子浓度，且类碳离子为中性4价不具有极性，因此类碳离子注入时不会改变之前材料的特性。
作为示例，较佳的，选择同时对被暴露出的各所述区域进行离子注入，各所述区域的离子注入时间相同，以使得离子注入过程简单高效。
作为示例，如图7所示，应当说明的是，为了达到不同开口尺寸区域中离子注入浓度不同的效果，在离子注入过程优选的应当采用分两次倾斜注入的方式来完成，具体的，所述的基于所述开口图形对被暴露出的所述区域进行离子注入可以包括如下步骤：
如图8A，8B所示，基于所述开口图形对被暴露出的所述区域进行第一次离子注入，所述第一次离子注入过程包括沿第一方向进行第一入射角的离子注入，所述第一入射角的角度α1为所述第一方向与法线方向的夹角大小；基于所述开口图形对被暴露出的所述区域进行第二次离子注入，所述第二次离子注入过程包括沿第二方向进行第二入射角的离子注入，所述第二入射角的角度α2为所述第二方向与法线方向的夹角大小；其中，所述第一方向与所述第二方向不同，所述第一入射角的角度与所述第二入射角的角度可以相等或不等，相等时同一区域内的注入离子分布更均匀。值得注意的是，这里的法线是指垂直于所述第二掩膜层40表平面的虚线。此外，这里提到的离子注入角度是以离子发射器为原点进行考量的。
在另一个示例中，如图8A，8B所示，其中：设所述第一入射角的角度α1和所述第二入射角的角度α2均大于α，
Figure BDA0002421244280000071
h为图形化后的所述第二掩膜层的厚度，d为宽度最小的所述开口图形的宽度，这样设计使得开口图形宽度最小处的地方离子无法注入。所述入射角的大范围受离子注入工艺能力限制通常为5°～25°。
如图9所示，上述两次倾斜的离子注入过程中，由于开口尺寸小的区域离子大部分都被打到第二掩膜层40的侧壁上，不能达到第一掩膜层30，所以开口尺寸小的区域的第一掩膜层30内离子无法注入因此注入浓度最小，而开口区域大的区域离子则能达到第一掩膜层30内，故离子注入浓度大，开口区域中等的区域离子注入浓度则介于两者之间；通过两次不同角度的注入，可以达到各区域内的离子注入浓度与宽度成正比的效果，并可以同时保证离子注入浓度的均匀性。
结合参考图10，示意了本发明半导体刻蚀方法中离子注入浓度与区域的尺寸宽度关系的示意图，横坐标为离子注入浓度，纵坐标为开口图形尺寸宽度。从图中可以看出，为了达到本发明的刻蚀均匀性目的，离子注入浓度与各区域的宽度应成正比关系。即，在本实施例中，开口尺寸小的区域的刻蚀速率＞开口尺寸中等的区域的刻蚀速率＞开口尺寸大的区域的刻蚀速率，这样开口尺寸小的区域的刻蚀速率相对较快，而开口尺寸大的区域的刻蚀速率则相对较慢，以此弥补现有技术在刻蚀过程中不同尺寸图形开口之间刻蚀去除速率之间的差值。
作为示例，为了达到不同开口尺寸区域中离子注入浓度不同的效果，在所述的离子注入过程中除了可以采用上述的分次倾斜注入的方式来实现之外，还可以通过分时间分区域的方式来实现离子注入，这种分时间分区域离子注入的方式，虽然较上述分次倾斜注入的方式复杂，却能达到更高的精度要求，并且，同样可以满足使各所述区域内的离子注入浓度与所述区域的宽度成正比的技术效果。具体的，在一示例中，所述的基于所述开口图形对被暴露出的所述区域进行离子注入可以包括如下步骤：
基于所述开口图形对各所述区域进行离子注入，离子注入过程中离子的注入方向为垂直于所述第二掩膜层40，即沿着法线方向注入；
每经过一定时间，对达到所需离子注入浓度的区域进行屏蔽，直到所有区域的离子注入浓度均达到要求，离子注入过程结束。
以本实施例中，所述开口图形的尺寸为大、中、小三种情况为例，上述离子注入过程具体可以包括：
经过第一时间后，对达到所需离子注入浓度的开口图形尺寸最小的区域进行屏蔽；
再经过第二时间后，对达到所需离子注入浓度的开口图形尺寸中等的区域进行屏蔽；
再经过第三时间后，开口图形尺寸最大的区域也达到所需离子注入浓度，此时，停止离子注入。至此，所有区域的离子注入浓度均满足要求。
作为示例，所述的基于所述开口图形对被暴露出的所述区域进行离子注入的过程还可以是采用上述垂直离子注入与倾斜离子注入的组合离子注入方式，其中倾斜离子注入还可被再细分成多份倾斜离子注入。
较佳的，在一个示例中，所述的离子注入过程中掺杂气体流量为10～500sccm。
作为示例，于所述待刻蚀材料层上依次形成所述第一掩膜层及所述第二掩膜层的步骤具体包括：
于所述待刻蚀材料层的表面形成第一掩膜层30；
于所述第一掩膜层30的表面形成第二掩膜层40；
于所述第二掩膜层40的表面形成图形化硬掩膜层50；
基于所述图形化硬掩膜层50对所述第二掩膜层40进行图形化处理，以得到所述图形化后的第二掩膜层40；
去除所述图形化硬掩膜层50，值得注意的是，图形化硬掩膜层50的去除方式可以为单独去除，也可以为在图形化过程中被消耗完。
作为示例，所述的图形化硬掩膜层50包括但不限于正硅酸乙酯硬掩膜层(TEOS)。在所述待刻蚀材料层下设置有刻蚀停止层，所述刻蚀停止层与所述待刻蚀材料层相邻。
作为示例，所述的图形化硬掩模层50可以通过光阻涂布、曝光、显影来形成所需图案，再通过刻蚀将图案转移到硬掩模层以得到所述的图形化硬掩模层50。较佳的，还可以采用曝光-刻蚀-曝光-刻蚀(Litho-Etch-Litho-Etch，LELE)的工艺，以在所述硬掩模层中形成较为精细的图案，这种工艺可以较好地将原本需要形成在同一光刻胶中的图案分解，以解决光刻图案过于密集的问题。
作为示例，所述的待刻蚀材料层包括钨层20(W)，所述刻蚀停止层包括氮化硅层10(SiN)，所述沟槽的刻蚀停止于所述氮化硅层10中如图11所示。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体刻蚀方法，其特征在于，包括：
提供待刻蚀材料层；
于所述待刻蚀材料层上依次形成第一掩膜层及覆盖所述第一掩膜层的第二掩膜层；图形化所述第二掩膜层，以形成不同尺寸的开口图形，所述开口图形使得所述第一掩膜层暴露出具有不同尺寸的区域；
基于所述开口图形对被暴露出的所述区域进行离子注入，各所述区域内的离子注入浓度与所述区域的宽度成正比，且离子注入后的所述区域的材料刻蚀去除速率与所述区域内的离子注入浓度成反比；
基于所述开口图形刻蚀经离子注入后的所述区域至所述待刻蚀材料层内形成与所述开口图形尺寸一致的沟槽，各所述沟槽的深度近似或相同。
2.根据权利要求1所述的半导体刻蚀方法，其特征在于：
所述第二掩膜层包括氮氧化硅层；所述第一掩膜层包括非晶碳层，注入的离子包括类碳离子。
3.根据权利要求1所述的半导体刻蚀方法，其特征在于：基于所述开口图形对被暴露出的所述区域进行离子注入包括如下步骤：
基于所述开口图形对被暴露出的所述区域进行第一次离子注入，所述第一次离子注入过程包括沿第一方向进行第一入射角的离子注入，所述第一入射角的角度为所述第一方向与法线方向的夹角大小；
基于所述开口图形对被暴露出的所述区域进行第二次离子注入，所述第二次离子注入过程包括沿第二方向进行第二入射角的离子注入，所述第二入射角的角度为所述第二方向与法线方向的夹角大小，其中，
所述第一方向与所述第二方向不同，所述第一入射角的角度与所述第二入射角的角度相等。
4.根据权利要求3所述的半导体刻蚀方法，其特征在于：
所述第一入射角的角度和所述第二入射角的角度均大于α；
Figure FDA0002421244270000021
其中，h为所述图形化后的第二掩膜层的厚度，d为宽度最小的所述开口图形的宽度。
5.根据权利要求1所述的半导体刻蚀方法，其特征在于，于所述待刻蚀材料层上依次形成所述第一掩膜层及所述第二掩膜层包括：
于所述待刻蚀材料层的表面形成所述第一掩膜层；
于所述第一掩膜层的表面形成所述第二掩膜层；
于所述第二掩膜层的表面形成图形化硬掩膜层；
基于所述图形化硬掩膜层对所述第二掩膜层进行图形化处理，以得到所述图形化后的第二掩膜层。
6.根据权利要求5所述的半导体刻蚀方法，其特征在于：
所述的硬掩膜层包括正硅酸乙酯硬掩膜层。
7.根据权利要求1所述的半导体刻蚀方法，其特征在于：
在所述待刻蚀材料层下设置有刻蚀停止层，所述刻蚀停止层与所述待刻蚀材料层相邻。
8.根据权利要求7所述的半导体刻蚀方法，其特征在于：
所述的待刻蚀材料层包括钨层，所述刻蚀停止层包括氮化硅层，所述沟槽的刻蚀停止于所述氮化硅层中。
9.根据权利要求1所述的半导体刻蚀方法，其特征在于：
同时对被暴露出的各所述区域进行离子注入，且各所述区域的离子注入的时间相同。
10.根据权利要求3所述的半导体刻蚀方法，其特征在于：
所述的离子注入过程中掺杂气体流量为10～500sccm。
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