Speicherzellen
dynamischer Schreib-Lesespeicher umfassen jeweils einen Speicherkondensator
sowie einen Auswahltransistor. Auf einer Speicherelektrode des Speicherkondensators
wird während
des Betriebs der Speicherzelle eine elektrische Ladung gespeichert,
deren Wert einem jeweiligen binären
Dateninhalt (0 oder 1) der Speicherzelle entspricht. Über den
Auswahltransistor wird die Speicherelektrode zum Auslesen des Dateninhalts
mit einer Datenleitung bzw. Bitleitung verbunden. Der Auswahltransistor
ist ein Feldeffekttransistor, dessen Gateelektrode mit einer Wortleitung
verbunden ist, über die
die Speicherzelle angesprochen wird.
Ein
erster Source/Drain-Bereich des Auswahltransistors ist mit der Bitleitung
verbunden, während
der zweite Source/Drain-Bereich mit der Speicherelektrode des Speicherkondensators
verbunden ist. Über
ein geeignetes Potenzial an der Gateelektrode wird in einem Kanal-
oder Bodybereich zwischen den beiden Source/Drain-Bereichen ein
leitender Kanal ausgebildet. Über
diesen Kanalbereich wird beim Schreiben und beim Lesen der Speicherzelle
die Speicherelektrode an die Bitleitung angeschlossen.
Die
Auswahltransistoren sind üblicherweise in
einem Halbleitersubstrat, insbesondere einem Siliziumsubstrat ausgebildet.
Die Speicherkondensatoren können
oberhalb oder unterhalb der Substratoberfläche ausgebildet sein. Bei Speicherzellen
mit Speicherkondensatoren, die als Grabenkondensatoren oder Trenchkondensatoren
ausgebildet sind, sind die Speicherkondensatoren unterhalb der Halbleiteroberfläche, d.h.
im Substrat, in Lochgräben
ausgebildet. Üblicherweise
ist dabei die Speicherelektrode als Innenelektrode im Inneren des
Kondensatorgrabens vorgesehen und durch ein Kondensatordielektrikum
von einer Außenelektrode,
die als dotiertes Gebiet rund um den Kondensatorgraben im Halbleitersubstrat
ausgebildet ist, isoliert.
Bei
Speicherzellen, die in einer Technologie mit einer minimalen Strukturgröße (F) größer als
110 nm ausgeführt
sind, sind die Auswahltransistoren üblicherweise planar in Bezug
auf die Substratoberfläche
ausgebildet (PTC, Planar Transistor Cell). Bei derartigen planaren
Auswahltransistoren verläuft
der Kanalbereich im Wesentlichen parallel zur Substratoberfläche.
Es
ist weiterhin bekannt, Auswahltransistoren vertikal zur Substratoberfläche auszurichten,
um die Kanallänge
der Zellentransistoren von der minimalen horizontalen Strukturgröße zu entkoppeln,
die sich durch das jeweils verwendete lithografische Verfahren erzielen
lässt.
Die beiden Source/Drain-Bereiche
und der dazwischen liegende Kanalbereich sind dabei übereinander
angeordnet. Der Kanal wird in einer vertikalen Speicherzelle bzw.
einer Speicherzelle mit vertikalem Auswahltransistor (VTC, Vertical
Transistor Cell) hauptsächlich in
einer zur Substratoberfläche
senkrechten Richtung ausgebildet.
14 zeigt eine beispielhafte
Anordnung einer derartigen Speicherzelle mit vertikalem Auswahltransistor,
wie sie beispielsweise aus T. Schloesser et al., „Highly
Scalable Sub-50nm
Vertical Double Gate Trench DRAM Cell", IEDM 2004 Techn. Digest, S. 57, bekannt
ist. In 14 umfasst eine
Speicherzelle 2 einen Speicherkondensator 4 sowie
einen Auswahltransistor 3. Der Speicherkondensator 4 ist als
Grabenkondensator ausgebildet, mit einer inneren Kondensatorelektrode 41,
einem Kondensatordielektrikum (nicht dargestellt) sowie einem dotierten Substratbereich
(nicht dargestellt), der als Außenelektrode
wirkt. Im oberen Bereich des Grabenkondensators ist ein Isolationskragen 40 ausgebildet,
der einen parasitären
Transistor unterdrückt,
der sich sonst an dieser Stelle ausbilden würde, wie allgemein bekannt
ist.
Die
Innenelektrode 41 des Speicherkondensators 41 ist über einen
Buried-Strap-Anschlussbereich 331 mit dem unteren Source/Drain-Bereich 33 des
Auswahltransistors 3 verbunden. Zwischen dem unteren Source/Drain-Bereich 33 und
dem oberen Source/Drain-Bereich 31 ist ein Kanal 32 ausgebildet,
dessen Leitfähigkeit
durch Anlegen einer Gatespannung an die entsprechende Wortleitung 71,
die jeweils abschnittsweise die Gate-Elektrode der entsprechenden
Auswahltransistoren 3 bildet, gesteuert.
Die
Wortleitung 71 ist jeweils über eine Gatedielektrikumsschicht 121 von
dem Kanal 32 isoliert. Die aus dem Speicherkondensator 4 ausgelesene Ladung
wird über
einen Bitleitungskontakt 6 an die zugehörige Bitleitung 72 weitergeleitet.
Zur Vermeidung von Floating Body-Effekten, die sich ergeben können, wenn
bei Anlegen einer entsprechenden Gatespannung an die Wortleitung 71 der
Kanal 32 abgeschnürt
wird und sich der dadurch isolierte Bodybereich in unerwünschter
Weise auflädt,
sind die Kanalbereiche jeweils an eine Polysiliziumplatte 50 angeschlossen.
In der in 14 gezeigten
Anordnung ist die Polysiliziumplatte oberhalb des ersten und zweiten
Source/Drain-Bereichs 31, 33, üblicherweise oberhalb der Substratoberfläche angeordnet. Die
Polysiliziumplatte 50 ist von den Bitleitungskontakten 6 über einen
Spacerisolator 62 isoliert.
Bei
der Herstellung der in 14 dargestellten
Zellstruktur wird der obere Source-/Drainbereich 31 des
Auswahltransistors jeweils nach Bereitstellen der Wortleitungen 71 durch
Ionenimplantation definiert. Dabei ergibt sich das Problem, dass
zur Ausbildung eines ausreichend hoch dotierten Bereichs, um einen
ausreichend leitfähigen
Anschluss zu dem von der Gate-Elektrode
gesteuerten Kanalbereich sicherzustellen, die Gefahr auftritt, dass
die Ionen in die Wortleitung 71 hinein implantiert werden
können. Werden
die Ionen in die Wortleitung 71 hinein implantiert, die
im üblichen
aus einem leitfähigen,
insbesondere einem metallischen Material aufgebaut ist, so tritt
das Problem auf, dass Metallatome in die Gatedielektrikumsschicht 121 zurückgestreut
werden könnten,
wodurch die Isolatoreigenschaft der Gatedielektrikumsschicht 121 beeinträchtigt wird.
Anders
ausgedrückt,
tritt das Problem auf, dass bei dem Dotierschritt die Implantationsdosis
in einem zu geringen Bereich eingestellt werden muss, um eine derartige
Beeinträchtigung
zu vermeiden, wodurch umgekehrt der Sättigungsstrom der Vorrichtung
eingeschränkt
wird.
Der
vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein verbessertes
Verfahren zur Herstellung eines Transistors und insbesondere ein Verfahren
zum Bereitstellen eines einseitigen dotierten Bereichs bereitzustellen.
Gemäß der vorliegenden
Erfindung wird die Aufgabe gelöst
durch ein Verfahren zum Bereitstellen eines einseitigen dotierten
Bereichs an einer in einer Oberfläche eines Halbleitersubstrats
erzeugten Vertiefung, mit den Schritten Bereitstellen eines Halbleiter-Substrats
mit einer Oberfläche,
Erzeugen einer Vertiefung in der Oberfläche und Aufbringen einer Abdeckschicht,
wobei die Schritte zum Erzeugen der Vertiefung und zum Aufbringen
der Abdeckschicht in beliebiger Reihenfolge derart ausgeführt werden, dass
als Folge die Oberfläche
des Substrats mit der Abdeckschicht bedeckt ist und die Seitenflanken
der Vertiefung zumindest teilweise freiliegend sind, und Durchführen eines
Ionen-Implantationsschritts, wobei ein Auftreffwinkel der Ionen
in Bezug auf die Oberfläche
des Halbleiter-Substrats 30 bis 60° beträgt.
Die
vorliegende Erfindung stellt darüber
hinaus ein Verfahren zur Herstellung eines Transistors in einem
Halbleiter-Substrat mit den Merkmalen des unabhängigen Anspruchs 4 bereit.
Gemäß der vorliegenden
Erfindung wird zur Herstellung eines Transistors somit zunächst ein Halbleiter-Substrat
bereitgestellt und ein Graben in der Oberfläche des Halbleiter-Substrats gebildet. Weiterhin
wird eine Abdeckschicht aufgebracht so dass als Folge die Oberfläche des
Substrats mit der Abdeckschicht bedeckt ist und die Seitenwände der Vertiefung
zumindest teilweise freiliegend sind.
Die
Schritte zum Erzeugen des Grabens und zum Aufbringen der Abdeckschicht
können
in beliebiger Reihenfolge ausgeführt
werden. Beispielsweise kann die Abdeckschicht eine Siliziumnitridschicht oder
sonstige Schicht sein, die als ein Hart maskenmaterial wirken kann,
die auf der Substratoberfläche aufgebracht
wird. Sodann wird ein Graben in der Siliziumnitrid- oder Hartmaskenschicht
fotolithografisch strukturiert, und nach Entfernen der Fotoresistschicht wird
die strukturierte Siliziumnitrid- oder Hartmaskenschicht verwendet,
um die Vertiefung in das Substrat zu ätzen.
Alternativ
ist es selbstverständlich
auch möglich,
dass die Vertiefung in dem Halbleitersubstrat nach bekannten Verfahren
ausgebildet wird und sodann beispielsweise ein geeignetes Abscheideverfahren
durchgeführt
wird, so dass die Abdeckschicht auf den horizontalen Substratbereichen
vorliegt, die Seitewände
der Vertiefung aber freiliegend sind.
Nachfolgend
wird ein erster dotierter Bereich in dem Halbleiter-Substrat bereitgestellt,
beispielsweise durch einen Ionenimplantationsschritt, bei dem die
Parameter derart eingestellt sind, dass in einem Bereich unterhalb
eines Oberflächenbereichs
dotiert wird. Üblicherweise
wird dieser Ionenimplantationsschritt mit einem senkrechten Einfallswinkel
in Bezug auf die Substratoberfläche
durchgeführt.
Sodann
wird ein weiterer Ionen-Implantationsschritt durchgeführt, bei
dem ein Auftreffwinkel der Ionen in Bezug auf die Oberfläche des
Halbleiter-Substrats 30 bis 45° beträgt, wobei
sich das Substrat während
des Implantationsschritts nicht dreht. Genauer gesagt ist in dem
fertiggstellten Transistor der Auftreffwinkel α in der Ebenenschar, die durch
die vertikalen Seitenwände
der Transistoren gebildet wird, durch den Winkel zwischen einfallendem
Ionenstrahl und dessen senkrechter Projektion auf die Substratoberfläche definiert.
Durch diesen Implantationsschritt wird ein zweiter dotierter Bereich
bereitgestellt. Dadurch, dass dieser Ionen-Implantationsschritt mit einem schrägen Auftreffwinkel
durch geführt
wird, und die Substratoberfläche
mit einer Abdeckschicht bedeckt ist, ist die Oberfläche sowie
ein Großteil
des Grabens durch die Abdeckschicht abgedeckt, welche für die implantierten
Ionen undurchdringlich ist. Insbesondere gelangen idealerweise die Ionen
nur in den Bereich, der nicht von der Abdeckschicht abgedeckt oder
abgeschattet ist, d.h. in den Bereich, den sie ohne eine Durchquerung
der Abdeckschicht erreichen können.
Als Folge wird nur ein kleiner Teil des an den Graben angrenzenden
Substratbereichs lokal dotiert. Insbesondere wird dadurch eine einseitige
Dotierung des Substratbereichs sichergestellt. Der zweite dotierte
Bereich dient in dem fertig gestellten Transistor als ein Verbindungsbereich,
der geeignet ist, den oberen Source-/Drain-Bereich mit dem Kanalbereich, dessen
Leitfähigkeit
von der Gate-Elektrode gesteuert wird, zu verbinden.
In
einem nächsten
Schritt werden die Gate-Isolierschicht sowie die Gate-Elektrode
ausgebildet, so dass die Gate-Elektrode
innerhalb des Halbleiter-Substrats angeordnet ist.
In
einem darauf folgenden Schritt wird der dritte dotierte Bereich
im Bereich der Substratoberfläche,
typischerweise durch einen weiteren Ionen-Implantationsschritt mit
einem senkrechten Auftreffwinkel der Ionen in Bezug auf die Substratoberfläche, durchgeführt. Dieser
Schritt wird auch derart durchgeführt, dass der dritte dotierte
Bereich an den zweiten dotierten Bereich angrenzt, so dass der zweite dotierte
Bereich geeignet ist, den dritten dotierten Bereich, der die obere
Source-/Drain-Elektrode bildet, mit dem Kanalbereich zu verbinden.
Vorzugsweise
ist in dem fertig gestellten Transistor die Oberkante der Gate-Elektrode
oberhalb der Unterkante des zweiten dotierten Bereichs angeordnet.
Anders ausgedrückt, ist
der Abstand zwischen der Oberkante der Gate-Elektrode und der Substratoberfläche kleiner
als der Abstand zwischen der Unterkante des zweiten dotierten Bereichs
und der Substratoberfläche,
wobei die Ausdrücke „Ober-„ und „Unterkante" auf die Substratoberfläche bezogen sind.
In
dem fertig gestellten Transistor ist die Oberkante des ersten dotierten
Bereichs unterhalb der Unterkante des zweiten dotierten Bereichs
angeordnet, beziehungsweise der Abstand zwischen der Oberkante des
ersten dotierten Bereichs zur Substratoberfläche ist größer als der Abstand zwischen
der Unterkante des zweiten dotierten Bereichs zur Substratoberfläche. Als
Folge erstreckt sich der Kanal zwischen erstem und zweitem dotierten
Bereich im wesentlichen senkrecht zur Substratoberfläche.
Dadurch
erstreckt sich der zweite dotierte Bereich zu einem gewissen Anteil
unterhalb der Gate-Elektrode, so dass eine besonders gute elektrische
Verbindung zwischen der oberen Source-/Drain-Elektrode und dem Kanalbereich,
dessen Leitfähigkeit
von der Gate-Elektrode gesteuert wird, möglich ist. Bei herkömmlichen
Verfahren zur Herstellung eines Transistors ist versucht worden,
gerade eine zu tiefe Eindringtiefe des oberen Source-/Drain-Bereichs
in das Substrat zu vermeiden, da zur Erzielung einer derartigen
Eindringtiefe ein Ionenimplantationsschritt notwendig ist, durch
den leicht Metallatome der Gate-Elektrode in die Gate-Isolierschicht
eindringen können.
Das
erfindungsgemäße Verfahren
umfasst vorzugsweise ferner die Schritte zum Erzeugen von Gräben in das
Halbleiter-Substrat und zum Füllen
der Gräben
mit einem isolierenden Material. Durch diese Schritte werden üblicherweise
die Isolationsgräben, die
benachbarte aktive Bereiche voneinander iso lieren, gebildet. Dadurch,
dass erfindungsgemäß die Schritte
zum Erzeugen der Isolationsgräben
vorzugsweise erst nach dem Schritt zum Durchführen des Ionen-Implantationsschritts,
durch ein zweiter dotierter Bereich bereitgestellt wird, durchgeführt werden,
ist es möglich,
die Bereiche, die an den ersten Graben angrenzen und nicht dotiert
werden sollen, durch nachfolgendes Ätzen von Isolationsgräben zu entfernen.
Damit
ist es möglich,
unbeabsichtigt dotierte Randbereiche nachträglich zu entfernen, sodass
die unbeabsichtigte Dotierung keine nachteiligen Auswirkungen auf
das Bauelement hat.
Ferner
ist bevorzugt, dass der Schritt zum Ausbilden der Gate-Elektrode
sowie der angrenzenden Gate-Isolierschicht das Ausbilden eines Wortleitungsgrabens
in dem Substrat und das Ausbilden der Gate-Isolierschicht an einer
Seitenwand des Wortleitungsgrabens sowie das Einbringen der Gate-Elektrode
in dem Wortleitungsgraben umfasst.
Alternativ
ist es aber auch möglich,
dass die Gate-Isolierschicht und die Gate-Elektrode in dem Lochgraben
ausgebildet werden.
Gemäß einer
weiterhin bevorzugten Ausführungsform
der vorliegenden Erfindung wird vor dem Ionen-Implantationsschritt
zum Bereitstellen des zweiten dotierten Bereichs eine Abschirmschicht
auf den Seitenwänden
des Grabens ausgebildet. Dabei wird die Dicke dieser Abschirmschicht
vorzugsweise derart bemessen, dass lediglich in einem vorbestimmten
Winkelbereich innerhalb des Grabens Ionen implantiert werden. Durch
das Vorsehen dieser Abschirmschicht kann die laterale Ausdehnung
des zweiten dotierten Bereichs besonders effizient gesteuert werden.
Die
vorliegende Erfindung stellt darüber
hinaus den Transistor nach Anspruch 13, das Verfahren zur Herstellung
einer Speicherzellenanordnung nach Anspruch 15 sowie das Verfahren
zur Herstellung einer Speicherzellenanordnung nach Anspruch 19 bereit.
Insbesondere
wird durch das Verfahren nach Anspruch 13 eine Anordnung aus Speicherzellen
bereitgestellt, die jeweils einen als Grabenkondensator ausgeführten Speicherkondensator
sowie einen vertikalen Auswahltransistor umfassen, wobei der Auswahltransistor
oberhalb des Grabenkondensators und unterhalb der Substratoberfläche ausgeführt ist.
Die
vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die
begleitenden Zeichnungen näher
erläutert.
Es zeigen:
1 bis 3 Querschnittsansichten
zur Erläuterung
der Schritte des ersten Ausführungsbeispiels;
4 und 5 Draufsichten
zur Erläuterung
des Ionenimplantationsschrittes;
6 Querschnittsansichten zur Erläuterung
des erfindungsgemäßen Verfahrens
zur Herstellung einer Speicherzelle;
7 eine
Querschnittsansicht der fertig gestellten Speicherzelle;
8 eine
beispielhafte Draufsicht auf eine Speicherzellenanordnung;
9 bis 13 Querschnittsansichten
zur Erläuterung
eines weiteren Ausführungsbeispiels; und
14 eine
Ansicht auf eine herkömmliche Speicherzellenanordnung.
Die 1 bis 3 und 7 zeigen
Querschnittsansichten entlang I-I, wie in 8 dargestellt.
1 zeigt
ein prozessiertes Halbleitersubstrat 1, beispielsweise
ein Siliziumsubstrat, in dessen Oberfläche 10 Gräben 20 eingebracht
sind. In den unteren Bereichen der Gräben 20 sind Speicherkondensatoren 4 nach
bekannten Verfahren gebildet.
Genauer
gesagt, wird zur Herstellung der in 1 gezeigten
Struktur auf der Oberfläche 10 des Substrats 1 zunächst eine
5 nm dicke SiO2-Schicht (nicht dargestellt)
und eine etwa 200 nm dicke Pad-Si3N4-Schicht 24 aufgebracht. Darauf
wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial
aufgebracht.
Unter
Verwendung einer fotolithografisch erzeugten Maske (nicht dargestellt)
werden die BSG-Schicht, die Si3N4-Schicht 24 und die SiO2-Schicht in einem Plasma-Ätzprozess
mit CF4/CHF3 strukturiert,
so dass eine Hartmaske gebildet wird. Nach Entfernung der fotolithografisch
erzeugten Maske werden unter Verwendung der Hartmaske als Ätzmaske
in einem weiteren Plasma-Ätzprozess
mit HBr/NF3-Gräben 20 in die Oberfläche 10 geätzt. Nachfolgend
wird durch eine nasse Ätzung mit
H2SO4/HF die BSG-Schicht
entfernt. Die Gräben 20 weisen
beispielsweise – bei
einer minimalen Strukturgröße F von
90 nm – eine
Tiefe von 6 μm,
einen horizontalen Durchmesser von 160 nm und einen diagonalen Abstand
der Grabenmitten in einer schachbrettmusterartigen Anordnung von
255 nm auf. Der Durchmesser der Gräben 20 kann insbesondere
kreisförmig
sein.
In
einem nächsten
Schritt wird der Speicherkondensator 4 in dem unteren Grabenbereich
nach allgemein bekannten Verfahren hergestellt. Beispielsweise können die
Gräben
in ihrem unteren Bereich durch ein entsprechendes Ätzverfahren
aufgeweitet werden. Weiterhin werden üblicherweise die Substratbereiche, die
an dem Graben angrenzen, zur Erzeugung der äußeren Kondensatorelektrode
geeignet dotiert. Nachfolgend wird ein Kondensatordielektrikum 43 gebildet,
die innere Kondensatorelektrode, das heißt, die Speicherelektrode 41 wird
ausgebildet, und ein Isolationskragen 40 wird in einem
oberen Bereich des Speicherkondensators ausgebildet. Anschließend wird
das in dem Graben 20 eingebrachte Polysilizium zurückgeätzt. Dabei
ist die Ätztiefe
derart bemessen, dass die Oberfläche
des geätzten
Polysiliziums bei einer Strukturgröße F von 170 nm 600 nm unterhalb
der Substratoberfläche 10 liegt,
während
die zurückgeätzte Höhe des Polysiliziums
bei einer Strukturgröße F von
50 nm bei etwa 200 bis 220 nm liegt. Der Isolationskragen 40 wird darauf
folgend einseitig geeignet abgedeckt, beispielsweise mit einer entsprechenden
Fotolackmaske, und anisotrop zurückgeätzt, so
dass ein Buried-Strap-Anschlussbereich 331,
der die Speicherelektrode 41 mit der unteren Source-/Drain-Elektrode verbindet,
ausgebildet werden kann. Anschließend werden verbleibende Reste
an den Seitenwänden beispielsweise
mit einer Naßätzung in
gepufferter Flusssäure
entfernt und die Oberfläche
wird in einer NH3-Atmosphäre thermisch nitridiert. Zur
Ausbildung des Buried-Strap-Bereichs 331 wird
eine dünne amorphe
Siliziumschicht abgeschieden, die bei einer Kragendicke von 20 nm
beispielsweise eine Schichtdicke von 25 nm aufweist. Anschließend wird
das amorphe Silizium isotrop und selektiv zur nitridierten Schicht
zurückgebildet,
vorzugsweise mit einer NH4OH basierten Nassätzung. In
der Folge wird der Dotierstoff aus dem im Graben ausgebildeten Polysilizium
durch das amorphe Silizium hindurch in das Siliziumsubstrat eingetrieben
(Buried Strap-Ausdiffusion).
Optional
wird in einem darauf folgenden Schritt eine dünne Abschirmschicht 25 auf
der Oberfläche
des sich ergebenden Grabens aufgebracht. Die Schichtdicke, mit der
diese Ab schirmschicht 25 aufzubringen ist, wird nachfolgend
unter Bezugnahme auf die 4 und 5 diskutiert
werden. Je nach Art der Schichterzeugung wird die Abschirmschicht
auch auf der Pad-Siliziumnitridschicht 24 erzeugt.
In
einem nächsten
Schritt wird ein Implantationsschritt zur Erzeugung eines Anschlussbereichs, der
den Kanalbereich mit der oberen Source-/Drain-Elektrode verbinden
wird, durchgeführt.
Es wird eine n-Dotierung, beispielsweise mit Arsen-Ionen durchgeführt, wobei
ein Auftreffwinkel α der
Ionen 122 in Bezug auf die Substratoberfläche 10 30 bis
45° beträgt. Die
Dotierkonzentration wird geringer als bei der üblichen. Source-/Drain-Dotierung
für die obere
Source-/Drain-Elektrode gewählt.
Dies ist in 2 veranschaulicht. In 2 bezeichnet
der Auftreffwinkel α der
Ionen 122 in der Ebenenschar, die durch die vertikalen
Seitenwände
der Transistoren gebildet wird, den Winkel zwischen einfallendem
Ionenstrahl und dessen senkrechter Projektion auf die Substratoberfläche.
In
einem nächsten
Schritt wird, wie in 3 gezeigt, ein weiterer Ionen-Implantationsschritt,
diesmal mit einem p-Dotierstoff,
beispielsweise Indium, durchgeführt,
um einen elektrischen Anschluss des Body-Bereichs mit der Polysilizium-Platte 50,
die später
aufzubringen ist, sicherzustellen. Hier wird der wiederum einseitige
Implantationsschritt mit einem Auftreffwinkel β der Ionen in Bezug auf die
Substratoberfläche 10 durchgeführt. In 3 bezeichnet
der Auftreffwinkel β der
Ionen 122 in der Ebenenschar, die durch die vertikalen
Seitenwände
der Transistoren gebildet wird, den Winkel zwischen einfallendem Ionenstrahl
und dessen senkrechter Projektion auf die Substratoberfläche.
4 zeigt
eine schematische Draufsicht auf einen als rund angenommenen Graben 20 mit
der Abschirmschicht 25, die hier nur teilweise dargestellt ist.
Bezugszeichen 22 bezeichnet einen aktiven Bereich, der
in einem späteren
Prozessschritt durch Ausbildung von Isolationsgräben ausgebildet werden wird.
Die Abschirmschicht 25 weist eine Dicke d, wie in 5 verarschaulicht,
auf. Wie ebenfalls in 5 veranschaulicht, hängt die
effektive Dicke deff von dem Winkel δ ab, unter
dem ein spezieller Bereich in Bezug auf die Zeilenrichtung des aktiven
Bereichs 22 vorliegt. Genauer gesagt, entspricht der Winkel δ dem Winkel
zwischen dem einfallenden Ionenstrahl und der Ebenenschar, die durch
die vertikalen Seitenwände
der Transistoren gebildet wird, beziehungsweise der Zeilenrichtung
des aktiven Bereichs 22. Erfindungsgemäß ist vorgesehen, dass der
Winkel δ von
Null verschieden sein kann. Anders ausgedrückt, wird bei einem zu großen Winkel δ der einfallende
Ionenstrahl durch die Abschirmschicht 25 abgeschirmt.
Gemäß der vorliegenden
Erfindung ist bevorzugt, die Energie, mit der die Ionen implantiert werden,
die Ionensorte sowie die Dicke der Abschirmschicht 25 derart
zu bemessen, dass unter einem Winkelbereich δ = 0 die gewünschte Dotierkonzentration
erreicht wird, während
für bestimmte
Winkelbereiche δ beispielsweise δ > 67°, keine Dotierstoffkonzentration
in dem Substrat mehr erzielt wird, da die effektive Dicke deff der Schicht 25 unter diesem Winkelbereich
so groß wird,
dass die Ionen mit der vorgegebenen Energie die Schicht 25 nicht
mehr durchdringen können
und somit den hinter der Schicht 25 liegenden Substratbereich
nicht mehr dotieren. Dadurch wird eine gewünschte Winkelselektivität der Implantation
erreicht. Dies ist vorteilhaft, da dadurch Probleme, die sich beispielsweise
durch einen Versatz der Ausrichtung der aktiven Gebiete ergeben
könnten,
weitgehend vermieden werden, weil die Bereiche, die einen Winkel
größer als
67° in Bezug
auf die Linie 22a aufweisen, gar nicht mit Ionen implantiert
werden.
Wenn
beispielsweise x die mittlere Eindringtiefe des Implantationsschritts
bezeichnet und s die Breite der Verteilung, so gilt allgemein, dass
bei einer Eindringtiefe von x + 3·s keine implantierten Ionen mehr
vorliegen.
Die
Größen x und
s werden durch die Implantationsenergie und die Art der Ionen bestimmt.
Die Dicke d der Abschirmschicht sollte beispielsweise so bemessen
sein, dass bei einem Winkel α, β oder γ der Ionenimplantation
unter einem Winkel δ =
0 in Bezug auf die Linie 22a auf jeden Fall Ionen auftreffen. Anders
ausgedrückt,
sollten die Parameter derart bemessen sein, dass folgende Beziehung
gilt: x + 2·s > d
Sollen
bei einem Winkel δ =
45° keine
Ionen mehr auftreffen, so muss folgende Beziehung gelten: x + 3·s > deff =
d·1,414
Sollen
alternativ unter einem Winkel δ =
60° keine
Ionen mehr auftreffen, so muss folgende Beziehung gelten: x + 3·s > deff =
d·2
Bei
einer Implantation von Arsen-Ionen mit einer Energie von 8 keV,
einer Schichtdicke der Abschirmschicht 25 aus SiO2 von 8nm und einem Winkel α, β oder γ von 30° ergibt sich
beispielsweise, dass für
Winkel > 60° in Bezug
auf die Zeilenrichtung des aktiven Bereichs 22 keine Ionen
implantiert werden.
In
einem nächsten
Schritt wird zunächst
in einem oberen Bereich der Gräben 20 eine SiO2-Schicht 26 aufgebracht, und die
Gräben
werden in ihrem oberen Bereich mit einer Polysiliziumschicht 27 aufgefüllt. Das überschüssige Polysilizium
wird mit einem CMP-(chemisch-mechanisches Polier-)Verfahren plan arisiert. 6A zeigt
einen beispielhaften Querschnitt durch die erzeugte Struktur.
Darauf
folgend werden nach bekannten Verfahren die aktiven Bereiche 22 definiert,
indem zunächst
eine geeignete Hartmaskenschicht (nicht dargestellt) aufgebracht
wird, diese durch eine fotolithografisch erzeugte Maske strukturiert
wird und die somit strukturierte Hartmaske nachfolgend als Ätzmaske
zum Ätzen
der Isolationsgräben 57,
die die aktiven Bereiche umgrenzen, verwendet wird. Die Reste der Hartmaske
werden sodann entfernt, und die Isolationsgräben werden in ihrem unteren
Bereich mit einem geeigneten isolierenden Material 51 aufgefüllt. Beispielsweise
wird SiO2 durch ein TEOS-Verfahren aufgebracht.
Dieser Schritt wird derart durchgeführt, dass auch die Seitenflanken
der Isolationsgräben
mit dem isolierenden Material 51, das dann als Gate-Isolierschicht
wirkt, bedeckt wird.
Nachfolgend
wird ein Spacer-Verfahren zur Herstellung der Gate-Elektrode durchgeführt. Dazu wird
eine metallische Schicht ganzflächig
konform abgeschieden und nachfolgend durch ein anisotropes Ätzverfahren
derart geätzt,
dass lediglich die Seitenwände
der Isolationsgräben
mit der metallischen Schicht bedeckt sind. Dadurch wird die Gate-Elektrode 35 ausgebildet.
Nachfolgend wird zum Auffüllen der
Isolationsgräben 51 mit
einem isolierenden Material 52, das benachbarte Wortleitungen
gegeneinander isoliert, eine weitere SiO2-Schicht 52 abgeschieden,
die anschließend
durch ein CMP-Verfahren
planarisiert wird.
6B zeigt
einen beispielhaften Querschnitt durch die sich ergebende Anordnung. 6A zeigt
einen Querschnitt analog dem in 1 gezeigten,
bei dem die Isolationsgräben
und Wortleitungen vor und hinter der Zeichenebene verlaufen.
6B zeigt
einen dazu senkrechten Querschnitt, bei dem die aktiven Bereiche
seitlich von den Isolationsgräben
und Wortleitungen eingefasst sind. Die Richtung der Querschnitte
ist beispielsweise in 8 veranschaulicht. Genauer gesagt
ist 6A eine Querschnittsansicht entlang der Linie
III-IV und 6B eine Querschnittsansicht
entlang der Linie II-II in 8.
Nach
Entfernen der Pad-Siliziumnitridschicht 24 wird auf der
Oberfläche
des Substrats 10 eine dotierte Polysiliziumplatte 50 nach
bekannten Verfahren aufgebracht. Kontaktlöcher 61 werden gebildet. Durch
die Kontaktlöcher 61 werden
darauf folgend durch Implantation die oberen Source-/Drain-Bereiche 31 als
dotierte Gebiete im Halbleitersubstrat 1 ausgebildet. Die
Implantation kann dabei wieder mit As-Ionen, aber beispielsweise
mit einer höheren
Dotierkonzentration als für
die Schräg-Implantation durchgeführt werden.
Nachfolgend werden nach bekannten Verfahren Spacerisolatoren 62 ausgebildet, die
die dotierte Polysiliziumplatte 50 von dem anschließend auszubildenden
Bitleitungskontakt isolieren. Dann werden durch bekannte Verfahren
Bitleitungen 61 ausgebildet. Der sich ergebende Aufbau ist
in 7 gezeigt.
In 7 ist
in einem unteren Bereich der Gräben 20 der
Speicherkondensator 4 wie vorstehend beschrieben gebildet.
Ein Buried-Strap-Anschlussbereich 331 ist seitlich angrenzend
an den Speicherkondensator 4 ausgebildet und über das Kontaktfenster 42 mit
der Speicherelektrode 41 leitend verbunden. Der Buried-Strap-Anschlussbereich 331 bildet
gleichzeitig die untere Source-/Drain-Elektrode 33 des
Auswahltransistors 3. Der Kanalbereich 32 erstreckt
sich von der unteren Source-/Drain-Elektrode 33 bis zum
Source-/Drain-Anschlussbereich 31', der mit der
oberen Source-/Drain-Elektrode 31 verbunden
ist.
Der
obere Source-/Drain-Bereich 31 ist über einen Bitleitungskontakt 6 mit
einer Bitleitung 61 verbunden. Vor und hinter der dargestellten
Zeichenebene ist jeweils ein Wortleitungsgraben vorgesehen, in dem
eine gestrichelt angedeutete Wortleitung 71 ausgebildet
ist, die abschnittsweise als Gate-Elektrode 35 wirkt und
die Leitfähigkeit
des Kanals 32 steuert. Die Wortleitung 7 bzw.
die Gate-Elektrode 35 ist jeweils durch eine Gatedielektrikumsschicht 121 von dem
Substratbereich bzw. Kanalbereich 32 isoliert. Im unteren
und oberen Teil des Wortleitungsgrabens 57 ist jeweils
isolierendes Material 51, 52 vorgesehen, so dass
der Wortleitungsgraben 57 auch als Isolationsgraben, der
ein aktives Gebiet 22 umgrenzt, wirkt.
Die
Oberkante 76 der Wortleitung 71 ist näher an der
Substratoberfläche 10 angeordnet,
hat also einen kürzeren
Abstand zur Substratoberfläche 10,
als die Unterkante 75 des zweiten dotierten Bereichs 31'. Die Unterkante 74 der
Wortleitung 71 ist weiter entfernt von der Substratoberfläche 10 als
die Oberkante der Speicherelektrode 41 des Speicherkondensators.
Der
obere Teil der Gräben 20 ist
mit einer dünnen
SiO2-Schicht 26 sowie
einer Polysiliziumschicht 27 gefüllt und bildet dadurch eine
Isolatorstruktur.
Der
Kanalbereich 32 ist zur Vermeidung von Floating-Body-Effekten über einen
Anschlussbereich 36 jeweils mit der Polysiliziumplatte 50 verbunden. Durch
den Body-Anschlussbereich 36 wird ein Kontakt zwischen
Kanalbereich 32 und der Polysiliziumplatte 50 sichergestellt,
auch wenn aufgrund üblicher Justiertoleranzen
bei der Durchführung
lithografischer Verfahren der Kontaktbereich und insbesondere der
Spacer zur Isolation der Body-Anschlussplatte 50 von dem
Bitleitungskontakt 6 versetzt ist.
Wie
dem Fachmann offensichtlich ist, kann das erfindungsgemäße Verfahren
auch implementiert werden, wenn das Schräg-Implantationsverfahren lediglich zur
Ausbildung der Source-/Drain-Kontaktbereiche 31' oder der Body-Anschlussbereiche 36 verwendet
wird.
In
der gezeigten Konfiguration wird beim Ansprechen einer bestimmten
Speicherzellenreihe durch die entsprechende Wortleitung 7 eine
in der Speicherelektrode 41 des Speicherkondensators 4 gespeicherte
Ladung über
den zugehörigen
Bitleitungskontakt 6 ausgelesen und an die entsprechende
Bitleitung 61 weitergegeben.
8 veranschaulicht
eine Draufsicht auf die sich ergebende Speicherzellenanordnung.
Wie zu sehen ist, sind die aktiven Bereiche 22 jeweils durch
benachbarte Wortleitungsgräben 57 voneinander
isoliert. In den Wortleitungsgräben 57 sind
einerseits jeweils zwei Wortleitungen 71 sowie eine Isolatorstruktur 51,
die eine Isolation der aktiven Bereiche 22 voneinander
bewirkt, sowie eine Isolatorstruktur 52, die eine Isolation
benachbarter Wortleitungen 71 sicherstellt, ausgebildet.
Wie in 8 zu sehen ist, sind die Kondensatorgräben jeweils
in ein Schachbrettmuster angeordnet. Alternativ können sie
jedoch in einem beliebigen Muster angeordnet sein.
Die 9 bis 13 veranschaulichen
ein zweites Ausführungsbeispiel
der vorliegenden Erfindung, bei dem das Verfahren zum Bereitstellen
eines einseitig dotierten Bereichs an einer in einer Oberfläche eines
Halbleiter-Substrats erzeugten Vertiefung verwendet wird, um einen
dotierten Anschlussbe reich eines Buried-Strap-Anschlusses in einer
Speicherzelle mit planarem Auswahltransistor bereitzustellen.
9 zeigt
einen Querschnitt durch ein Substrat 1 mit einem Kondensatorgraben 20,
in dem im unteren Bereich die Speicherelektrode 41 und
im oberen Bereich der Isolationskragen 40 mit der zugehörigen, zurückgeätzten Polysiliziumfüllung 44 gebildet
ist. Auf der Oberfläche 10 des
Halbleitersubstrats ist eine Pad-Siliziumnitridschicht 24 aufgebracht.
Der Isolationskragen 40 ist durch einen Spacerprozess wie üblicherweise
verwendet hergestellt. Die Speicherelektrode 41 ist wie üblich von
dem dotierten Substratbereich, der die Außenelektrode des Speicherkondensators
bildet, durch ein Speicherdielektrikum (nicht dargestellt) isoliert.
Zur Ausbildung eines Buried-Strap-Anschlusses wird zunächst der
Isolationskragen 40, der üblicherweise aus Siliziumdioxid oder
Siliziumnitrid aufgebaut ist, durch ein übliches Ätzverfahren, beispielsweise
nasschemisches Ätzen entfernt.
Sodann
wird ein Ionen-Implantationsverfahren mit geeignet eingestelltem
Auftreffwinkel γ der
Ionen in Bezug auf die Oberfläche 10 durchgeführt. Beispielsweise
kann der Winkel γ 20
bis 60° betragen.
Der Winkel γ wird
in Abhängigkeit
von der Schichtdicke der Pad-Siliziumnitridschicht 24 derart eingestellt,
dass ein an die Oberfläche 10 angrenzender
Bereich, der sich vorzugsweise bis zur Oberkante 40a des
weggeätzten
Isolationskragens 40 erstreckt, dotiert wird. Dies ist
in 10 veranschaulicht. Durch den Dotierschritt wird
der Buried-Strap-Anschlussbereich 331, wie in 11 gezeigt,
ausgebildet.
Sodann
wird eine Polysiliziumschicht 332 abgeschieden, die dotiert
sein kann. Nachfolgend werden nach bekannten Verfahren die Isolationsgräben 57 definiert
und anschließend
mit einem isolierenden Material 58 gefüllt. Dies ist in 11 im
Querschnitt veranschaulicht.
12 veranschaulicht
eine Draufsicht auf die gebildete Struktur. Hierbei ist zu beachten,
dass die in den 9 bis 11 dargestellten
Querschnitte entlang der Linie V-V in 12 aufgenommen sind.
Wie in 12 gezeigt, ist ein Lochgraben 20 in dem
Substrat gebildet. Wie weiterhin zu sehen ist, ist im linken Teil
des Lochgrabens 20 der Buried-Strap-Bereich gebildet und angrenzend daran der
Buried-Strap-Anschlussbereich 331 ausgebildet. Links
des Buried-Strap-Anschlussbereichs 331 ist der
erste Source-/Drain-Bereich gebildet. Der Isolationsgraben 57 umgibt
und definiert damit den aktiven Bereich 22.
Die
dargestellte Ausführungsform
ist vorteilhaft, da zunächst
ein einseitiges Dotierverfahren durchgeführt wird, bei dem die Pad-Siliziumnitridschicht 25 als
Abschattungsmaske dient, und nachfolgend die Bereiche, in denen
keine Implantation vorzunehmen gewesen ist, durch Bilden des Isolationsgrabens 57 entfernt
werden.
13 zeigt
eine Querschnittsansicht der fertig gestellten Speicherzelle 2 mit
einem Auswahltransistor 3 sowie einem Speicherkondensator 4.
Bei Ansprechen der Gate-Elektrode 35 durch Anlegen einer
entsprechenden Spannung an die zugehörige Wortleitung wird der Kanal,
der zwischen erstem und zweitem Source-/Drain-Bereich 31, 33 ausgebildet ist,
derart gesteuert, dass eine Ladung aus der Speicherelektrode 41 ausgelesen
werden kann. Die ausgelesene Ladung wird über die Polysiliziumfüllung 44,
den Polysiliziumbereich 332 und den Buried-Strap-Anschlussbereich 331 über den
zweiten und ersten Source-/Drain-Bereich zu einer zugehörigen Bitleitung
geleitet.
Der
Kanal ist von der Gate-Elektrode 35 durch eine Gate-Dielektrikumsschicht 121 isoliert.