CN108431929B - 使用稀释的tmah处理微电子基底的方法 - Google Patents

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Abstract

本发明的实施方案提供了用于用稀释的TMAH处理微电子基底的方法。在所述方法中，将微电子基底容纳至处理室中，所述微电子基底具有硅的层、特征或结构。将处理溶液施加至所述微电子基底以蚀刻硅，其中处理溶液包含稀释溶液和TMAH。在处理溶液中或者在处理室中的环境中提供受控的氧含量以通过处理溶液实现硅的目标蚀刻选择性，或者在整个硅的层、特征或结构上的目标蚀刻均匀性，或者两者。

Description

使用稀释的TMAH处理微电子基底的方法
相关申请
本申请要求于2015年11月14日提交的美国临时专利申请第62/255,419号和于2016年6月10日提交的美国临时专利申请第62/348,745号的权益，其每个都通过引用整体并入本文。
技术领域
本发明涉及半导体处理技术，更具体地，涉及控制用于处理微电子基底的气体和化学品的化学特性的设备和方法。
背景技术
因为膜用于形成可用于制造或形成微电子器件的特征或结构，所以半导体处理的一个方面是能够选择性去除可暴露于相同化学环境的膜。选择性去除或选择性可取决于通过特定的化学品从微电子基底被蚀刻或去除的各膜相对阻力。此外，在整个微电子基底的表面上制造多个类似的微电子器件时，以相对均匀的方式去除所选择的膜可能是有用的。因此，可期望开发增加形成在微电子基底上的膜或结构的蚀刻选择性和蚀刻均匀性的新的系统和方法。
发明内容
本发明的实施方案提供了用于处理微电子基底的方法，所述方法包括将微电子基底容纳至处理室中，其中所述微电子基底包括硅的层、特征或结构。将处理溶液施加至所述微电子基底以蚀刻硅，其中处理溶液包含稀释溶液和TMAH。在处理溶液中或者在处理室中的环境中提供受控的氧含量以通过处理溶液实现硅的目标蚀刻选择性，或者在整个硅的层、特征或结构上的目标蚀刻均匀性，或者两者兼有。
在一个实施方案中，所述方法包括将处理溶液施加至所述微电子基底以蚀刻硅，处理溶液包含稀释溶液和TMAH的混合物并且具有小于1重量％的第一氧浓度。在施加处理溶液之前或期间，所述方法还包括将处理溶液或处理室中的环境暴露于含氮气体，所述含氮气体包含小于20％的第二氧浓度和大于氧浓度的氮浓度，其中控制第一氧浓度和第二氧浓度以通过处理溶液实现硅的目标蚀刻选择性，或者在整个硅的层、特征或结构上的目标蚀刻均匀性，或者两者兼有。
附图说明
并入本说明书并构成本说明书的一部分的附图示出了本发明的实施方案并且与以上给出的本发明的一般描述和以下给出的详细描述一起用于说明本发明。
图1是示出根据本发明的实施方案的处理溶液在基底上的分配和处理室环境的影响的示意性截面。
图2是示出根据图1的处理室环境对蚀刻轮廓的影响的图。
图3A和图3B分别是示出用氮气进行压力控制对根据本发明的实施方案的蚀刻速率和蚀刻轮廓的影响的柱状图和图。
图4是示出TMAH浓度对根据本发明的实施方案的蚀刻速率和蚀刻轮廓的影响的图。
图5是示出处理溶液的温度对根据本发明的实施方案的蚀刻速率和蚀刻轮廓的影响的图。
图6A至图6C是示出3DNAND装置的多沉积和蚀刻的示意性截面。
图7A至图7D是示出TSV装置的形成的示意性截面。
具体实施方式
本公开内容涉及用于选择性蚀刻形成在可用于制造微电子器件的微电子基底上的不同材料或膜的化学处理法。本文公开了用于优化湿蚀刻方法的化学品和环境条件的系统和方法，所述湿蚀刻方法可应用于但不限于本领域普通技术人员可能知晓的3DNAND、Logic和TSV特征。这些特征可包括但不限于沟槽、膜堆叠体、微凸块或者用于制造微电子器件的任何特征。
如本领域普通技术人员所理解的，微电子器件制造通过使已沉积在微电子基底上的膜图案化来形成结构。图案化可通过选择性去除与周围膜或邻接膜具有相似特性的膜来实现，这使得难以在保持其他膜不变或者最小化对其他膜的影响的同时去除期望的膜。理想地，可优化蚀刻过程以增加周围膜或邻接膜之间的蚀刻选择性，使得一种膜将以比另一种膜更高的速率被去除，所述另一种膜同时暴露于相同化学品或者当目标去除膜被去除并且其他膜暴露时可能暴露于相同化学品。例如，一种膜可为可用于形成微电子器件但可能不会并入最终构造中的牺牲膜。
在一个具体实施方案中，硅可用于在微电子基底上形成特征。本文所使用的术语“硅”可指单晶硅或多晶硅，并且可作为层、特征或结构形成基底的一部分。例如，硅可指硅晶片或者可指用特征进行图案化或未图案化的多晶硅层。对多晶硅的具体引用仅用于示例目的并且不旨在排除对其他形式的硅的任何实施方案的适用性。
在形成微电子基底上的特征期间，当多晶硅暴露于空气或氧时，多晶硅可在其表面上生长氧化物例如二氧化硅，所述氧化物在后续处理之前可能需要被去除。在另一些实施方案中，氧化物可为有意生成的但在后续处理之前可能需要被去除。在又一些实施方案中，基底包括多晶硅和周围或邻接材料(可能包含氧化物)二者，多晶硅需要被选择性蚀刻而不去除周围或邻接材料。不幸的是，对许多化学品而言，氧化物与多晶硅之间的蚀刻选择性可能相对低。然而，稀释的四甲基氢氧化铵(TMAH)可用于选择性去除多晶硅而不去除氧化物。多晶硅上的氧化物生长可抑制该选择性。此外，由于用于下一代器件的器件特征在尺寸和/或密度上减小，因此TMAH的处理蚀刻速率和/或蚀刻轮廓可能受到负面影响。因此，现有的处理技术可能不足以选择性去除较少量的多晶硅，或者以均匀的方式遍及基底和/或遍及和/或沿基底特征。本文公开了通过在处理溶液或室环境中提供受控的氧含量来控制选择性蚀刻速率至比以往更高程度的新方式。例如，如本文公开的数据所示出的，新技术可例如通过在处理期间控制处理室中的氧浓度和/或控制稀释的TMAH处理溶液中的氧浓度来最小化可能暴露于基底(例如多晶硅)的氧的量。
在一个实施方案中，待处理的微电子基底可包括多晶硅膜或可沉积在基底表面上的多晶硅膜的一部分。多晶硅膜可被图案化以包括孔或延伸到多晶硅膜中的沟槽。在另一些情况下，多晶硅膜可为图案化膜堆叠体的一部分，其中多晶硅膜被暴露使得其可暴露于处理室中的处理溶液。
在另一个实施方案中，待处理的微电子基底包括铜膜或可暴露于处理室中的处理溶液的铜膜的一部分。在一种情况下，铜膜可为可包括铜互连特征的硅通孔(Through-Silicon-Via，TSV)的一部分，所述铜互联特征可通过微电子基底，例如通过硅晶片延伸。在另一种情况下，铜膜可为接合结构的一部分，所述接合结构能够在器件与可并入单独电气装置中的封装之间进行电通信。这可包括微凸块结构或图案，所述微凸块结构或图案可包括铜膜或铜层。
在另一个实施方案中，待处理的微电子基底可包括包含可能需要被选择性蚀刻的多晶硅的逻辑(logic)或存储器结构。例如，存储器装置可包括本领域普通技术人员知晓的3DNAND结构或图案。
根据所述方法的实施方案，微电子基底可在可配置为分配处理溶液的处理室中处理。处理室可包括可进一步配置为分配气体的液体分配系统。例如，处理室可与液体分配系统联接，所述液体分配系统可提供在稀释溶液中包含液体蚀刻剂以选择性蚀刻基底的处理溶液。可根据需要选择处理溶液以蚀刻微电子基底上的任何类型的表面。在一种情况下，处理溶液可包含稀释溶液和TMAH。稀释溶液可包含水、去离子水、过氧化氢和/或臭氧。例如，稀释溶液可包含水或去离子水，并且可任选地还包含过氧化氢或臭氧。稀释溶液与TMAH之间的比可根据施加而变化。几种不同的施加可包括但不限于0.1重量％至30重量％的TMAH、20重量％至30重量％的TMAH、和0.1重量％至5重量％的TMAH。在一个实施方案中，稀释溶液包含小于1重量％的浓度的过氧化氢或臭氧。在另一个实施方案中，稀释溶液包含0.3重量％至0.0001重量％的浓度的过氧化氢或臭氧。在又一个实施方案中，稀释溶液包含1份/十亿份至10份/百万份的浓度的过氧化氢或臭氧。
用于处理基底的方法可包括将微电子基底容纳至处理室中，处理室可能够控制可暴露于微电子基底的压力、温度和气体组合物。微电子基底可被固定至处理卡盘，所述处理卡盘可能够在处理溶液分配喷嘴下旋转和/或平移微电子基底，或者在微电子基底上方或下方平移处理溶液分配喷嘴的同时旋转微电子基底。例如，在施加处理溶液期间，微电子基底可被旋转以将处理溶液分布在整个表面上。旋转速度可为200rpm至1000rpm。在另一些情况下，处理溶液分布也可通过移动处理溶液分配喷嘴经过旋转或不旋转的微电子基底来控制。分配喷嘴可从一侧移动至另一侧，或者可弧线经过表面。在另一些情况下，在分配处理溶液的同时，分配喷嘴可被经过表面扫描。可在微电子基底的任一侧进行分配。
在一个实施方案中，处理室可配置为在液体分配处理期间控制周围或环境条件，使得可控制暴露于基底表面的空气或气体以消除或控制可暴露于基底(例如多晶硅)的氧的量。例如，处理室可具有调节流入室中的气体的压力控制系统，使得可防止环境空气进入处理室，或者使得控制氧浓度以最小化多晶硅上的氧化物生成。
在另一个实施方案中，液体分配系统可包括将稀释的TMAH运载至处理室的载气。稀释的TMAH中的氧浓度可通过最小化载气、源TMAH内、或二者的组合中的氧浓度来控制。例如，可通过使用氮代替压缩干燥空气(CDA)作为载气和/或最小化暴露于TMAH或处理室的环境空气来提供受控的氧含量。液体分配系统可包括本领域普通技术人员可实施的任何液体递送系统并且不限于使用载气的分配系统。
在另一个实施方案中，处理溶液可包含液体TMAH，所述液体TMAH可在被分配至微电子基底上之前与含氧液体混合。例如，含氧液体可包括但不限于过氧化氢或臭氧。在一个实施方案中，含氧液体包含小于1重量％的浓度的过氧化氢或臭氧。在另一个实施方案中，含氧液体包含0.3重量％至0.0001重量％的浓度的过氧化氢或臭氧。在又一个实施方案中，含氧液体包含1份/十亿份至10份/百万份的浓度的过氧化氢浓度或臭氧浓度。TMAH/氧液体处理溶液可包括与本文描述的关于TMAH液体和氧气实施方案相同或类似的处理条件。
本文公开的硬件实施方案可通过以下通过引用并入本文的美国专利或公布申请中公开的系统实现和/或实施：美国专利第8,043,436号、美国专利第8,113,221号、美国专利第8,147,617号、美国专利申请公布第20080178910号、美国专利申请公布第20090272407号、美国专利申请公布第20100108103号、美国专利申请公布第20100212701号、美国专利申请公布第20120006362号、美国专利申请公布第20120111373号和美国专利申请公布第20130174873号。此外，化学处理硬件领域普通技术人员可修改所公开的硬件实施方案以实施本文所公开的方法。
如上所述，在处理期间控制周围环境是如下的一种技术：该技术可用于控制或减少暴露于微电子基底的氧以实现期望(或目标)蚀刻选择性或蚀刻均匀性。在一种情况下，周围环境可用于使用气体流量和压力调节控制引入处理室中的氧的量和/或防止外部空气进入处理室来控制氧浓度。此外，处理室内的氧浓度可在足够低的水平使得在暴露于处理室环境时用于处理基底的其他气体或液体内的氧可从微电子基底扩散出去。例如，在处理溶液暴露于微电子基底时，稀释的TMAH溶液内的至少一部分氧可从溶液中扩散出去，或者至少从微电子基底扩散出去。较低的氧量可通过防止氧化物生成或抑制多晶硅的蚀刻过程来增加稀释的TMAH溶液的蚀刻效率或蚀刻选择性。
在一个实施方案中，在将微电子基底固定在处理室中之后，所述方法可包括将微电子基底暴露于包含小于20％的氧浓度的气体。然而，在某些实施方案中，气体中的氧浓度将小于15％以实现期望的蚀刻速率或蚀刻轮廓，在一些情况下，氧浓度可小于5％或为5％至10％。更一般地，氧浓度可为1份/十亿份至10份/百万份。在施加处理溶液之前，可根据需要将处理室配置为在不同的氧浓度条件之间交替。
类似地，在暴露于微电子基底之前，可控制或最小化处理溶液内的氧浓度。在这种情况下，例如可通过使用富氮载气或者使用富氮气体保持液体源压力来实现(enable)处理溶液(例如稀释的TMAH)的液体源中的氧浓度。这与使用具有比富氮气体相对更高的氧浓度的空气或CDA相反。例如，处理溶液可保持在向处理室提供处理溶液的液体源的压力下。液体源可使用低氧浓度气体的氮气加压。在一种情况下，处理溶液中的氧浓度可小于20体积％。在另一种情况下，处理溶液可包含稀释溶液和TMAH的混合物，所述混合物包含小于10ppm的氧浓度。在另一些具体实施方案中，氧浓度可小于5ppm，小于100ppb或小于1500ppb。
可控制或调节处理室内和/或处理溶液中的氧浓度以在整个微电子基底和/或微电子基底表面上的特征或图案化膜堆叠体上实现期望的蚀刻速率或蚀刻轮廓。氧浓度可结合本文公开的其他处理条件一起调节以实现期望的蚀刻速率和/或蚀刻轮廓。本领域普通技术人员可至少部分基于膜堆叠体组成、厚度、几何结构(例如阶梯高度、纵横比等)、或其任意组合来调节本文公开的方法。例如，本领域普通技术人员可处理微电子基底并测量特性或特征以评价是否实现均匀性或期望的蚀刻速率。鉴于测量，本领域普通技术人员可相应地调节处理室和/或液体分配系统内的氧浓度以实现期望的蚀刻速率或蚀刻轮廓。
在一个实施方案中，微电子基底处理方法可在处理溶液分配在处理室中之前控制或调节处理溶液中的氧浓度。例如，可将微电子基底固定在处理室内并暴露于具有按重量计比氧更大量的氮的气体。在一个具体实施方案中，气体包含小于20重量％的氧。在另一个具体实施方案中，气体包含小于15％的氧浓度。在另一个具体实施方案中，气体包含小于10％的氧浓度。在另一些具体实施方案中，气体包含小于5％或为5％至10％的氧浓度。
参照图1和图2，描述了氧含量的影响。图1以示意性截面示出将去离子水(DiW)的稀释溶液中的5％TMAH的处理溶液分配在旋转的硅基底上。TMAH将蚀刻硅表面，但如果表面或表面的一部分上发生氧化物形成，则蚀刻将被氧化物的出现抑制或减慢。处理溶液沿中轴分配并向外朝向基底的边缘延伸，具有变薄的向外轮廓。如图1的左侧所示，如果处理室中的环境包含空气并且处理溶液具有来自去离子水的少量氧含量，则氧可从空气被吸收到处理溶液中，特别是基底边缘附近覆盖较薄时，导致边缘处比中心处更慢的蚀刻速率。图2的图中示出了蚀刻轮廓。另一方面，如图1的右侧所示，如果处理室中的环境包含氮并且处理溶液具有来自去离子水的少量氧含量，则氧可从处理溶液脱气进入氮中，特别是基底边缘附近覆盖较薄时，导致边缘处比中心处更快的蚀刻速率。如图2的图所示，蚀刻轮廓因此与在空气情况下的蚀刻轮廓相反。因此，可通过控制处理溶液和室环境中的氧对于氮的相对含量来控制在整个硅层、图案特征上的蚀刻选择性和/或蚀刻均匀性。例如，基底在暴露于处理溶液期间可暴露于气体，其中气体具有小于20％的氧含量和按重量计比氧更大量的氮。通过进一步实例的方式，氧浓度可小于15％，或小于5％，或为5％至10％。通过进一步实例的方式，氧浓度可为1份/十亿份(ppb)至10份/百万份(ppm)。
在一个实施方案中，所述方法可包括在用处理溶液处理之前的预处理。预处理可包括但不限于可在20℃至50℃加热并可用于制备用于蚀刻的多晶硅的稀释的氢氟酸(DHF)(例如100:1，DiW:HF)。这可包括去除当微电子基底暴露于处理工具外部的环境空气条件时可能生成的任何氧化物。
分别如图3A和图3B的柱状图和图所示，对于包括DHF预处理(100:1)随后是稀释的TMAH(4:1DiW:TMAH)蚀刻处理的处理流程，可通过用N2向TMAH源加压来调节蚀刻速率和蚀刻轮廓。在没有N2气体的情况下，实现了更均匀的中心蚀刻轮廓和慢的蚀刻速率。在有N2气体的情况下，实现了更快的蚀刻速率和蚀刻轮廓的变化以增加中心处对边缘处的蚀刻速率。在源罐中具有0.055MPa N2气体压力和稀释的TMAH中的1500ppb氧含量的情况下，可见到适度的轮廓变化和增加的蚀刻速率，而在具有源罐中的0.210MPa N2气体压力和稀释的TMAH中的34ppb氧含量的情况下，可见到更剧烈的蚀刻轮廓变化。
类似地，如图4的图所示，可通过调节处理溶液中的TMAH浓度来调节蚀刻速率和轮廓。随着TMAH浓度增加，蚀刻速率和轮廓的变化增加。例如，随着增加的浓度，中心蚀刻速率与边缘蚀刻速率之间的差增加。TMAH浓度通常可为0.1重量％TMAH至30重量％TMAH。对于某些实施方案，处理溶液可包含20重量％至30重量％的TMAH，而对于另一些实施方案，处理溶液可包含0.1重量％至5重量％的TMAH。
蚀刻速率或轮廓也可受处理溶液的温度影响。一般地，处理工具可将处理溶液保持在20℃至70℃的温度下。然而，在另一些具体实施方案中，温度可保持在20℃至50℃、20℃至30℃、30℃至40℃或40℃至50℃。如图5的图所示，在整个基底上的蚀刻量(以埃计)随温度而增加。因此，通过增加处理溶液的温度，可在整个基底上均匀地实现的更快的蚀刻速率。
如上所述，实施方案可包括通过控制用于预处理微电子基底的气体的氧浓度来控制氧含量，在暴露于气体之后，处理溶液可施加至也具有受控的氧含量的微电子基底。在一种情况下，处理溶液可包含稀释溶液和TMAH的混合物，所述混合物包含小于10ppm或小于1％的氧浓度。在另一些具体实施方案中，氧浓度可小于5ppm，小于100ppb或小于1500ppb。稀释溶液可包括但不限于水或去离子水。如上所述，也可添加臭氧或过氧化氢。如上所述，在分配到处理室中之前，也可控制处理溶液的温度以帮助实现期望的蚀刻速率或蚀刻轮廓。一般地，处理工具可将处理溶液保持在20℃至70℃的温度下。然而，在另一些具体实施方案中，温度可保持在20℃至50℃、20℃至30℃、30℃至40℃或40℃至50℃。
从本文所公开的方法中选择处理条件的一种方法可为使用反馈方法调节或控制微电子基底上的处理结果以优化蚀刻速率或蚀刻轮廓。例如，这可包括将初始微电子基底暴露于初始处理溶液和初始气体，初始处理溶液包含稀释的TMAH溶液，初始气体包含小于气体的30重量％例如小于20％，或小于10％，或小于5％，或为1ppb至10ppm的氧浓度。在初始处理之后，可进行微电子基底的一个或更多个特征的测量以确定蚀刻速率或蚀刻轮廓。一般地，可测量经蚀刻的硅的层、特征或结构的厚度或轮廓。更具体地，所测量的特征可包括但不限于膜层厚度轮廓、膜层厚度、图案化的结构轮廓或其任意组合。基于至少部分测量，本领域普通技术人员可调节初始处理溶液或初始气体的一个或更多个特征。例如，蚀刻轮廓可为可降低的中心高轮廓。同样地，可有可降低的边缘高轮廓或可升高的边缘低轮廓。此外，根据测量结果，可降低或升高蚀刻速率。
基于测量，可调节的处理溶液的一个或更多个特征可包括温度、氧浓度、氮浓度、压力或其任意组合。可改变的气体的一个或更多个特征可包括温度、氧浓度、氮浓度、压力或其任意组合。在另一些实施方案中，基于本领域普通技术人员的知识，调节可包括改变气体和处理溶液的氧浓度，或者分别改变气体或处理溶液的氧浓度。可鉴于上述处理条件范围进行调节。
在调节之后，后续的微电子基底可暴露于在上述调节分析期间确定的新处理溶液或气体浓度。该过程可重复直至实现期望的蚀刻速率或蚀刻轮廓。
在某些情况下，去除效率可随着微电子基底上的图案化特征的几何结构而变化。例如，去除效率可随着图案化特征的纵横比(即，特征的深度与宽度的比)增加而降低。通常，本领域普通技术人员可优化处理条件以实现期望的去除效率。例如，改变与TMAH使用的稀释溶液也可增加去除效率和/或实现期望的微电子基底上的特征。
在一个实施方案中，处理溶液可包含稀释溶液和可用于处理微电子基底的TMAH的混合物。更具体地，稀释溶液可为与TMAH混合的液体(例如在液体分配系统的源罐中)并被一起分配到微电子基底上。然而，在另一些实施方案中，稀释溶液和TMAH可被分别分配到基底处或上方，使得在处理室中形成处理溶液。稀释溶液可包括但不限于水、去离子水、过氧化氢、臭氧或其任意组合。过氧化氢或臭氧的添加可特别用于具有较高的纵横比特征。在又一个实施方案中，一种稀释溶液(例如水或去离子水)可与罐中的TMAH混合，而另一种稀释溶液(例如过氧化氢或臭氧)被单独分配。在分配到处理室中之前，处理工具可将处理溶液保持在20℃至70℃的温度下。然而，在另一些具体实施方案中，温度可保持在20℃至50℃、20℃至30℃、30℃至40℃或40℃至50℃。稀释溶液与TMAH之间的比可根据施加而变化。几种不同的施加可包括但不限于0.1重量％至30重量％的TMAH、20重量％至30重量％的TMAH和0.1重量％至5重量％的TMAH。
如上所述，通过实例而非限制的方式，微电子基底可包括多晶硅膜，所述多晶硅膜可被图案化以包括孔或沟槽，或者可为图案化膜堆叠体的一部分；可包括铜膜例如包括铜互连特征或接合结构的硅通孔(TSV)；或者可包括逻辑或存储器结构例如3DNAND结构。
在一个具体实施方案中，如图6A至图6C中的示意性截面所示，微电子基底上的图案化特征可包括存储器装置(例如3DNAND)。存储器装置100可包括氧化硅105和导电多晶硅107或其他导电材料例如氮化硅的交替层。从交替层的堆叠体的顶部到底部形成多个沟槽(未示出)。图6A至图6C描述了位于两个沟槽之间的堆叠体的一部分。通过将导电多晶硅107相对于氧化硅层105开槽，在沟槽中形成袋状图案110。存储器装置100的纵横比由纵向尺寸相对横向尺寸的比率来定义。纵向尺寸是沟槽深度，即从堆叠体顶部到堆叠体底部的距离。装置的横向尺寸是沟槽开口的宽度，由图案化特征和邻接图案化特征的周长或外周边缘来定义。在一种情况下，纵向尺寸可包括高至1000nm的沟槽深度，横向尺寸可包括高至100nm的沟槽开口，纵横比可高至10:1。在另一些实施方案中，纵横比可包括40:1或更大的比，使得横向尺寸与纵向尺寸之间的差可增加。例如，沟槽深度可高至2000nm，沟槽开口可高至50nm。在一个实施方案中，沟槽深度为1000nm至2000nm，沟槽开口为50nm至100nm。
在图6B中，多晶硅层120沉积在沟槽中，填充袋110并覆盖图案化特征(例如多沉积)。在图6C中，由箭头示出的后续蚀刻处理选择性去除沉积的多晶硅120相对于被多沉积覆盖的氧化物层105的一部分。前述本文公开的TMAH处理能够选择性去除多晶硅，例如如图所示将多晶硅凹入袋110中，在氧化物层105之间留下薄的多晶硅层125。随着3DNAND装置的纵横比从10:1增加至40:1或更大，袋中的剩余多晶硅厚度的中心到边缘和顶部到底部堆叠体均匀性对于装置性能将至关重要。因此，本文描述的控制在多晶硅的稀释TMAH蚀刻处理中的氧含量的方法可用于实现3DNAND装置所需的蚀刻选择性和蚀刻均匀性。
在另一个实施方案中，如图7A至图7D中的示意性截面所示，图案化特征可包括TSV特征。图7A描述了具有通道210、衬有绝缘衬里220并填充有铜互连特征230的硅晶片200。在图7B中，将硅晶片200的背面205通过受控的硅蚀刻来抛光和蚀刻以暴露出形成TSV特征240的铜互连特征230。如图7C和图7D所示，具有暴露的TSV特征240的两个硅晶片200中的每个随后可通过将经蚀刻的背面205'与TSV特征对齐放置来堆叠和连接。硅蚀刻的在整个晶片上的均匀性对于TSV堆叠体是至关重要的。本文描述的控制在多晶硅的稀释TMAH蚀刻处理中的氧含量的方法可用于实现TSV装置所需的蚀刻均匀性。TSV纵横比是通道210在硅晶片200中的深度与特征开口尺寸(通道直径)的比。一般地，在大多数实施方案中，TSV纵横比可为3:1至20:1，但在一个具体实施方案中可特别为约16:1。在另一些实施方案中，TSV深度可为150μm至200μm，但在一个具体实施方案中可特别为约160μm。同样地，TSV开口可为8μm至60μm，但在一个具体实施方案中可为约10μm。
应理解，前述描述仅为本发明的举例说明。本领域技术人员可在不偏离本发明的情况下设计各种替代和修改。因此，本发明旨在包括落在所附权利要求书的范围内的所有这样的替代、修改和变化。

Claims (30)

1.一种用于处理微电子基底的方法，包括：
将微电子基底容纳至处理室中，所述微电子基底包括硅的层、特征或结构；
将处理溶液施加至所述微电子基底以蚀刻硅，所述处理溶液包含稀释溶液和TMAH；以及
在所述处理溶液中或者在所述处理室中的环境中提供受控的氧含量以通过所述处理溶液实现硅的目标蚀刻选择性，或者在整个所述硅的层、特征或结构上的目标蚀刻均匀性，或者两者兼有，
所述方法还包括在处理期间将所述微电子基底暴露于包含小于20％的氧浓度的气体以在所述处理室中的环境中提供所述受控的氧含量，
其中所述气体是包含按重量计比氧更大量的氮的含氮气体。
2.根据权利要求1所述的方法，还包括将所述处理溶液保持在20℃至70℃的温度下。
3.根据权利要求1所述的方法，其中所述稀释溶液包含水或去离子水。
4.根据权利要求3所述的方法，其中所述稀释溶液还包含过氧化氢或臭氧以在所述处理溶液中提供所述受控的氧含量。
5.根据权利要求4所述的方法，其中所述稀释溶液包含小于1重量％的浓度的过氧化氢或臭氧。
6.根据权利要求4所述的方法，其中所述稀释溶液包含0.3重量％至0.0001重量％的浓度的过氧化氢或臭氧。
7.根据权利要求4所述的方法，其中所述稀释溶液包含1份/十亿份至10份/百万份的浓度的过氧化氢或臭氧。
8.根据权利要求1所述的方法，其中所述处理溶液包含20重量％至30重量％的TMAH。
9.根据权利要求1所述的方法，其中所述处理溶液包含0.1重量％至5重量％的TMAH。
10.根据权利要求1所述的方法，其中所述硅的层、特征或结构包括多晶硅特征或结构。
11.根据权利要求10所述的方法，其中所述硅的层、特征或结构包括3DNAND结构或图案。
12.根据权利要求11所述的方法，其中所述3DNAND结构或图案包括10:1或更大的纵向尺寸相对横向尺寸的纵横比。
13.根据权利要求12所述的方法，其中所述横向尺寸为50nm至100nm，所述纵向尺寸为1000nm至2000nm。
14.根据权利要求1所述的方法，其中所述硅的层、特征或结构包括形成在其中的铜通道结构或图案。
15.根据权利要求14所述的方法，其中所述铜通道结构或图案是包括10:1或更大的纵横比的硅通孔特征。
16.根据权利要求1所述的方法，其中所述硅的层、特征或结构包括微凸块结构或图案。
17.根据权利要求1所述的方法，其中所述气体包含小于5％的氧浓度。
18.根据权利要求1所述的方法，其中所述气体包含1份/十亿份至10ppm的氧浓度。
19.根据权利要求1所述的方法，还包括在将所述微电子基底暴露于所述处理溶液和所述气体之后并且在提供用于暴露于所述处理溶液和所述气体的后续微电子基底之前，测量经蚀刻的硅的层、特征或结构的厚度或轮廓并调节所述受控的氧含量、所述处理溶液的温度、所述气体或处理液体中的氮对于氧的相对浓度、或者所述气体或所述处理液体的压力、或其任意组合，以将所述后续微电子基底暴露于所述处理溶液和所述气体。
20.根据权利要求1所述的方法，还包括在将所述处理溶液施加至所述微电子基底之前将所述处理溶液暴露于包含小于20％的氧浓度的载气以在所述处理溶液中提供所述受控的氧含量。
21.根据权利要求1所述的方法，还包括在将所述处理溶液施加至所述微电子基底之前将所述基底暴露于含氢氟酸的预处理溶液。
22.根据权利要求1所述的方法，其中所述处理溶液是所述稀释溶液与TMAH的混合物，所述混合物包含小于1重量％的氧浓度。
23.根据权利要求22所述的方法，其中所述稀释溶液包含水或去离子水中的至少一种，以及过氧化氢或臭氧中的至少一种。
24.根据权利要求22所述的方法，其中所述混合物包含小于1500ppb的氧浓度。
25.一种用于处理微电子基底的方法，包括：
将微电子基底容纳至处理室中，所述微电子基底包括硅的层、特征或结构；
将处理溶液施加至所述微电子基底以蚀刻硅，所述处理溶液包含稀释溶液和TMAH的混合物以及具有小于1重量％的第一氧浓度；
在施加所述处理溶液之前或期间，将所述处理溶液或所述处理室中的环境暴露于含氮气体，所述含氮气体包含小于20％的第二氧浓度和大于所述第二氧浓度的氮浓度，其中控制所述第一氧浓度和所述第二氧浓度以通过所述处理溶液实现硅的目标蚀刻选择性，或者在整个所述硅的层、特征或结构上的目标蚀刻均匀性，或者两者兼有。
26.根据权利要求25所述的方法，其中所述稀释溶液包含水或去离子水中的至少一种，以及过氧化氢或臭氧中的至少一种。
27.根据权利要求26所述的方法，其中所述稀释溶液包含0.3重量％至0.0001重量％的浓度的过氧化氢或臭氧。
28.根据权利要求26所述的方法，其中所述硅的层、特征或结构包括纵向尺寸相对横向尺寸的纵横比为10:1或更大的3DNAND结构或图案。
29.根据权利要求25所述的方法，其中所述处理溶液包含小于1500ppb的氧浓度，所述含氮气体包含小于5％的氧浓度。
30.根据权利要求25所述的方法，还包括在将所述微电子基底暴露于所述处理溶液和所述含氮气体之后并且在提供用于暴露于所述处理溶液和所述含氮气体的后续微电子基底之前，测量经蚀刻的硅的层、特征或结构的厚度或轮廓并调节所述第一氧浓度、所述第二氧浓度、所述处理溶液的温度、所述氮浓度、或者所述含氮气体或处理液体的压力、或其任意组合中的一个或更多个，以将所述后续微电子基底暴露于所述处理溶液和所述气体。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6917807B2 (ja) * 2017-07-03 2021-08-11 東京エレクトロン株式会社 基板処理方法
JP7064905B2 (ja) * 2018-03-05 2022-05-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP7170578B2 (ja) * 2018-08-31 2022-11-14 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
WO2020145002A1 (ja) * 2019-01-10 2020-07-16 東京エレクトロン株式会社 基板処理装置、および基板処理方法
JP2022041076A (ja) * 2020-08-31 2022-03-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JPWO2022172907A1 (zh) * 2021-02-10 2022-08-18
CN114854419B (zh) * 2022-04-13 2023-09-05 华中科技大学 一种用于湿法蚀刻相变材料的碱性蚀刻液及其应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124888A (ja) * 1994-10-19 1996-05-17 Mitsubishi Gas Chem Co Inc 半導体基板のオゾン洗浄方法
CN1297385A (zh) * 1998-04-16 2001-05-30 塞米特公司 用于处理诸如半导体晶片之类的工件的工艺和设备
CN101500935A (zh) * 2006-08-02 2009-08-05 点35微结构有限公司 蚀刻牺牲氧化硅层的方法
CN103038311A (zh) * 2010-06-09 2013-04-10 巴斯夫欧洲公司 含水碱性蚀刻和清洁组合物以及处理硅基材表面的方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3751897B2 (ja) * 2002-03-27 2006-03-01 大日本スクリーン製造株式会社 基板処理装置および基板処理方法
WO2005050724A1 (ja) 2003-11-18 2005-06-02 Tokyo Electron Limited 基板洗浄方法、基板洗浄装置およびコンピュータ読み取り可能な記録媒体
JP4425913B2 (ja) 2004-06-04 2010-03-03 東京エレクトロン株式会社 基板洗浄方法およびコンピュータ読取可能な記憶媒体
US7718009B2 (en) 2004-08-30 2010-05-18 Applied Materials, Inc. Cleaning submicron structures on a semiconductor wafer surface
JP4324527B2 (ja) 2004-09-09 2009-09-02 東京エレクトロン株式会社 基板洗浄方法及び現像装置
US7442319B2 (en) 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
JP4734063B2 (ja) 2005-08-30 2011-07-27 東京エレクトロン株式会社 基板洗浄装置及び基板洗浄方法。
JP2007103741A (ja) 2005-10-05 2007-04-19 Tokyo Electron Ltd 基板洗浄装置及び基板洗浄方法並びに基板洗浄プログラム
JP4723001B2 (ja) 2006-10-05 2011-07-13 東京エレクトロン株式会社 基板処理装置、基板処理方法、および排液カップの洗浄方法
US8293558B2 (en) * 2006-10-09 2012-10-23 Solexel, Inc. Method for releasing a thin-film substrate
WO2008087701A1 (ja) * 2007-01-15 2008-07-24 Zycube Co., Ltd. 三次元半導体集積回路装置及びその製造方法
JP4863897B2 (ja) 2007-01-31 2012-01-25 東京エレクトロン株式会社 基板洗浄装置、基板洗浄方法及び基板洗浄プログラム
JP5222499B2 (ja) * 2007-07-12 2013-06-26 大日本スクリーン製造株式会社 基板処理装置
JP5401255B2 (ja) 2008-11-05 2014-01-29 東京エレクトロン株式会社 洗浄装置、洗浄方法、および記憶媒体
JP5648897B2 (ja) * 2010-06-10 2015-01-07 独立行政法人産業技術総合研究所 貫通孔を形成しためっき層付シリコン基板の製造方法
JP2012114409A (ja) 2010-11-04 2012-06-14 Tokyo Electron Ltd 基板洗浄方法、基板洗浄装置及び基板洗浄用記憶媒体
EP2533276A1 (en) * 2011-06-07 2012-12-12 Imec Method for detecting embedded voids in a semiconductor substrate
JP5917861B2 (ja) * 2011-08-30 2016-05-18 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
JP5632860B2 (ja) 2012-01-05 2014-11-26 東京エレクトロン株式会社 基板洗浄方法、基板洗浄装置及び基板洗浄用記憶媒体
JP6300139B2 (ja) * 2012-05-15 2018-03-28 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理システム
JP5911757B2 (ja) * 2012-06-08 2016-04-27 ソニー株式会社 基板処理方法、基板処理装置、および記録媒体
JP2014003081A (ja) * 2012-06-15 2014-01-09 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US8969948B2 (en) * 2013-03-28 2015-03-03 Intel Corporation Tungsten salicide gate source for vertical NAND string to control on current and cell pillar fabrication
JPWO2015115002A1 (ja) * 2014-01-29 2017-03-23 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
JP6411046B2 (ja) * 2014-03-25 2018-10-24 Hoya株式会社 マスクブランク基板の製造方法、マスクブランクの製造方法及び転写用マスクの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124888A (ja) * 1994-10-19 1996-05-17 Mitsubishi Gas Chem Co Inc 半導体基板のオゾン洗浄方法
CN1297385A (zh) * 1998-04-16 2001-05-30 塞米特公司 用于处理诸如半导体晶片之类的工件的工艺和设备
CN101500935A (zh) * 2006-08-02 2009-08-05 点35微结构有限公司 蚀刻牺牲氧化硅层的方法
CN103038311A (zh) * 2010-06-09 2013-04-10 巴斯夫欧洲公司 含水碱性蚀刻和清洁组合物以及处理硅基材表面的方法

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