CN113394249A - 显示设备及制造显示设备的方法 - Google Patents

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李智慧
金璟陪
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Abstract

本申请涉及显示设备和制造显示设备的方法。该显示设备，包括：衬底，包括显示区域和非显示区域，显示区域具有多个像素区域，非显示区域位于显示区域的至少一侧处；像素，在像素区域中的每一个中；以及多个扇出线，在非显示区域中以形成第一导电层。像素包括：像素电路层，包括至少一个晶体管以及第一桥接线和第二桥接线；以及显示元件层，在像素电路层上。第一桥接线和第二桥接线中的每一个电连接到扇出线中的相应的扇出线。

Description

显示设备及制造显示设备的方法
相关申请的交叉引用
本申请要求于2020年2月27日在韩国知识产权局提交的第10-2020-0024308号韩国专利申请的优先权和权益，所述韩国专利申请的全部公开内容通过引用并入本文中。
技术领域
本公开总体上涉及显示设备和制造显示设备的方法。
背景技术
随着对信息显示的日益增加的兴趣和对便携式信息媒介的高需求，近来对显示设备已经具有高需求，并且显示设备的商业化已经得到加强。
发明内容
本公开的一个或多个实施方式提供了通过减少掩模的数量而通过简单制造工艺形成的显示设备以及制造该显示设备的方法。
根据本公开的一个或多个实施方式，提供了一种显示设备，包括：衬底，包括显示区域和非显示区域，显示区域包括多个像素区域，非显示区域位于显示区域的至少一侧处；像素，在像素区域中的每一个中；以及多个扇出线，在非显示区域中以形成第一导电层，其中，像素包括：像素电路层，包括数据线、至少一个晶体管、至少一个电容器以及第一桥接线和第二桥接线，以形成不同于第一导电层的第二导电层；以及显示元件层，在像素电路层上，显示元件层包括多个发光元件，其中，第一桥接线和第二桥接线中的每一个电连接到扇出线中的相应的扇出线。
在一个或多个实施方式中，像素电路层可以包括依次设置在衬底上的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。显示元件层可以包括：第一电极至第三电极，在第四绝缘层上彼此隔开；发光元件，在第一电极至第三电极之间；第一子电极，通过穿透第四绝缘层的第一接触孔电连接至第一桥接线；以及第二子电极，通过穿透第四绝缘层的第二接触孔电连接至数据线。
在一个或多个实施方式中，第一子电极和第二子电极中的每一个可以与第一电极至第三电极电分离。
在一个或多个实施方式中，第一子电极和第二子电极可以在与第一电极至第三电极相同的层处。
在一个或多个实施方式中，第二电极可以通过穿透第四绝缘层的第三接触孔电连接到第二桥接线。
在一个或多个实施方式中，像素电路层可以包括：扫描线，用于将扫描信号传送到像素；数据线，用于将数据信号传送到像素；电力线，用于将驱动电压传送到像素；以及初始化电力线，用于将初始化电压传送到像素。
在一个或多个实施方式中，第一电极可以与第一桥接线电分离，并且第三电极可以与数据线电分离。
在一个或多个实施方式中，第一电极的至少一部分在平面图中可以与第一桥接线重叠，第二电极的至少一部分在平面图中可以与第二桥接线重叠，并且第三电极的至少一部分在平面图中可以与数据线重叠。
在一个或多个实施方式中，第一导电层可以在第一绝缘层上，且第二导电层可以在第三绝缘层上。
在一个或多个实施方式中，扫描线可以在与扇出线相同的层处，并且数据线可以在与第一桥接线和第二桥接线相同的层处。
在一个或多个实施方式中，第一桥接线和第二桥接线以及数据线可以在一个方向上延伸，并且彼此隔开。
在一个或多个实施方式中，显示元件层还可以包括：绝缘图案，在发光元件中的每一个的上表面上；以及接触电极，在第一电极至第三电极中的每一个上。
在一个或多个实施方式中，第一电极上的接触电极、第二电极上的接触电极和第三电极上的接触电极可以在绝缘图案上，并且可以彼此隔开。
在一个或多个实施方式中，第一桥接线可以连接到扇出线中的相应的扇出线和第一子电极，第二桥接线可以连接到扇出线中的相应的扇出线和第二电极，并且数据线可以连接到扇出线中的相应的扇出线和第二子电极。
根据本公开的一个或多个实施方式，提供了一种制造显示设备的方法，该方法包括：准备衬底，衬底包括显示区域和非显示区域，显示区域具有其中定位有每个像素的像素区域；在衬底上形成包括多个扇出线和多个扫描线的第一导电层；在第一导电层上形成层间绝缘层；在层间绝缘层上形成第二导电层，第二导电层包括多个数据线、分别连接到扇出线中相应的扇出线的多个第一桥接线以及分别连接到扇出线中相应的扇出线的多个第二桥接线；在第二导电层之上形成钝化层，钝化层包括暴露第一桥接线中的每一个的一部分、第二桥接线中的每一个的一部分以及数据线中的每一个的一部分的多个接触孔；在钝化层上形成第一对准电极、第二对准电极和第三对准电极，第一对准电极电连接到第一桥接线，第二对准电极电连接到第二桥接线，第三对准电极电连接到数据线；在像素区域中提供发光元件，通过对第一桥接线中的每一个、第二桥接线中的每一个和数据线中的每一个施加相应的对准电压，在第一对准电极至第三对准电极之间形成电场，并且在第一对准电极至第三对准电极之间对准发光元件；以及通过去除第一对准电极的一部分来形成彼此隔开的第一电极和第一子电极，以及通过去除第三对准电极的一部分来形成彼此隔开的第三电极和第二子电极。
在一个或多个实施方式中，第一子电极可以电连接到第一桥接线，并且第一电极可以与第一桥接线电分离。第二子电极可以电连接到数据线，且第三电极可以与数据线电分离。
在一个或多个实施方式中，第一子电极和第二子电极、第一电极、第二对准电极和第三电极可以处于相同的层处。
在一个或多个实施方式中，为了对准发光元件，将来自相应的扇出线的第一对准信号施加到第一桥接线中的每一个，将来自相应的扇出线的第二对准信号施加到第二桥接线中的每一个，并且将来自相应扇出线的第三对准信号施加到数据线中的每一个。
在一个或多个实施方式中，第一电极的至少一部分在平面图中可以与第一桥接线中的每一个重叠，第二对准电极的至少一部分在平面图中可以与第二桥接线中的每一个重叠，并且第三电极的至少一部分在平面图中可以与数据线的每一个重叠。
在一个或多个实施方式中，该方法还可以包括在第一电极、第二对准电极和第三电极中的每一个上形成接触电极。
附图说明
现在，将在下文中参考附图更全面地描述示例性实施方式；然而，它们可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式使得本公开将是透彻且完整的，并且将向本领域技术人员充分传达示例性实施方式的范围。
在附图中，为了清楚示出，可以夸大尺寸。应当理解，当元件被称为“在”两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个居间元件。相同的附图标记始终表示相同的元件。
图1A是示意性地示出根据本公开的一个或多个实施方式的发光元件的立体图。
图1B是图1A中所示的发光元件的剖视图。
图2A是示意性地示出根据本公开的另一实施方式的发光元件的立体图。
图2B是图2A中所示的发光元件的剖视图。
图3A是示意性地示出根据本公开的又一实施方式的发光元件的立体图。
图3B是图3A中所示的发光元件的剖视图。
图4A是示意性地示出根据本公开的又一实施方式的发光元件的立体图。
图4B是图4A中所示的发光元件的剖视图。
图5示出了根据本公开的一个或多个实施方式的显示设备，例如，图5是使用图1A、图1B、图2A、图2B、图3A、图3B、图4A和图4B中所示的发光元件中的任何一个发光元件作为发光源的显示设备的示意性平面图。
图6A至图6E是示出图5中所示的一个像素中所包括的组件之间的电连接关系的各种实施方式的电路图。
图7A和图7B是示出图5中所示的一个像素中所包括的组件之间的电连接关系的其他实施方式的电路图。
图8是图5中所示的区域EA的放大平面图。
图9是示意性地示出图8中所示的显示设备中所包括的像素电路层的示例的平面图。
图10是示意性地示出图8中所示的显示设备中所包括的显示元件层的示例的平面图。
图11是沿图8中所示的线I-I'截取的剖视图。
图12是沿图8中所示的线II-II'截取的剖视图。
图13是沿图8中所示的线III-III'截取的剖视图。
图14A和图14B是沿图8中所示的线IV-IV'截取的剖视图。
图15示出了图14B中所示的第一堤图案的另一实施方式，并且是对应于图8中所示的线IV-IV'的剖视图。
图16示出了图14B中所示的显示元件层的另一实施方式，并且是对应于图8中所示的线IV-IV'的剖视图。
图17A至图17H是依次示出制造图8中所示的显示设备的方法的示意性平面图。
图18A至图18L是依次示出制造图12中所示的显示设备的方法的剖视图。
具体实施方式
本公开可以适用各种改变和不同的形状，因此仅用特定的示例详细说明。然而，示例不限于特定形状，而是适用于所有改变和等同材料和替换。所包括的附图以为了更好地理解而扩展附图的方式示出。
相同的附图标记始终表示相同的元件。在附图中，为了清楚起见，特定线、层、组件、元件或特征的厚度可能被夸大。应当理解，尽管可以在本文中使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的“第一”元件也可以被称为“第二”元件。如本文中所使用的，单数形式旨在也包括复数形式，除非上下文另外清楚地指示。
还应当理解，当在本说明书中使用时，术语“包括(includes)”和/或“包括(including)”指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组的存在和/或添加。此外，诸如层、区域、衬底或板的元件放置在另一元件“上”或“上方”的表述不仅表示元件“直接”放置在另一元件“上”或“刚好”放置在另一元件“上方”的情况，而且还表示又一元件插置在元件与另一元件之间的情况。相反，诸如层、区域、衬底或板的元件放置在另一元件“下面”或“下方”的表述不仅表示该元件“直接”放置在另一元件“下面”或“刚好”放置在另一元件“下方”的情况，而且还表示又一元件插置在该元件与另一元件之间的情况。
本文中使用的术语仅用于描述特定实施方式的目的，并且不旨在限制本发明构思。如本文中所使用的，术语“基本上”、“约”和类似术语用作近似术语而不用作程度术语，并且旨在为将由本领域普通技术人员认识到的测量值或计算值中的固有偏差留有余量。
如本文中所使用的，单数形式“一(a)”和“一个(an)”旨在也包括复数形式，除非上下文另外清楚地指示。还应当理解，当在本说明书中使用时，术语“包含(comprises)”和/或“包含(comprising)”指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作，元件、组件和/或其组的存在或添加。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。当位于一列表的元素之后时，诸如“…中的至少一个”的表述修饰整个列表的元素而不是修饰该列表中的个别元素。此外，当描述本发明构思的实施方式时，“可以”的使用是指“本发明的一个或多个实施方式”。此外，术语“示例性”旨在表示示例或例示。如本文中所使用的，术语“使用(use)”、“使用(using)”和“使用(used)”可分别理解为与术语“利用(utilize)”、“利用(utilizing)”和“利用(utilized)”同义。
应当理解，当元件或层被称为“在”另一元件或层上、“连接到”、“联接到”或“邻近于”另一元件或层时，它可以直接在另一元件或层上、直接连接到、直接联接到或直接邻近于另一元件或层，或者可以存在一个或多个居间的元件或层。相反，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”、“直接联接到”或“紧邻于”另一元件或层时，不存在居间的元件或层。
如本文中所使用的，平面图是当在相同平面上可以看到相同层或不同层上的所有元件时可以看到的视图，或者是从顶部或从与其上定位有元件的衬底正交的方向观察的视图，假定所有相关元件都是可见的。
在下文中，将参考附图详细描述本公开的示例性实施方式和本领域技术人员理解本公开的内容所需的项目。在以下描述中，除非上下文另外清楚地指出，否则本公开中的单数形式也旨在包括复数形式。
图1A是示意性地示出根据本公开的一个或多个实施方式的发光元件的立体图。图1B是图1A中所示的发光元件的剖视图。图2A是示意性地示出根据本公开的另一实施方式的发光元件的立体图。图2B是图2A中所示的发光元件的剖视图。图3A是示意性地示出根据本公开的又一实施方式的发光元件的立体图。图3B是图3A中所示的发光元件的剖视图。图4A是示意性地示出根据本公开的又一实施方式的发光元件的立体图。图4B是图4A中所示的发光元件的剖视图。
为方便起见，将描述示出了通过蚀刻工艺制造的发光元件的图1A、图1B、图2A、图2B、图3A和图3B，并且然后将描述示出了通过生长工艺制造的发光元件的图4A和图4B。在本公开的一个或多个实施方式中，发光元件的种类和/或形状不限于图1A、图1B、图2A、图2B、图3A、图3B、图4A和图4B中所示的实施方式。
首先，参考图1A、图1B、图2A、图2B、图3A和图3B，每个发光元件LD可以包括第一半导体层11、第二半导体层13以及插置在第一半导体层11和第二半导体层13之间的有源层12。在一个或多个实施方式中，发光元件LD可以实现为发光堆叠结构，其中第一半导体层11、有源层12和第二半导体层13顺序堆叠。
根据本公开的一个或多个实施方式，发光元件LD可以具有在一个方向上延伸的形状。当假设发光元件LD的延伸方向是长度方向时，发光元件LD可以具有沿着延伸方向的一个端部和另一个端部。第一半导体层11和第二半导体层13中的任何一个可以设置在发光元件LD的一个端部处，并且第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的另一个端部处。
发光元件LD可以设置成各种形状。在一个或多个实施方式中，发光元件LD可以具有在其长度方向上长的杆状形状或棒状形状(例如，发光元件LD的纵横比大于1)。在本公开的一个或多个实施方式中，发光元件LD在长度方向上的长度L可以大于发光元件LD的直径D(或截面的宽度)。发光元件LD可以包括例如制造得足够小以具有到纳米级至微米级的程度的直径D和/或长度L的发光二极管。在本公开的一个或多个实施方式中，可以将发光元件LD的尺寸修改为适于应用发光元件LD的发光设备或自发光显示设备的要求(或设计条件)。
第一半导体层11可以包括例如至少一个n型半导体层。例如，第一半导体层11可以包括半导体材料InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且可以包括掺杂有第一导电掺杂剂(诸如Si、Ge或Sn)的n型半导体层。然而，构成第一半导体层11的材料不限于此。在一个或多个实施方式中，第一半导体层11可配置有各种材料。
有源层12形成在第一半导体层11上，并且可以形成为单量子阱结构或多量子阱结构。有源层12的位置可以根据发光元件LD的种类而不同地改变。有源层12可以发射具有400nm至900nm的波长的光，并且使用双异质结构。在本公开的一个或多个实施方式中，掺杂有导电掺杂剂的覆层可以形成在有源层12的顶部和/或底部上。在一个或多个实施方式中，覆层可以形成为AlGaN层或InAlGaN层。在一些实施方式中，诸如AlGaN或AlInGaN的材料可用于形成有源层12。在一个或多个实施方式中，有源层12可配置有各种材料。
当在发光元件LD的端部之间施加具有适当电压(例如，设定或预定电压)或更大电压的电场时，发光元件LD随着电子-空穴对在有源层12中复合而发光。使用这种原理来控制发光元件LD的发光，使得发光元件LD可以用作包括显示设备的像素的各种发光装置的光源。
第二半导体层13形成在有源层12上，并且可以包括具有与第一半导体层11的类型不同类型的半导体层。例如，第二半导体层13可以由与第一半导体层11的半导体材料不同的半导体材料形成，或者第二半导体层13可以由具有与第一半导体层11的半导体材料的材料性质不同的材料性质的半导体材料形成。在一个或多个实施方式中，第二半导体层13可以包括至少一种p型半导体材料。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以包括掺杂有诸如Mg的第二导电掺杂剂的p型半导体层。然而，构成第二半导体层13的材料不限于此。在一个或多个实施方式中，第二半导体层13可配置有各种材料。
在本公开的一个或多个实施方式中，第一半导体层11和第二半导体层13可以在发光元件LD的长度方向上具有不同的宽度(或厚度)。在一个或多个实施方式中，沿着发光元件LD的长度方向，第一半导体层11可具有比第二半导体层13的宽度(或厚度)相对更宽(或更厚)的宽度(或厚度)。例如，如图1A至图3B中所示，相比于第一半导体层11的下表面，发光元件LD的有源层12可以定位成更邻近第二半导体层13的上表面。
根据本公开的一个或多个实施方式，除了以上描述的第一半导体层11、有源层12和第二半导体层13之外，发光元件LD还可以包括设置在第二半导体层13的顶部上的附加电极15。在一些实施方式中，如图3A和图3B中所示，发光元件LD还可以包括设置在第一半导体层11的一端处的另一附加电极16。
附加电极15和16可以是欧姆接触电极，但本公开不限于此。在一些实施方式中，附加电极15和16可以是肖特基接触电极。附加电极15和16可以包括金属或金属氧化物。例如，附加电极15和16可以包括铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、氧化铟锡(ITO)及其任何氧化物或合金中的一种或混合物，但本公开不限于此。
分别包括在附加电极15和16中的材料可以彼此相同(或基本上相同)或彼此不同。附加电极15和16可以是基本上透明的或半透明的。例如，在发光元件LD中产生的光可以通过穿过附加电极15和16而发射到发光元件LD的外部。在一些实施方式中，当在发光元件LD中产生的光不穿过附加电极15和16并且通过除了发光元件LD的两个端部之外的区域发射到发光元件LD的外部时，附加电极15和16可以包括不透明的金属。
在本公开的一个或多个实施方式中，发光元件LD还可以包括绝缘膜14。然而，在一些实施方式中，绝缘膜14可以被省略，或者可以设置成仅覆盖第一半导体层11、有源层12和第二半导体层13的部分。
绝缘膜14可以防止(或避免)当有源层12与除了第一半导体层11和第二半导体层13之外的导电材料接触时可能发生的短路。此外，形成绝缘膜14，使得最小化或减少发光元件LD的表面缺陷，从而改善发光元件LD的寿命和效率。此外，当密集地设置多个发光元件LD时，绝缘膜14可以防止(或避免)可能在发光元件LD之间发生的不希望的短路。是否设置绝缘膜14不受限制，只要可以防止(或避免)有源层12与外部导电材料发生短路即可。
如图1A和图1B中所示，绝缘膜14可以设置成完全围绕(或部分覆盖)包括第一半导体层11、有源层12、第二半导体层13和附加电极15的发光堆叠结构的外周(例如，周向)表面的形状。为了便于描述，图1A中示出了省略绝缘膜14的一部分的情况，并且包括在实际发光元件LD中的第一半导体层11、有源层12、第二半导体层13和附加电极15可以被绝缘膜14围绕(或者被绝缘膜14部分地覆盖)。在一些实施方式中，当用包括第一半导体层11、有源层12和第二半导体层13的发光堆叠结构来实现发光元件LD时，绝缘膜14可以设置成围绕(或部分覆盖)第一半导体层11、有源层12和第二半导体层13中的每一个的外周(例如，周向)表面的形状。
尽管在上述实施方式中描述了绝缘膜14设置成完全围绕第一半导体层11、有源层12、第二半导体层13和附加电极15中的每一个的外周(例如，周向)表面的形状的情况，但是本公开不限于此。
在一些实施方式中，如图2A和图2B中所示，绝缘膜14可以围绕(或部分覆盖)第一半导体层11、有源层12和第二半导体层13中的每一个的外周(例如，周向)表面，并且可以不完全围绕设置在第二半导体层13上的附加电极15的外周(例如，周向)表面。在一个或多个实施方式中，绝缘膜14可以仅围绕附加电极15的外周(例如，周向)表面的一部分，并且可以不围绕附加电极15的外周(例如，周向)表面的另一部分。然而，绝缘膜14可暴露发光元件LD的至少两个端部。换句话说，绝缘膜14可以暴露发光元件LD的位于两端处的一部分。在一个或多个实施方式中，除了设置在第二半导体层13的一端处的附加电极15之外，绝缘膜14可以暴露第一半导体层11的一个端部。在一些实施方式中，如图3A和图3B中所示，当附加电极15和16设置在发光元件LD的两个端部处时，绝缘膜14可以暴露附加电极15和16中的每一个的至少一个区域。在一个或多个实施方式中，可以不设置绝缘膜14。
根据本公开的一个或多个实施方式，绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括选自由氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(AlOx)和二氧化钛(TiO2)组成的组中的至少一种绝缘材料。然而，本公开不限于此，并且具有绝缘性质的各种材料可以用于绝缘膜14。
当在发光元件LD中设置绝缘膜14时，可以防止(或避免)有源层12与第一电极和/或第二电极短路。在一个或多个实施方式中，形成绝缘膜14，使得最小化或减少发光元件LD的表面缺陷，从而改善发光元件LD的寿命和效率。在一个或多个实施方式中，当密集地设置多个发光元件LD时，绝缘膜14可以防止(或避免)可能在发光元件LD之间发生的不希望的短路。
上述发光元件LD可以用作各种显示设备的发光源。发光元件LD可以通过表面处理工艺制造。例如，当将多个发光元件LD混合在要提供给每个发光区域(例如，每个像素的发光区域或每个子像素的发光区域)的液体溶液(或溶剂)中时，可以对每个发光元件LD进行表面处理，使得发光元件LD不在溶液中不均匀地聚集，而在溶液中基本上均匀地分散。
包括上述发光元件LD的发光装置可以用在需要光源的各种类型的设备(包括显示设备)中。当在显示面板的每个像素的发光区域中设置多个发光元件LD时，发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用在需要光源的其他类型的设备(诸如照明设备)中。
接下来，将参考图4A和图4B描述通过生长工艺制造的发光元件LD'。
在通过生长工艺制造的发光元件LD'的描述中，将主要描述与上述实施方式的部分不同的部分，以避免冗余。在通过生长工艺制造的发光元件LD'中没有具体描述的部分可以遵循上述实施方式的部分。此外，与上述实施方式的组件类似和/或相同的组件用相同的附图标记表示。
参考图4A和图4B，根据本公开的一个或多个实施方式的发光元件LD'包括第一半导体层11'、第二半导体层13'和插置在第一半导体层11'和第二半导体层13'之间的有源层12'。在一些实施方式中，发光元件LD'可以包括具有核-壳结构的发光图案10'，核-壳结构包括位于其中心处的第一半导体层11'、围绕第一半导体层11'的至少一侧的有源层12'(例如，有源层12'可以在第一半导体层11'的周边周围围绕第一半导体层11')、围绕有源层12'的至少一侧的第二半导体层13'(例如，第二半导体层13'可以在有源层12'的周边周围围绕有源层12')以及围绕第二半导体层13'的至少一侧的附加电极15'(例如，附加电极15'可以在第二半导体层13'的周边周围围绕第二半导体层13')。
发光元件LD'可以设置成在一个方向上延伸的多棱锥形状。在一个或多个实施方式中，发光元件LD'可以设置成六棱锥形状。当假设发光元件LD'的延伸方向是发光元件LD'的长度方向时，发光元件LD'可以具有沿着长度方向的一个端部(或下端部)和另一个端部(或上端部)。第一半导体层11'和第二半导体层13'中的一个的一部分可以在发光元件LD'的一个端部(或下端部)处暴露，并且第一半导体层11'和第二半导体层13'中的另一个的一部分可以在发光元件LD'的另一个端部(或上端部)处暴露。在一个或多个实施方式中，第一半导体层11'的一部分可以在发光元件LD'的一个端部(或下端部)处暴露，并且第二半导体层13'的一部分可以在发光元件LD'的另一个端部(或上端部)处暴露。当发光元件LD'应用作显示设备的光源时，第一半导体层11'的暴露部分可以与用于驱动发光元件LD'的驱动电极中的一个接触，并且第二半导体层13'的暴露部分可以与驱动电极中的另一个接触。
在一些实施方式中，当发光元件LD'包括附加电极15'时，围绕第二半导体层13'的至少一侧的附加电极15'的一部分可以在发光元件LD'的另一端部(或上端部)处暴露。当发光元件LD'应用作显示设备的光源时，附加电极15'的暴露部分可以与另一个驱动电极接触以电连接到一个电极。
在本公开的一个或多个实施方式中，第一半导体层11'可以位于核(例如，发光元件LD'的中心(或中间))处。发光元件LD'可以设置成与第一半导体层11'的形状对应的形状。在一个或多个实施方式中，当第一半导体层11'具有六棱锥形状时，发光元件LD'和发光图案10'也可以具有六棱锥形状。
有源层12'可以设置和/或形成为在发光元件LD'的长度方向上围绕第一半导体层11'的外周(例如，周向)表面的形状。例如，有源层12'可以设置和/或形成为在发光元件LD'的长度方向上围绕第一半导体层11'的两个端部之间的除了设置在下侧处的另一端部之外的其他区域的形状。
第二半导体层13'可以设置和/或形成为在发光元件LD'的长度方向上围绕有源层12'的形状，并且第二半导体层13'包括具有与第一半导体层11'的类型不同的类型的半导体层。例如，第二半导体层13'可以由与第一半导体层11'的半导体材料不同的半导体材料形成，或者第二半导体层13'可以由具有与第一半导体层11'的半导体材料的材料性质不同的材料性质的半导体材料形成。在一个或多个实施方式中，第二半导体层13'可以包括至少一个p型半导体层。
在本公开的一个或多个实施方式中，发光元件LD'可以包括围绕第二半导体层13'的至少一侧的附加电极15'。附加电极15'可以是电连接到第二半导体层13'的欧姆接触电极或肖特基接触电极，但本公开不限于此。
如上所述，发光元件LD'可以配置为具有两个突出端部的六棱锥形状，并且可以包括具有核-壳结构的发光图案10'，核-壳结构包括位于其中心处的第一半导体层11'、围绕第一半导体层11'的至少一侧的有源层12'、围绕有源层12'的至少一侧的第二半导体层13'以及围绕第二半导体层13'的至少一侧的附加电极15'。第一半导体层11'可以设置在具有六棱锥形状的发光元件LD'的一个端部(或下端部)处，并且附加电极15'可以设置在发光元件LD'的另一个端部(或上端部)处。
在一些实施方式中，发光元件LD'还可以包括设置在具有核-壳结构的发光图案10'的外周(例如，周向)表面上的绝缘膜14'。绝缘膜14'可以包括透明绝缘材料。
图5示出了根据本公开的一个或多个实施方式的显示设备，例如，图5是使用图1A、图1B、图2A、图2B、图3A、图3B、图4A和图4B中所示的发光元件中的任何一个发光元件作为发光源的显示设备的示意性平面图。
在图5中，为了方便起见，基于其中显示图像的显示区域简要地示出了显示设备的结构。然而，在一些实施方式中，还可以在显示设备中设置未示出的至少一个驱动器(例如，扫描驱动器和数据驱动器)和/或多个信号线。
参考图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B和图5，根据本公开的一个或多个实施方式的显示设备可以包括衬底SUB、多个像素PXL、驱动器D-IC和线部LP，其中，多个像素PXL在衬底SUB上，每个像素PXL包括至少一个发光元件LD，驱动器D-IC在衬底SUB上用于驱动像素PXL，线部LP用于连接像素PXL和驱动器D-IC。
根据驱动发光元件LD的方法，显示设备可以被分类为无源矩阵型显示设备和有源矩阵型显示设备。例如，当显示设备实现为有源矩阵型显示设备时，像素PXL中的每个可以包括用于控制提供给发光元件LD的电流量的驱动晶体管、用于将数据信号传送到驱动晶体管的开关晶体管等。
例如，从分辨率、对比度和操作速度的观点来看，针对每个像素PXL选择性地发射光的有源矩阵型显示设备可为更广泛使用的。然而，本公开不限于此，并且其中针对每组像素PXL发射光的无源矩阵型显示设备也可以使用用于驱动发光元件LD的组件(例如，第一电极和第二电极等)。
衬底SUB可以包括显示区域DA和非显示区域NDA。
在一些实施方式中，显示区域DA可以设置在显示设备的中央区域中，并且非显示区域NDA可以设置在显示设备的边缘区域(或外围区域)中以围绕显示区域DA。例如，非显示区域NDA可以沿着显示区域DA的一个或多个边缘(或围绕周边)定位成邻近于显示区域DA。然而，显示区域DA和非显示区域NDA的位置不限于此，并且可以改变。
显示区域DA可以是其中设置有用于显示图像的像素PXL的区域。非显示区域NDA可以是其中设置有用于驱动像素PXL的驱动器D-IC以及连接像素PXL和驱动器D-IC的线部LP的一部分的区域。
显示区域DA可以具有各种形状。例如，显示区域DA可以设置成包括线性边的闭合多边形形状。此外，显示区域DA可以设置为包括曲化边的圆形形状和/或椭圆形形状。例如，显示区域DA可以设置成各种形状，诸如包括线性边和曲化边的半圆形或半椭圆形。
非显示区域NDA可以设置在显示区域DA的至少一侧处。在本公开的一个或多个实施方式中，非显示区域NDA可以围绕显示区域DA的外围(例如，周边或边缘)。
连接到像素PXL和驱动器D-IC(其连接到线部LP并驱动像素PXL)的线部LP可以设置在非显示区域NDA中。
线部LP可以电连接驱动器D-IC和像素PXL。线部LP可以是扇出线，其向每个像素PXL提供信号并连接到信号线(例如，连接到每个像素PXL的扫描线、数据线、发射控制线等)。
衬底SUB可以包括透明绝缘材料，以使光能够透射通过衬底SUB。衬底SUB可以是刚性衬底或柔性衬底。
衬底SUB上的一个区域可以设置为显示区域DA，使得像素PXL设置在显示区域DA中，并且衬底SUB上的另一区域可以设置为非显示区域NDA。例如，衬底SUB可以包括显示区域DA和非显示区域NDA，显示区域DA包括其中设置有相应的像素PXL的像素区域，非显示区域NDA设置在显示区域DA的外围或沿着显示区域DA的外围设置。
像素PXL中的每个可以设置在显示区域DA中。在本公开的一个或多个实施方式中，像素PXL可以在显示区域DA中布置成条纹或PenTile布置结构，但是本公开不限于此。
每个像素PXL可以包括由相应的扫描信号和相应的数据信号驱动的至少一个发光元件LD。发光元件LD可以具有小到纳米级至微米级程度的尺寸，并且可以与设置在其附近的发光元件LD并联连接。然而，本公开不限于此。发光元件LD可以构成每个像素PXL的光源。
每个像素PXL可以包括由合适的信号(例如，设定或预定信号，例如，扫描信号和/或数据信号)和/或合适的电源(例如，设定或预定电源，例如，第一驱动电源和第二驱动电源)驱动的至少一个光源。例如，每个像素PXL可以包括图1A至图4B中所示的实施方式中的每个中所示的发光元件LD，例如，每个像素PXL可以包括具有小到纳米级至微米级程度的尺寸的至少一个微发光元件LD。然而，在本公开的一个或多个实施方式中，可以用作像素PXL的光源的发光元件LD的类型不限于此。
在本公开的一个或多个实施方式中，像素PXL的颜色、种类和/或数量不受特别限制。例如，由每个像素PXL发射的光的颜色可以不同地改变。例如，取决于像素或子像素，由每个像素PXL发射的光的颜色可以是红色、蓝色、绿色或白色。
驱动器D-IC可以通过线部LP向每个像素PXL提供合适的信号(设定或预定信号)和合适的电源(例如，设定或预定电源)，并且因此，可以控制像素PXL的驱动。
驱动器D-IC可以包括扫描驱动器、发射驱动器、数据驱动器和时序控制器，扫描驱动器通过扫描线向像素PXL提供扫描信号，发射驱动器通过发射控制线向像素PXL提供发射控制信号，数据驱动器通过数据线向像素PXL提供数据信号。时序控制器可以控制扫描驱动器、发射驱动器和数据驱动器。
图6A至图6E是示出图5中所示的一个像素中所包括的组件之间的电连接关系的各种实施方式的电路图。
例如，图6A至图6E示出了适用于有源显示设备的像素PXL中所包括的组件之间的电连接关系的不同实施方式。然而，适用于本公开的一个或多个实施方式的像素PXL中所包含的组件的种类(或类型)不限于此。
在图6A至图6E中，像素PXL综合地不仅包括图5中所示的像素PXL中的每一个中所包括的组件，而且还包括其中设置有组件的区域。在一些实施方式中，图6A至图6E中所示的像素PXL中的每一个可以是设置在图5中所示的显示设备中的像素PXL中的任一个，且像素PXL可具有基本上彼此相同或类似的结构。
参考图1A至图4B、图5以及图6A至图6E，一个像素PXL(在下文中，称为“像素”)可包括发光单元EMU，发光单元EMU产生具有对应于数据信号的亮度的光。此外，像素PXL还可以选择性地包括用于驱动发光单元EMU的像素电路144。
在一些实施方式中，发光单元EMU可以包括并联连接在第一电力线PL1和第二电力线PL2之间的多个发光元件LD，第一电力线PL1施加有第一驱动电源VDD的电压，第二电力线PL2施加有第二驱动电源VSS的电压。例如，发光单元EMU可以包括经由像素电路144和第一电力线PL1连接到第一驱动电源VDD的第一电极EL1(或“第一对准电极”)、通过第二电力线PL2连接到第二驱动电源VSS的第二电极EL2(或“第二对准电极”)以及在相同的方向上并联连接在第一电极EL1和第二电极EL2之间的多个发光元件LD。在本公开的一个或多个实施方式中，第一电极EL1可以是阳极电极，并且第二电极EL2可以是阴极电极。
在本公开的一个或多个实施方式中，发光单元EMU中所包括的发光元件LD中的每个可以包括通过第一电极EL1连接到第一驱动电源VDD的一个端部和通过第二电极EL2连接到第二驱动电源VSS的另一个端部。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电势。例如，第一驱动电源VDD可以设置为高电势电源，并且第二驱动电源VSS可以设置为低电势电源。第一驱动电源VDD和第二驱动电源VSS之间的电势差可以设置为大于或等于在像素PXL的发射周期期间发光元件LD的阈值电压。
如上所述，在相同的方向(例如，正向方向)上并联连接在提供有不同电压的第一电极EL1和第二电极EL2之间的发光元件LD可以分别形成有效光源。有效光源可以构成像素PXL的发光单元EMU。
发光单元EMU中的发光元件LD中的每个可以发射具有与通过相应的像素电路144提供的驱动电流对应的亮度的光。例如，像素电路144可以在每个帧周期期间向发光单元EMU提供与相应帧数据的灰度级值对应的驱动电流。提供给发光单元EMU的驱动电流可以分开流过在相同的方向上连接(例如，彼此并联连接)的发光元件LD。例如，发光单元EMU可以发射具有与驱动电流对应的亮度的光，同时每个发光元件LD发射具有与流过其的电流对应的亮度的光。
同时，尽管在图6A至图6E中示出了发光元件LD在相同的方向上连接在(例如，彼此并联连接在)第一驱动电源VDD和第二驱动电源VSS之间的实施方式，但是本公开不限于此。在一些实施方式中，除了形成相应有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源。例如，如图6D和图6E中所示，还可以在发光单元EMU的第一电极EL1和第二电极EL2之间连接至少一个反向发光元件LDr。反向发光元件LDr与形成有效光源的发光元件LD(例如，在正向方向上连接的发光元件LD)一起并联连接在第一电极EL1和第二电极EL2之间，并且可以在与发光元件LD所连接的方向(例如，正向方向)相反的方向上连接在第一电极EL1和第二电极EL2之间。尽管在第一电极EL1和第二电极EL2之间施加驱动电压(例如，设定或预定驱动电压，例如，正向驱动电压)，但是反向发光元件LDr保持非激活状态(例如，反向偏置状态)，并且因此，基本上没有电流流过反向发光元件LDr。
像素电路144可以连接到相应像素PXL的扫描线Si和数据线Dj。例如，当假设像素PXL设置在显示区域DA的第i(例如，i是自然数)行和第j(例如，j是自然数)列上时，像素PXL的像素电路144可以连接到显示区域DA的第i扫描线Si和第j数据线Dj。在一些实施方式中，如图6A和图6B中所示，像素电路144可包括第一晶体管T1和第二晶体管T2以及存储电容器Cst。然而，像素电路144的结构不限于图6A和图6B中所示的实施方式。
首先，参考图6A，像素电路144可以包括第一晶体管T1和第二晶体管T2以及存储电容器Cst。
第二晶体管T2(例如，开关晶体管)的第一端子可连接到数据线Dj，且第二晶体管T2的第二端子可连接到第一节点N1。第二晶体管T2的第一端子和第二端子是不同的端子。例如，当第一端子是源电极时，第二端子可以是漏电极，或者当第一端子是漏电极时，第二端子可以是源电极。在一个或多个实施方式中，第二晶体管T2的栅电极可以连接到扫描线Si。
当具有能够使第二晶体管T2导通的电压(例如，低电压)的扫描信号施加到第二晶体管T2的栅电极时，第二晶体管T2导通以电连接数据线Dj和第一节点N1。相应帧的数据信号被提供给数据线Dj。因此，数据信号被传送到第一节点N1。传送到第一节点N1的数据信号充入到存储电容器Cst中。
第一晶体管T1(例如，驱动晶体管)的第一端子可以连接到第一驱动电源VDD，并且第一晶体管T1的第二端子可以电连接到发光元件LD中的每个的第一电极EL1。例如，第一晶体管T1的第二端子可以电连接到发光单元EMU的第一电极EL1。在一个或多个实施方式中，第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1与第一节点N1的电压对应地控制提供给发光元件LD的驱动电流量。例如，第一晶体管T1可以控制提供给发光单元EMU中的发光元件LD中的每个的驱动电流量。
存储电容器Cst的一个电极可以连接到第一驱动电源VDD，并且存储电容器Cst的另一个电极可以连接到第一节点N1。存储电容器Cst充入与提供给第一节点N1的数据信号对应的电压，并保持充入的电压，直到提供下一帧的数据信号。
在图6A和图6B的每一个中，示出了像素电路144，像素电路144包括用于将数据信号传送到像素PXL内部的第二晶体管T2、用于存储数据信号的存储电容器Cst以及用于将对应于数据信号的驱动电流提供给发光单元EMU的发光元件LD的第一晶体管T1。
然而，本公开不限于此，并且可以对像素电路144的结构进行各种修改。例如，像素电路144还可以包括至少一个晶体管元件，诸如用于补偿第一晶体管T1的阈值电压的晶体管元件、用于初始化第一节点N1的晶体管元件和/或用于控制发光元件LD的发射时间的晶体管元件，或者包括其他电路元件，诸如用于提高第一节点N1的电压的升压电容器。
在一个或多个实施方式中，尽管图6A中示出了其中像素电路144中所包括的所有晶体管(例如，第一晶体管T1和第二晶体管T2)以P型晶体管实现的情况，但本公开不限于此。例如，像素电路144中所包括的第一晶体管T1和第二晶体管T2中的至少一个可以用N型晶体管实现。
接下来，参考图1A至图4B、图5和图6B，第一晶体管T1和第二晶体管T2可以用N型晶体管实现。除了一些组件的连接位置(例如，存储电容器Cst连接在第一节点N1与第一晶体管T1的源电极之间)由于晶体管类型的改变而改变之外，图6B中所示的像素电路144的配置或操作与图6A中所示的像素电路144的配置或操作类似。因此，将对其进行简要描述。
在本公开的一个或多个实施方式中，图6B中所示的像素电路144可包括用N型晶体管实现的第一晶体管T1和第二晶体管T2以及存储电容器Cst。当用N型晶体管实现第一晶体管T1和第二晶体管T2时，发光单元EMU可以连接在第一驱动电源VDD和像素电路144之间，以实现存储电容器Cst的稳定性，存储电容器Cst充入与提供给第一节点N1的数据信号对应的电压。然而，本公开不限于此。在一些实施方式中，图6B中所示的发光单元EMU可以连接在像素电路144和第二驱动电源VSS之间。在本公开的一个或多个实施方式中，像素电路144的配置不限于图6A和图6B中所示的实施方式。例如，像素电路144可以配置为如图6C和图6D中所示的实施方式中示出的那样。
如图6C和图6D中所示，像素电路144可以连接到像素PXL的扫描线Si和数据线Dj。例如，当假设像素PXL设置在显示区域DA的第i行和第j列上时，相应像素PXL的像素电路144可以连接到显示区域DA的第i扫描线Si和第j数据线Dj。
在一些实施方式中，像素电路144还可以连接到至少另一扫描线。例如，设置在显示区域DA的第i行上的像素PXL还可以连接到第(i-1)扫描线Si-1(例如，前一扫描线)和/或第(i+1)扫描线Si+1(例如，下一扫描线)。此外，在一些实施方式中，除了第一驱动电源VDD和第二驱动电源VSS之外，像素电路144还可以连接到第三电源。例如，像素电路144还可以连接到初始化电源Vint。
像素电路144可以包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1(例如，驱动晶体管)的一个电极(例如，源电极)可以经由第五晶体管T5连接到第一驱动电源VDD，并且第一晶体管T1的另一个电极(例如，漏电极)可以经由第六晶体管T6连接到发光元件LD的一个端部。例如，第一晶体管T1的漏电极可以电连接到发光元件LD中的每个的第一电极EL1。在一个或多个实施方式中，第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1与第一节点N1的电压对应地控制经由发光元件LD在第一驱动电源VDD和第二驱动电源VSS之间流动的驱动电流量。
第二晶体管T2(例如，开关晶体管)可以连接在与像素PXL连接的第j数据线Dj和第一晶体管T1的源电极之间。在一个或多个实施方式中，第二晶体管T2的栅电极可连接到与像素PXL连接的第i扫描线Si。当具有栅极导通电压(例如，低电压)的扫描信号被提供给第i扫描线Si时，第二晶体管T2可以导通，以将第j数据线Dj电连接到第一晶体管T1的源电极。因此，当第二晶体管T2导通时，从第j数据线Dj提供的数据信号传送到第一晶体管T1的源电极。
第三晶体管T3可以连接在第一晶体管T1的漏电极和第一节点N1之间。在一个或多个实施方式中，第三晶体管T3的栅电极可以连接到第i扫描线Si。当从第i扫描线Si提供具有栅极导通电压的扫描信号时，第三晶体管T3可以导通，以将第一晶体管T1的漏电极和第一节点N1彼此电连接。
第四晶体管T4可以连接在第一节点N1和施加有初始化电源Vint的初始化电力线之间。在一个或多个实施方式中，第四晶体管T4的栅电极可连接到前一扫描线，例如第(i-1)扫描线Si-1。当具有栅极导通电压的扫描信号提供到第(i-1)扫描线Si-1时，第四晶体管T4可以导通，以将初始化电源Vint的电压传输到第一节点N1。初始化电源Vint可以具有等于或小于数据信号的最低电压的电压。
第五晶体管T5可以连接在第一驱动电源VDD和第一晶体管T1(例如，第一晶体管T1的源电极)之间。在一个或多个实施方式中，第五晶体管T5的栅电极可连接到相应的发射控制线，例如，第i发射控制线Ei。当具有栅极截止电压(例如，高电压)的发射控制信号提供给第i发射控制线Ei时，第五晶体管T5可以截止，并且第五晶体管T5可以在其他情况下(例如，当具有栅极导通电压(例如，低电压)的发射控制信号提供给第i发射控制线Ei时)导通。
第六晶体管T6可以连接在第一晶体管T1和发光元件LD的一个端部之间。例如，第六晶体管T6可以连接在第一晶体管T1的漏电极与发光单元EMU的发光元件LD中的每个的第一电极EL1或第二节点N2之间。在一个或多个实施方式中，第六晶体管T6的栅电极可以连接到第i发射控制线Ei。当具有栅极截止电压(例如，高电压)的发射控制信号提供给第i发射控制线Ei时，第六晶体管T6可以截止，并且第六晶体管T6可以在其他情况下(例如，当具有栅极导通电压(例如，低电压)的发射控制信号提供给第i发射控制线Ei时)导通。
第七晶体管T7可以连接在发光元件LD的一个端部(例如，发光单元EMU的发光元件LD中的每个的第一电极EL1)或第二节点N2和施加有初始化电源Vint的初始化电力线之间。在一个或多个实施方式中，第七晶体管T7的栅电极可连接到下一级的扫描线中的任一个，例如，第(i+1)扫描线Si+1。当具有栅极导通电压(例如，低电压)的扫描信号提供给第(i+1)扫描线Si+1时，第七晶体管T7可以导通，以将初始化电源Vint的电压提供给发光元件LD的一个端部(例如，发光单元EMU的发光元件LD中的每个的第一电极EL1)。
存储电容器Cst可以连接在第一驱动电源VDD和第一节点N1之间。存储电容器Cst可以存储与在每个帧周期中提供给第一节点N1的数据信号和第一晶体管T1的阈值电压对应的电压。
尽管图6C和图6D中示出了像素电路144中所包括的所有晶体管(例如，第一晶体管T1至第七晶体管T7)用P型晶体管实现的情况，但是本公开不限于此。例如，第一晶体管T1至第七晶体管T7中的至少一个可以用N型晶体管代替。在一个或多个实施方式中，如图6D中所示，还可以在发光单元EMU的第一电极EL1和第二电极EL2之间连接至少一个反向发光元件LDr。
在本公开的一个或多个实施方式中，像素电路144的配置不限于图6A至图6D中所示的实施方式。例如，像素电路144可以配置为如图6E中所示的实施方式中示出的那样。
如图6E中所示，像素电路144还可以连接到控制线CLi和感测线SENj。例如，设置在显示区域DA的第i行和第j列上的像素PXL的像素电路144可以连接到显示区域DA的第i控制线CLi和第j感测线SENj。除了图6A和图6B中所示的第一晶体管T1和第二晶体管T2之外，像素电路144还可以包括第三晶体管T3。
第三晶体管T3可以连接在第一晶体管T1和感测线SENj之间。例如，第三晶体管T3的一个电极可以连接到第一晶体管T1的连接到发光单元EMU的第一电极EL1的一个电极(例如，源电极)，并且第三晶体管T3的另一个电极可以连接到感测线SENj。在一个或多个实施方式中，当省略感测线SENj时，第三晶体管T3的栅电极可以连接到数据线Dj。在一个或多个实施方式中，如图6E中所示，存储电容器Cst可以连接在第一节点N1和第一晶体管T1的源电极之间。
在一些实施方式中，第三晶体管T3的栅电极可以连接到控制线CLi。在一个或多个实施方式中，当省略控制线CLi时，第三晶体管T3的栅电极可以连接到扫描线Si。第三晶体管T3可以通过具有栅极导通电压(例如，高电平)的控制信号而导通以电连接感测线SENj和第一晶体管T1，其中，控制信号在感测周期(例如，设定或预定感测周期)期间提供给控制线CLi。
在一些实施方式中，感测周期可以是其中可以确定布置在显示区域DA中的像素PXL中的每一个的特性信息(例如，第一晶体管T1的阈值电压等)的周期。在感测周期期间，可以使第一晶体管T1导通的参考电压(例如，设定或预定参考电压)可以通过数据线Dj和第二晶体管T2提供至第一节点N1，或者当每个像素PXL连接到电流源等时，第一晶体管T1可以导通。在一个或多个实施方式中，当第三晶体管T3通过从第三晶体管T3的栅电极处的控制线CLi供应的、具有栅极导通电压的控制信号而导通时，第一晶体管T1可连接到感测线SENj。因此，可以通过感测线SENj提取每个像素PXL的特性信息，特性信息包括第一晶体管T1的阈值电压等。所提取的特性信息可以用于转换图像数据，从而可以补偿像素PXL之间的特性偏差。
尽管图6E中示出了其中全部第一晶体管T1至第三晶体管T3是N型晶体管的实施方式，但是本公开不限于此。例如，第一晶体管T1至第三晶体管T3中的至少一个可以用P型晶体管代替。此外，尽管图6E中示出了发光单元EMU连接在像素电路144和第二驱动电源VSS之间的实施方式，但是发光单元EMU可以连接在第一驱动电源VDD和像素电路144之间。在一个或多个实施方式中，如图6E中所示，还可以在发光单元EMU的第一电极EL1和第二电极EL2之间连接至少一个反向发光元件LDr。
此外，尽管图6A至图6E中示出了其中构成每个发光单元EMU的所有发光元件LD并联连接的实施方式，但是本公开不限于此。在一些实施方式中，发光单元EMU可以配置为包括至少一个串联级，该串联级包括彼此并联连接的多个发光元件LD。例如，发光单元EMU可以配置成串联/并联混合结构。这将稍后参考图7A和图7B进行描述。
适用于本公开的像素PXL的结构不限于图6A至图6E中所示的实施方式，且相应的像素PXL可具有各种结构。在本公开的一个或多个实施方式中，每个像素PXL可以配置在无源发光显示设备等的内部。因此，可以省略像素电路144，并且发光单元EMU中所包括的发光元件LD的两个端部可以直接连接到扫描线Si-1、Si和Si+1、数据线Dj、施加有第一驱动电源VDD的第一电力线PL1、施加有第二驱动电源VSS的第二电力线PL2和/或控制线(例如，设定或预定控制线CLi)。
图7A和图7B是示出图5中所示的一个像素中所包括的组件之间的电连接关系的其他实施方式的电路图。在图7A和图7B中，每个像素PXL的发光单元EMU可以配置为包括彼此连续连接的多个串联级。在图7A和图7B中所示的实施方式的描述中，可不重复对组件(例如，与图6A至图6E中所示的实施方式的像素电路144类似或相同的像素电路144)的详细描述以避免冗余。
首先，参考图7A，发光单元EMU可以包括彼此串联连接的多个发光元件LD。例如，发光单元EMU可以包括在正向方向上串联连接在第一驱动电源VDD和第二驱动电源VSS之间的第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4。在一个或多个实施方式中，当任意指定第一发光元件LD1至第四发光元件LD4中的至少一个发光元件时，或者当包含地指定第一发光元件LD1至第四发光元件LD4时，一个或多个发光元件被称为一个或多个发光元件LD。
第一发光元件LD1的一个端部(例如，第二半导体层)可以通过发光单元EMU的第一电极EL1连接到第一驱动电源VDD，并且第一发光元件LD1的另一个端部(例如，第一半导体层)可以通过连接在第一串联级和第二串联级之间的第一中间电极CTE1连接到第二发光元件LD2的一个端部(例如，第二半导体层)。
第二发光元件LD2的一个端部可以连接到第一中间电极CTE1，并且第二发光元件LD2的另一个端部(例如，第一半导体层)可以通过连接在第二串联级和第三串联级之间的第二中间电极CTE2连接到第三发光元件LD3的一个端部(例如，第二半导体层)。
第三发光元件LD3的一个端部可以连接到第二中间电极CTE2，并且第三发光元件LD3的另一个端部(例如，第一半导体层)可以通过连接在第三串联级和第四串联级之间的第三中间电极CTE3连接到第四发光元件LD4的一个端部(例如，第二半导体层)。
第四发光元件LD4的一个端部可以连接到第三中间电极CTE3，并且第四发光元件LD4的另一个端部(例如，第一半导体层)可以通过发光单元EMU的第二电极EL2连接到第二驱动电源VSS。
如上所述，第一发光元件LD1至第四发光元件LD4可以串联连接在像素PXL的发光单元EMU的第一电极EL1和第二电极EL2之间。
与具有其中发光元件LD并联连接的结构的发光单元EMU相比，在具有其中发光元件LD串联连接的结构的发光单元EMU中，施加在第一电极EL1和第二电极EL2之间的电压可以增加，并且流过发光单元EMU的驱动电流的幅度可以减小。因此，当每个像素PXL的发光单元EMU配置成串联结构时，可以降低显示设备的功耗。
在一些实施方式中，至少一个串联级可以设置成包括彼此并联连接的多个发光元件LD的形式。因此，每个像素PXL的发光单元EMU可以配置成串联/并联混合结构。例如，发光单元EMU可以配置为如图7B中所示的那样。
接下来，参考图7B，像素PXL的发光单元LD可以包括顺序连接在第一驱动电源VDD和第二驱动电源VSS之间的多个串联级。在一个或多个实施方式中，串联级中的每个可以包括在正向方向上连接在构成相应串联级的电极对的两个电极之间的一个或多个发光元件LD。例如，发光单元EMU可以包括顺序连接在第一驱动电源VDD和第二驱动电源VSS之间的第一串联级SET1至第三串联级SET3。第一串联级SET1至第三串联级SET3中的每一个可以包括构成相应串联级的电极对的两个电极EL1和EL2a、EL2b和EL3a或EL3b和EL4以及在正向方向(例如，相同方向)上并联连接在两个电极EL1和EL2a、EL2b和EL3a或EL3b和EL4之间的多个发光元件LD。
第一串联级SET1可以包括构成包括在发光单元EMU中的电极对的电极EL1和EL2a、EL2b和EL3a以及EL3b和EL4中的第一电极EL1和第2a电极EL2a，并且可以包括连接在第一电极EL1和第2a电极EL2a之间的至少一个第一发光元件LD1。例如，第一串联级SET1可以包括经由像素电路144连接到第一驱动电源VDD的第一电极EL1、(例如，经由第二串联级SET2和第三串联级SET3)连接到第二驱动电源VSS的第2a电极EL2a以及连接在第一电极EL1和第2a电极EL2a之间的多个第一发光元件LD1。每个第一发光元件LD1的一个端部(例如，第二半导体层)可以电连接到第一串联级SET1的第一电极EL1，并且第一发光元件LD1的另一个端部(例如，第一半导体层)可以电连接到第一串联级SET1的第2a电极EL2a。第一发光元件LD1可以彼此并联连接在第一串联级SET1的第一电极EL1和第2a电极EL2a之间，并且可以在相同的方向(例如，正向方向)上连接在第一电极EL1和第2a电极EL2a之间。在一些实施方式中，至少一个反向发光元件(参见图6D中所示的LDr)可以进一步连接到第一串联级SET1。反向发光元件LDr可以与构成有效光源的第一发光元件LD1(例如，在正向方向上连接的发光元件)一起并联连接在第一电极EL1和第2a电极EL2a之间，并且可以在与第一发光元件LD1的方向相反的方向上连接在第一电极EL1和第2a电极EL2a之间。尽管驱动电压(例如，设定或预定驱动电压，例如，反向方向上的驱动电压)施加在第一电极EL1和第2a电极EL2a之间，但是反向发光元件LDr保持非激活状态(例如，反向偏置状态)，并且因此，基本上没有电流流过反向发光元件LDr。
第二串联级SET2可以包括构成包括在发光单元EMU中的电极对的电极EL1和EL2a、EL2b和EL3a以及EL3b和EL4中的第2b电极EL2b和第3a电极EL3a，并且可以包括连接在第2b电极EL2b和第3a电极EL3a之间的至少一个第二发光元件LD2。例如，第二串联级SET2可以包括经由像素电路144和第一串联级SET1连接到第一驱动电源VDD的第2b电极EL2b、经由第三串联级SET3连接到第二驱动电源VSS的第3a电极EL3a以及彼此并联连接在第2b电极EL2b和第3a电极EL3a之间的多个第二发光元件LD2。第二发光元件LD2中的每个的一个端部(例如，第二半导体层)可以电连接到第二串联级SET2的第2b电极EL2b，并且第二发光元件LD2的另一个端部(例如，第一半导体层)可以电连接到第二串联级SET2的第3a电极EL3a。第二发光元件LD2可以彼此并联连接在第二串联级SET2的第2b电极EL2b和第3a电极EL3a之间，并且可以通过第2b电极EL2b和第3a电极EL3a在相同的方向(例如，正向方向)上连接在第一驱动电源VDD和第二驱动电源VSS之间。在一些实施方式中，至少一个反向发光元件(参见图6D中所示的LDr)可以进一步连接在第2b电极EL2b和第3a电极EL3a之间。反向发光元件LDr可以与构成有效光源的第二发光元件LD2一起并联连接在第2b电极EL2b和第3a电极EL3a之间，并且可以在与第二发光元件LD2的方向相反的方向上连接在第2b电极EL2b和第3a电极EL3a之间。
在本公开的一个或多个实施方式中，第一串联级SET1的第2a电极EL2a和第二串联级SET2的第2b电极EL2b可以整体地设置成彼此连接。例如，第一串联级SET1的第2a电极EL2a和第二串联级SET2的第2b电极EL2b可以构成电连接第一串联级SET1和第二串联级SET2的第二电极EL2。如上所述，当第一串联级SET1的第2a电极EL2a和第二串联级SET2的第2b电极EL2b整体地设置时，第2a电极EL2a和第2b电极EL2b可以是第二电极EL2的不同区域。
第三串联级SET3可以包括构成包括在发光单元EMU中的电极对的电极EL1和EL2a、EL2b和EL3a以及EL3b和EL4中的第3b电极EL3b和第四电极EL4，并且可以包括连接在第3b电极EL3b和第四电极EL4之间的至少一个第三发光元件LD3。例如，第三串联级SET3可以包括经由像素电路144和先前的串联级(例如，第一串联级SET1和第二串联级SET2)连接到第一驱动电源VDD的第3b电极EL3b、连接到第二驱动电源VSS的第四电极EL4以及彼此并联连接在第3b电极EL3b和第四电极EL4之间的多个第三发光元件LD3。第三发光元件LD3中的每一个的一个端部(例如，第二半导体层)可以电连接到第三串联级SET3的第3b电极EL3b，并且第三发光元件LD3的另一个端部(例如，第一半导体层)可以电连接到第三串联级SET3的第四电极EL4。第三发光元件LD3可以彼此并联连接在第三串联级SET3的第3b电极EL3b和第四电极EL4之间，并且可以通过第3b电极EL3b和第四电极EL4在相同的方向(例如，正向方向)上连接在第一驱动电源VDD和第二驱动电源VSS之间。在一些实施方式中，至少一个反向发光元件(参见图6D中所示的LDr)可以进一步连接在第3b电极EL3b和第四电极EL4之间。反向发光元件LDr与构成有效光源的第三发光元件LD3一起并联连接在第3b电极EL3b和第四电极EL4之间，并且可以在与第三发光元件LD3的方向相反的方向上连接在第3b电极EL3b和第四电极EL4之间。
在本公开的一个或多个实施方式中，第二串联级SET2的第3a电极EL3a和第三串联级SET3的第3b电极EL3b可以整体设置成彼此连接。例如，第二串联级SET2的第3a电极EL3a和第三串联级SET3的第3b电极EL3b可以构成电连接第二串联级SET2和第三串联级SET3的第三电极EL3。如上所述，当第二串联级SET2的第3a电极EL3a和第三串联级SET3的第3b电极EL3b整体设置时，第3a电极EL3a和第3b电极EL3b可以是第三电极EL3的不同区域。
在上述实施方式中，第一串联级SET1的第一电极EL1可以是每个像素PXL的发光单元EMU的阳极电极，并且第三串联级SET3的第四电极EL4可以是发光单元EMU的阴极电极。
如上所述，像素PXL的发光单元EMU(其包括以串联/并联混合结构连接的发光元件LD)可以将驱动电流/电压条件控制为适于应用发光单元EMU的产品的规格。
例如，与包括并联连接的发光元件LD的发光单元EMU相比，像素PXL的发光单元EMU(其包括以串联/并联混合结构连接的发光元件LD)可以减小驱动电流。在一个或多个实施方式中，与包括全部串联连接的发光元件LD的发光单元EMU(例如，如图7A中所示)相比，像素PXL的发光单元EMU(其包括以串联/并联混合结构连接的发光元件LD)可以降低施加到发光单元EMU的两端的驱动电压。在一个或多个实施方式中，当所有发光元件LD串联连接并且当串联连接的发光元件LD中的至少一个没有在正向方向上完全连接时(或者当包括反向发光元件LDr时)，驱动电流流过的路径可以在像素PXL中受阻，这可能引起暗点缺陷。另一方面，当发光元件LD以串联/并联混合结构连接(如图7B中所示)时，即使当发光元件LD中的一些没有在正向方向上连接在相应的串联级中时(或当包括反向发光元件LDr时)或者当在发光元件LD中的一些中出现缺陷时，驱动电流也可以流过每个串联级(例如，第一串联级SET1至第三串联级SET3)的另一发光元件LD。因此，可以防止或最小化像素PXL的缺陷(例如，暗点缺陷)。
图8是图5中所示的区域EA的放大平面图。图9是示意性地示出图8中所示的显示设备中所包括的像素电路层的示例的平面图。图10是示意性地示出图8中所示的显示设备中所包括的显示元件层的示例的平面图。图11是沿图8中所示的线I-I'截取的剖视图。图12是沿图8中所示的线II-II'截取的剖视图。图13是沿图8中所示的线III-III'截取的剖视图。图14A和图14B是沿图8中所示的线IV-IV'截取的剖视图。图15示出了图14B中所示的第一堤图案的另一实施方式，并且是对应于图8中所示的线IV-IV'的剖视图。图16示出了图14B中所示的显示元件层的另一实施方式，并且是对应于图8中所示的线IV-IV'的剖视图。
图8中所示的第一像素和第二像素中的每一个可以是图6A至图6E、图7A和图7B中分别示出的像素中的任一个。例如，图8中所示的第一像素和第二像素中的每一个可以是图6E中所示的像素。
为了便于描述，基于设置在区域EA中的第j像素列、第(j+1)像素列和第i像素行的交叉区域中的两个像素PXL1和PXL2，图8中示出了连接到两个像素PXL1和PXL2的扫描线Si、控制线CLi、数据线Dj和Dj+1、第一电力线PL1和初始化电力线IPL。第i像素行可以是第一像素行。
在图8中，为了便于描述，在提供给两个像素PXL1和PXL2的线中，施加有数据信号的数据线Dj和Dj+1中的第j列上的数据线可以被称为“第j数据线Dj”，数据线Dj和Dj+1中的第(j+1)列上的数据线可以被称为“第(j+1)数据线Dj+1”，第一行上的扫描线可以被称为“扫描线Si”，第一行上的控制线可以被称为“控制线CLi”，并且施加有第一驱动电源VDD的电力线可以被称为“第一电力线PL1”。
在图8至图16中，简化并示出了一个像素PXL的结构，诸如每个电极被示出为单个电极层的情况和每个绝缘层被示出为单个绝缘层的情况。然而，本公开不限于此。
在本公开的一个或多个实施方式中，术语“形成和/或设置在相同的层中”可以意味着在相同的工艺中形成，并且术语“形成和/或设置在不同的层中”可以意味着在不同的工艺中形成。
参照图1A至图5、图6E以及图8至图16，根据本公开的实施方式的显示设备可以包括衬底SUB、线部LP和多个像素PXL。
衬底SUB可以包括透明绝缘材料，以使光能够透射通过衬底SUB。衬底SUB可以是刚性衬底或柔性衬底。
刚性衬底可以包括例如玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一个。柔性衬底可以是包括聚合物有机材料的膜衬底和塑料衬底中的一种。例如，柔性衬底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
然而，构成衬底SUB的材料可以不同地改变，并且可以包括纤维增强塑料(FRP)等。应用到衬底SUB的材料在显示设备的制造工艺中可以具有对高处理温度的抗性(或耐热性)。
衬底SUB可以包括显示区域DA和非显示区域NDA，显示区域DA包括其中设置有像素PXL的至少一个像素区域PXA1和PXA2，非显示区域NDA沿着显示区域DA的外围设置。
连接每个像素PXL和驱动器D-IC的线部LP可以位于非显示区域NDA中。线部LP可以包括多条线。线部LP中所包括的每条线可以连接到与每个像素PXL连接的信号线。信号线可以包括施加有数据信号的数据线Dj和Dj+1、施加有扫描信号的扫描线Si、施加有控制信号的控制线CLi、施加有初始化电源电压Vint的初始化电力线IPL、施加有第一驱动电源VDD的电压的第一电力线PL1等。
缓冲层BFL、像素电路层PCL和显示元件层DPL可以设置和/或形成在衬底SUB上。
像素电路层PCL可以包括多个绝缘层和多个导电层。在本公开的一个或多个实施方式中，绝缘层可以包括例如依次堆叠在衬底SUB上的缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1和第二层间绝缘层ILD2以及钝化层PSV。导电层可以设置和/或形成在绝缘层之间。导电层可以包括例如设置在栅极绝缘层GI上的第一导电层CL1和设置在第二层间绝缘层ILD2上的第二导电层CL2。
像素PXL可以沿着在第一方向DR1上延伸的多个像素行和在与的第一方向DR1交叉的第二方向DR2上延伸的多个像素列在显示区域DA中布置成矩阵形式和/或条纹形式，但是本公开不限于此。在一些实施方式中，像素PXL可以在衬底SUB的显示区域DA中设置成各种布置形式。
像素PXL可以包括第一像素PXL1和第二像素PXL2。在以下实施方式中，当任意指定第一像素PXL1和第二像素PXL2中的至少一个时，或者当包含地指定第一像素PXL1和第二像素PXL2时，一个或多个像素被称为一个或多个“像素PXL”。
第一像素PXL1可以是设置在第一像素行和第j像素列的交叉区域中的像素，并且第二像素PXL2可以是设置在第一像素行和第(j+1)像素列的交叉区域中的像素。第一像素PXL1和第二像素PXL2中的每一个可以是红色像素、绿色像素或蓝色像素，但本公开不限于此。在本公开的一个或多个实施方式中，第一像素PXL1和第二像素PXL2可以是位于显示区域DA中并且设置成邻近(例如，最邻近或最接近)非显示区域NDA的像素PXL。第一像素PXL1和第二像素PXL2可以是沿着列方向(例如，第二方向DR2)连接到设置在非显示区域NDA中的线部LP的像素PXL。
在衬底SUB的显示区域DA中，其中设置有第一像素PXL1的区域可以是第一像素区域PXA1，并且其中设置有第二像素PXL2的区域可以是第二像素区域PXA2。
第一像素PXL1可以电连接到位于第一像素区域PXA1中的扫描线Si、控制线CLi、第j数据线Dj和第一电力线PL1中的每一个。第二像素PXL2可以电连接到位于第二像素区域PXA2中的扫描线Si、控制线CLi、第(j+1)数据线Dj+1和第一电力线PL1中的每一条。第一像素PXL1和第二像素PXL2中的每一个可以电连接到初始化电力线IPL。初始化电力线IPL可以是与参照图6E描述的感测线SENj相同的组件。
扫描线Si可以在衬底SUB上在第一方向DR1上延伸，并且可以公共地提供给第一像素PXL1和第二像素PXL2。扫描信号可以施加到扫描线Si。在本公开的一个或多个实施方式中，扫描线Si可以是像素电路层PCL中所包括的导电层中的一个导电层。例如，扫描线Si可以对应于设置和/或形成在栅极绝缘层GI上的第一导电层CL1(如图11中所示)。
第一导电层CL1可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。第一导电层CL1可以具有单层结构或多层结构。
栅极绝缘层GI可以是包括无机材料的无机绝缘层。例如，栅极绝缘层GI可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。栅极绝缘层GI可以设置成单层，但是可以设置成包括至少两层的多层。当栅极绝缘层GI设置成多层时，层可以由相同的材料形成或者可以由不同的材料形成。然而，本公开不限于此。在一些实施方式中，栅极绝缘层GI可以是包括有机材料的有机绝缘层。
控制线CLi可以在与扫描线Si相同的方向上延伸，并且可以公共地提供给第一像素PXL1和第二像素PXL2。在感测周期(例如，设定或预定感测周期)期间，具有栅极导通电压(例如，高电平)的控制信号可以施加到控制线CLi。在本公开的一个或多个实施方式中，控制线CLi可以对应于设置和/或形成在栅极绝缘层GI上的第一导电层CL1。
第j数据线Dj和第(j+1)数据线Dj+1可以在与第一方向DR1交叉的第二方向DR2上延伸。相应的数据信号可以施加到第j数据线Dj和第(j+1)数据线Dj+1中的每一条。在本公开的一个或多个实施方式中，第j数据线Dj和第(j+1)数据线Dj+1可以是像素电路层PCL中所包括的导电层中的一个导电层(例如，如图12中所示)。例如，第j数据线Dj和第(j+1)数据线Dj+1可对应于设置在第二层间绝缘层ILD2上的第二导电层CL2。
类似于第一导电层CL1，第二导电层CL2可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。第二导电层CL2可以具有单层结构或多层结构。
第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每一个可以是包括无机材料的无机绝缘层。例如，第一层间绝缘层ILD1和第二层间绝缘层ILD2可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每一个可以设置成单层或多层。在一些实施方式中，第一层间绝缘层ILD1和第二层间绝缘层ILD2中的一个可以是包括无机材料的无机绝缘层，并且第一层间绝缘层ILD1和第二层间绝缘层ILD2中的另一个可以是包括有机材料的有机绝缘层。
第j数据线Dj可以连接到线部LP中所包括的第一线LP1。第一线LP1可以设置和/或形成在非显示区域NDA的栅极绝缘层GI上。在本公开的一个或多个实施方式中，第一线LP1可对应于设置在栅极绝缘层GI上的第一导电层CL1。第j数据线Dj可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十一接触孔CH21连接到第一线LP1。
第(j+1)数据线Dj+1可以连接到线部LP中所包括的第五线LP5。第五线LP5可以设置和/或形成在非显示区域NDA的栅极绝缘层GI上。类似于第一线LP1，第五线LP5可对应于设置在栅极绝缘层GI上的第一导电层CL1。第(j+1)数据线Dj+1可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十五接触孔CH25连接到第五线LP5(例如，如图12中所示)。
第一电力线PL1可以在第一像素区域PXA1和第二像素区域PXA2中的每一个中在与数据线Dj和Dj+1中的相应的一个相同的方向上延伸。第一电力线PL1可以是设置在与数据线Dj和Dj+1中的相应的一个相同的层中的组件。例如，第一电力线PL1可对应于设置在第二层间绝缘层ILD2上的第二导电层CL2。
设置在第一像素区域PXA1中的第一电力线PL1可以设置成与第j数据线Dj隔开，并且设置在第二像素区域PXA2中的第一电力线PL1可以设置成与第(j+1)数据线Dj+1隔开。第一驱动电源VDD的电压可以施加到第一电力线PL1。第一电力线PL1可以与参考图6A至图7B描述的第一电力线PL1相同。
尽管未在附图中直接示出，但是第一电力线PL1可以连接到设置在非显示区域NDA中的线部LP中所包括的线中的一条线。该一条线可以是设置和/或形成在与第一电力线PL1的层不同的层中的第一导电线。
初始化电力线IPL可以在第二方向DR2上延伸，并且可以设置在第一像素区域PXA1和第二像素区域PXA2之间。初始化电力线IPL可以通过第一连接线CNL1电连接到第一像素PXL1和第二像素PXL2中的每一个。初始化电源Vint的电压可以施加到初始化电力线IPL。在本公开的一个或多个实施方式中，初始化电力线IPL可对应于设置和/或形成在第二层间绝缘层ILD2上的第二导电层CL2。初始化电力线IPL可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第八接触孔CH8连接到第一连接线CNL1。
第一连接线CNL1可以在第一方向DR1上延伸，并且可以公共地提供给第一像素PXL1和第二像素PXL2。第一连接线CNL1的一端可以连接到位于第一像素区域PXA1中的第五连接线CNL5，并且第一连接线CNL1的另一端可以连接到位于第二像素区域PXA2中的第五连接线CNL5。位于第一像素区域PXA1中的第五连接线CNL5可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第七接触孔CH7连接到第一连接线CNL1。位于第二像素区域PXA2中的第五连接线CNL5可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第七接触孔CH7连接到第一连接线CNL1。
初始化电力线IPL可以连接到线部LP中所包括的第四线LP4。第四线LP4可以设置和/或形成在非显示区域NDA的栅极绝缘层GI上。与第一线LP1和第五线LP5类似，第四线LP4可以对应于第一导电层CL1。初始化电力线IPL可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十四接触孔CH24连接到第四线LP4。
第一像素PXL1和第二像素PXL2可以具有基本上彼此相似或相同的结构。在下文中，为了方便起见，将代表性地描述第一像素PXL1和第二像素PXL2中的第一像素PXL1，并且可以不重复第二像素PXL2的详细描述。
衬底SUB、像素电路层PCL和显示元件层DPL可以设置在其中设置有第一像素PXL1的第一像素区域PXA1中。
为方便起见，将首先描述像素电路层PCL，并且将然后描述显示元件层DPL。
像素电路层PCL可以包括缓冲层BFL、设置在缓冲层BFL上的像素电路144以及设置在像素电路144之上的钝化层PSV。
缓冲层BFL可以设置在衬底SUB上，并且可以防止(或避免)杂质等扩散到像素电路144中。缓冲层BFL可以是包括无机材料的无机绝缘层。例如，缓冲层BFL可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。缓冲层BFL可以设置成单层，或者设置成包括至少两层的多层。当缓冲层BFL设置成多层时，层可以由相同的材料形成或者可以由不同的材料形成。根据衬底SUB的材料和工艺条件，可以省略缓冲层BFL。
像素电路144可以包括设置在缓冲层BFL上的第一晶体管T1至第三晶体管T3以及存储电容器Cst。
在本公开的一个或多个实施方式中，第一晶体管T1可以是参考图6E描述的像素电路144的第一晶体管T1，第二晶体管T2可以是参考图6E描述的像素电路144的第二晶体管T2，并且第三晶体管T3可以是参考图6E描述的像素电路144的第三晶体管T3。
第一晶体管T1(例如，驱动晶体管)可包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1和第一漏电极DE1。
第一栅电极GE1可以通过第三连接线CNL3连接到第二晶体管T2的第二源电极SE2。第一栅电极GE1可以设置和/或形成在栅极绝缘层GI上。在本公开的一个或多个实施方式中，第一栅电极GE1可对应于设置在栅极绝缘层GI上的第一导电层CL1，且可设置在与扫描线Si相同的层中，且可包括与扫描线Si相同的材料。
第三连接线CNL3可以对应于设置和/或形成在第二层间绝缘层ILD2上的第二导电层CL2。第三连接线CNL3可以设置在与初始化电力线IPL、第j数据线Dj和第一电力线PL1相同的层中，并且可以包括与初始化电力线IPL、第j数据线Dj和第一电力线PL1相同的材料。
第三连接线CNL3的一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十三接触孔CH13连接到第一栅电极GE1。第三连接线CNL3的另一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十二接触孔CH12连接到第二源电极SE2。
第一有源图案ACT1、第一源电极SE1和第一漏电极DE1中的每一个可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以由未掺杂杂质或掺杂杂质的半导体层形成。例如，第一源电极SE1和第一漏电极DE1可以由掺杂杂质的半导体层形成，并且第一有源图案ACT1可以由未掺杂杂质的半导体层形成。例如，n型杂质可以用作杂质。
第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以设置和/或形成在缓冲层BFL上。
第一有源图案ACT1是与第一栅电极GE1重叠的区域，并且可以是第一晶体管T1的沟道区域。当第一有源图案ACT1形成得长时，第一晶体管T1的沟道区域可以形成得长。这样，可以加宽施加到第一晶体管T1的栅极电压(或栅极信号)的驱动范围，并且因此，可以精细地控制从发光元件LD发射的光(或光束)的灰度级。
第一源电极SE1可以连接到第一有源图案ACT1的一端(或与第一有源图案ACT1的一端接触)。此外，第一源电极SE1可以通过上电极UE连接到第三晶体管T3的第三源电极SE3。
上电极UE可以是构成存储电容器Cst的一个电极。在本公开的一个或多个实施方式中，上电极UE可以对应于设置和/或形成在第二层间绝缘层ILD2上的第二导电层CL2。上电极UE可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2以及栅极绝缘层GI的第一接触孔CH1连接到第一源电极SE1。此外，上电极UE可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2以及栅极绝缘层GI的第三接触孔CH3连接到第三源电极SE3。
尽管已经在上述实施方式中描述了上电极UE设置和/或形成在第二层间绝缘层ILD2上的情况，但是本公开不限于此。在一些实施方式中，上电极UE可以设置和/或形成在第一层间绝缘层ILD1上。
第一漏电极DE1可以连接到第一有源图案ACT1的另一端(或与第一有源图案ACT1的另一端接触)。此外，第一漏电极DE1可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2以及栅极绝缘层GI的第二接触孔CH2连接到第一电力线PL1。因此，第一驱动电源VDD的电压可以施加到第一漏电极DE1。
尽管未在附图中直接示出，但是底部金属层可以设置在具有上述配置的第一晶体管T1的底部。底部金属层可以设置和/或形成在衬底SUB和缓冲层BFL之间，并且可以定位成与第一晶体管T1重叠。底部金属层可以构成第一晶体管T1的一个电极。
第二晶体管T2(例如，开关晶体管)可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以通过第二连接线CNL2连接到扫描线Si。第二栅电极GE2可以设置和/或形成在栅极绝缘层GI上。在本公开的一个或多个实施方式中，第二栅电极GE2可以对应于设置在栅极绝缘层GI上的第一导电层CL1，可以设置在与第一栅电极GE1相同的层中，并且可以包括与第一栅电极GE1相同的材料。
第二连接线CNL2可以对应于设置和/或形成在第二层间绝缘层ILD2上的第二导电层CL2。第二连接线CNL2的一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第九接触孔CH9连接到扫描线Si。第二连接线CNL2的另一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第十接触孔CH10连接到第二栅电极GE2。
尽管已经在上述实施方式中描述了第二栅电极GE2与扫描线Si非整体设置以通过单独的连接装置(例如，第二连接线CNL2)连接到扫描线Si的情况，但是本公开不限于此。在一些实施方式中，第二栅电极GE2可以与扫描线Si整体设置。第二栅电极GE2可以设置为扫描线Si的一部分，或者可以设置成从扫描线Si突出的形状。
第二有源图案ACT2、第二源电极SE2和第二漏电极DE2中的每一个可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以由未掺杂杂质或掺杂杂质的半导体层形成。例如，第二源电极SE2和第二漏电极DE2可以由掺杂杂质的半导体层形成，并且第二有源图案ACT2可以由未掺杂杂质的半导体层形成。例如，n型杂质可以用作半导体层的杂质。
第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以设置和/或形成在缓冲层BFL上。
第二有源图案ACT2是与第二栅电极GE2重叠的区域，并且可以是第二晶体管T2的沟道区域。
第二源电极SE2可以连接到第二有源图案ACT2的一端(或与第二有源图案ACT2的一端接触)。此外，第二源电极SE2可以通过第三连接线CNL3连接到第一栅电极GE1。
第二漏电极DE2可以连接到第二有源图案ACT2的另一端(或与第二有源图案ACT2的另一端接触)。此外，第二漏电极DE2可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2以及栅极绝缘层GI的第十一接触孔CH11连接到第j数据线Dj。因此，施加到第j数据线Dj的数据信号(或数据电压)可以传送到第二漏电极DE2。
第三晶体管T3可以包括第三栅电极GE3、第三有源图案ACT3、第三源电极SE3和第三漏电极DE3。
第三栅电极GE3可以通过第四连接线CNL4连接到控制线CLi。第三栅电极GE3可以设置和/或形成在栅极绝缘层GI上。在本公开的一个或多个实施方式中，第三栅电极GE3可以对应于设置在栅极绝缘层GI上的第一导电层CL1，可以设置在与扫描线Si以及第一栅电极GE1和第二栅电极GE2相同的层中，并且可以包括与扫描线Si以及第一栅电极GE1和第二栅电极GE2相同的材料。
第四连接线CNL4可以对应于设置和/或形成在第二层间绝缘层ILD2上的第二导电层CL2。第四连接线CNL4的一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第五接触孔CH5连接到第三栅电极GE3。第四连接线CNL4的另一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第六接触孔CH6连接到控制线CLi。
尽管已经在上述实施方式中描述了第三栅电极GE3与控制线CLi非整体设置以通过单独的连接装置(例如，第四连接线CNL4)连接到控制线CLi的情况，但是本公开不限于此。在一些实施方式中，第三栅电极GE3可以与控制线CLi整体设置。第三栅电极GE3可以设置为控制线CLi的一部分，或者可以设置成从控制线CLi突出的形状。
第三有源图案ACT3、第三源电极SE3和第三漏电极DE3中的每一个可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可以由未掺杂杂质或掺杂杂质的半导体层形成。例如，第三源电极SE3和第三漏电极DE3可以由掺杂杂质的半导体层形成，并且第三有源图案ACT3可以由未掺杂杂质的半导体层形成。例如，n型杂质可以用作杂质。
第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可以设置和/或形成在缓冲层BFL上。
第三有源图案ACT3是与第三栅电极GE3重叠的区域，并且可以是第三晶体管T3的沟道区域。
第三源电极SE3可以连接到第三有源图案ACT3的一端(或与第三有源图案ACT3的一端接触)。此外，第三源电极SE3可以通过上电极UE以及第一接触孔CH1和第三接触孔CH3连接到第一源电极SE1。
第三漏电极DE3可以连接到第三有源图案ACT3的另一端(或与第三有源图案ACT3的另一端接触)。此外，第三漏电极DE3可以通过第五连接线CNL5连接到第一连接线CNL1。
第五连接线CNL5可以对应于设置和/或形成在第二层间绝缘层ILD2上的第二导电层CL2。第五连接线CNL5的一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2以及栅极绝缘层GI的第四接触孔CH4连接到第三漏电极DE3。第五连接线CNL5的另一端可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第七接触孔CH7连接到第一连接线CNL1。如上所述，第一连接线CNL1通过第八接触孔CH8连接到初始化电力线IPL，并且因此，第三漏电极DE3和初始化电力线IPL可以通过第一连接线CNL1和第五连接线CNL5彼此连接。
存储电容器Cst可以包括下电极LE和上电极UE。
下电极LE可以与第一栅电极GE1整体设置。当下电极LE与第一栅电极GE1整体设置时，下电极LE可以被认为是第一栅电极GE1的一个区域。
上电极UE可以设置成与下电极LE重叠，并且具有比下电极LE的面积大的面积。上电极UE的一部分可以在第二方向DR2上延伸，并且与第一源电极SE1和第三源电极SE3中的每一个重叠。上电极UE可以通过第一接触孔CH1连接到第一源电极SE1，并且通过第三接触孔CH3连接到第三源电极SE3。当设置底部金属层时，上电极UE可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2、栅极绝缘层GI和缓冲层BFL的接触孔连接到底部金属层。
还可以在第一像素区域PXA1中设置第一桥接线BRL1和第二桥接线BRL2。
第一桥接线BRL1和第二桥接线BRL2可以设置和/或形成在第二层间绝缘层ILD2上。在本公开的一个或多个实施方式中，第一桥接线BRL1和第二桥接线BRL2可以对应于第二导电层CL2。第一桥接线BRL1和第二桥接线BRL2可以在与第j数据线Dj相同的方向(例如，第二方向DR2)上延伸，并且可以设置成彼此隔开。
第一桥接线BRL1和第二桥接线BRL2中的每一个可以连接到线部LP中的位于衬底SUB的非显示区域NDA中的相应线。例如，第一桥接线BRL1可以连接到位于非显示区域NDA中的第二线LP2，并且第二桥接线BRL2可以连接到位于非显示区域NDA中的第三线LP3。
第二线LP2和第三线LP3可以对应于设置和/或形成在非显示区域NDA的栅极绝缘层GI上的第一导电层CL1。第二线LP2可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十二接触孔CH22连接到第一桥接线BRL1。因此，施加到第二线LP2的信号(例如，设定或预定信号或电压)可以通过第二十二接触孔CH22传送到第一桥接线BRL1。在本公开的一个或多个实施方式中，当发光元件LD在第一像素区域PXA1中对准时，第二线LP2可以用作用于将对准信号(或对准电压)供应给第一桥接线BRL1的对准信号供应线。
在一个或多个实施方式中，第三线LP3可以通过依次穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的第二十三接触孔CH23连接到第二桥接线BRL2。因此，施加到第三线LP3的信号(例如，设定或预定信号或电压)可以通过第二十三接触孔CH23传送到第二桥接线BRL2。在本公开的一个或多个实施方式中，当发光元件LD在第一像素区域PXA1中对准时，第三线LP3可以用作用于将对准信号(或对准电压)供应给第二桥接线BRL2的对准信号供应线。
在本公开的一个或多个实施方式中，第一桥接线BRL1可以通过穿透钝化层PSV的第十五接触孔CH15连接到部分组件，例如显示元件层DPL的第一子电极SEL1(例如，如图11中所示)。当发光元件LD在第一像素区域PXA1中对准时，第一子电极SEL1可以保持第一子电极SEL1连接到第一电极EL1的状态，并且然后可以在对准发光元件LD之后的工艺中去除第一子电极SEL1的一部分，使得第一子电极SEL1与第一电极EL1间隔开。当发光元件LD在第一像素区域PXA1中对准时，第一桥接线BRL1可以通过第十五接触孔CH15和第一子电极SEL1将对准信号(例如，设定或预定对准信号或对准电压)传输到第一电极EL1，使得第一电极EL1用作第一对准电极(或第一对准线)。
在发光元件LD对准之后，第一桥接线BRL1可以与第一子电极SEL1电分离以变为浮置状态。然而，本公开不限于此。在一些实施方式中，在发光元件LD对准之后，驱动第一像素PXL1所需的信号(例如，设定或预定信号)可以施加到第一桥接线BRL1。
在本公开的一个或多个实施方式中，第二桥接线BRL2可以通过穿透钝化层PSV的第十六接触孔CH16连接到部分组件，例如显示元件层DPL的第二电极EL2。当发光元件LD在第一像素区域PXA1中对准时，第二桥接线BRL2可以将对准信号(例如，设定或预定对准信号或对准电压)传输到第二电极EL2，使得第二电极EL2用作第二对准电极(或第二对准线)。
在发光元件LD在第一像素区域PXA1中对准之后，驱动发光元件LD的第二驱动电源VSS的电压可以施加到第二桥接线BRL2。例如，第二桥接线BRL2可以是与参考图6A至图7B描述的第二电力线PL2相同的组件。
在本公开的一个或多个实施方式中，设置成与第二桥接线BRL2间隔开的第(j+1)数据线Dj+1可以通过穿透钝化层PSV的第十七接触孔CH17连接到部分组件，例如，显示元件层DPL的第二子电极SEL2(例如，如图12中所示)。当发光元件LD在第一像素区域PXA1中对准时，第二子电极SEL2可以保持第二子电极SEL2连接到第三电极EL3的状态，并且然后可以在对准发光元件LD之后的工艺中去除第二子电极SEL2的一部分，使得第二子电极SEL2与第三电极EL3间隔开。当发光元件LD在第一像素区域PXA1中对准时，第(j+1)数据线Dj+1可以通过第十七接触孔CH17和第二子电极SEL2将对准信号(例如，设定或预定对准信号或对准电压)传输到第三电极EL3，使得第三电极EL3用作第三对准电极(或第三对准线)。对准信号可以通过设置在非显示区域NDA中的第五线LP5传输到第(j+1)数据线Dj+1。
在对准发光元件LD之后，数据信号可以施加到第(j+1)数据线Dj+1，并且第三电极EL3可以处于浮置状态中。
钝化层PSV可以设置和/或形成在对应于第二导电层CL2的组件之上，例如，设置和/或形成在第j数据线Dj、第(j+1)数据线Dj+1、初始化电力线IPL、第一电力线PL1、第二连接线CNL2至第五连接线CNL5、上电极UE以及第一桥接线BRL1和第二桥接线BRL2之上。
钝化层PSV可以设置成包括有机绝缘层、无机绝缘层或设置在无机绝缘层上的有机绝缘层的形式。无机绝缘层可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。有机绝缘层可以包括能够使光透过其的有机绝缘材料。例如，有机绝缘层可以包括光致抗蚀剂、聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
接下来，将描述第一像素PXL1的显示元件层DPL。
显示元件层DPL可以包括第一堤图案BNK1和第二堤图案BNK2、第一电极EL1至第三电极EL3、第一子电极SEL1和第二子电极SEL2、发光元件LD和接触电极CNE(例如，CNE1、CNE2、CNE3)。
第一堤图案BNK1可以位于其中在第一像素区域PXA1中发射光的发光区域中。第一堤图案BNK1可以是支承构件，其支承第一电极EL1至第三电极EL3中的每一个以改变第一电极EL1至第三电极EL3中的每一个的表面轮廓，使得从发光元件LD发射的光在显示设备的图像显示方向上进一步前进。
第一堤图案BNK1可以在第一像素区域PXA1的发光区域中设置和/或形成在钝化层PSV和每个电极(例如，EL1、EL2、EL3)之间。例如，第一堤图案BNK1可以设置和/或形成在钝化层PSV和第一电极EL1之间、钝化层PSV和第二电极EL2之间以及钝化层PSV和第三电极EL3之间。
第一堤图案BNK1可包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。在一些实施方式中，第一堤图案BNK1可包括设置成单层的有机绝缘层和/或设置成单层的无机绝缘层，但本公开不限于此。在一些实施方式中，第一堤图案BNK1可以设置成多层的形式，在多层中堆叠有至少一个有机绝缘层和至少一个无机绝缘层。然而，第一堤图案BNK1的材料不限于上述实施方式。在一些实施方式中，第一堤图案BNK1可包括导电材料。
第一堤图案BNK1可以具有拥有梯形形状的截面，该梯形形状随着从钝化层PSV的一个表面接近其顶部而变窄，但是本公开不限于此。在一些实施方式中，如图15中所示，第一堤图案BNK1可以包括曲化表面并且具有设置成半椭圆形形状、半圆形形状(或半球形形状)等的截面，上述形状随着从钝化层PSV的一个表面接近其顶部而变窄。当在截面上观察时，第一堤图案BNK1的形状不限于上述实施方式，并且可以在可以改善从发光元件LD中的每个发射的光的效率的范围内进行各种改变。相邻的第一堤图案BNK1可以设置在钝化层PSV的相同平面上，并且具有相同的高度(或厚度)。
当在平面上观察时，第一堤图案BNK1可以具有沿着一个方向(例如，第二方向DR2(例如，竖直方向))延伸的棒形状。然而，本公开不限于此，并且第一堤图案BNK1可以设置成各种形状。
第二堤图案BNK2可围绕第一像素区域PXA1的外围区域的至少一侧(或者可位于第一像素区域PXA1的外围区域的至少一侧处)(例如，如图11中所示)。外围区域可以包括其中不发光的非发光区域。
第二堤图案BNK2是限定(或划分)第一像素PXL1和与其相邻的像素PXL的发光区域的结构，并且可以是例如像素限定层。第二堤图案BNK2可以包括至少一种光阻挡材料和/或至少一种反射材料，以防止(或避免)漏光缺陷，在该漏光缺陷中，光(或光束)可以在每个像素PXL和与其相邻的像素PXL之间泄漏。例如，第二堤图案BNK2可用作光阻挡层以防止(或避免)光在两个相邻的像素PXL之间的泄漏。在一些实施方式中，反射材料层可以形成在第二堤图案BNK2之上，以进一步改善从第一像素PXL1发射的光的效率。第二堤图案BNK2可以设置和/或形成在与第一堤图案BNK1的层不同的层中，但本公开不限于此。在一些实施方式中，第二堤图案BNK2可以设置和/或形成在与第一堤图案BNK1相同的层中。在本公开的一个或多个实施方式中，第二堤图案BNK2可以形成在与第一堤图案BNK1的层不同的层中，并且可以位于第一绝缘层INS1上。
第一电极EL1至第三电极EL3中的每一个可以设置在第一像素区域PXA1中，并且可以在一个方向(例如，第二方向DR2)上延伸。第一电极EL1至第三电极EL3可以设置在相同的表面处，并且可以设置成彼此隔开。
当在平面上观察时，第一电极EL1、第二电极EL2和第三电极EL3可以沿着第一方向DR1顺序布置。第一电极EL1和第二电极EL2可以彼此隔开一定距离，并且第二电极EL2和第三电极EL3可以彼此隔开一定距离。在第一像素区域PXA1中，第一电极EL1和第二电极EL2之间的距离以及第二电极EL2和第三电极EL3之间的距离可以相同。然而，本公开不限于此。在一些实施方式中，第一电极EL1和第二电极EL2之间的距离以及第二电极EL2和第三电极EL3之间的距离可以彼此不同。
第一电极EL1至第三电极EL3中的每一个可以设置和/或形成在第一堤图案BNK1之上，以具有对应于第一堤图案BNK1的形状的表面轮廓。例如，第一电极EL1至第三电极EL3中的每一个可包括对应于第一堤图案BNK1的突出部和对应于钝化层PSV的平坦部或大致平坦部(例如，平坦化部或大致平坦化部)。第一电极EL1至第三电极EL3中的每一个可以由具有恒定反射性的材料制成，以允许从发光元件LD中的每一个发射的光在显示设备的图像显示方向上前进。
第一电极EL1至第三电极EL3中的每一个可以由具有恒定反射性的导电材料制成。导电材料可以包括不透明金属，其可以适于在显示设备的图像显示方向上反射从发光元件LD发射的光。不透明金属可以包括例如诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Ti的金属或其任何合金。在一些实施方式中，第一电极EL1至第三电极EL3中的每一个可以包括透明导电材料。透明导电材料可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟锡锌(ITZO)的导电氧化物、诸如PEDOT的导电聚合物等。当第一电极EL1至第三电极EL3中的每一个包括透明导电材料时，可以另外包括单独的导电层，其由用于在显示设备的图像显示方向上反射从发光元件LD发射的光的不透明金属制成。然而，第一电极EL1至第三电极EL3中的每一个的材料不限于上述材料。
此外，第一电极EL1至第三电极EL3中的每一个可以设置和/或形成为单层，但是本公开不限于此。在一些实施方式中，第一电极EL1至第三电极EL3中的每一个可以设置和/或形成为多层，在多层中，金属、合金、导电氧化物和导电聚合物中的两种或更多种材料被堆叠。第一电极EL1至第三电极EL3中的每一个可以设置成包括至少两层的多层，以减小或最小化当信号(或电压)传送到发光元件LD中的每个的两个端部时由信号延迟而引起的失真。例如，第一电极EL1至第三电极EL3中的每一个可以设置成多层，其中氧化铟锡(ITO)/银(Ag)/氧化铟锡(ITO)依次堆叠。
如上所述，因为第一电极EL1至第三电极EL3中的每一个具有与设置在其底部上的第一堤图案BNK1的形状对应的表面轮廓，所以从发光元件LD中的每一个发射的光可以被第一电极EL1至第三电极EL3中的每一个反射，以进一步在显示设备的图像显示方向上前进。因此，可以进一步改善从发光元件LD中的每个发射的光的效率(例如，可以改善发光元件LD的发光效率)。
第一堤图案BNK1和第一电极EL1至第三电极EL3中的每一个可以用作反射构件，其允许从发光元件LD发射的光在显示设备的图像显示方向上前进，从而改善发光元件LD的发光效率。
在本公开的一个或多个实施方式中，第一电极EL1可以设置成与第一桥接线BRL1和上电极UE中的每一个重叠。第一电极EL1可以通过穿透钝化层PSV的第十四接触孔CH14连接到上电极UE(例如，如图11中所示)。第二电极EL2可以设置成与第二桥接线BRL2重叠。第二电极EL2可以通过第十六接触孔CH16连接到第二桥接线BRL2(例如，如图10中所示)。第三电极EL3可以设置成与第(j+1)数据线Dj+1重叠(例如，如图12中所示)。
第一子电极SEL1和第二子电极SEL2可以设置在与第一电极EL1至第三电极EL3相同的层中，并且可以包括与第一电极EL1至第三电极EL3相同的材料。例如，第一子电极SEL1和第二子电极SEL2可以对应于设置在钝化层PSV上的第三导电层CL3。
第一子电极SEL1可以位于第一电极EL1和第二电极EL2之间(例如，如图10中所示)，并且可以设置成与第一桥接线BRL1重叠。第一子电极SEL1可以通过第十五接触孔CH15连接到第一桥接线BRL1(例如，如图11中所示)。在本公开的一个或多个实施方式中，第一子电极SEL1可以设置成这样的形式，即，在发光元件LD在第一像素区域PXA1中对准之前，第一子电极SEL1连接到第一电极EL1。例如，在对准发光元件LD之前，第一子电极SEL1和第一电极EL1可以彼此连接。在对准发光元件LD之后，第一子电极SEL1和第一电极EL1可以彼此隔开，以处于其中第一子电极SEL1和第一电极EL1彼此电分离和/或物理分离的状态。
第二子电极SEL2可以与第三电极EL3隔开，并且可以设置成与第(j+1)数据线Dj+1重叠。第二子电极SEL2可以通过穿透钝化层PSV的第十七接触孔CH17连接到第(j+1)数据线Dj+1(例如，如图12中所示)。在本公开的一个或多个实施方式中，第二子电极SEL2可以设置成这样的形式，即，在发光元件LD在第一像素区域PXA1中对准之前，第二子电极SEL2连接到第三电极EL3。例如，在对准发光元件LD之前，第二子电极SEL2和第三电极EL3可以彼此连接。在对准发光元件LD之后，第二子电极SEL2和第三电极EL3可以彼此隔开，以处于其中第二子电极SEL2和第三电极EL3彼此电分离和/或物理分离的状态。
在发光元件LD在第一像素区域PXA1中对准之前，第一电极EL1可以接收从第一桥接线BRL1和第一子电极SEL1传送的对准信号(例如，设定或预定对准信号或对准电压)，以用作第一对准电极(或第一对准线)。在发光元件LD在第一像素区域PXA1中对准之后，第一电极EL1可以与第一子电极SEL1电分离，并且可以通过第十四接触孔CH14连接到上电极UE，以用作用于驱动发光元件LD的驱动电极(例如，如图11中所示)。
在发光元件LD在第一像素区域PXA1中对准之前，第二电极EL2可以接收从第二桥接线BRL2传送的对准信号(例如，设定或预定对准信号或对准电压)，以用作第二对准电极(或第二对准线)。在发光元件LD在第一像素区域PXA1中对准之后，第二电极EL2可以用作用于驱动发光元件LD的驱动电极。
在发光元件LD在第一像素区域PXA1中对准之前，第三电极EL3可以接收从第(j+1)数据线Dj+1和第二子电极SEL2传送的对准信号(例如，设定或预定对准信号或对准电压)，以用作第三对准电极(或第三对准线)(例如，如图12中所示)。在发光元件LD在第一像素区域PXA1中对准之后，第三电极EL3可以与第二子电极SEL2电分离，并且可以用作反射构件，该反射构件将从发光元件LD中的每个发射的光反射到显示设备的图像显示方向上。
第一对准信号至第三对准信号可以是具有可以使发光元件LD在第一电极EL1至第三电极EL3之间对准的程度的电压差和/或相位差的信号。第一对准信号至第三对准信号中的至少一些可以是AC信号，但本公开不限于此。
当相应的对准信号(或对准电压)施加到第一电极EL1至第三电极EL3中的每一个时，可以在第一电极EL1和第二电极EL2之间以及在第二电极EL2和第三电极EL3之间形成电场。发光元件LD可以通过在两个相邻电极(例如，第一电极EL1和第二电极EL2或第二电极EL2和第三电极EL3)之间形成的电场而对准和/或设置在第一像素区域PXA1中。
在本公开的一个或多个实施方式中，当在第一像素区域PXA1中对准发光元件LD时，控制施加到第一电极EL1至第三电极EL3中的每一个的对准信号(或对准电压)，或形成磁场，使得在第一像素区域PXA1中提供的发光元件LD可以对准成相对偏置。
在本公开的一个或多个实施方式中，第一电极EL1可以是阳极电极，并且第三电极EL3可以是阴极电极。
发光元件LD中的每个可以是具有微尺寸(基本上小至纳米级至微米级的程度的尺寸)的发光元件，其使用具有无机晶体结构的材料制造。例如，发光元件LD中的每个可以是通过蚀刻工艺制造的微发光元件或通过生长工艺制造的微发光元件。
可以在第一像素区域PXA1中对准和/或设置至少两个或几十个发光元件LD，但是发光元件LD的数量不限于此。在一些实施方式中，在第一像素区域PXA1中对准和/或设置的发光元件LD的数量可以不同地改变。
发光元件LD中的每个可以设置在沿第一方向DR1相邻的两个电极之间。发光元件LD可以包括设置在第一电极EL1和第二电极EL2的一侧(例如，左侧)LS之间的第一发光元件LD1以及设置在第二电极EL2的另一侧(例如，右侧)RS和第三电极EL3之间的第二发光元件LD2。在一个或多个实施方式中，当任意指定第一发光元件LD1和第二发光元件LD2中的一个时，或者当包含地指定第一发光元件LD1和第二发光元件LD2时，一个或多个发光元件被称为一个或多个发光元件LD。
在本公开的一个或多个实施方式中，发光元件LD中的每个可以发射彩色光(例如，红光、绿光、蓝光等)和/或白光中的任何一种。发光元件LD中的每个可以在两个相邻电极之间对准，使得其长度方向平行于第一方向DR1。发光元件LD可以设置成它们分散在溶液中的形式，以注入到第一像素区域PXA1中。
在本公开的一个或多个实施方式中，发光元件LD可以通过喷墨印刷工艺、狭缝涂布工艺或各种其他工艺注入到第一像素区域PXA1中。例如，发光元件LD可以与挥发性溶剂混合，以通过喷墨印刷工艺或狭缝涂布工艺供应到第一像素区域PXA1。当向位于第一像素区域PXA1中的第一电极EL1至第三电极EL3中的每一个施加相应的对准信号(或对准电压)时，可以在第一电极EL1至第三电极EL3中的两个相邻电极之间形成电场。因此，发光元件LD可以在第一电极EL1和第二电极EL2的一侧LS之间以及在第二电极EL2的另一侧RS和第三电极EL3之间对准。
在对准发光元件LD之后，通过另一工艺挥发或去除溶剂，使得发光元件LD可以最终对准和/或设置在第一像素区域PXA1中。
上述发光元件LD可以设置和/或形成在第一像素区域PXA1中的第一绝缘层INS1上。
第一绝缘层INS1可以形成和/或设置在发光元件LD中的每个的底部上，发光元件LD在第一像素区域PXA1中对准和/或设置在两个相邻电极(例如，EL1和EL2和/或EL2和EL3)之间。第一绝缘层INS1填充在发光元件LD中的每个和钝化层PSV之间的空间中，以稳定地支承发光元件LD并防止(或避免)发光元件LD与钝化层PSV分离。
第一绝缘层INS1可包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。在本公开的一个或多个实施方式中，第一绝缘层INS1可以配置为无机绝缘层，以避免(或防止)发光元件LD受每个像素PXL的像素电路层PCL的影响，但是本公开不限于此。在一些实施方式中，第一绝缘层INS1可以配置为适于使发光元件LD的支承表面平坦化的有机绝缘层。
此外，第一绝缘层INS1可以暴露第一电极EL1至第三电极EL3中的每一个的一个区域，并且可以覆盖除该一个区域之外的其他区域。接触电极CNE(例如，CNE1、CNE2、CNE3)可以设置和/或形成在第一电极EL1至第三电极EL3中的每一个的暴露的一个区域上。
第二绝缘层INS2可以设置和/或形成在发光元件LD之上。第二绝缘层INS2可以设置和/或形成在发光元件LD中的每个之上，以覆盖发光元件LD中的每个的部分上表面，并将发光元件LD中的每个的两个端部暴露于外部。第二绝缘层INS2可以在第一像素区域PXA1中形成为独立的图案，但是本公开不限于此。在一些实施方式中，第二绝缘层INS2可以设置和/或形成在发光元件LD和第一绝缘层INS1之间。
第二绝缘层INS2可以配置成单层或多层，并且可以包括包含至少一种无机材料的无机绝缘层或包含至少一种有机材料的有机绝缘层。第二绝缘层INS2可以允许在第一像素区域PXA1中对准的发光元件LD中的每个进一步固定。例如，第二绝缘层INS2可以为发光元件LD提供进一步的稳定性。在本公开的一个或多个实施方式中，第二绝缘层INS2可以包括无机绝缘层，无机绝缘层适于保护发光元件LD中的每个的有源层12免受外部氧气、湿气等的影响。然而，本公开不限于此。根据应用发光元件LD的显示设备的设计条件，第二绝缘层INS2可以包括具有有机材料的有机绝缘层。
在本公开的一个或多个实施方式中，在发光元件LD在第一像素区域PXA1中完全对准之后，在发光元件LD之上形成第二绝缘层INS2，从而可以防止(或避免)发光元件LD与发光元件LD对准的位置分离。例如，如图14B中所示，当在形成第二绝缘层INS2之前在第一绝缘层INS1和发光元件LD之间存在间隙(或空间)时，在形成第二绝缘层INS2的工艺中可以用第二绝缘层INS2填充该间隙。例如，发光元件LD可以配置有有机绝缘层以填充第一绝缘层INS1和发光元件LD之间的间隙。
在本公开的一个或多个实施方式中，第二绝缘层INS2可以形成在发光元件LD中的每个之上，使得可以防止(或避免)发光元件LD的有源层12与外部导电材料接触。第二绝缘层INS2可以仅覆盖发光元件LD中的每个的部分表面，并且可以将发光元件LD中的每个的两个端部暴露于外部。
接触电极CNE(例如，CNE1、CNE2、CNE3)可以设置在第一电极EL1至第三电极EL3中的每一个上。接触电极CNE可以是更稳定地将第一电极EL1至第三电极EL3中的每一个与和其对应的发光元件LD彼此电连接的组件。
接触电极CNE可以包括设置在第一电极EL1上的第一接触电极CNE1、设置在第二电极EL2上的第二接触电极CNE2以及设置在第三电极EL3上的第三接触电极CNE3。第一接触电极CNE1至第三接触电极CNE3可以由各种透明导电材料制成。例如，第一接触电极CNE1至第三接触电极CNE3可以包括具有ITO、IZO和ITZO的各种透明导电材料中的至少一种，并且可以实现为基本上透明或半透明以满足适当的透射率(例如，设定或预定的透射率)。然而，第一接触电极CNE1至第三接触电极CNE3的材料不限于上述实施方式。在一些实施方式中，第一接触电极CNE1至第三接触电极CNE3可以由各种不透明导电材料制成。
第一接触电极CNE1、第二接触电极CNE2和第三接触电极CNE3可以设置成在相同的平面上彼此间隔开。第一接触电极CNE1、第二接触电极CNE2和第三接触电极CNE3可以设置在相同的层中，并且可以包括相同的材料。然而，本公开不限于此。在一些实施方式中，第一接触电极CNE1至第三接触电极CNE3可以设置在不同的层中，并且可以包括不同的材料。
在本公开的一个或多个实施方式中，第一接触电极CNE1可以设置在第一电极EL1上，以与第一电极EL1重叠。第一接触电极CNE1可以直接设置在第一电极EL1的由第一绝缘层INS1暴露的一个区域上，以连接到第一电极EL1。此外，第一接触电极CNE1可以直接设置在第一发光元件LD1中的每个的两个端部中的一个上，以与第一发光元件LD1中的每个的一个端部重叠。第一接触电极CNE1可以将第一电极EL1和第一发光元件LD1中的每个的两个端部中的一个稳定地彼此电连接。
第二接触电极CNE2可以设置在第二电极EL2上，以与第二电极EL2重叠。第二接触电极CNE2可以直接设置在第二电极EL2的由第一绝缘层INS1暴露的一个区域上，以电连接和/或物理连接到第二电极EL2。此外，第二接触电极CNE2可以直接设置在第一发光元件LD1中的每个的两个端部中的另一个上，以与第一发光元件LD1中的每个的另一个端部重叠。此外，第二接触电极CNE2可以直接设置在第二发光元件LD2中的每个的两个端部中的一个上，以与第二发光元件LD2中的每个的一个端部重叠。
第二接触电极CNE2可以将第一发光元件LD1中的每个的两个端部中的另一个与第二发光元件LD2中的每个的两个端部中的一个稳定地彼此电连接。在本公开的一个或多个实施方式中，第二接触电极CNE2可以设置在与第一接触电极CNE1相同的层中，并且可以包括相同的材料。
第一接触电极CNE1和第二接触电极CNE2可以设置成彼此隔开。例如，第一接触电极CNE1和第二接触电极CNE2可以在第一发光元件LD1中的每个上的第二绝缘层INS2上设置成彼此间隔开一定距离。第一接触电极CNE1和第二接触电极CNE2可以设置在相同的层中。然而，本公开不限于此。在一些实施方式中，第一接触电极CNE1和第二接触电极CNE2可以设置在不同的层中。当第一接触电极CNE1和第二接触电极CNE2设置在不同的层中时，可以在第一接触电极CNE1和第二接触电极CNE2之间设置单独的绝缘层。
第三接触电极CNE3可以设置在第三电极EL3上，以与第三电极EL3重叠。第三接触电极CNE3可以直接设置在第三电极EL3的由第一绝缘层INS1暴露的一个区域上，以连接到第三电极EL3。此外，第三接触电极CNE3可以与第二发光元件LD2中的每个的两个端部中的另一个重叠。第三接触电极CNE3可以将第三电极EL3和第二发光元件LD2中的每个的另一个端部稳定地彼此电连接。
第二接触电极CNE2和第三接触电极CNE3可以设置成彼此隔开。例如，第二接触电极CNE2和第三接触电极CNE3可以在第二发光元件LD2中的每个上的第二绝缘层INS2上设置成彼此隔开一定距离。
第二接触电极CNE2和第三接触电极CNE3可以设置在相同的层中，但是本公开不限于此。在一些实施方式中，第二接触电极CNE2和第三接触电极CNE3可以设置在不同的层中。例如，如图16中所示，第二接触电极CNE2可以设置在第二绝缘层INS2上，并且可以由辅助绝缘层AUINS覆盖。在一个或多个实施方式中，第三接触电极CNE3可以设置在辅助绝缘层AUINS上，并且辅助绝缘层AUINS可以由第三绝缘层INS3覆盖。辅助绝缘层AUINS可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。
第三绝缘层INS3可以设置和/或形成在第一接触电极CNE1至第三接触电极CNE3之上。第三绝缘层INS3可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。例如，第三绝缘层INS3可以具有其中交替堆叠至少一个无机绝缘层和至少一个有机绝缘层的结构。第三绝缘层INS3可以完全覆盖显示元件层DPL，以阻挡(或避免)来自外部的水分、湿气等引入到包括发光元件LD的显示元件层DPL。
根据上述实施方式，在发光元件LD在第一像素区域PXA1中对准之前，第一电极EL1可以连接到第一子电极SEL1，并且第三电极EL3可以连接到第二子电极SEL2。
当发光元件LD在第一像素区域PXA1中对准时，第一对准信号(或第一对准电压)可以通过位于非显示区域NDA中的第二线LP2施加到第一桥接线BRL1(例如，如图11中所示)，第二对准信号(或第二对准电压)可以通过位于非显示区域NDA中的第三线LP3施加到第二桥接线BRL2，并且第三对准信号(或第三对准电压)可以通过位于非显示区域NDA中的第五线LP5施加到第(j+1)数据线Dj+1。
施加到第一桥接线BRL1的第一对准信号(或第一对准电压)可以经由第一子电极SEL1传送到第一电极EL1(例如，如图11中所示)。施加到第二桥接线BRL2的第二对准信号(或第二对准电压)可以传送到第二电极EL2。施加到第(j+1)数据线Dj+1的第三对准信号(或第三对准电压)可以经由第二子电极SEL2传送到第三电极EL3(例如，如图12中所示)。
如上所述，当相应的对准信号(或对准电压)传送到第一电极EL1至第三电极EL3中的每一个时，可以在第一电极EL1至第三电极EL3之间形成电场。当发光元件LD在其中在第一电极EL1至第三电极EL3之间形成电场的状态下注入时，发光元件LD可以在第一电极EL1和第二电极EL2的一侧LS之间以及在第二电极EL2的另一侧RS和第三电极EL3之间对准。
如上所述，在根据本公开的实施方式的显示设备中，通过使用构成设置在栅极绝缘层GI上的第一导电层CL1的组件(例如，第二线LP2和第三线LP3以及第五线LP5)和构成设置在第二层间绝缘层ILD2上的第二导电层CL2的组件(例如，第一桥接线BRL1和第二桥接线BRL2以及第(j+1)数据线Dj+1)，相应的对准信号(或对准电压)传送到第一电极EL1至第三电极EL3中的每一个，使得发光元件LD可以对准。可以通过仅使用第一导电层CL1和第二导电层CL2在第一像素区域PXA1中对准发光元件LD，而不使用用于将对准信号(或对准电压)传送到第一电极EL1至第三电极EL3中的每一个以对准发光元件LD的任何单独的导电层，例如位于第二导电层CL2和钝化层PSV之间的附加导电层。因此，可以省略形成附加导电层的工艺、将第一电极EL1至第三电极EL3中的每一个连接到附加导电层的工艺等。例如，在根据上述实施方式的显示设备中，可以简化显示设备的制造工艺。
此外，根据上述实施方式，通过省略附加导电层来最小化或减少设置在衬底SUB上的导电层之间的重叠，从而可以最小化或减小可能在重叠的导电层之间形成的寄生电容。
在一个或多个实施方式中，当省略附加导电层(附加导电层的厚度比第一导电层CL1和第二导电层CL2的厚度相对更厚)时，可以进一步改善设置在附加导电层之上的钝化层PSV的平整度。可以控制设置在钝化层PSV上的一些组件(例如，显示元件层DPL的发光元件LD)的光输出和位置。
图17A至图17H是依次示出制造图8中所示的显示设备的方法的示意性平面图。图18A至图18L是依次示出制造图12中所示的显示设备的方法的剖视图。
在下文中，将根据结合图17A至图17H以及图18A至图18L的方法依次描述在图8和图12中示出的根据本公开的实施方式的像素。
在图17A至图17H以及图18A至图18L中，将主要描述与上述实施方式的部分不同的部分以避免冗余。在这个实施方式中没有具体描述的部分遵循上述实施方式的部分。在一个或多个实施方式中，与上述实施方式的组件类似和/或相同的组件用相同的附图标记表示。
参考图1A至图5、图6E、图8至图17A和图18A，在衬底SUB上的缓冲层BFL上形成半导体层SCL。
半导体层SCL可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。
参考图1A至图5、图6E、图8至图16、图17B、图18A和图18B，在半导体层SCL之上形成栅极绝缘层GI。
随后，在栅极绝缘层GI上形成第一导电层CL1。第一导电层CL1可以包括非显示区域NDA的第一线LP1至第五线LP5以及显示区域DA的扫描线Si、控制线CLi、第一栅电极GE1至第三栅电极GE3和第一连接线CNL1。
半导体层SCL的与第一栅电极GE1重叠的一个区域可以变为第一有源图案ACT1。半导体层SCL的与第一栅电极GE1不重叠的两个侧部可以变为第一源电极SE1和第一漏电极DE1。第一有源图案ACT1、第一栅电极GE1、第一源电极SE1和第一漏电极DE1可以构成第一晶体管T1。
半导体层SCL的与第二栅电极GE2重叠的一个区域可以变为第二有源图案ACT2。半导体层SCL的与第二栅电极GE2不重叠的两个侧部可以变为第二源电极SE2和第二漏电极DE2。第二有源图案ACT2、第二栅电极GE2、第二源电极SE2和第二漏电极DE2可以构成第二晶体管T2。
半导体层SCL的与第三栅电极GE3重叠的一个区域可以变为第三有源图案ACT3。半导体层SCL的与第三栅电极GE3不重叠的两个侧部可以变为第三源电极SE3和第三漏电极DE3。第三有源图案ACT3、第三栅电极GE3、第三源电极SE3和第三漏电极DE3可以构成第三晶体管T3。
参照图1A至图5、图6E、图8至图16和图18A至图18C，通过在第一导电层CL1上依次堆叠第一绝缘材料层和第二绝缘材料层并且然后使用掩模执行工艺，形成包括多个接触孔的第一层间绝缘层ILD1和第二层间绝缘层ILD2以及包括多个接触孔的栅极绝缘层GI。第一层间绝缘层ILD1和第二层间绝缘层ILD2中所包括的接触孔中的一些可以定位成与栅极绝缘层GI中所包括的接触孔对应。
非显示区域NDA中的第一层间绝缘层ILD1和第二层间绝缘层ILD2可以包括暴露第一线LP1的一部分的第二十一接触孔CH21、暴露第二线LP2的一部分的第二十二接触孔CH22、暴露第三线LP3的一部分的第二十三接触孔CH23、暴露第四线LP4的一部分的第二十四接触孔CH24以及暴露第五线LP5的一部分的第二十五接触孔CH25(例如，如图17C至图17H中所示)。
第一像素区域PXA1和第二像素区域PXA2中的栅极绝缘层GI可以包括暴露第一源电极SE1的一部分的第一接触孔CH1、暴露第一漏电极DE1的一部分的第二接触孔CH2、暴露第三源电极SE3的一部分的第三接触孔CH3、暴露第三漏电极DE3的一部分的第四接触孔CH4、暴露第二漏电极DE2的一部分的第十一接触孔CH11和暴露第二源电极SE2的一部分的第十二接触孔CH12(例如，如图17C至图17H中所示)。
第一像素区域PXA1和第二像素区域PXA2中的第一层间绝缘层ILD1和第二层间绝缘层ILD2可以包括第一接触孔CH1至第四接触孔CH4以及第十一接触孔CH11和第十二接触孔CH12，它们对应于包括在栅极绝缘层GI中的第一接触孔CH1至第四接触孔CH4以及第十一接触孔CH11和第十二接触孔CH12。
此外，第一像素区域PXA1和第二像素区域PXA2中的第一层间绝缘层ILD1和第二层间绝缘层ILD2可以包括暴露第三栅电极GE3的一部分的第五接触孔CH5、暴露控制线CLi的一部分的第六接触孔CH6、暴露第一连接线CNL1的一部分的第七接触孔CH7、暴露第一连接线CNL1的另一部分的第八接触孔CH8、暴露扫描线Si的一部分的第九接触孔CH9、暴露第二栅电极GE2的一部分的第十接触孔CH10和暴露第一栅电极GE1的一部分的第十三接触孔CH13(例如，如图17C至图17H中所示)。
参照图1A至图5、图6E、图8至图16、图17C和图18A至图18D，在第二层间绝缘层ILD2上形成第二导电层CL2。
第二导电层CL2可以包括数据线Dj和Dj+1、初始化电力线IPL、第一电力线PL1、第一桥接线BRL1和第二桥接线BRL2以及第二连接线CNL2至第五连接线CNL5。
数据线Dj和Dj+1中的第j数据线Dj可以通过第十一接触孔CH11连接到位于第一像素区域PXA1中的第二漏电极DE2。此外，第j数据线Dj可以通过第二十一接触孔CH21连接至非显示区域NDA的第一线LP1(例如，如图17C至图17H中所示)。
数据线Dj和Dj+1中的第(j+1)数据线Dj+1可以通过第十一接触孔CH11连接到位于第二像素区域PXA2中的第二漏电极DE2(例如，参见图18D)。此外，第(j+1)数据线Dj+1可以通过第二十五接触孔CH25连接到非显示区域NDA的第五线LP5(例如，参见图18D)。
第一电力线PL1可以通过第二接触孔CH2连接到位于第一像素区域PXA1和第二像素区域PXA2中的每一个中的第一漏电极DE1(例如，如图17C至图17H中所示)。
初始化电力线IPL可以通过第八接触孔CH8连接到第一连接线CNL1。此外，初始化电力线IPL可以通过第一连接线CNL1、第七接触孔CH7和第五连接线CNL5连接到位于第一像素区域PXA1和第二像素区域PXA2中的每一个中的第三漏电极DE3(例如，如图17C至图17H中所示)。此外，初始化电力线IPL可以通过第二十四接触孔CH24连接到非显示区域NDA的第四线LP4。
第一桥接线BRL1可以通过第二十二接触孔CH22连接到非显示区域NDA的第二线LP2。第二桥接线BRL2可以通过第二十三接触孔CH23连接到非显示区域NDA的第三线LP3。
设置在第一像素区域PXA1和第二像素区域PXA2中的每一个中的第二连接线CNL2可以通过第九接触孔CH9连接到扫描线Si，并且可以通过第十接触孔CH10连接到第二栅电极GE2。
设置在第一像素区域PXA1和第二像素区域PXA2中的每一个中的第三连接线CNL3可以通过第十二接触孔CH12连接到第二源电极SE2，并且可以通过第十三接触孔CH13连接到第一栅电极GE1。
设置在第一像素区域PXA1和第二像素区域PXA2中的每一个中的第四连接线CNL4可以通过第五接触孔CH5连接到第三栅电极GE3，并且可以通过第六接触孔CH6连接到控制线CLi。
设置在第一像素区域PXA1和第二像素区域PXA2中的每一个中的第五连接线CNL5可以通过第四接触孔CH4连接到第三漏电极DE3，并且可以通过第七接触孔CH7连接到第一连接线CNL1。
参照图1A至图5、图6E、图8至图16、图17D和图18A至图18E，在第二导电层CL2之上形成钝化层PSV。钝化层PSV可以包括第十四接触孔CH14至第十七接触孔CH17，从而将第二导电层CL2中所包括的组件中的一些暴露于外部。
钝化层PSV的第十四接触孔CH14可以暴露上电极UE的一部分，钝化层PSV的第十五接触孔CH15可以暴露第一桥接线BRL1的一部分，钝化层PSV的第十六接触孔CH16可以暴露第二桥接线BRL2的一部分，并且钝化层PSV的第十七接触孔CH17可以暴露第(j+1)数据线Dj+1的一部分。
参考图1A至图5、图6E、图8至图16以及图18A至图18F，在钝化层PSV上形成第一堤图案BNK1。钝化层PSV上的第一堤图案BNK1可以与相邻的第一堤图案BNK1相隔一定距离。当在平面上观看时，第一堤图案BNK1可以具有沿着第二方向DR2延伸的棒形状，但是本公开不限于此。第一堤图案BNK1可包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。
参照图1A至图5、图6E、图8至图16、图17E和图18A至图18G，在包括第一堤图案BNK1的钝化层PSV上形成包括具有高反射性的导电材料(或物质)的第一'电极EL1'、第二电极EL2和第三'电极EL3'。
第一'电极EL1'、第二电极EL2和第三'电极EL3'可以形成在相应的第一堤图案BNK1上，并且彼此隔开。
第一'电极EL1'、第二电极EL2和第三'电极EL3'可以沿着第二方向DR2延伸。第一电极EL1'可包括在第一方向DR1上的突起部分。第一'电极EL1'的突出部分可以与上电极UE和第一桥接线BRL1中的每一个重叠。
第一'电极EL1'可通过第十四接触孔CH14连接到上电极UE，并通过第十五接触孔CH15连接到第一桥接线BRL1。因此，第一'电极EL1'通过第一桥接线BRL1连接到非显示区域NDA的第二线LP2。
第二电极EL2通过第十六接触孔CH16连接到第二桥接线BRL2。因此，第二电极EL2通过第二桥接线BRL2连接到非显示区域NDA的第三线LP3。
第三'电极EL3'通过第十七接触孔CH17连接到第(j+1)数据线Dj+1。因此，第三'电极EL3'通过第(j+1)数据线Dj+1连接到非显示区域NDA的第五线LP5。
参照图1A至图5、图6E、图8至图16以及图18A至图18H，在第一'电极EL1'、第二电极EL2和第三'电极EL3'之上形成绝缘材料层INSM。绝缘材料层INSM可以包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。
随后，在绝缘材料层INSM上形成第二堤图案BNK2。第二堤图案BNK2可以是像素限定层，其限定(或划分)第一像素PXL1和第二像素PXL2的发光区域。第二堤图案BNK2可以包括包含无机材料的无机绝缘层和/或包含有机材料的有机绝缘层。在一些实施方式中，第二堤图案BNK2可以通过与第一堤图案BNK1相同的工艺来形成。
参照图1A至图5、图6E、图8至图16、图17F和图18A至图18I，通过设置在非显示区域NDA中的第二线LP2和第三线LP3以及第五线LP5向第一'电极EL1'、第二电极EL2和第三'电极EL3'分别施加相应的对准信号(或对准电压)，在两个相邻电极之间形成电场。第二线LP2的对准信号可以通过第一桥接线BRL1传送到第一'电极EL1'，第三线LP3的对准信号可以通过第二桥接线BRL2传送到第二电极EL2，并且第五线LP5的对准信号可以通过第(j+1)数据线Dj+1传送到第三'电极EL3'。
第一'电极EL1'、第二电极EL2和第三'电极EL3'中的每一个可以是用于在第一像素区域PXA1和第二像素区域PXA2中的每一个中对准发光元件LD的对准电极(或对准线)。
当具有适当电压(例如，设定或预定电压)和周期(例如，设定或预定周期)的AC电源或DC电源的对准信号(或对准电压)施加到第一'电极EL1'、第二电极EL2和第三'电极EL3'中的每一个时，可以在两个相邻电极之间形成根据第一'电极EL1'、第二电极EL2和第三'电极EL3'中的两个相邻电极之间的电势差的电场。在于两个相邻电极之间形成电场的状态下，通过使用喷墨印刷工艺等将包括发光元件LD的混合溶液注入到第一像素区域PXA1和第二像素区域PXA2中的每一个中。例如，可以在绝缘材料层INSM上方设置喷墨喷嘴，并且可以通过喷墨喷嘴将其中混合有多个发光元件LD的溶剂注入到第一像素区域PXA1和第二像素区域PXA2中的每一个中。溶剂可以是丙酮、水、酒精和甲苯中的至少一种，但本公开不限于此。例如，溶剂可以以墨水或糊剂的形式提供。将发光元件LD注入第一像素区域PXA1和第二像素区域PXA2中的每一个中的方法不限于上述实施方式，并且可以不同地改变。
可以在注入发光元件LD之后去除溶剂。
当发光元件LD注入到第一像素区域PXA1和第二像素区域PXA2中的每一个中时，由于在两个相邻电极之间形成的电场，所以可以引起发光元件LD的自对准。因此，发光元件LD可以在第一'电极EL1'和第二电极EL2的一侧LS之间以及在第二电极EL2的另一侧RS和第三'电极EL3'之间对准。发光元件LD中的每一个可以在第一像素区域PXA1和第二像素区域PXA2中的每一个中的绝缘材料层INSM上对准。
参照图1A至图5、图6E、图8至图16、图17G以及图18A至图18J，在对准发光元件LD之后，在发光元件LD中的每个之上形成第二绝缘层INS2。第二绝缘层INS2可以通过覆盖发光元件LD中的每个的上表面的至少一部分而将发光元件LD中的每个的两个端部暴露于外部。
通过形成第二绝缘层INS2的工艺、在该工艺之前/之后执行的蚀刻工艺等来通过蚀刻绝缘材料层INSM以暴露第一'电极EL1'的一部分、第二电极EL2的一部分和第三'电极EL3'的一部分来形成第一绝缘层INS1。
在一个或多个实施方式中，通过以下步骤形成第一电极EL1、第一子电极SEL1、第三电极EL3和第二子电极SEL2：通过形成第二绝缘层INS2的工艺、在该工艺后使用掩模的蚀刻工艺来去除第一'电极EL1'的暴露部分和第三'电极EL3'的暴露部分，使得第一像素PXL1和第二像素PXL2中的每一个可以与和其相邻的像素PXL独立地(或单独地)进行驱动等。
第一子电极SEL1连接到第一桥接线BRL1，并且第二子电极SEL2连接到第(j+1)数据线Dj+1。
通过去除第一'电极EL1'的暴露部分的工艺形成的第一电极EL1和第一子电极SEL1可以彼此电分离和/或物理分离。通过去除第三'电极EL3'的暴露部分的工艺形成的第三电极EL3和第二子电极SEL2可以彼此电分离和/或物理分离。
因为第一子电极SEL1和第一电极EL1通过上述工艺彼此分离，所以第一电极EL1可以与第一桥接线BRL1电分离和/或物理分离。在一个或多个实施方式中，因为第二子电极SEL2和第三电极EL3通过上述工艺彼此分离，所以第三电极EL3可以与第(j+1)数据线Dj+1电分离和/或物理分离。
第一电极EL1可以通过第十四接触孔CH14连接到上电极UE，并且用作用于驱动发光元件LD的驱动电极。第三电极EL3可以处于浮置状态中，并且可以用作用于在显示设备的图像显示方向上反射从第二电极EL2和第三电极EL3之间的发光元件LD中的每个发射的光反射构件。
参照图1A至图5、图6E、图8至图16、图17H以及图18A至图18K，在第一电极EL1、第二电极EL2和第三电极EL3上形成第一接触电极CNE1、第二接触电极CNE2和第三接触电极CNE3。
第一接触电极CNE1可以形成在第一电极EL1上，并且可以与第一电极EL1和第一发光元件LD1中的每个的两个端部中的一个重叠。第二接触电极CNE2可以形成在第二电极EL2上，并且可以与第二电极EL2、第一发光元件LD1中的每个的两个端部中的另一个以及第二发光元件LD2中的每个的两个端部中的一个重叠。第三接触电极CNE3可以形成在第三电极EL3上，并且可以与第三电极EL3和第二发光元件LD2中的每个的两个端部中的另一个重叠。
参考图1A至图5、图6E、图8至图16以及图18A至图18L，形成覆盖第一接触电极CNE1至第三接触电极CNE3的第三绝缘层INS3。第三绝缘层INS3可以具有其中交替堆叠至少一个无机层和至少一个有机层的结构。
根据本公开，可以提供一种显示设备，其中通过使用构成第一导电层的扇出线以及构成第二导电层的桥接线和数据线，在像素区域中对准发光元件，从而可以通过省略用于提供对准信号的单独组件的制造工艺的简单制造工艺来形成显示设备。
此外，可以提供制造显示设备的方法。
本文中已经公开了示例性实施方式，并且尽管可以采用特定的术语，但是它们仅以一般和描述性的意义来解释，并且不是为了限制的目的。在一些情况下，在提交本申请时，如将对于本领域普通技术人员显而易见的，除非另有具体指示，否则结合实施方式描述的特征、特性和/或元件可单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用。因此，本领域普通技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.显示设备，包括：
衬底，包括显示区域和非显示区域，所述显示区域包括多个像素区域，所述非显示区域位于所述显示区域的至少一侧处；
像素，在所述像素区域中的每一个中；以及
多个扇出线，在所述非显示区域中以形成第一导电层，
其中，所述像素包括：
像素电路层，包括数据线、至少一个晶体管、至少一个电容器以及第一桥接线和第二桥接线，以形成不同于所述第一导电层的第二导电层；以及
显示元件层，在所述像素电路层上，所述显示元件层包括多个发光元件，
其中，所述第一桥接线和所述第二桥接线中的每一个电连接到所述扇出线中的相应的扇出线。
2.根据权利要求1所述的显示设备，其中，所述像素电路层包括依次设置在所述衬底上的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层，
其中，所述显示元件层包括：
第一电极、第二电极和第三电极，在所述第四绝缘层上彼此隔开；
所述发光元件，在所述第一电极至所述第三电极之间；
第一子电极，通过穿透所述第四绝缘层的第一接触孔电连接至所述第一桥接线；以及
第二子电极，通过穿透所述第四绝缘层的第二接触孔电连接至所述数据线。
3.根据权利要求2所述的显示设备，其中，所述第一子电极和所述第二子电极中的每一个与所述第一电极至所述第三电极电分离。
4.根据权利要求2所述的显示设备，其中，所述第一子电极和所述第二子电极在与所述第一电极至所述第三电极相同的层处。
5.根据权利要求2所述的显示设备，其中，所述第二电极通过穿透所述第四绝缘层的第三接触孔电连接到所述第二桥接线。
6.根据权利要求2所述的显示设备，其中，所述像素电路层包括：
扫描线，用于将扫描信号传送到所述像素；
所述数据线，用于将数据信号传送到所述像素；
电力线，用于将驱动电压传送到所述像素；以及
初始化电力线，用于将初始化电压传送到所述像素。
7.根据权利要求6所述的显示设备，其中，所述第一电极与所述第一桥接线电分离，且所述第三电极与所述数据线电分离。
8.根据权利要求6所述的显示设备，其中，所述第一电极的至少一部分在平面图中与所述第一桥接线重叠，
所述第二电极的至少一部分在平面图中与所述第二桥接线重叠，以及
所述第三电极的至少一部分在平面图中与所述数据线重叠。
9.根据权利要求6所述的显示设备，其中，所述第一导电层在所述第一绝缘层上，且所述第二导电层在所述第三绝缘层上。
10.根据权利要求6所述的显示设备，其中，所述扫描线在与所述扇出线相同的层处，以及
所述数据线在与所述第一桥接线和所述第二桥接线相同的层处。
11.根据权利要求6所述的显示设备，其中，所述第一桥接线和所述第二桥接线以及所述数据线在一个方向上延伸，并且彼此隔开。
12.根据权利要求2所述的显示设备，其中，所述显示元件层还包括：
绝缘图案，在所述发光元件中的每一个的上表面上；以及
接触电极，在所述第一电极至所述第三电极中的每一个上。
13.根据权利要求12所述的显示设备，其中，所述第一电极上的所述接触电极、所述第二电极上的所述接触电极和所述第三电极上的所述接触电极在所述绝缘图案上，并且彼此隔开。
14.根据权利要求2所述的显示设备，其中，所述第一桥接线连接到所述扇出线中的相应的扇出线和所述第一子电极，
所述第二桥接线连接到所述扇出线中的相应的扇出线和所述第二电极，以及
所述数据线连接到所述扇出线中的相应的扇出线和所述第二子电极。
15.制造显示设备的方法，所述方法包括：
准备衬底，所述衬底包括显示区域和非显示区域，所述显示区域具有其中定位有每个像素的像素区域；
在所述衬底上形成包括多个扇出线和多个扫描线的第一导电层；
在所述第一导电层上形成层间绝缘层；
在所述层间绝缘层上形成第二导电层，所述第二导电层包括多个数据线、分别连接到所述扇出线中相应的扇出线的多个第一桥接线以及分别连接到所述扇出线中相应的扇出线的多个第二桥接线；
在所述第二导电层之上形成钝化层，所述钝化层包括暴露所述第一桥接线中的每一个的一部分、所述第二桥接线中的每一个的一部分以及所述数据线中的每一个的一部分的多个接触孔；
在所述钝化层上形成第一对准电极、第二对准电极和第三对准电极，所述第一对准电极电连接到所述第一桥接线，所述第二对准电极电连接到所述第二桥接线，所述第三对准电极电连接到所述数据线；
在所述像素区域中提供发光元件，通过对所述第一桥接线中的每一个、所述第二桥接线中的每一个和所述数据线中的每一个施加相应的对准电压，在所述第一对准电极至所述第三对准电极之间形成电场，并且在所述第一对准电极至所述第三对准电极之间对准所述发光元件；以及
通过去除所述第一对准电极的一部分来形成彼此隔开的第一电极和第一子电极，以及通过去除所述第三对准电极的一部分来形成彼此隔开的第三电极和第二子电极。
16.根据权利要求15所述的方法，其中，所述第一子电极电连接到所述第一桥接线，并且所述第一电极与所述第一桥接线电分离，
其中，所述第二子电极电连接到所述数据线，且所述第三电极与所述数据线电分离。
17.根据权利要求16所述的方法，其中，所述第一子电极和所述第二子电极、所述第一电极、所述第二对准电极和所述第三电极处于相同的层处。
18.根据权利要求16所述的方法，其中，为了对准所述发光元件，
将来自相应的扇出线的第一对准信号施加到所述第一桥接线中的每一个，
将来自相应的扇出线的第二对准信号施加到所述第二桥接线中的每一个，以及
将来自相应扇出线的第三对准信号施加到所述数据线中的每一个。
19.根据权利要求16所述的方法，其中，所述第一电极的至少一部分在平面图中与所述第一桥接线中的每一个重叠，
所述第二对准电极的至少一部分在平面图中与所述第二桥接线中的每一个重叠，以及
所述第三电极的至少一部分在平面图中与所述数据线的每一个重叠。
20.根据权利要求15所述的方法，还包括在所述第一电极、所述第二对准电极和所述第三电极中的每一个上形成接触电极。
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