CN115004373A - 显示装置及制造显示装置的方法 - Google Patents

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朴京淳
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Abstract

根据本公开的实施方式的显示装置可以包括：衬底，包括显示区域和围绕显示区域的至少一侧的非显示区域，显示区域包括各自具有发射区域的多个像素区域；以及像素，设置在多个像素区域中的每个中并且包括显示元件部。显示元件部可以包括：第一绝缘层，设置在衬底上；至少一个发光元件，设置在第一绝缘层上并且各自在纵向方向上具有第一端部和第二端部；第一层，设置在第一绝缘层和发光元件上并且与发光元件的第一端部和第二端部中的每个的第一区域接触；第二层，设置在发光元件上并且与发光元件的第一端部和第二端部中的每个的第二区域接触；以及层间绝缘层，设置在第一层与第二层之间。这里，第一层和第二层可以包括半导体材料。

Description

显示装置及制造显示装置的方法
技术领域
本公开涉及显示装置及制造显示装置的方法。
背景技术
随着对信息显示的兴趣的增加以及对使用便携式信息媒介的需求的增加，对显示装置的需求和商业化受到关注。
发明内容
技术问题
本公开的目的是提供具有提高的光输出效率的显示装置。
此外，本公开的目的是提供制造以上描述的显示装置的方法。
技术方案
根据本公开的实施方式，显示装置可以包括：衬底，包括显示区域和围绕显示区域的至少一侧的非显示区域，显示区域包括各自具有发射区域的多个像素区域；以及像素，设置在多个像素区域中的每个中并且包括显示元件部。
在本公开的实施方式中，显示元件部可以包括：第一绝缘层，设置在衬底上；至少一个发光元件，设置在第一绝缘层上并且各自在纵向方向上具有第一端部和第二端部；第一层，设置在第一绝缘层和发光元件上并且与发光元件的第一端部和第二端部中的每个的第一区域接触；第二层，设置在发光元件上并且与发光元件的第一端部和第二端部中的每个的第二区域接触；以及层间绝缘层，设置在第一层与第二层之间。这里，第一层和第二层可以包括半导体材料。
在本公开的实施方式中，发光元件可以包括：第一半导体层，掺杂有第一导电掺杂剂；第二半导体层，掺杂有第二导电掺杂剂；以及有源层，设置在第一半导体层与第二半导体层之间。这里，第一半导体层和第二半导体层中的每个可以包括氮化镓(GaN)半导体材料。
在本公开的实施方式中，第一导电掺杂剂可以包括n型掺杂剂，且第二导电掺杂剂可以包括p型掺杂剂。
在本公开的实施方式中，发光元件的第一端部可以包括第一半导体层，且发光元件的第二端部可以包括第二半导体层。
在本公开的实施方式中，第一层可以包括p型氢化非晶硅(a-Si：H)半导体材料，且第二层可以包括透明氧化物半导体材料。
在本公开的实施方式中，显示装置还可以包括：第一电力线，设置在衬底与第一绝缘层之间并且电连接到第一层；以及第二电力线，设置在衬底与第一绝缘层之间，与第一电力线间隔开，并且电连接到第二层。
在本公开的实施方式中，第一层可以是从第一电力线接收第一电力并且将空穴注入到发光元件的第二端部的第一区域中的空穴注入层，且第二层可以是从第二电力线接收第二电力并且将电子注入到发光元件的第一端部的第二区域中的电子注入层。
在本公开的实施方式中，层间绝缘层可以定位在发光元件的第一端部和第二端部中的每个的第一区域与第二区域之间。
在本公开的实施方式中，发光元件的第一端部的与第一层接触的第一区域和发光元件的第一端部的与第二层接触的第二区域可以具有相同的宽度或不同的宽度。
在本公开的实施方式中，发光元件的第一端部的与第二层接触的第二区域和发光元件的第二端部的与第二层接触的第二区域可以具有相同的宽度或不同的宽度。
在本公开的实施方式中，显示元件部还可以包括：第一导电线，设置在衬底与第一绝缘层之间；第二绝缘层，设置在第二层上；以及第二导电线，设置在第二绝缘层上。
在本公开的实施方式中，不同的电压可以分别施加到第一导电线和第二导电线，并且在与发光元件的纵向方向交叉的方向上可以形成电场。
在本公开的实施方式中，第二导电线可以包括透明导电材料。
在本公开的实施方式中，显示元件部还可以包括设置在第二导电线上以与发光元件对应的盖层。这里，盖层可以包括不透明导电材料。
在本公开的实施方式中，盖层可以在预定方向上引导从发光元件发射的光以确定多个像素区域中的每个的发射区域的位置。
在本公开的实施方式中，像素还可以包括设置在衬底与显示元件部之间的像素电路部。
根据本公开的另一实施方式，显示装置可以包括：可伸缩衬底，包括多个岛状件和连接多个岛状件的桥状件；以及多个像素，设置在多个岛状件中的每个中并且分别包括显示元件部。这里，显示元件部可以包括：第一绝缘层，设置在多个岛状件中的每个中；多个发光元件，设置在第一绝缘层上并且各自在纵向方向上具有第一端部和第二端部；第一层，设置在第一绝缘层和多个发光元件上并且与多个发光元件中的每个的第一端部和第二端部中的每个的第一区域接触；第二层，设置在多个发光元件上并且与多个发光元件中的每个的第一端部和第二端部中的每个的第二区域接触；以及层间绝缘层，设置在第一层与第二层之间。这里，第一层和第二层可以包括半导体材料。
根据本公开的实施方式，第一层可以包括p型氢化非晶硅(a-Si：H)半导体材料，且第二层可以包括透明氧化物半导体材料。
根据本公开的实施方式，多个发光元件中的每个的第一端部可以包括掺杂有n型掺杂剂的第一半导体层，且多个发光元件中的每个的第二端部可以包括掺杂有p型掺杂剂的第二半导体层。
根据本公开的实施方式，可伸缩衬底还可以包括定位在多个岛状件与桥状件之间的切口。
以上描述的显示装置可以通过包括提供准备在衬底的像素区域中的像素的方法来制造。这里，提供像素可以包括：在衬底上形成像素电路部；以及在像素电路部上形成显示元件部。
在本公开的实施方式中，形成显示元件部可以包括：在像素电路部上形成第一绝缘层；在第一绝缘层上供应多个发光元件，多个发光元件各自在纵向方向上具有第一端部和第二端部；在多个发光元件上形成第一层，第一层包括p型氢化非晶硅(a-Si：H)半导体材料；在第一层上形成层间绝缘层；在层间绝缘层上形成第二层，第二层包括透明氧化物半导体材料；以及在第二层上形成第二绝缘层。
根据本公开的实施方式，第一层可以与发光元件的第一端部的第一区域和第二端部的第二区域中的每个接触，第二层可以与发光元件的第一端部的第二区域和第二端部的第二区域中的每个接触，以及层间绝缘层可以接触在发光元件的第一端部和第二端部中的每个的第一区域与第二区域之间。
根据本公开的实施方式，形成显示元件部可以包括：在像素电路部与第一绝缘层之间形成第一导电线；在第二绝缘层上形成第二导电线；以及在第二导电线上形成盖层。
有益效果
根据本公开的实施方式，可以提供显示装置及制造显示装置的方法，其能够通过在衬底上输入发光元件之后设置第一层和第二层来省略用于发光元件的对准的配置(对准电极或对准线)，第一层包括与每个发光元件的两个端部的第一区域接触的氢化非晶硅(a-Si：H)半导体材料，第二层包括与每个发光元件的两个端部的第二区域接触的透明氧化物半导体材料。
此外，可以提供显示装置及制造显示装置的方法，其能够通过在发光元件上设置盖层以在期望的方向(或预期的方向)上反射或散射从发光元件发射的光来提高光输出效率。
根据本公开的实施方式的效果不限于以上例示的内容，并且更多不同的效果包括在本说明书中。
附图说明
图1a是示意性地示出根据本公开的实施方式的发光元件的立体图。
图1b是图1a的发光元件的剖视图。
图2a至图2c是示出根据本公开的实施方式的发光器件的单元发射区域的电路图，并且特别地，是示出配置发光显示面板的像素的示例的电路图。
图3是示出根据本公开的实施方式的包括单元发射区域的发光器件的区域的示意性平面图。
图4是沿着图3的线I-I'截取的剖视图。
图5a是图4的部分EA1的放大剖视图，且图5b是图4的部分EA2的放大剖视图。
图6a和图6b是示意性地示出第一层、第一半导体层、第二半导体层和第二层的能带图的图。
图7是示出根据本公开的实施方式的发光器件的单元发射区域的剖视图，并且是沿着图3的线I-I'截取的剖视图。
图8是示出根据本公开的实施方式的发光器件的单元发射区域的示意性平面图。
图9是与图8的线II-II'对应的剖视图。
图10是示出根据本公开的实施方式的显示装置并且示意性地示出使用图1a和图1b中所示的发光元件作为发光源的显示装置的示例的平面图。
图11a和图11b是图10的部分EA3的放大平面图。
图12a和图12b是示出根据实施方式的图10中所示的一个像素中包括的组件之间的电连接关系的电路图。
图13是示意性地示出图10中所示的像素中的一个像素的平面图。
图14是沿着图13的线III-III'截取的剖视图。
图15是图14的部分EA4的放大平面图。
图16是根据另一实施方式实现图13中所示的盖层的示意性平面图。
图17a至图17k是依次示出制造图13中所示的一个像素的方法的示意性平面图。
图18a至图18k是依次示出制造图14中所示的一个像素的方法的示意性剖视图。
具体实施方式
由于本公开可以以各种方式进行修改并且具有各种形式，所以将在附图中示出具体实施方式并且将在说明书中对其进行详细描述。然而，应当理解，本公开不旨在限于所公开的具体形式，并且本公开包括在本公开的技术范围内的所有修改、等同及替代。
在描述每个附图时，类似的附图标记用于类似的组件。在附图中，为了本公开的清楚起见，结构的大小从实际大小放大显示。术语“第一”、“第二”等可以用于描述各种组件，但这些组件不应受这些术语限制。这些术语仅用于将一个组件与另一组件区分开。例如，在不背离本公开的范围的情况下，第一组件可以被称为第二组件，并且类似地，第二组件也可以被称为第一组件。除非上下文另外清楚地指示，否则单数表达包括复数表达。
应当理解，在本申请中，“包括”、“具有”等术语用于指定存在说明书中描述的特征、数字、步骤、操作、组件、部件或其组合，但不预先排除存在或添加一个或更多个其它特征、数字、步骤、操作、组件、部件或其组合的可能性。另外，层、膜、区域、板等的一部分被称为“在另一部分上”的情况，它不仅包括所述部分“直接在另一部分上”的情况而且还包括在所述部分与另一部分之间有又一部分的情况。另外，在本说明书中，当层、膜、区域、板等的一部分形成在另一部分上时，形成方向不限于上部方向，而是包括在侧表面上或在下部方向上形成所述部分。相反，当层、膜、区域、板等的一部分形成在另一部分“之下”时，这不仅包括所述部分“直接在另一部分下方”的情况，而且还包括在所述部分与另一部分之间有又一部分的情况。
在下文中，将参考附图详细描述本公开的优选实施方式和本领域技术人员容易理解本公开的内容所需的其它问题。在以下描述中，除非上下文另外清楚地指示，否则单数表达包括复数表达。
图1a是示意性地示出根据本公开的实施方式的发光元件的立体图，且图1b是图1a的发光元件的剖视图。
在图1a和图1b中，示出了圆柱形形状的发光元件LD，但根据本公开的发光元件LD的类型和/或形状不限于此。
首先，参考图1a和图1b，发光元件LD可以包括第一半导体层11、第二半导体层13以及插置在第一半导体层11与第二半导体层13之间的有源层12。例如，发光元件LD可以实现为其中第一半导体层11、有源层12和第二半导体层13依次堆叠的发射堆叠图案10。
发光元件LD可以设置成在一方向上延伸的形状。当发光元件LD的延伸方向被称为纵向方向时，发光元件LD可以包括沿着延伸方向的一个侧端部和另一侧端部。第一半导体层11和第二半导体层13中的任一个可以设置在发光元件LD的一个侧端部处，并且第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的另一侧端部处。
发光元件LD可以设置成各种形状。例如，发光元件LD可以具有在纵向方向上长(即，纵横比大于1)的杆状形状或棒状形状。在本公开的实施方式中，发光元件LD在纵向方向上的长度L可以大于发光元件LD的直径D(或截面的宽度)。发光元件LD可以包括例如制造得非常小以具有约微米级或纳米级的直径D和/或长度L的发光二极管。在本公开的实施方式中，发光元件LD的尺寸可以根据照明装置或自发光显示装置的要求条件(或设计条件)而改变。
第一半导体层11可以包括例如至少一个n型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且可以是掺杂有诸如Si、Ge或Sn的第一导电掺杂剂(或n型掺杂剂)的n型半导体层。然而，配置第一半导体层11的材料不限于此，并且各种其它材料可以配置第一半导体层11。在本公开的实施方式中，第一半导体层11可以包括掺杂有第一导电掺杂剂(或n型掺杂剂)的氮化镓(GaN)半导体材料。例如，第一半导体层11可以是n型GaN半导体。第一半导体层11可以包括与有源层12接触的上表面11b和暴露于外部的下表面11a。
有源层12可以设置在第一半导体层11上并且可以形成为单量子阱结构或多量子阱结构。有源层12的位置可以根据发光元件LD的类型而不同地改变。有源层12可以发射波长为400nm至900nm的光，并且可以使用双异质结构。在本公开的实施方式中，掺杂有导电掺杂剂的包覆层(未示出)可以形成在有源层12上和/或有源层12之下。例如，包覆层可以由AlGaN层或InAlGaN层形成。根据实施方式，诸如AlGaN或AlInGaN的材料可以用于形成有源层12，并且各种其它材料可以配置有源层12。有源层12可以包括与第一半导体层11接触的第一表面12a和与第二半导体层13接触的第二表面12b。
当预定电压或更高电压的电场施加到发光元件LD的两个端部时，发光元件LD在电子-空穴对在有源层12中复合时发射光。通过利用这种原理控制发光元件LD的光发射，发光元件LD可以用作各种发光器件(包括显示装置的像素)的光源(或发光源)。
第二半导体层13可以设置在有源层12上并且可以包括与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层13可以包括至少一个p型半导体层。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以包括掺杂有诸如Mg的第二导电掺杂剂(或p型掺杂剂)的p型半导体层。然而，配置第二半导体层13的材料不限于此，并且各种其它材料可以配置第二半导体层13。在本公开的实施方式中，第二半导体层13可以包括掺杂有第二导电掺杂剂(或p型掺杂剂)的氮化镓(GaN)半导体材料。例如，第二半导体层13可以是p型GaN半导体。第二半导体层13可以包括与有源层12接触的下表面13a和暴露于外部的上表面13b。
在本公开的实施方式中，第一半导体层11和第二半导体层13可以在发光元件LD的长度L的方向上具有彼此不同的宽度(或厚度)。例如，第一半导体层11可以沿着发光元件LD的长度L的方向具有比第二半导体层13的宽度相对宽的宽度(或者具有比第二半导体层13的厚度厚的厚度)。因此，如图1a和图1b中所示，发光元件LD的有源层12可以定位成更靠近第二半导体层13的上表面13b而不是第一半导体层11的下表面11a。
在本公开的实施方式中，发光元件LD可以包括暴露于外部的第一半导体层11的下表面11a和第二半导体层13的上表面13b。第一半导体层11的下表面11a和第二半导体层13的上表面13b可以是与电连接至其的外部材料(例如，导电材料或半导体材料)接触的表面。
在本公开的实施方式中，发光元件LD还可以包括绝缘膜14。然而，根据实施方式，绝缘膜14可以被省略，或者可以设置成仅覆盖第一半导体层11、有源层12和第二半导体层13的一部分。
绝缘膜14可以防止当有源层12与除了第一半导体层11和第二半导体层13之外的导电材料接触时可能发生的电短路。此外，通过形成绝缘膜14，可以通过最小化发光元件LD的表面缺陷来提高发光元件LD的寿命和效率。此外，当多个发光元件LD紧密设置时，绝缘膜14可以防止在发光元件LD之间可能发生的不希望的短路。当可以防止有源层12与外部导电材料发生短路时，存在或不存在绝缘膜14不受限制。
如图1a和图1b中所示，绝缘膜14可以以完全围绕包括第一半导体层11、有源层12和第二半导体层13的发射堆叠图案10的外周表面的形式设置。为了便于描述，图1a中的绝缘膜14的一部分被去除，但是包括在实际的发射堆叠图案10中的第一半导体层11、有源层12和第二半导体层13可以被绝缘膜14围绕。
在上述实施方式中，绝缘膜14完全围绕第一半导体层11、有源层12和第二半导体层13中的每个的外周表面，但本公开不限于此。根据实施方式，绝缘膜14可以覆盖有源层12的整个外周表面，并且可以仅覆盖第一半导体层11和第二半导体层13中的每个的外周表面的一部分。
根据本公开的实施方式，绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括选自由SiO2、Si3N4、Al2O3和TiO2组成的组中的一种或更多种绝缘材料，但不限于此，并且可以使用具有绝缘性质的各种材料。
当绝缘膜14设置到发光元件LD时，可以防止有源层12与外部导电材料之间的短路。此外，通过形成绝缘膜14，可以通过最小化发光元件LD的表面缺陷来提高发光元件LD的寿命和效率。此外，当多个发光元件LD紧密设置时，绝缘膜14可以防止在发光元件LD之间可能发生的不希望的短路。
以上描述的发光元件LD可以用作各种显示装置的发光源。发光元件LD可以通过表面处理工艺制造。例如，当多个发光元件LD混合在流体溶液(或溶剂)中并被供应到每个发射区域(例如，每个像素的发射区域或每个子像素的发射区域)时，可以对发光元件LD中的每个执行表面处理，以使得发光元件LD可以均匀地喷射而不会不均匀地聚集在溶液中。
包括以上描述的发光元件LD的发光器件可以用在需要光源的各种类型的装置(包括显示装置)中。例如，当多个发光元件LD设置在显示面板的每个像素的发射区域中时，发光元件LD可以用作像素中的每个的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用在需要光源的其它类型的装置(诸如，照明装置)中。
图2a至图2c是示出根据本公开的实施方式的发光器件的单元发射区域的电路图，并且特别地，是示出配置发光显示面板的像素的示例的电路图。
在图2a至图2c中，单元发射区域可以是其中设置有发光显示面板中包括的多个像素中的一个像素PXL的像素区域，并且可以是其中设置有图1a和图1b的发光元件LD和电连接到发光元件LD的信号线的区域。
首先，参考图1a至图2a，一个像素PXL可以包括发光元件LD以及连接到发光元件LD的第一电力线PL1和第二电力线PL2。
发光元件LD的一个侧端部(例如，第二半导体层13)可以连接到第一电力线PL1，并且发光元件LD的另一侧端部(例如，第一半导体层11)可以连接到第二电力线PL2。预定信号(或电压)可以从第一电力线PL1传输到发光元件LD的一个侧端部，且预定信号(或电压)可以从第二电力线PL2传输到发光元件LD的另一侧端部。
在本公开的实施方式中，施加到第一电力线PL1的预定信号和施加到第二电力线PL2的预定信号可以具有不同的电平。例如，当发光元件LD的一个侧端部是第二半导体层13并且其另一侧端部是第一半导体层11时，施加到第一电力线PL1的预定信号可以被设定为高电位电力并且施加到第二电力线PL2的预定信号可以被设定为低电位电力。
当等于或大于阈值电压的电压施加在以上描述的发光元件LD的一个侧端部与另一侧端部之间时，发光元件LD可以发射具有与施加的电压的大小对应的亮度的光。也就是说，像素PXL的光发射可以通过调整从第一电力线PL1施加的预定信号和/或从第二电力线PL2施加的预定信号来控制。
接下来，参考图1a、图1b和图2b，像素PXL可以包括并联连接的多个发光元件LD。在这种情况下，像素PXL的亮度可以对应于多个发光元件LD的亮度之和。当像素PXL包括多个发光元件LD时，即使在发光元件LD中的一些中发生缺陷，也可以防止由于像素PXL本身的缺陷而出现缺陷。
参考图1a、图1b和图2c，像素PXL中包括的发光元件LD的连接方向可以改变。例如，发光元件LD的一个侧端部可以连接到第二电力线PL2，并且其另一侧端部可以连接到第一电力线PL1。在图2a的实施方式和图2b的实施方式中，施加在第一电力线PL1与第二电力线PL2之间的电压的方向可以彼此相反。
图3是示出根据本公开的实施方式的包括单元发射区域的发光器件的区域的示意性平面图，图4是沿着图3的线I-I'截取的剖视图，图5a是图4的部分EA1的放大剖视图，图5b是图4的部分EA2的放大剖视图，以及图6a和图6b是示意性地示出第一层、第一半导体层、第二半导体层和第二层的能带图的图。
参考图1a、图1b以及图3至图6b，发光器件的单元发射区域是其中设置有包括至少一个发光元件LD的一个像素PXL的像素区域PXA，并且可以包括光被发射的发射区域。在下文中，为了便于描述，单元发射区域被称为像素区域PXA。
包括发光元件LD的显示元件部DPL可以设置在像素区域PXA中。显示元件部DPL可以连接到第一电力线PL1和第二电力线PL2。
第一电力线PL1和第二电力线PL2可以在衬底SUB上设置和/或形成为彼此间隔开。第一电力线PL1和第二电力线PL2中的每个可以在一个方向上(例如，在第二方向DR2)上延伸。然而，本公开不限于此，并且第一电力线PL1和第二电力线PL2可以在各个方向上延伸。第一电力线PL1和第二电力线PL2可以由导电材料(或物质)形成。恒定电平的预定信号(或电压)可以施加到第一电力线PL1和第二电力线PL2中的每个。例如，外部信号(或电压)可以施加到第一电力线PL1和第二电力线PL2中的每个。作为另一示例，第一电力线PL1和第二电力线PL2中的每个可以在发光器件中通过与预定信号(或电压)被施加的配置的电连接来从所述配置接收预定信号(或电压)。
第一电力线PL1和第二电力线PL2上可以设置和/或形成有阻挡层BRL。
阻挡层BRL可以防止杂质扩散到显示元件部DPL中。阻挡层BRL可以包括包括无机材料的无机绝缘层。例如，阻挡层BRL可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。阻挡层BRL可以设置为单层，但也可以设置为至少双层的多层。当阻挡层BRL设置为多层时，每个层可以由相同的材料形成或者可以由不同的材料形成。阻挡层BRL可以根据衬底SUB的材料、工艺条件等而被省略。
根据实施方式，第一电力线PL1和第二电力线PL2或者第一电力线PL1和第二电力线PL2中的至少一个可以设置和/或形成在阻挡层BRL上。尽管在附图中没有直接示出，但第一电力线PL1的一个区域可以通过穿过阻挡层BRL的第一接触孔CH1暴露于外部，且第二电力线PL2的一个区域可以通过穿过阻挡层BRL的第二接触孔CH2暴露于外部。
显示元件部DPL可以设置和/或形成在阻挡层BRL上。
显示元件部DPL可以形成在衬底SUB上的阻挡层BRL上。此时，显示元件部DPL可以包括至少一个绝缘层。在图4中，一个绝缘层形成在发光元件LD的上部分和下部分中的每个上，但本公开不限于此。参考图4，在显示元件部DPL中，可以形成有第一绝缘层INS1、设置在第一绝缘层INS1上的发光元件LD、与发光元件LD的两个端部EP1和EP2接触的第一层FL和第二层SL、设置在第二层SL上的第二绝缘层INS2等。显示元件部DPL还可以包括堤部图案(未示出)，堤部图案设置和/或形成在每个像素PXL的像素区域PXA的外围区域中以限定每个像素PXL的像素区域PXA。第一电力线PL1和第二电力线PL2中的每个可以在衬底SUB上与堤部图案重叠，或者可以设置在堤部图案的外侧。
第一绝缘层INS1可以设置在阻挡层BRL上。第一绝缘层INS1可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。第一绝缘层INS1可以设置为单层，但也可以设置为双层或更多层的多层。在本公开的实施方式中，第一绝缘层INS1可以由硅氧化物(SiOx)形成，并且可以设置为单层。
至少一个发光元件LD可以设置在第一绝缘层INS1上。例如，多个发光元件LD可以设置在第一绝缘层INS1上。
发光元件LD中的每个可以是使用无机晶体结构的材料的具有超小尺寸(例如，小到纳米级至微米级)的发光元件。例如，发光元件LD中的每个可以是通过蚀刻方法制造的超小尺寸的发光元件。在本公开的实施方式中，如图1a至图4中所示，发光元件LD中的每个可以是包括其中第一半导体层11、有源层12和第二半导体层13沿着长度L的方向依次堆叠的发射堆叠图案10以及围绕发射堆叠图案10的外周表面(或表面)的绝缘膜14并且通过蚀刻方法制造的发光元件。
两个至几十个发光元件LD可以设置在像素区域PXA中，但发光元件LD的数量不限于此。
在本公开的实施方式中，发光元件LD中的每个可以发射彩色光和/或白色光中的任一种。发光元件LD中的每个可以设置在第一绝缘层INS1上以使得长度L的方向对应于与显示元件部DPL的厚度方向DR3交叉的第一方向DR1。例如，每个发光元件LD可以设置在第一绝缘层INS1上以使得长度L的方向平行于第一方向DR1。
发光元件LD可以通过喷墨印刷方法、狭缝涂布方法或其它各种方法输入到像素区域PXA。例如，发光元件LD可以与挥发性溶剂混合并通过喷墨印刷方法或狭缝涂布方法供应到像素区域PXA。发光元件LD可以设置在设置于像素区域PXA中的第一绝缘层INS1上。在供应发光元件LD之后，可以通过其它方法蒸发或去除溶剂，以最终将发光元件LD提供给像素区域PXA。
发光元件LD中的每个可以在长度L的方向上具有第一端部EP1和第二端部EP2。发光元件LD中的每个的第一端部EP1可以是第一半导体层11和第二半导体层13中的一个，并且发光元件LD中的每个的第二端部EP2可以是第一半导体层11和第二半导体层13中的另一个。例如，发光元件LD中的每个的第一端部EP1可以是包括n型半导体层的第一半导体层11，并且其第二端部EP2可以是包括p型半导体层的第二半导体层13。
第一层FL可以设置和/或形成在发光元件LD上。在本公开的实施方式中，第一层FL可以包括氢化非晶硅(a-Si：H)半导体材料。例如，第一层FL可以包括掺杂有诸如Mg的p型掺杂剂的p型氢化非晶硅(a-Si：H)半导体材料。
第一层FL可以与发光元件LD中的每个的两个端部EP1和EP2接触。例如，第一层FL可以与发光元件LD中的每个的第一端部EP1的一个区域和发光元件LD中的每个的第二端部EP2的一个区域中的每个接触。
在本公开的实施方式中，如图5a中所示，第一层FL可以与每个发光元件LD的第二半导体层13的上表面13b的第一区域A1直接接触。此外，如图5b中所示，第一层FL可以与每个发光元件LD的第一半导体层11的下表面11a的第一区域B1直接接触。这里，第二半导体层13的上表面13b和第一半导体层11的下表面11a可以是未被绝缘膜14围绕并且至少部分地暴露于外部的表面。
第二半导体层13的上表面13b的与第一层FL接触的第一区域A1和第一半导体层11的下表面11a的与第一层FL接触的第一区域B1可以小于发射堆叠图案10的直径D。第二半导体层13的上表面13b的与第一层FL接触的第一区域A1和第一半导体层11的下表面11a的与第一层FL接触的第一区域B1可以具有相同的厚度(或宽度)。然而，本公开不限于此，并且根据实施方式，第二半导体层13的上表面13b的与第一层FL接触的第一区域A1和第一半导体层11的下表面11a的与第一层FL接触的第一区域B1可以具有不同的厚度(或宽度)。
此外，第一层FL可以设置和/或形成在发光元件LD中的每个的上表面上。例如，第一层FL可以设置和/或形成在设置有发光元件LD的第一绝缘层INS1上，并且可以设置和/或形成在发光元件LD的上表面和第一绝缘层INS1中的每个上。
以上描述的第一层FL可以通过第一接触孔CH1电连接和/或物理连接到第一电力线PL1。具体地，第一层FL可以通过单独的连接工具(未示出)和第一接触孔CH1电连接和/或物理连接到第一电力线PL1。这里，单独的连接工具可以是用于连接第一电力线PL1和第一层FL的配置，并且可以对应于稍后将描述的图9的第二桥接图案BRP2。因此，施加到第一电力线PL1的预定信号(或电压)可以传输到第一层FL。
层间绝缘层ILD可以设置和/或形成在第一层FL上。层间绝缘层ILD可以设置和/或形成在发光元件LD和第一层FL中的每个上。层间绝缘层ILD可以是包括无机材料的无机绝缘层。例如，层间绝缘层ILD可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。层间绝缘层ILD可以设置为单层，但也可以设置为至少双层的多层。在本公开的实施方式中，层间绝缘层ILD可以由硅氧化物(SiOx)形成并且可以配置为单层。然而，本公开不限于此。
在本公开的实施方式中，层间绝缘层ILD可以设置和/或形成在与每个发光元件LD的第二半导体层13的上表面13b的第一区域A1接触的第一层FL上。此外，层间绝缘层ILD可以设置和/或形成在与每个发光元件LD的第一半导体层11的下表面11a的第一区域B1接触的第一层FL上。因此，层间绝缘层ILD可以与每个发光元件LD的第二半导体层13的上表面13b的另一区域和第一半导体层11的下表面11a的另一区域接触。例如，如图5a中所示，层间绝缘层ILD可以与每个发光元件LD的第二半导体层13的上表面13b的第二区域A2直接接触。此外，如图5b中所示，层间绝缘层ILD可以与每个发光元件LD的第一半导体层11的下表面11a的第二区域B2接触。
第二半导体层13的上表面13b的与层间绝缘层ILD接触的第二区域A2和第一半导体层11的下表面11a的与层间绝缘层ILD接触的第二区域B2可以小于发射堆叠图案10的直径D。在本公开的实施方式中，第二半导体层13的上表面13b的与层间绝缘层ILD接触的第二区域A2和第一半导体层11的下表面11a的与层间绝缘层ILD接触的第二区域B2可以具有相同的厚度(或宽度)。然而，本公开不限于此，并且根据实施方式，第二半导体层13的上表面13b的与层间绝缘层ILD接触的第二区域A2和第一半导体层11的下表面11a的与层间绝缘层ILD接触的第二区域B2可以具有不同的厚度(或宽度)。
第二层SL可以设置和/或形成在层间绝缘层ILD上。第二层SL可以设置和/或形成在发光元件LD中的每个和层间绝缘层ILD上。第二层SL可以由具有高电子迁移率的透明氧化物半导体材料形成。在本公开的实施方式中，第二层SL可以由诸如a-IGZO的透明氧化物半导体材料形成。第二层SL可以与发光元件LD中的每个的两个端部EP1和EP2接触。例如，第二层SL可以与每个发光元件LD的第一端部EP1的又一区域和每个发光元件LD的第二端部EP2的又一区域接触。
在本公开的实施方式中，如图5a中所示，第二层SL可以与每个发光元件LD的第二半导体层13的上表面13b的第三区域A3直接接触。此外，如图5b中所示，第二层SL可以与每个发光元件LD的下表面11a的第三区域B3直接接触。
第二半导体层13的上表面13b的与第二层SL接触的第三区域A3和第一半导体层11的下表面11a的与第二层SL接触的第三区域B3可以小于发射堆叠图案10的直径D。第二半导体层13的上表面13b的与第二层SL接触的第三区域A3和第一半导体层11的下表面11a的与第二层SL接触的第三区域B3可以具有相同的厚度(或宽度)。然而，本公开不限于此，并且根据实施方式，第二半导体层13的上表面13b的与第二层SL接触的第三区域A3和第一半导体层11的下表面11a的与第二层SL接触的第三区域B3可以具有不同的厚度(或宽度)。
此外，第二层SL可以设置和/或形成在设置于发光元件LD的上表面上的层间绝缘层ILD上。
以上描述的层间绝缘层ILD可以定位在第一层FL与第二层SL之间。由于层间绝缘层ILD，第一层FL和第二层SL可以彼此间隔开。也就是说，第一层FL和第二层SL可以彼此电分离和/或物理分离。
第二半导体层13的上表面13b的与第一层FL接触的第一区域A1、第二半导体层13的上表面13b的与层间绝缘层ILD接触的第二区域A2以及第二半导体层13的上表面13b的与第二层SL接触的第三区域A3可以具有相同的厚度(或宽度)。然而，本公开不限于此，并且根据实施方式，第二半导体层13的上表面13b的与第一层FL接触的第一区域A1、第二半导体层13的上表面13b的与层间绝缘层ILD接触的第二区域A2以及第二半导体层13的上表面13b的与第二层SL接触的第三区域A3可以具有不同的厚度(或宽度)。此外，根据另一实施方式，第二半导体层13的上表面13b的与第一层FL接触的第一区域A1、第二半导体层13的上表面13b的与层间绝缘层ILD接触的第二区域A2以及第二半导体层13的上表面13b的与第二层SL接触的第三区域A3中的两个区域可以具有相同的厚度(或宽度)。
第一半导体层11的下表面11a的与第一层FL接触的第一区域B1、第一半导体层11的下表面11a的与层间绝缘层ILD接触的第二区域B2以及第一半导体层11的下表面11a的与第二层SL接触的第三区域B3可以具有相同的厚度(或宽度)。然而，本公开不限于此，并且根据实施方式，第一半导体层11的下表面11a的与第一层FL接触的第一区域B1、第一半导体层11的下表面11a的与层间绝缘层ILD接触的第二区域B2以及第一半导体层11的下表面11a的与第二层SL接触的第三区域B3可以具有不同的厚度(或宽度)。此外，根据另一实施方式，第一半导体层11的下表面11a的与第一层FL接触的第一区域B1、第一半导体层11的下表面11a的与层间绝缘层ILD接触的第二区域B2以及第一半导体层11的下表面11a的与第二层SL接触的第三区域B3中的两个区域可以具有相同的厚度(或宽度)。
第二层SL可以通过第二接触孔CH2电连接和/或物理连接到第二电力线PL2。此时，第二层SL可以延伸到像素区域PXA的定位有堤部图案的外侧(例如，第二电力线PL2的由第二接触孔CH2暴露的一个区域)，并且可以连接到第二电力线PL2。因此，施加到第二电力线PL2的预定信号(或电压)可以传输到第二层SL。这里，施加到第二电力线PL2的预定信号可以被设定为低电位电力，且施加到第一电力线PL1的预定信号(或电压)可以被设定为高电位电力。
以上描述的第一层FL可以由p型氢化非晶硅(a-Si：H)半导体材料形成，并且可由于材料性质而具有比第二层SL的带隙低的带隙。包括p型GaN半导体的第二半导体层13的费米能级Ef可以稍微高于价带Ev。包括n型GaN半导体材料的第一半导体层11的费米能级Ef可以稍微低于导带Ec。
如图6a中所示，第二半导体层13的上表面13b的包括p型氢化非晶硅(a-Si：H)半导体材料的第一层FL和包括p型GaN半导体的第二半导体层13彼此接触的第一区域A1可由于与第一层FL接触的第二半导体层13的材料性质(例如，费米能级Ef)而相对于空穴h+具有低能量势垒。
此外，如图6b中所示，第一半导体层11的下表面11a的包括p型氢化非晶硅(a-Si：H)半导体材料的第一层FL和包括n型GaN半导体的第一半导体层11彼此接触的第一区域B1可由于与第一层FL接触的第一半导体层11的材料性质(例如，费米能级Ef)而相对于电子e-具有高能量势垒。
由于以上描述的第二层SL由a-IGZO形成，所以第二层SL可以具有比由p型氢化非晶硅(a-Si：H)半导体材料形成的第一层FL的带隙高的带隙。通常，当硅材料的带隙为约1.2eV时，a-IGZO材料的带隙可以为约3.1eV。由于具有高带隙的材料性质，第二层SL可以具有高电子迁移率。如图6a中所示，第二半导体层13的上表面13b的由a-IGZO形成的第二层SL和包括p型GaN半导体的第二半导体层13彼此接触的第三区域A3可由于与第二层SL接触的第二半导体层13的材料性质而相对于空穴h+和电子e-具有高能量势垒。
此外，第一半导体层11的下表面11a的由a-IGZO形成的第二层SL和包括n型GaN半导体的第一半导体层11彼此接触的第三区域B3可由于与第二层SL接触的第一半导体层11的材料性质而相对于电子e-具有低能量势垒。
在本公开的实施方式中，由于分别与第一层FL和第二层SL中的每个接触的第一半导体层11和第二半导体层13费米能级EF之间的差异，电子e-可以选择性地注入到第一半导体层11的下表面11a的第三区域B3中，且空穴h+可以选择性地注入到第二半导体层13的上表面13b的第一区域A1中。
当预定信号(或电压)通过第一电力线PL1和第二电力线PL2施加到第一层FL和第二层SL中的每个时，空穴h+可以通过第一层FL与第二半导体层13的上表面13b的第一区域A1的针对空穴h+具有低能量势垒的结合表面注入到第二半导体层13中。此外，电子e-可以通过第二层SL与第一半导体层11的下表面11a的第三区域B3的针对电子e-具有低能量势垒的结合表面注入到第一半导体层11中。第二半导体层13可以向有源层12供应空穴h+，且第一半导体层11可以向有源层12供应电子e-。因此，电子e-和空穴h+可以在每个发光元件LD的有源层12中复合以跃迁到低能级，并且可以发射具有与其对应的波长的光(或光线)。
在本公开的实施方式中，在第一半导体层11的下表面11a的与第一层FL接触的第一区域B1中，由于第一半导体层11的材料性质，电子e-和空穴h+不移动到第一半导体层11。也就是说，在第一半导体层11的下表面11a的与第一层FL接触的第一区域B1中，电子e-的流动和空穴h+的流动可以被阻挡。
此外，在第二半导体层13的上表面13b的与第二层SL接触的第三区域A3中，由于第二半导体层13的材料性质，电子e-和空穴h+不移动到第二半导体层13。也就是说，在第二半导体层13的上表面13b的与第二层SL接触的第三区域A3中，电子e-的流动和空穴h+的流动可以被阻挡。
如上所述，空穴h+可以通过第二半导体层13的上表面13b的与第一层FL接触的第一区域A1注入到第二半导体层13中，电子e-可以通过第一半导体层11的下表面11a的与第二层SL接触的第三区域B3注入到第一半导体层11中，并且因此，每个发光元件LD可以发射光。在本公开的实施方式中，第一层FL可以用作用于将空穴h+注入到第二半导体层13的一个区域中的空穴注入层，且第二层SL可以用作用于将电子e-注入到第一半导体层11的一个区域中的电子注入层。
第二绝缘层INS2可以设置和/或形成在第二层SL上。第二绝缘层INS2可以覆盖第二层SL以保护第二层SL。第二绝缘层INS2可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。第一绝缘层INS1可以设置为单层，但也可以设置为双层或更多层的多层。在本公开的实施方式中，第二绝缘层INS2可以包括与第一绝缘层INS1相同的材料，但本公开不限于此。
根据上述实施方式，第一层FL、层间绝缘层ILD和第二层SL可以设置在供应到像素区域PXA的发光元件LD上，并且预定信号(或电压)可以通过与每个发光元件LD的第一半导体层11接触的第一层FL和与每个发光元件LD的第一半导体层11接触的第二层SL施加到发光元件LD中的每个的两个端部EP1和EP2。因此，发光元件LD中的每个可以发射光。
当使用第一层FL和第二层SL驱动发光元件LD时，用于在像素区域PXA中对准发光元件LD的配置(例如，对准电极(或对准线))可以被省略。
如上所述，由于发光元件LD可以在没有对准电极(或对准线)的情况下在像素区域PXA中对准，所以可以简化发光元件的制造工艺并且可以降低制造成本。
此外，由于省略了用于在像素区域PXA中对准发光元件LD的配置，所以可以通过最小化像素区域PXA的工艺余量来减小像素PXL的尺寸。因此，发光器件的高分辨率实现可以变得容易。
图7是示出根据本公开的实施方式的发光器件的单元发射区域的剖视图，并且是沿着图3的线I-I'截取的剖视图。
关于图7的实施方式，主要描述与上述实施方式的点不同的点，以便避免重复描述。在本公开中没有具体描述的部分与上述实施方式一致，并且相同的标记指示相同的组件，且类似的标记指示类似的组件。
参考图1a至图7，包括发光元件LD的显示元件部DPL可以设置在其中设置有(或准备有)一个像素PXL的像素区域PXA中。显示元件部DPL还可以包括第一导电线CL1和第二导电线CL2。
具体地，显示元件部DPL可以包括设置在衬底SUB上的阻挡层BRL上的第一导电线CL1、设置在第一导电线CL1上的第一绝缘层INS1、设置在第一绝缘层INS1上的发光元件LD、设置在发光元件LD上的第一层FL、设置在第一层FL上的层间绝缘层ILD、设置在层间绝缘层ILD上的第二层SL、设置在第二层SL上的第二绝缘层INS2以及设置在第二绝缘层INS2上的第二导电线CL2。
第一导电线CL1可以设置和/或形成在阻挡层BRL与第一绝缘层INS1之间。第一导电线CL1可以包括金属或金属氧化物，并且可以单独或组合使用例如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、ITO、其氧化物或合金等，但不限于此。在本公开的实施方式中，第一导电线CL1可以包括氧化铟锡(ITO)。预定信号(或电压)可以施加到第一导电线CL1。
第二导电线CL2可以设置和/或形成在第二绝缘层INS2上。第二导电线CL2可以包括与第一导电线CL1相同的材料，但本公开不限于此。根据实施方式，第二导电线CL2可以包括与第一导电线CL1的材料不同的材料。在本公开的实施方式中，第二导电线CL2可以包括氧化铟锡(ITO)。预定信号(或电压)可以施加到第二导电线CL2。施加到第一导电线CL1的预定信号(或电压)和施加到第二导电线CL2的预定信号(或电压)可以彼此不同，并且例如，施加到第一导电线CL1和第二导电线CL2中的每个的信号可以是用于驱动像素PXL的驱动电力。具体地，施加到第一导电线CL1的预定信号(或电压)可以被设定为低电位电力，且施加到第二导电线CL2的预定信号(或电压)可以被设定为高电位电力。然而，本公开不限于此，并且根据实施方式，施加到第一导电线CL1的预定信号(或电压)可以与施加到第二电力线PL2的预定信号(或电压)相同。
当预定信号(或电压)施加到第一导电线CL1和第二导电线CL2中的每个时，在第一导电线CL1与第二导电线CL2之间在图7中所示的箭头方向上可以形成电场。例如，在从第一导电线CL1到第二导电线CL2的方向上可以形成电场。在这种情况下，可以增强从发光元件LD的有源层12发射的光的HE11模式。HE11模式可以包括其中光的偏振态在单模光纤内彼此垂直的HE11x模式和HE11y模式。
在本公开的实施方式中，HE11x模式可以意指其中从每个发光元件LD的有源层12发射的光沿着每个发光元件LD的长度L的方向偏振的状态。例如，HE11x模式可以意指其中从每个发光元件LD的有源层12发射的光沿着第一方向DR1偏振的状态。在本公开的实施方式中，HE11y模式可以意指其中从每个发光元件LD的有源层12发射的光沿着与每个发光元件LD的长度L的方向交叉的方向偏振的状态。例如，HE11y模式可以意指其中从每个发光元件LD的有源层12发射的光沿着第三方向DR3偏振的状态。
当预定信号(或电压)施加到第一导电线CL1和第二导电线CL2中的每个并且在从第一导电线CL1到第二导电线CL2的方向上形成电场时，可以增强HE11x模式。因此，从每个发光元件LD的有源层12发射并且在第一方向DR1上偏振的光的量(或强度)可以增加。例如，在第一方向DR1上从每个发光元件LD的有源层12行进到第一半导体层11和第二半导体层13中的每个的光的量(或强度)可以增加。因此，可以进一步提高每个发光元件LD的光输出效率。
图8是示出根据本公开的实施方式的发光器件的单元发射区域的示意性平面图，且图9是与图8的线II-II'对应的剖视图。
关于图8和图9的实施方式，主要描述与上述实施方式的点不同的点，以便避免重复的描述。
参考图1a至图2c、图8以及图9，包括发光元件LD的显示元件部DPL可以设置在其中设置有(或准备有)一个像素PXL的像素区域PXA中。
显示元件部DPL可以包括第一导电线CL1、第一绝缘层INS1、发光元件LD、第一层FL、层间绝缘层ILD、第二层SL、第二绝缘层INS2和第二导电线CL2。此外，显示元件部DPL还可以包括设置和/或形成在第二导电线CL2上的盖层CVL。
盖层CVL可以设置和/或形成在第二导电线CL2上以与发光元件LD中的每个重叠。盖层CVL可以用作用于引导从发光元件LD中的每个发射的光在像素区域PXA的特定方向上集中的光引导构件。在本公开的实施方式中，盖层CVL可以由具有恒定反射率的导电材料(或物质)形成。导电材料(或物质)可以包括通过反射或散射从发光元件LD发射的光而有利于在特定方向(例如，期望的方向)上引导所述光的不透明金属。不透明金属可以包括例如诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Ti的金属或其合金。根据实施方式，盖层CVL可以包括透明导电材料。透明导电材料可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟锡锌(ITZO)的导电氧化物、诸如PEDOT的导电聚合物等。当盖层CVL包括透明导电材料时，可以附加地包括由用于在特定方向(例如，期望的方向)上引导从发光元件LD发射的光的不透明金属而形成的单独的导电层。然而，盖层CVL的材料不限于上述材料。
此外，根据实施方式，盖层CVL的内表面或外表面上可以形成有光栅以更有效地生成光路。
如上所述，当盖层CVL设置在其中设置有(或准备有)每个像素PXL的像素区域PXA中时，从发光元件LD发射的光可以在特定方向(例如，期望的方向)上被集中地引导。在这种情况下，从每个像素PXL发射的光的方向可以基本上相同，并且因此可以减小每个像素PXL和与其相邻的像素PXL之间的光输出偏差。因此，发光器件可以遍及整个区域具有均匀的光输出分布。
图10是示出根据本公开的实施方式的显示装置并且示意性地示出使用图1a和图1b中所示的发光元件作为发光源的显示装置的示例的平面图。
在图10中，为了方便起见，基于显示图像的显示区域来简要地示出了显示装置的结构。然而，根据实施方式，显示装置中还可以设置有未示出的至少一个驱动电路部(例如，扫描驱动器、数据驱动器等)和/或多个信号线。
参考图1a、图1b和图10，根据本公开的实施方式的显示装置可以包括衬底SUB、设置在衬底SUB上的多个像素PXL、用于驱动像素PXL的驱动器(未示出)以及将像素PXL和驱动器连接的线部(未示出)。
根据驱动发光元件LD的方法，显示装置可以分为无源矩阵型显示装置和有源矩阵型显示装置。例如，当显示装置实现为有源矩阵型时，像素PXL中的每个可以包括控制供应到发光元件LD的电流量的驱动晶体管、向驱动晶体管传输数据信号的开关晶体管等。
衬底SUB可以包括透明绝缘材料并且可以透射光。
衬底SUB可以是刚性衬底或柔性衬底。
例如，刚性衬底可以是玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一种。
柔性衬底可以是膜衬底和包括聚合物有机材料的塑料衬底中的一种。例如，柔性衬底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
施加到衬底SUB的材料可以优选地在显示装置的制造工艺期间具有对高处理温度的耐受性(或耐热性)。
衬底SUB可以包括显示区域DA和设置在显示区域DA周围的非显示区域NDA，显示区域DA包括其中设置有每个像素PXL的至少一个像素区域。根据实施方式，显示区域DA可以设置在显示装置的中央区域中，且非显示区域NDA可以设置在显示装置的边缘区域中以围绕显示区域DA。然而，显示区域DA和非显示区域NDA的位置不限于此，并且根据实施方式，显示区域DA和非显示区域NDA的位置可以改变。
显示区域DA可以是其中设置有显示图像的像素PXL的区域。非显示区域NDA可以是其中设置有用于驱动像素PXL的驱动器以及将像素PXL和驱动器连接的线部的一部分的区域。
显示区域DA可以具有各种形状。例如，显示区域DA可以设置成各种形状，诸如包括由直线形成的边的闭合形状的多边形、包括由曲线形成的边的圆形、椭圆形等、包括由直线和曲线形成的边的半圆形、半椭圆形等。
非显示区域NDA可以设置在显示区域DA的至少一侧处。在本公开的实施方式中，非显示区域NDA可以围绕显示区域DA。
像素PXL中的每个可以在衬底SUB上设置在显示区域DA中。在本公开的实施方式中，像素PXL可以在显示区域DA中布置成条状或PenTile阵列结构，但本公开不限于此。
像素PXL中的每个可以包括由相应的扫描信号和数据信号驱动的至少一个发光元件LD。发光元件LD可以具有小到微米级或纳米级的尺寸，并且可以以预定距离与相邻的发光元件间隔开，但本公开不限于此。发光元件LD可以配置每个像素PXL的光源。
像素PXL中的每个可以由预定信号(例如，扫描信号和数据信号)和/或预定电力(例如，第一驱动电力和第二驱动电力)驱动。然而，可以用作每个像素PXL的光源的发光元件LD的类型不限于此。
在本公开的实施方式中，像素PXL的颜色、类型、数量等不受特别限制，并且例如，从每个像素PXL发射的光的颜色可以不同地改变。
驱动器可以通过线部向每个像素PXL提供预定信号和预定电力以控制像素PXL的驱动。在图10中，为了便于描述，省略了线部。
驱动器可以包括时序控制器、通过扫描线向像素PXL提供扫描信号的扫描驱动器、通过发射控制线向像素PXL提供发射控制信号的发射驱动器以及通过数据线向像素PXL提供数据信号的数据驱动器。时序控制器可以控制扫描驱动器、发射驱动器和数据驱动器。
以上描述的显示装置可以包括多个拉伸部以实现可伸缩显示装置。在下文中，参考图11a和图11b描述多个拉伸部。
图11a和图11b是图10的部分EA3的放大平面图。
参考图1a、图1b、图10、图11a和图11b，显示装置可以包括设置有像素PXL的衬底SUB。
在本公开的实施方式中，衬底SUB可以包括岛形状的多个岛状件IS以及用于连接在第一方向DR1和第二方向DR2上邻近的岛状件IS的桥状件BR。此外，衬底SUB可以包括通过去除衬底SUB的一个区域而形成的切口V。在本公开的实施方式中，岛状件IS、桥状件BR和切口V可以配置显示装置的多个拉伸部STU。每个拉伸部STU可以对应于可伸缩显示装置的基本拉伸部。
每个岛状件IS可以是岛形状的衬底SUB，并且可以与在第一方向DR1上相邻(或邻近)的岛状件IS间隔开并且切口V插置于其间。此外，每个岛状件IS可以与在第二方向DR2上相邻(或邻近)的岛状件IS间隔开并且切口V插置于其间。包括从其发射红色光、蓝色光、绿色光和/或白色光的发射区域EMA的至少一个像素PXL可以定位(或设置)在每个岛状件IS上。
桥状件BR可以分别设置于在第一方向DR1上间隔开的两个岛状件IS之间和在第二方向DR2上间隔开的两个岛状件IS之间。桥状件BR可以是衬底SUB的连接彼此相邻的两个岛状件IS的一个区域。用于向设置在每个岛状件IS中的像素PXL传输电力和/或信号的线可以设置在桥状件BR上。由于设置在桥状件BR上的线，定位在每个岛状件IS上的像素PXL可以在接收电力和/或信号的同时被驱动。
切口V的形状和面积(或尺寸)可以为了显示装置的拉伸而改变。切口V可以定位于在第一方向DR1和第二方向DR2上彼此相邻的两个岛状件IS之间、一个岛状件IS与桥状件BR之间以及在第一方向DR1和第二方向DR2上彼此相邻的两个桥状件BR之间。切口V可以形成为穿过衬底SUB。切口V可以在岛状件IS之间提供分离区域，减小衬底SUB的重量，以及提高衬底SUB的柔性。此外，通过在衬底SUB发生弯曲、卷曲、拉伸等时改变切口V的形状，可以有效地减少衬底SUB变形期间的应力产生，从而防止衬底SUB的异常变形并且提高耐久性。
切口V可以通过在蚀刻方法等中去除衬底SUB的一区域来形成，但本公开不限于此。根据实施方式，当制造衬底SUB时，衬底SUB可以形成为包括切口V。作为另一实施方式，切口V可以通过在形成岛状件IS和桥状件BR之后对衬底SUB进行图案化来形成。在衬底SUB中形成切口V的方法不限于上述实施方式，并且切口V可以通过各种方法形成。
显示装置可以在衬底SUB中包括的切口V的形状和面积(或尺寸)改变的同时拉伸。当在平面图中观察时，显示装置可以在各种方向(例如，第一方向DR1、第二方向DR2、第一方向DR1和第二方向DR2中的每个的倾斜方向、与第一方向DR1相反的方向(例如，左方向)、与第二方向DR2相反的方向(例如，向上方向)等)上拉伸。当显示装置拉伸时，每个岛状件IS的形状和/或面积(或尺寸)可以几乎不改变，并且仅其位置可以改变。因此，当显示装置拉伸时，可以保持定位在岛状件IS中的每个上的像素PXL而不发生损坏。然而，当显示装置拉伸时，连接两个相邻岛状件IS的桥状件BR的形状和/或面积(或尺寸)可以改变。
在图11a和图11b中，每个岛状件IS类似于四边形形状，但本公开不限于此，并且岛状件IS的形状可以被不同地修改。此外，连接两个相邻岛状件IS的每个桥状件BR的形状不限于图11a和图11b中所示的形状，并且可以被不同地修改。
图12a和图12b是示出根据实施方式的包括在图10中所示的一个像素中的组件之间的电连接关系的电路图。
例如，图12a和图12b示出了根据不同实施方式的可以应用于有源型显示装置的像素PXL中包括的组件之间的电连接关系。然而，可以应用于本公开的实施方式的像素PXL中包括的组件的类型不限于此。
在图12a和图12b中，不仅图10中所示的像素中的每个中包括的组件而且设置有组件的区域被称为像素PXL。根据实施方式，图12a和图12b中所示的每个像素PXL可以是图10的显示装置中包括的像素PXL中的任一个，并且像素PXL可以具有基本上相同或类似的结构。
首先，参考图1a、图1b、图10、图12a和图12b，一个像素PXL(下文中称为“像素”)可以包括发射光的发射单元EMU。此外，像素PXL还可以选择性地包括用于驱动发射单元EMU并且提高从发射单元EMU发射的光的光输出效率的像素电路144。
根据实施方式，发射单元EMU可以包括设置在被施加第一驱动电力VDD的第一电力线PL1与被施加第二驱动电力VSS的第二电力线PL2之间的多个发光元件LD。发光元件LD中的每个的两个端部中的一个端部(例如，第二半导体层13)可以通过第一层FL连接到第一驱动电力VDD，并且发光元件LD中的每个的两个端部中的另一端部(例如，第一半导体层11)可以通过第二层SL连接到第二驱动电力VSS。
第一驱动电力VDD和第二驱动电力VSS可以具有不同的电位。例如，第一驱动电力VDD可以被设定为高电位电力，且第二驱动电力VSS可以被设定为低电位电力。此时，第一驱动电力VDD和第二驱动电力VSS之间的电位差可以在像素PXL的发射时段期间被设定为发光元件LD的阈值电压或更高的电压。
如上所述，设置在分别被供应不同电位的信号(或电压)的第一电力线PL1与第二电力线PL2之间的各发光元件LD可以配置各有效光源。这种有效光源可以聚集以形成像素PXL的发射单元EMU。
发射单元EMU的发光元件LD可以发射具有与通过相应的像素电路144供应的驱动电流对应的亮度的光。例如，像素电路144可以在每个帧周期期间向发射单元EMU供应与相应帧数据的灰度值对应的驱动电流。供应到发射单元EMU的驱动电流可以被分流并流到发光元件LD。因此，发光元件LD中的每个可以发射具有与流过发光元件LD的电流对应的亮度的光，并且因此发射单元EMU可以发射具有与驱动电流对应的亮度的光。
像素电路144可以连接到相应像素PXL的扫描线Si和数据线Dj。例如，当像素PXL设置在显示区域DA的第i(i是自然数)行和第j(j是自然数)列中时，像素PXL的像素电路144可以连接到显示区域DA的第i扫描线Si和第j数据线Dj。根据实施方式，如图12a中所示，像素电路144可以包括第一晶体管T1和第二晶体管T2以及存储电容器Cst。然而，像素电路144的结构不限于图12a中所示的实施方式。
参考图12a，像素电路144可以包括第一晶体管T1和第二晶体管T2以及存储电容器Cst。
第二晶体管T2(开关晶体管)的第一端子可以连接到数据线Dj，并且第二端子可以连接到第一节点N1。这里，第二晶体管T2的第一端子和第二端子可以是不同的端子，并且例如，当第一端子是源电极时，第二端子可以是漏电极。此外，第二晶体管T2的栅电极可以连接到扫描线Si。
当从扫描线Si供应在其处第二晶体管T2可以导通的电压(例如，低电压)的扫描信号时，第二晶体管T2可以导通以将数据线Dj和第一节点N1彼此电连接。此时，相应帧的数据信号供应到数据线Dj，并且因此数据信号传输到第一节点N1。传输到第一节点N1的数据信号被充电在存储电容器Cst中。
第一晶体管T1(驱动晶体管)的第一端子可以连接到第一驱动电力VDD，并且其第二端子可以电连接到发光元件LD中的每个的第一电极。第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1响应于第一节点N1的电压来控制供应到发光元件LD的驱动电流的量。
存储电容器Cst的一个电极可以连接到第一驱动电力VDD，并且其另一电极可以连接到第一节点N1。存储电容器Cst利用与供应到第一节点N1的数据信号对应的电压进行充电并保持所充电的电压，直到下一帧的数据信号被供应。
图12a示出了包括用于将数据信号传输到像素PXL中的第二晶体管T2、用于存储数据信号的存储电容器Cst以及用于向发光元件LD供应与数据信号对应的驱动电流的第一晶体管T1的像素电路144。
然而，本公开不限于此，并且像素电路144的结构可以被不同地修改和实现。例如，像素电路144还可以包括其它电路元件，诸如，至少一个晶体管元件(诸如，用于补偿第一晶体管T1的阈值电压的晶体管元件、用于初始化第一节点N1的晶体管元件和/或用于控制发光元件LD的发光时间的晶体管元件)，或者用于提升第一节点N1的电压的升压电容器。
此外，在图12a中，像素电路144中包括的晶体管(例如，第一晶体管T1和第二晶体管T2)是P型晶体管，但本公开不限于此。也就是说，像素电路144中包括的第一晶体管T1和第二晶体管T2中的至少一个可以改变为N型晶体管。
如图12b中所示，像素电路144可以连接到像素PXL的扫描线Si和数据线Dj。例如，当像素PXL设置在显示区域DA的第i行和第j列中时，相应像素PXL的像素电路144可以连接到显示区域DA的第i扫描线Si和第j数据线Dj。
此外，根据实施方式，像素电路144还可以连接到至少另一扫描线。例如，设置在显示区域DA的第i行中的像素PXL还可以连接到第i-1扫描线Si-1和/或第i+1扫描线Si+1。此外，根据实施方式，除了第一驱动电力VDD和第二驱动电力VSS之外，像素电路144还可以连接到第三电力。例如，像素电路144也可以连接到初始化电力Vint。
像素电路144可以包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1(驱动晶体管)的一个电极(例如，源电极)可以经由第五晶体管T5连接到第一驱动电力VDD，并且其另一电极(例如，漏电极)可以经由第六晶体管T6连接到发光元件LD的一个侧端部。此外，第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1响应于第一节点N1的电压而控制在第一驱动电力VDD与第二驱动电力VSS之间流经发光元件LD的驱动电流。
第二晶体管T2(开关晶体管)可以连接在连接到像素PXL的第j数据线Dj与第一晶体管T1的源电极之间。此外，第二晶体管T2的栅电极可以连接到与像素PXL连接的第i扫描线Si。当从第i扫描线Si供应栅极导通电压(例如，低电压)的扫描信号时，第二晶体管T2可以导通以将第j数据线Dj电连接到第一晶体管T1的源电极。因此，当第二晶体管T2导通时，从第j数据线Dj供应的数据信号传输到第一晶体管T1。
第三晶体管T3可以连接在第一晶体管T1的漏电极与第一节点N1之间。此外，第三晶体管T3的栅电极可以连接到第i扫描线Si。当从第i扫描线Si供应栅极导通电压的扫描信号时，第三晶体管T3可以导通以将第一晶体管T1的漏电极和第一节点N1彼此电连接。
第四晶体管T4可以连接在第一节点N1与被施加初始化电力Vint的初始化电力线之间。此外，第四晶体管T4的栅电极可以连接到前一扫描线(例如，第i-1扫描线Si-1)。当栅极导通电压的扫描信号供应到第i-1扫描线Si-1时，第四晶体管T4可以导通以向第一节点N1传输初始化电力Vint的电压。这里，初始化电力Vint可以具有等于或小于数据信号的最低电压的电压。
第五晶体管T5可以连接在第一驱动电力VDD与第一晶体管T1之间。此外，第五晶体管T5的栅电极可以连接到相应的发射控制线(例如，第i发射控制线Ei)。第五晶体管T5可以在栅极截止电压的发射控制信号供应到第i发射控制线Ei时截止，并且可以在其它情况下导通。
第六晶体管T6可以连接在第一晶体管T1与发光元件LD的一个端部之间。此外，第六晶体管T6的栅电极可以连接到第i发射控制线Ei。第六晶体管T6可以在栅极截止电压的发射控制信号供应到第i发射控制线Ei时截止，并且可以在其它情况下导通。
第七晶体管T7可以连接在发光元件LD的一个端部与被施加初始化电力Vint的初始化电力线之间。此外，第七晶体管T7的栅电极可以连接到下一扫描线中的任一个(例如，第i+1扫描线Si+1)。第七晶体管T7可以在栅极导通电压的扫描信号供应到第i+1扫描线Si+1时导通以向发光元件LD的一个端部供应初始化电力Vint的电压。
存储电容器Cst可以连接在第一驱动电力VDD与第一节点N1之间。存储电容器Cst可以在每个帧周期期间存储供应到第一节点N1的数据信号和与第一晶体管T1的阈值电压对应的电压。
适用于本公开的像素PXL的结构不限于图12a和图12b中所示的实施方式，并且相应的像素PXL可以具有各种结构。
图13是示意性地示出图10中所示的像素中的一个像素的平面图，图14是沿着图13的线III-III'截取的剖视图，图15是图14的部分EA4的放大平面图，以及图16是根据另一实施方式实现图13中所示的盖层的示意性平面图。图13至图16简化并示出了一个像素PXL的结构，诸如将每个电极示出为单个电极层并且将每个绝缘层示出为单个绝缘层，但本公开不限于此。
此外，在本公开的实施方式中，术语“形成和/或设置在相同的层上”可以意指在相同的工艺中形成，且术语“形成和/或设置在不同的层上”可以意指在不同的工艺中形成。
此外，在本公开的实施方式中，术语“连接”在两个配置之间可以意指包括性地使用电连接和物理连接两者。
参考图1a、图1b、图10以及图13至图16，根据本公开的实施方式的显示装置可以包括衬底SUB、线部和多个像素PXL。
在本公开的实施方式中，衬底SUB可以是由具有柔性以弯曲或折叠的材料形成的可伸缩衬底，并且可以具有单层结构或多层结构。例如，衬底SUB可以包括诸如硅弹性体或聚氨酯的聚合物材料，但本公开不限于此。
衬底SUB可以包括显示区域DA和设置在显示区域DA周围的非显示区域NDA，显示区域DA包括其中设置有像素PXL的至少一个像素区域PXA。
每个像素PXL可以包括岛状件IS和连接到岛状件IS的至少一个桥状件BR，岛状件IS包括至少一个像素PXL。桥状件BR可以包括分别连接到相应像素PXL的岛状件IS的四个边的第一桥状件BR1至第四桥状件BR4。然而，桥状件BR的数量不限于此。在本公开的实施方式中，岛状件IS可以包括其中设置有像素PXL的像素区域PXA。
第一桥状件BR1和第三桥状件BR3可以是衬底SUB的在第二方向DR2或“竖直方向”上延伸的区域，并且当在平面图中观察时，可以将在第二方向DR2上相邻(或邻近)的两个像素PXL连接。第二桥状件BR2和第四桥状件BR4可以是衬底SUB的在第一方向DR1或“水平方向”上延伸的区域，并且当在平面图中观察时，可以将在第一方向DR1上相邻(或邻近)的两个像素PXL连接。
其中设置有(或准备有)每个像素PXL的像素区域PXA可以包括发射区域EMA和围绕发射区域EMA的外围的外围区域，发射区域EMA中发射光。在本公开的实施方式中，外围区域可以包括其中不发射光的非发射区域。
线部可以包括向每个像素PXL传输信号(或电压)的多个信号线。信号线可以包括例如向每个像素PXL传输扫描信号的扫描线Si、向每个像素PXL传输数据信号的数据线Dj、向每个像素PXL传输第一驱动电力VDD的第一电力线PL1、向每个像素PXL传输第二驱动电力VSS的第二电力线PL2等。然而，本公开不限于此，并且根据实施方式，除了上述信号线之外，线部还可以包括传输其它信号的信号线。
衬底SUB、像素电路部PCL和显示元件部DPL可以设置和/或形成在每个像素PXL的像素区域PXA中。
为了方便起见，首先描述像素电路部PCL，并且然后描述显示元件部DPL。
像素电路部PCL可以包括缓冲层BFL、像素电路144和保护层PSV。
缓冲层BFL可以防止杂质扩散到像素电路(参考图12的“144”)中包括的晶体管中。缓冲层BFL可以是与参考图4描述的阻挡层BRL相同的配置。
像素电路144可以包括至少一个晶体管和存储电容器Cst。这里，晶体管可以包括控制发光元件LD中的每个的驱动电流的驱动晶体管Tdr和连接到驱动晶体管Tdr的开关晶体管(未示出)。以上描述的开关晶体管可以具有与参考图12a和图12b描述的第二晶体管T2相同的配置。然而，像素电路144中包括的配置不限于上述实施方式，并且除了驱动晶体管Tdr和开关晶体管之外，像素电路144还可以包括执行另一功能的电路元件。在以下实施方式中，当任意地提及驱动晶体管Tdr和开关晶体管中的一个或者统称地提及驱动晶体管Tdr和开关晶体管时，驱动晶体管Tdr和开关晶体管中的一个或者驱动晶体管Tdr和开关晶体管被称为一个晶体管T或多个晶体管T。
晶体管T中的每个可以包括晶体管半导体图案SCL、栅电极GE、第一端子SE和第二端子DE。第一端子SE可以是源电极和漏电极中的任一个电极，并且第二端子DE可以是另一电极。例如，当第一端子SE是源电极时，第二端子DE可以是漏电极。
晶体管半导体图案SCL可以设置和/或形成在缓冲层BFL上。晶体管半导体图案SCL可以包括接触第一端子SE的第一接触区域和接触第二端子DE的第二接触区域。第一接触区域与第二接触区域之间的区域可以是沟道区域。晶体管半导体图案SCL可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。沟道区域是未掺杂杂质的半导体图案，并且可以是本征半导体。第一接触区域和第二接触区域可以是掺杂有杂质的半导体图案。
栅电极GE可以设置和/或形成在晶体管半导体图案SCL上，且第一栅极绝缘层GI1插置在栅电极GE和晶体管半导体图案SCL之间。
第一栅极绝缘层GI1可以是包括无机材料的无机绝缘层。例如，第一栅极绝缘层GI1可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。然而，第一栅极绝缘层GI1的材料不限于上述实施方式。根据实施方式，第一栅极绝缘层GI1可以由包括有机材料的有机绝缘层形成。第一栅极绝缘层GI1可以设置为单层，但也可以设置为至少双层的多层。
相应的第一端子SE和第二端子DE可以通过依次穿过第一层间绝缘层GI1和第二栅极绝缘层GI2的接触孔与晶体管半导体图案SCL的第一接触区域和第二接触区域接触。
第二栅极绝缘层GI2可以是包括无机材料的无机绝缘层。例如，第二栅极绝缘层GI2可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。第二栅极绝缘层GI2可以包括与第一栅极绝缘层GI1相同的材料。第二栅极绝缘层GI2可以设置为单层，但也可以设置为至少双层的多层。
在上述实施方式中，晶体管T中的每个的第一端子SE和第二端子DE被描述为电连接到晶体管半导体图案SCL的单独的电极，但本公开不限于此。根据实施方式，晶体管T中的每个的第一端子SE可以是与相应的晶体管半导体图案SCL的沟道区域相邻的第一接触区域和第二接触区域中的一个，并且晶体管T中的每个的第二端子DE可以是与相应的晶体管半导体图案SCL的沟道区域相邻的第一接触区域和第二接触区域中的另一个。在这种情况下，晶体管T中的每个的第二端子DE可以通过诸如桥接电极或接触电极的单独的连接工具电连接到对应像素PXL的发光元件LD。
在本公开的实施方式中，像素电路144中包括的晶体管T可以由LTPS薄膜晶体管配置，但本公开不限于此，并且可以由根据实施方式的氧化物半导体薄膜晶体管配置。此外，作为示例描述了晶体管T是具有顶栅结构的薄膜晶体管的情况，但本公开不限于此。根据实施方式，晶体管T可以是具有底栅结构的薄膜晶体管。
第一电力线PL1和第二电力线PL2可以设置和/或形成在第二栅极绝缘层GI2上。
第一电力线PL1和第二电力线PL2可以在第二栅极绝缘层GI2上以预定的距离彼此间隔开，并且可以彼此电分离。第一驱动电力VDD可以施加到第一电力线PL1，且第二驱动电力VSS可以施加到第二电力线PL2。
保护层PSV可以设置和/或形成在第一电力线PL1和第二电力线PL2以及晶体管T上。
保护层PSV可以设置在第二层间绝缘层ILD2上。保护层PSV可以以包括有机绝缘层、无机绝缘层或者设置在无机绝缘层上的有机绝缘层的形式设置。这里，无机绝缘层可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。有机绝缘层可以包括能够透射光的有机绝缘材料。有机绝缘层可以包括丙烯酸树脂(聚丙烯酸酯树脂)、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。在本公开的实施方式中，保护层PSV可以由有机绝缘层形成。
保护层PSV可以包括第一接触孔CH1至第四接触孔CH4。第一接触孔CH1可以暴露第一电力线PL1的一部分，第二接触孔CH2可以暴露第二电力线PL2的一部分，第三接触孔CH3可以暴露驱动晶体管Tdr的一部分(例如，第二端子DE的一部分)，以及第四接触孔CH4可以暴露第二电力线PL2的另一部分。
接下来，描述像素PXL中的每个的显示元件部DPL。
显示元件部DPL可以包括设置在像素电路部PCL上的第一桥接图案BRP1和第二桥接图案BRP2、堤部图案BNK、发光元件LD、第一层FL和第二层SL、层间绝缘层ILD、第一导电线CL1和第二导电线CL2、第一绝缘层INS1和第二绝缘层INS2以及盖层CVL。
第一桥接图案BRP1和第二桥接图案BRP2可以在每个像素PXL的像素区域PXA中设置成彼此间隔开。在示例性实施方式中，第一桥接图案BRP1和第二桥接图案BRP2可以设置和/或形成在保护层PSV上。
第一桥接图案BRP1可以通过穿过保护层PSV的第三接触孔CH3连接到驱动晶体管Tdr的第二端子DE。第二桥接图案BRP2可以通过穿过保护层PSV的第一接触孔CH1连接到第一电力线PL1。因此，施加到第一电力线PL1的第一驱动电力VDD可以传输到第二桥接图案BRP2，且施加到驱动晶体管Tdr的预定信号(或电压)可以传输到第一桥接图案BRP1。
第一导电线CL1可以设置和/或形成在与第一桥接图案BRP1和第二桥接图案BRP2相同的层上。例如，第一导电线CL1可以在保护层PSV上设置成与第一桥接图案BRP1和第二桥接图案BRP2间隔开。
第一桥接图案BRP1和第二桥接图案BRP2以及第一导电线CL1可以包括相同的材料。第一桥接图案BRP1和第二桥接图案BRP2以及第一导电线CL1可以包括金属或金属氧化物，并且例如可以单独或组合地使用铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物或合金、ITO等，但本公开不限于此。在本公开的实施方式中，第一桥接图案BRP1和第二桥接图案BRP2以及第一导电线CL1可以包括氧化铟锡(ITO)。
第一导电线CL1可以通过穿过保护层PSV的第二接触孔CH2和第四接触孔CH4连接到第二电力线PL2。因此，施加到第二电力线PL2的第二驱动电力VSS可以传输到第一导电线CL1。
第一绝缘层INS1可以设置和/或形成在第一导电线CL1上。在本公开的实施方式中，第一绝缘层INS1对应于与参考图4描述的第一绝缘层INS1相同的配置，并且因此省略了对其的描述。
第一绝缘层INS1可以覆盖第一导电线CL1的一部分，例如，保护层PSV的除了与第二接触孔CH2和第四接触孔CH4接触的部分之外的部分。
堤部图案BNK可以设置和/或形成在每个像素PXL的像素区域PXA的外围区域中。堤部图案BNK可以围绕像素PXL中的每个的像素区域PXA中包括的外围区域的至少一侧。堤部图案BNK可以是限定(或分隔)每个像素PXL和与其相邻的像素PXL中的每个的发射区域EMA的结构，并且可以是例如像素限定层。堤部图案BNK可以配置成包括至少一种光阻挡材料和/或反射材料，以防止其中光(或光线)在每个像素PXL和与其相邻的像素PXL之间泄漏的光泄漏缺陷。根据实施方式，反射材料层可以形成在堤部图案BNK上以进一步提高从每个像素PXL发射的光的效率。
发光元件LD可以设置和/或形成在定位于像素区域PXA的被堤部图案BNK围绕的一个区域(例如，平面图中像素区域PXA的中央区域)中的第一绝缘层INS1上。发光元件LD中的每个可以是包括其中第一半导体层11、有源层12和第二半导体层13沿着长度L的方向依次堆叠的发射堆叠图案10以及围绕发射堆叠图案10的外周表面(或表面)的绝缘膜14并且通过蚀刻方法制造的发光元件。
发光元件LD中的每个可以设置在第一绝缘层INS1上以使得长度L的方向平行于第一方向DR1。
发光元件LD可以通过喷墨印刷方法、狭缝涂布方法或其它各种方法输入到像素区域PXA。发光元件LD中的每个可以在长度L的方向上具有第一端部EP1和第二端部EP2。发光元件LD中的每个的第一端部EP1可以是第一半导体层11，并且发光元件LD中的每个的第二端部EP2可以是第二半导体层13。
第一层FL可以设置和/或形成在发光元件LD上。在本公开的实施方式中，第一层FL可以包括掺杂有p型掺杂剂(诸如，Mg)的p型氢化非晶硅(a-Si：H)半导体材料。
第一层FL可以与发光元件LD中的每个的两个端部EP1和EP2接触。例如，第一层FL可以与每个发光元件LD的第一半导体层11的第一区域B1直接接触，并且可以与第二半导体层13的第一区域A1直接接触。此外，第一层FL可以与第二桥接图案BRP2接触以连接到第二桥接图案BRP2。因此，施加到第二桥接图案BRP2的第一驱动电力VDD可以传输到第一层FL。
同时，由于与包括p型氢化非晶硅(a-Si：H)半导体材料的第一层FL直接接触的第一半导体层11和第二半导体层13中的每个的材料性质，空穴可以选择性地注入到第一半导体层11和第二半导体层13中的一个中。在本公开的实施方式中，第一半导体层11可以由n型GaN制成，且第二半导体层13可以由p型GaN制成。因此，第一半导体层11和第二半导体层13的材料性质(例如，费米能级)可以不同。由于第一半导体层11和第二半导体层13的费米能级之间的差异，即使第一半导体层11和第二半导体层13中的每个与第一层FL接触，空穴仍可以仅选择性地注入到第二半导体层13的一个区域中。例如，当预定信号(例如，第一驱动电力VDD)施加到第一层FL时，空穴可以注入到第二半导体层13的与第一层FL接触的第一区域A1中，并且空穴可以不注入到第一半导体层11的第一区域B1中。
以上描述的第一层FL可以用作用于将空穴选择性地注入到发光元件LD中的每个的第二半导体层13中的空穴注入层。
层间绝缘层ILD可以设置和/或形成在第一层FL上。层间绝缘层ILD可以具有与参考图4描述的层间绝缘层ILD相同的结构。层间绝缘层ILD可以设置在第一层FL上并且可以与发光元件LD中的每个的两个端部EP1和EP2接触。例如，层间绝缘层ILD可以与每个发光元件LD的第一半导体层11的第二区域B2直接接触，并且可以与每个发光元件LD的第二半导体层13的第二区域A2直接接触。
第二层SL可以设置和/或形成在层间绝缘层ILD上。在本公开的实施方式中，第二层SL可以由诸如a-IGZO的透明氧化物半导体材料形成。
第二层SL可以设置和/或形成在层间绝缘层ILD和发光元件LD上。此外，第二层SL可以设置和/或形成在堤部图案BNK的一个区域和第一桥接图案BRP1上。然而，本公开不限于此，并且根据实施方式，第二层SL可以不设置和/或形成在第一桥接图案BRP1上。
在本公开的实施方式中，第二层SL可以与发光元件LD中的每个的两个端部EP1和EP2接触。例如，第二层SL可以与每个发光元件LD的第一半导体层11的第三区域B3直接接触，并且可以与第二半导体层13的第三区域A3直接接触。此外，第二层SL可以设置在第一导电线CL1上以连接到第一导电线CL1。因此，施加到第一导电线CL1的第二驱动电力VSS可以传输到第二层SL。
同时，由于与由诸如a-IGZO的透明氧化物半导体材料形成的第二层SL直接接触的第一半导体层11和第二半导体层13中的每个的材料性质，电子可以选择性地注入到第一半导体层11和第二半导体层13中的一个中。如上所述，由于与第二层SL接触的第一半导体层11和第二半导体层13的费米能级之间的差异，即使第一半导体层11和第二半导体层13中的每个与第二层SL接触，电子仍可以仅选择性地注入到第一半导体层11的一个区域中。例如，当预定信号(或电压)(例如，第二驱动电力VSS)施加到第二层SL时，电子可以仅注入到第一半导体层11的与第二层SL接触的第三区域B3中，并且电子可以不注入到第二半导体层13的第三区域A3中。
以上描述的第二层SL可以用作将电子选择性地注入到发光元件LD中的每个的第一半导体层11中的电子注入层。
第一层FL和第二层SL可以通过设置在它们之间的层间绝缘层ILD电分离和/或物理分离。
在本公开的实施方式中，第二半导体层13的与第一层FL接触的第一区域A1、第二半导体层13的与层间绝缘层ILD接触的第二区域A2以及第二半导体层13的与第二层SL接触的第三区域A3可以是第二半导体层13的上表面13b。通过对第二半导体层13的第一区域A1的厚度、第二区域A2以及第二半导体层13的第三区域A3的厚度求和而获得的值可以与每个发光元件LD的直径D相同。
此外，第一半导体层11的与第一层FL接触的第一区域B1、第一半导体层11的与层间绝缘层ILD接触的第二区域B2以及第一半导体层11的与第二层SL接触的第三区域B3可以是第一半导体层11的下表面11a。通过对第一半导体层11的第一区域B1的厚度、第一半导体层11的第二区域B2的厚度以及第一半导体层11的第三区域B3的厚度求和而获得的值可以与发光元件LD中的每个的直径D相同。
第二绝缘层INS2可以设置和/或形成在第二层SL上。第二绝缘层INS2可以包括与第一绝缘层INS1相同的材料。例如，第二绝缘层INS2可以由诸如硅氧化物(SiOx)的无机绝缘层形成。然而，本公开不限于此。第二绝缘层INS2可以覆盖第二层SL以使得第二层SL不暴露于外部。
第二导电线CL2可以设置和/或形成在第二绝缘层INS2上。在本公开的实施方式中，第二导电线CL2可以包括与第一导电线CL1相同的材料。例如，第二导电线CL2可以包括氧化铟锡(ITO)。
在本公开的实施方式中，第二导电线CL2可以设置和/或形成在堤部图案BNK的其上没有设置第二层SL的另一区域上，并且尽管未示出，但是第二导电线CL2可以连接到第一桥接图案BRP1。当第二导电线CL2连接到第一桥接图案BRP1时，第二导电线CL2可以通过第一桥接图案BRP1电连接到像素电路部PCL的部分配置(例如，驱动晶体管Tdr)。因此，施加到驱动晶体管Tdr的预定信号(或电压)可以传输到第二导电线CL2。
在本公开的实施方式中，第二导电线CL2可以定位在每个发光元件LD上，且第一导电线CL1可以定位在每个发光元件LD之下。例如，第一导电线CL1和第二导电线CL2可以分别定位在插置于它们之间的每个发光元件LD上和之下。
如上所述，第二驱动电力VSS可以通过第二电力线PL2施加到第一导电线CL1，并且施加到驱动晶体管Tdr的预定信号(或电压)可以通过第一桥接图案BRP1施加到第二导电线CL2。这里，施加到驱动晶体管Tdr的预定信号(或电压)可以是比第二驱动电力VSS的电位电力高的电位电力。当施加与第一导电线CL1和第二导电线CL2中的每个对应的信号(或电压)时，在第一导电线CL1与第二导电线CL2之间可以形成电场。例如，在从第一导电线CL1到第二导电线CL2的方向上可以形成电场。在这种情况下，可以增强从每个发光元件LD的有源层12发射的光的HE11模式。因此，从每个发光元件LD的有源层12行进到第一半导体层11和第二半导体层13中的每个的光的量(或强度)可以增加，并且因此可以进一步提高每个发光元件LD的光输出效率。
盖层CVL可以设置和/或形成在第二导电线CL2上。盖层CVL可以是设置在每个像素区域PXA中的配置中的设置于最上层处的配置，并且当在平面图中观察时可以覆盖发光元件LD。
在本公开的实施方式中，盖层CVL可以用作用于引导从发光元件LD中的每个发射的光在像素区域PXA的特定方向上集中的光引导构件。盖层CVL可以由具有恒定反射率的导电材料(或物质)形成。导电材料(或物质)可以包括通过反射或散射从发光元件LD发射的光而有利于在特定方向(例如，期望的方向)上引导所述光的不透明金属。
当在平面图中观察时，盖层CVL可以在像素区域PXA中不与堤部图案BNK重叠，并且可以与被堤部图案BNK围绕的内部区域(例如，设置有发光元件LD的区域)重叠。从定位在盖层CVL之下的发光元件LD中的每个发射的光可以被盖层CVL反射或散射并且可以在特定方向上行进。因此，光可以仅从像素区域PXA的特定区域集中地发射。例如，如图13中所示，像素区域PXA中的堤部图案BNK与盖层CVL之间的区域可以成为光从其发射的发射区域EMA。
结果，像素区域PXA中光从其发射的发射区域EMA的位置可以最终由盖层CVL确定。
如上所述，当盖层CVL设置在其中设置有每个像素PXL的像素区域PXA中时，从发光元件LD发射的光可以在特定方向(例如，期望的方向)上被集中地引导。当设置在每个像素PXL的像素区域PXA中的盖层CVL的位置与设置到与每个像素PXL相邻的像素PXL的盖层CVL的位置相同时，在像素PXL中的每个中光从其发射的发射区域EMA的位置可以基本上相同。因此，可以减小每个像素PXL和与其相邻的像素PXL之间的光输出偏差，并且根据本公开的实施方式的显示装置可以遍及整个区域具有均匀的光输出分布。
在上述实施方式中，盖层CVL在像素区域PXA中不与堤部图案BNK重叠，但本公开不限于此。根据实施方式，如图16中所示，盖层CVL可以与堤部图案BNK的一个区域重叠。在这种情况下，从发光元件LD中的每个发射的光可以行进到像素区域PXA的特定区域，例如，堤部图案BNK的以预定距离与盖层CVL间隔开而不与盖层CVL重叠的另一区域。因此，堤部图案BNK的所述另一区域(例如，与盖层CVL间隔开而不与盖层CVL重叠的区域)与盖层CVL之间的分离空间可以被确定为光从其发射的发射区域EMA。
外涂层OC可以设置和/或形成在盖层CVL上。外涂层OC可以是缓解由设置在其下的配置、发光元件LD、堤部图案BNK、第一层FL和第二层SL以及第一导电线CL1和第二导电线CL2、第一绝缘层INS1和第二绝缘层INS2等产生的台阶差的平坦化层。根据实施方式，外涂层OC可以是防止氧气和湿气渗透到发光元件LD中的封装层。
图17a至图17k是依次示出制造图13中所示的一个像素的方法的示意性平面图，以及图18a至图18k是依次示出制造图14中所示的一个像素的方法的示意性剖视图。
在下文中，结合图17a至图17k以及图18a至图18k根据制造方法依次描述图13和图14中所示的根据本公开的实施方式的像素。
参考图1a、图1b、图10、图13至图15、图17a以及图18a，在衬底SUB上形成像素电路部PCL的部分配置。
像素电路部PCL的部分配置可以包括驱动晶体管Tdr、第一电力线PL1和第二电力线PL2以及至少一个绝缘层。这里，所述至少一个绝缘层可以包括依次形成在衬底SUB上的缓冲层BFL以及第一栅极绝缘层GI1和第二栅极绝缘层GI2。
接着，在驱动晶体管Tdr以及第一电力线PL1和第二电力线PL2上施加第一绝缘材料层(未示出)，并且然后依次执行光刻工艺、固化工艺和除渣工艺(去除在工艺进行时生成的剩余物(或残留物)的工艺)，以形成保护层PSV。在本公开的实施方式中，保护层PSV可以包括暴露驱动晶体管Tdr的一部分的第三接触孔CH3、暴露第一电力线PL1的一部分的第一接触孔CH1、暴露第二电力线PL2的一部分的第二接触孔CH2以及暴露第二电力线PL2的另一部分的第四接触孔CH4。
参考图1a、图1b、图10、图13至图15、图17b、图17c、图18a以及图18b，可以在保护层PSV上沉积诸如氧化铟锡(ITO)的透明金属氧化物，并依次执行光刻工艺、蚀刻工艺和剥离工艺，以在保护层PSV上形成彼此间隔开的第一桥接图案BRP1、第二桥接图案BRP2和第一导电线CL1。这里，蚀刻工艺可以是湿法蚀刻工艺，但本公开不限于此。
在本公开的实施方式中，第一桥接图案BRP1可以通过穿过保护层PSV的第三接触孔CH3电连接和/或物理连接到驱动晶体管Tdr。第二桥接图案BRP2可以通过穿过保护层PSV的第一接触孔CH1电连接和/或物理连接到第一电力线PL1。第一导电线CL1可以通过穿过保护层PSV的第二接触孔CH2和第四接触孔CH4电连接和/或物理连接到第二电力线PL2。
接着，在第一桥接图案BRP1、第二桥接图案BRP2和第一导电线CL1上施加由硅氧化物(SiOx)形成的第二绝缘材料层(未示出)，并且然后依次执行光刻工艺、蚀刻工艺和剥离工艺，以形成第一绝缘层INS1。这里，蚀刻工艺可以是干法蚀刻工艺，但本公开不限于此。
在本公开的实施方式中，第一绝缘层INS1可以形成在第一导电线CL1的一部分上。
参考图1a、图1b、图10、图13至图15、图17d以及图18a至图18c，在其上形成有第一绝缘层INS1的保护层PSV上施加第三绝缘材料层(未示出)，并且然后依次执行光刻工艺、固化工艺和除渣工艺，以形成堤部图案BNK。
参考图1a、图1b、图10、图13至图15、图17e以及图18a至图18d，使用喷墨印刷方法等向像素PXL中的每个的像素区域PXA输入包括发光元件LD的混合溶液。例如，可以在第一绝缘层INS1上设置喷墨喷嘴，并且可以通过喷墨喷嘴将与多个发光元件LD混合的溶剂输入到像素PXL中的每个的像素区域PXA中。这里，溶剂可以是丙酮、水、醇和甲苯中的任一种或更多种，但本公开不限于此。例如，溶剂可以呈墨或糊剂的形式。将发光元件LD输入到像素PXL中的每个的像素区域PXA中的方法不限于上述实施方式，并且可以不同地改变输入发光元件LD的方法。
在将发光元件LD输入到像素PXL中的每个的像素区域PXA中之后，可以去除溶剂。发光元件LD可以定位在像素PXL中的每个的像素区域PXA的一个区域上，例如，定位在被堤部图案BNK围绕而不与堤部图案BNK重叠的内部区域的第一绝缘层INS1上。
参考图1a、图1b、图10、图13至图15、图17f以及图18a至图18e，在发光元件LD和第一绝缘层INS1上施加氢化非晶硅(a-Si：H)半导体材料，并依次执行PHT工艺、蚀刻工艺、剥离工艺和注入p型掺杂剂的工艺，以形成第一层FL。这里，蚀刻工艺可以是干法蚀刻工艺，但本公开不限于此。
第一层FL可以由p型氢化非晶硅半导体材料形成，并且可以形成在第一绝缘层INS1上。此外，第一层FL可以设置在每个发光元件LD上。
在本公开的实施方式中，第一层FL可以接触每个发光元件LD的两个端部EP1和EP2的一个区域。例如，第一层FL可以与每个发光元件LD的第一半导体层11的下表面11a的第一区域B1和第二半导体层13的上表面13b的第一区域A1接触。
参考图1a、图1b、图10、图13至图15、图17g以及图18a至图18f，在第一层FL上施加由硅氧化物(SiOx)形成的第四绝缘材料层(未示出)，并且然后依次执行光刻工艺、蚀刻工艺和剥离工艺，以形成层间绝缘层ILD。这里，蚀刻工艺可以是干法蚀刻工艺，但本公开不限于此。
层间绝缘层ILD可以形成在第一层FL上并且可以与每个发光元件LD的两个端部EP1和EP2的另一区域接触。例如，层间绝缘层ILD可以与每个发光元件LD的第一半导体层11的下表面11a的第二区域B2和第二半导体层13的上表面13b的第二区域A2接触。
参考图1a、图1b、图10、图13至图15、图17h以及图18a至图18g，在层间绝缘层ILD上施加由a-IGZO形成的透明金属氧化物，并且然后依次执行光刻工艺、蚀刻工艺和剥离工艺，以形成第二层SL。这里，蚀刻工艺可以是湿法蚀刻工艺，但本公开不限于此。
第二层SL可以形成在层间绝缘层ILD上。此外，第二层SL可以形成在暴露于外部而不被第一绝缘层INS1覆盖的其中堤部图案BNK形成在一个区域上的第一导电线CL1上。因此，第二层SL可以通过第一导电线CL1电连接和/或物理连接到第二电力线PL2。此外，第二层SL可以形成在第一桥接图案BRP1上。
在本公开的实施方式中，第二层SL可以与每个发光元件LD的两个端部EP1和EP2的又一区域接触。例如，第二层SL可以与每个发光元件LD的第一半导体层11的下表面11a的第三区域B3和第二半导体层13的上表面13b的第三区域A3中的每个接触。
参考图1a、图1b、图10、图13至图15、图17i以及图18a至图18h，在第二层SL上施加由硅氧化物(SiOx)形成的第五绝缘材料层(未示出)，并且然后依次执行光刻工艺、蚀刻工艺和剥离工艺，以形成第二绝缘层INS2。这里，蚀刻工艺可以是干法蚀刻工艺，但本公开不限于此。
第二绝缘层INS2可以形成在第二层SL上以保护第二层SL。
参考图1a、图1b、图10、图13至图15、图17j以及图18a至图18i，在第二绝缘层INS2上沉积诸如氧化铟锡(ITO)的透明金属氧化物，并且依次执行光刻工艺、蚀刻工艺和剥离工艺，以形成第二导电线CL2。这里，蚀刻工艺可以是湿法蚀刻工艺，但本公开不限于此。
第二导电线CL2可以形成在第二绝缘层INS2上并且可以形成在第一桥接图案BRP1上。因此，第二导电线CL2可以通过第一桥接图案BRP1电连接和/或物理连接到驱动晶体管Tdr。
参考图1a、图1b、图10、图13至图15、图17k以及图18a至图18j，在第二导电线CL2上形成盖层CVL。盖层CVL可以形成在像素区域PXA的被堤部图案BNK围绕而不与堤部图案BNK重叠的区域中，例如，形成在像素区域PXA的中央(或中间)中。例如，盖层CVL可以形成在第二导电线CL2上以对应于其中定位有发光元件LD的区域。然而，本公开不限于此，并且根据实施方式，可以不同地改变盖层CVL的位置。
参考图1a、图1b、图10、图13至图15以及图18a至图18k，在盖层CVL上形成外涂层OC。
尽管已经参考本公开的优选实施方式描述了以上内容，但本领域技术人员或具有相应技术领域的普通知识的人员将理解，在不背离权利要求中描述的本公开的技术范围的情况下，可以对本公开进行各种改变和修改。
因此，本公开的技术范围不应限于说明书的详细描述中所描述的内容，而应由权利要求书限定。

Claims (24)

1.显示装置，包括：
衬底，包括显示区域和围绕所述显示区域的至少一侧的非显示区域，所述显示区域包括各自具有发射区域的多个像素区域；以及
像素，设置在所述多个像素区域中的每个中并且包括显示元件部，
其中，所述显示元件部包括：
第一绝缘层，设置在所述衬底上；
至少一个发光元件，设置在所述第一绝缘层上并且各自在纵向方向上具有第一端部和第二端部；
第一层，设置在所述第一绝缘层和所述发光元件上并且与所述发光元件的所述第一端部和所述第二端部中的每个的第一区域接触；
第二层，设置在所述发光元件上并且与所述发光元件的所述第一端部和所述第二端部中的每个的第二区域接触；以及
层间绝缘层，设置在所述第一层与所述第二层之间，以及
所述第一层和所述第二层包括半导体材料。
2.根据权利要求1所述的显示装置，其中，所述发光元件包括：
第一半导体层，掺杂有第一导电掺杂剂；
第二半导体层，掺杂有第二导电掺杂剂；以及
有源层，设置在所述第一半导体层与所述第二半导体层之间，以及
所述第一半导体层和所述第二半导体层中的每个包括氮化镓(GaN)半导体材料。
3.根据权利要求2所述的显示装置，其中，所述第一导电掺杂剂包括n型掺杂剂，且所述第二导电掺杂剂包括p型掺杂剂。
4.根据权利要求3所述的显示装置，其中，所述发光元件的所述第一端部包括所述第一半导体层，且所述发光元件的所述第二端部包括所述第二半导体层。
5.根据权利要求4所述的显示装置，其中，所述第一层包括p型氢化非晶硅(a-Si：H)半导体材料，且所述第二层包括透明氧化物半导体材料。
6.根据权利要求5所述的显示装置，还包括：
第一电力线，设置在所述衬底与所述第一绝缘层之间并且电连接到所述第一层；以及
第二电力线，设置在所述衬底与所述第一绝缘层之间，与所述第一电力线间隔开，并且电连接到所述第二层。
7.根据权利要求6所述的显示装置，其中，所述第一层是从所述第一电力线接收第一电力并且将空穴注入到所述发光元件的所述第二端部的所述第一区域中的空穴注入层，以及
所述第二层是从所述第二电力线接收第二电力并且将电子注入到所述发光元件的所述第一端部的所述第二区域中的电子注入层。
8.根据权利要求7所述的显示装置，其中，所述层间绝缘层定位在所述发光元件的所述第一端部和所述第二端部中的每个的所述第一区域与所述第二区域之间。
9.根据权利要求8所述的显示装置，其中，所述发光元件的所述第一端部的与所述第一层接触的所述第一区域和所述发光元件的所述第一端部的与所述第二层接触的所述第二区域具有相同的宽度或不同的宽度。
10.根据权利要求8所述的显示装置，其中，所述发光元件的所述第一端部的与所述第二层接触的所述第二区域和所述发光元件的所述第二端部的与所述第二层接触的所述第二区域具有相同的宽度或不同的宽度。
11.根据权利要求7所述的显示装置，其中，所述显示元件部还包括：
第一导电线，设置在所述衬底与所述第一绝缘层之间；
第二绝缘层，设置在所述第二层上；以及
第二导电线，设置在所述第二绝缘层上。
12.根据权利要求11所述的显示装置，其中，不同的电压分别施加到所述第一导电线和所述第二导电线，并且在与所述发光元件的所述纵向方向交叉的方向上形成电场。
13.根据权利要求12所述的显示装置，其中，所述第二导电线包括透明导电材料。
14.根据权利要求11所述的显示装置，其中，所述显示元件部还包括设置在所述第二导电线上以与所述发光元件对应的盖层。
15.根据权利要求14所述的显示装置，其中，所述盖层包括不透明导电材料。
16.根据权利要求14所述的显示装置，其中，所述盖层在预定方向上引导从所述发光元件发射的光以确定所述多个像素区域中的每个的所述发射区域的位置。
17.根据权利要求1所述的显示装置，其中，所述像素还包括设置在所述衬底与所述显示元件部之间的像素电路部。
18.显示装置，包括：
可伸缩衬底，包括多个岛状件和连接所述多个岛状件的桥状件；以及
多个像素，设置在所述多个岛状件中的每个中并且各自包括显示元件部，
其中，所述显示元件部包括：
第一绝缘层，设置在所述多个岛状件中的每个中；
多个发光元件，设置在所述第一绝缘层上并且各自在纵向方向上具有第一端部和第二端部；
第一层，设置在所述第一绝缘层和所述多个发光元件上并且与所述多个发光元件中的每个的所述第一端部和所述第二端部中的每个的第一区域接触；
第二层，设置在所述多个发光元件上并且与所述多个发光元件中的每个的所述第一端部和所述第二端部中的每个的第二区域接触；以及
层间绝缘层，设置在所述第一层与所述第二层之间，
其中，所述第一层和所述第二层包括半导体材料。
19.根据权利要求18所述的显示装置，其中，所述第一层包括p型氢化非晶硅(a-Si：H)半导体材料，且所述第二层包括透明氧化物半导体材料。
20.根据权利要求19所述的显示装置，其中，所述多个发光元件中的每个的所述第一端部包括掺杂有n型掺杂剂的第一半导体层，且所述多个发光元件中的每个的所述第二端部包括掺杂有p型掺杂剂的第二半导体层。
21.根据权利要求18所述的显示装置，其中，所述可伸缩衬底还包括定位在所述多个岛状件与所述桥状件之间的切口。
22.制造显示装置的方法，所述方法包括：
提供准备在衬底的像素区域中的像素，
其中，提供所述像素包括：
在所述衬底上形成像素电路部；以及
在所述像素电路部上形成显示元件部，以及
形成所述显示元件部包括：
在所述像素电路部上形成第一绝缘层；
在所述第一绝缘层上供应多个发光元件，所述多个发光元件各自在纵向方向上具有第一端部和第二端部；
在所述多个发光元件上形成第一层，所述第一层包括p型氢化非晶硅(a-Si：H)半导体材料；
在所述第一层上形成层间绝缘层；
在所述层间绝缘层上形成第二层，所述第二层包括透明氧化物半导体材料；以及
在所述第二层上形成第二绝缘层。
23.根据权利要求22所述的方法，其中，所述第一层与所述发光元件的所述第一端部的第一区域和所述第二端部的第二区域中的每个接触，
所述第二层与所述发光元件的所述第一端部的第二区域和所述第二端部的第二区域中的每个接触，以及
所述层间绝缘层接触在所述发光元件的所述第一端部和所述第二端部中的每个的所述第一区域与所述第二区域之间。
24.根据权利要求23所述的方法，其中，形成所述显示元件部包括：
在所述像素电路部与所述第一绝缘层之间形成第一导电线；
在所述第二绝缘层上形成第二导电线；以及
在所述第二导电线上形成盖层。
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