KR20230109828A - 표시 장치 - Google Patents
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Abstract
표시 장치는, 화소들이 제공된 표시 패널; 상기 표시 패널을 수용하고, 일 측면에 슬롯이 제공된 하우징; 상기 하우징 내부에 위치하며, 상기 표시 패널을 권취 및 전개하는 회전 부재; 상기 회전 부재 내부에 위치하며 상기 화소들과 전기적으로 연결된 회로기판; 상기 하우징 내부에 위치하며, 상기 회로기판과 전기적으로 연결된 커넥터; 및 상기 커넥터를 지지하는 지지 부재를 포함할 수 있다.
Description
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 커넥터 및 지지 부재를 포함한 구조물을 하우징 내부에 배치하여 회전 부재(또는 롤러) 외부로 노출된 회로기판을 상기 커넥터와 전기적으로 연결하는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 실시예에 따른 표시 장치는, 화소들이 제공된 표시 패널; 상기 표시 패널을 수용하고, 일 측면에 슬롯이 제공된 하우징; 상기 하우징 내부에 위치하며, 상기 표시 패널을 권취 및 전개하는 회전 부재; 상기 회전 부재 내부에 위치하며 상기 화소들과 전기적으로 연결된 회로기판; 상기 하우징 내부에 위치하며, 상기 회로기판과 전기적으로 연결된 커넥터; 및 상기 커넥터를 지지하는 지지 부재를 포함할 수 있다.
실시예에 있어서, 상기 커넥터는, 상기 회로기판과 전기적으로 연결된 복수의 연결 전극들; 및 상기 연결 전극들 사이에 위치한 제1 보호 부재를 포함할 수 있다.
실시예에 있어서, 상기 커넥터는 상기 회로기판의 일 측면이 삽입되는 제1 개구부를 포함하고 상기 회로기판의 일부를 감싸며, 상기 연결 전극들 각각과 상기 제1 보호 부재는 상기 회로기판의 일 측면을 둘러싸는 형상을 가질 수 있다.
실시예에 있어서, 상기 커넥터는 상기 회로기판의 일측면을 전체적으로 둘러싸는 폐루프 형상을 가질 수 있다.
실시예에 있어서, 상기 커넥터는 상기 회로기판의 일측면 중 일부를 둘러싸고 나머지는 둘러싸지 않는 개방형 루프 형상을 가질 수 있다.
실시예에 있어서, 상기 지지 부재는, 상기 커넥터를 지지하고, 제2 개구부를 포함한 본체부; 상기 제2 개구부 내에 위치하며, 상기 연결 전극들과 전기적으로 연결된 복수의 도전 패턴들; 및 상기 제2 개구부 내에 위치하며, 상기 도전 패턴들 사이에 위치한 제2 보호 부재를 포함할 수 있다.
실시예에 있어서, 상기 커넥터와 상기 지지 부재는 일체로 제공될 수 있다.
실시예에 있어서, 상기 연결 전극들 각각과 상기 도전 패턴들 각각은 일체로 제공될 수 있고, 상기 제1 보호 부재와 상기 제2 보호 부재는 일체로 제공될 수 있다.
실시예에 있어서, 상기 커넥터와 전기적으로 연결되어 상기 커넥터를 통해 전기적인 신호를 상기 표시 패널에 전달하고, 상기 본체부의 끝단에 연결된 도전 케이블을 더 포함할 수 있다. 상기 도전 케이블은 상기 본체부의 일측면에 제공된 제3 개구부를 통하여 상기 도전 패턴들과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 회로기판은, 서로 마주보는 제1 면과 제2 면을 포함한 베이스층; 상기 베이스층의 제1 면 상에 배치된 제1 전극; 및 상기 베이스층의 제2 면 상에 배치된 제2 전극을 포함할 수 있다. 상기 제1 전극과 상기 제2 전극은 상기 베이스층의 외부로 돌출될 수 있다.
실시예에 있어서, 상기 제1 및 제2 전극들 각각은 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 전극들 각각은 상기 베이스층의 상기 제1 면 상부 방향으로 구부러진 일 영역을 포함할 수 있다. 상기 제2 전극들 각각은 상기 베이스층의 상기 제2 면 상부 방향으로 구부러진 일 영역을 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제2 전극들 각각의 일 영역은 상기 대응하는 연결 전극의 내측면과 직접 접촉할 수 있다.
실시예에 있어서, 상기 회로기판은, 상기 제1 개구부 내의 가운데에 위치하며 서로 마주보는 제1 면과 제2 면을 포함한 제1 서브 베이스층; 상기 제1 서브 베이스층의 제1 면 상에 배치된 제1 전극; 상기 제1 서브 베이스층의 제2 면 상에 배치된 제2 전극; 상기 제1 서브 베이스층의 제1 면에 인접한 제2 서브 베이스층; 상기 제2 서브 베이스층 상에 배치되며, 상기 제1 전극 및 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결된 제3 전극; 상기 제1 서브 베이스층의 제2 면에 인접한 제3 서브 베이스층; 상기 제3 서브 베이스층 상에 배치되며, 상기 제2 전극 및 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결된 제4 전극; 및 상기 제1 서브 베이스층의 제1 면과 상기 제2 서브 베이스층 사이 및 상기 제1 서브 베이스층의 제2 면과 상기 제3 서브 베이스층 사이에 위치한 탄성 부재를 포함할 수 있다.
실시예에 있어서, 상기 회로기판은, 일 방향으로 서로 마주보는 제1 면과 제2 면, 상기 일 방향과 교차하는 방향으로 마주보는 제3 면과 제4면을 포함한 베이스층; 상기 베이스층의 제1 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제1 전극; 상기 베이스층의 제2 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제2 전극; 상기 베이스층의 제3 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제3 전극; 및 상기 베이스층의 제4 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제4 전극을 포함할 수 있다.
실시예에 있어서, 상기 회로기판은, 상기 제1 개구부에 대응하는 형상을 갖는 베이스층; 및 상기 베이스층의 표면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 전극을 포함할 수 있다.
실시예에 있어서, 상기 회로기판은, 상기 제1 개구부의 일부를 채우는 형상을 갖는 베이스층; 및 상기 베이스층의 표면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 전극을 포함할 수 있다.
실시예에 있어서, 상기 회로기판은, 상기 제1 개구부의 가운데에 위치하며, 일 측면이 상기 커넥터를 향하도록 돌출된 돌출부를 포함한 베이스층; 및 상기 돌출부 상에 배치되며, 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결된 전극을 포함할 수 있다.
실시예에 있어서, 상기 표시 패널은 롤러블 표시 패널일 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 패널; 상기 표시 패널을 수용하고, 일측면에 슬롯을 포함한 하우징; 상기 하우징 일측에 위치한 실장부; 상기 하우징 내부에 위치하며, 상기 표시 패널을 권취 및 전개하는 회전 부재; 상기 회전 부재 내에 위치하며 상기 표시 패널과 전기적으로 연결될 회로기판; 상기 하우징 내부에 위치하고, 상기 회전 부재에 인접하며 상기 회로기판과 전기적으로 연결된 구조물; 및 상기 구조물과 연결되어 상기 회로기판에 신호를 전달하는 도전 케이블을 포함할 수 있다. 상기 구조물은, 상기 회로기판과 전기적으로 연결된 복수의 연결 전극들, 상기 연결 전극들 사이에 위치한 제1 보호 부재 및 상기 회로기판의 일 측면이 삽입되는 제1 개구부를 포함한 커넥터; 및 상기 커넥터를 지지하며 제2 개구부를 포함한 본체부, 상기 제2 개구부 내에 위치하며 상기 연결 전극들과 전기적으로 연결된 복수의 도전 패턴들, 및 상기 도전 패턴들 사이에 위치한 제2 보호 부재를 포함한 지지 부재를 포함할 수 있다. 여기서, 상기 커넥터와 상기 지지 부재는 일체로 제공될 수 있다.
본 발명의 실시예에 따르면, 하우징 내부에 커넥터 및 지지 부재를 포함한 구조물을 배치시키고, 회전 부재(또는 롤러) 외부로 돌출된(또는 노출된) 회로기판의 일 측면과 상기 커넥터를 전기적으로 연결하여 상기 회전 부재의 움직임(또는 표시 패널의 전개 및 권취)에 상관없이 도전 케이블의 길이를 증가시키지 않고 하우징 내부의 공간을 확보하여 디자인 용이성을 향상시킬 수 있는 표시 장치가 제공될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 도 1의 표시 장치를 개략적으로 도시한 측면 사시도이다.
도 3은 도 1의 표시 장치에서 표시 모듈이 전개된 상태를 나타낸 사시도이다.
도 4는 도 1의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 5는 실시예에 따른 표시 모듈의 개략적인 단면도이다.
도 6은 도 5의 표시 패널의 개략적인 단면도이다.
도 7은 실시예에 따른 표시 장치의 일부를 개략적으로 도시한 평면도이다.
도 8은 도 7의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 9는 도 7에 도시된 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 10은 도 9의 발광 소자를 개략적으로 도시한 사시도이다.
도 11 및 도 12는 실시예에 따른 표시 장치에 포함되는 화소의 실시예를 개략적으로 나타낸 단면도들이다.
도 13은 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 사시도이다.
도 14는 도 13의 구조물을 확대하여 나타낸 개략적인 사시도이다.
도 15는 도 14의 커넥터를 개략적으로 나타낸 사시도이다.
도 16은 도 14의 지지 부재를 개략적으로 나타낸 사시도이다.
도 17은 도 13의 회로기판의 일 측면을 나타낸 개략적인 평면도이다.
도 18은 도 14의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 19는 도 15의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이다.
도 20은 회로기판과 커넥터의 연결 관계를 나타낸 개략적인 단면도이다.
도 21은 회로기판과 커넥터의 연결 관계를 나타낸 개략적인 평면도이다.
도 22a 내지 도 22g는 회로기판과 커넥터의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 단면도들이다.
도 23a 내지 도 23d는 회로기판과 커넥터의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 단면도들이다.
도 24a 내지 도 24c는 회로기판과 커넥터의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 평면도들이다.
도 2는 도 1의 표시 장치를 개략적으로 도시한 측면 사시도이다.
도 3은 도 1의 표시 장치에서 표시 모듈이 전개된 상태를 나타낸 사시도이다.
도 4는 도 1의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 5는 실시예에 따른 표시 모듈의 개략적인 단면도이다.
도 6은 도 5의 표시 패널의 개략적인 단면도이다.
도 7은 실시예에 따른 표시 장치의 일부를 개략적으로 도시한 평면도이다.
도 8은 도 7의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 9는 도 7에 도시된 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 10은 도 9의 발광 소자를 개략적으로 도시한 사시도이다.
도 11 및 도 12는 실시예에 따른 표시 장치에 포함되는 화소의 실시예를 개략적으로 나타낸 단면도들이다.
도 13은 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 사시도이다.
도 14는 도 13의 구조물을 확대하여 나타낸 개략적인 사시도이다.
도 15는 도 14의 커넥터를 개략적으로 나타낸 사시도이다.
도 16은 도 14의 지지 부재를 개략적으로 나타낸 사시도이다.
도 17은 도 13의 회로기판의 일 측면을 나타낸 개략적인 평면도이다.
도 18은 도 14의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 19는 도 15의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이다.
도 20은 회로기판과 커넥터의 연결 관계를 나타낸 개략적인 단면도이다.
도 21은 회로기판과 커넥터의 연결 관계를 나타낸 개략적인 평면도이다.
도 22a 내지 도 22g는 회로기판과 커넥터의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 단면도들이다.
도 23a 내지 도 23d는 회로기판과 커넥터의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 단면도들이다.
도 24a 내지 도 24c는 회로기판과 커넥터의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 사시도이고, 도 2는 도 1의 표시 장치(DD)를 개략적으로 도시한 측면 사시도이고, 도 3은 도 1의 표시 장치(DD)에서 표시 모듈(DM)이 전개된 상태를 나타낸 사시도이며, 도 4는 도 1의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 1 내지 도 4를 참조하면, 실시예에 따른 표시 장치(DD)는 롤러블 표시 장치(RD)일 수 있다.
표시 장치(DD)는 하우징(HS) 및 실장부(SDP)를 포함할 수 있다. 하우징(HS) 내부에 소정의 곡률로 감겨진 표시 모듈(DM)이 위치할 수 있다. 표시 모듈(DM)은 롤러블 표시 모듈일 수 있다.
하우징(HS)은 감겨있는 표시 모듈(DM)을 수용하는 기구물로서, 일 측면에는 표시 모듈(DM)이 통과할 수 있는 슬롯(HSO)(또는 하우징 개구부)이 제공될 수 있다. 하우징(HS)의 내부에는 회전 부재(RM)가 회전 가능하게 설치될 수 있다. 하우징(HS)의 슬롯(HSO)은 표시 모듈(DM)의 권취 및 전개(또는 권출)를 위한 통로일 수 있다. 일 예로, 하우징(HS)의 슬롯(HSO)을 통하여 표시 모듈(DM)이 하우징(HS)의 내부로 권취되거나, 하우징(HS)의 외부로 전개될 수 있다. 하우징(HS)의 슬롯(HSO)의 형상은 표시 모듈(DM)의 단면 형상에 대응할 수 있으나, 이에 한정되는 것은 아니다.
회전 부재(RM)(또는 롤러)는 표시 모듈(DM)을 권취 및/또는 전개할 수 있다. 회전 부재(RM)(또는 롤러)는 고정 부재(FM)에 의해 하우징(HS) 내에서 고정될 수 있다. 고정 부재(FM)는 회전 부재(RM)를 고정시키면서 회전 부재(RM)의 회전 축(100)과 결합되어 상기 회전 축(100)을 회전시킬 수 있다. 일 예로, 고정 부재(FM)는 모터와 연결되어 회전 축(100)을 회전시킬 수 있다. 회전 부재(RM)는 일 방향으로 연장된 원통 형상을 가질 수 있다. 회전 부재(RM)의 외측면에 표시 모듈(DM)이 권취될 수 있다.
실시예에서, 회전 부재(RM)는 회전 축(100), 회전 통(200), 및 롤러 지지대(300)를 포함할 수 있다. 회전 축(100)은 회전 통(200)의 중심(또는 가운데)에 배치될 수 있다. 일 예로, 회전 축(100)은 회전 통(200)을 관통하고 일 방향으로 연장될 수 있다. 롤러 지지대(300)는 하우징(HS) 내측에 고정되고, 회전 축(100)을 지지할 수 있다. 실시예에 따라, 롤러 지지대(300)는 생략될 수 있으며, 이 경우 회전 축(100)이 하우징(HS)의 내측면에 직접 고정될 수 있다.
회전 축(100)이 일 방향으로 회전하면 표시 모듈(DM)이 회전 축(100)에 권취될 수 있고, 회전 축(100)이 반대 방향으로 회전하면 감겨있던 표시 모듈(DM)이 전개(또는 권출)될 수 있다.
하우징(HS) 내부에는 커버 부재(COV)가 위치할 수 있다. 커버 부재(COV)는 회전 부재(RM)의 일 단에 위치한 구조물(도 13의 "STM" 참조)을 감싸도록 배치되어 상기 구조물(STM)을 보호할 수 있다. 구조물(STM)에 대한 상세한 설명은 도 13 내지 도 21을 참조하여 후술한다.
하우징(HS)의 일측에는 실장부(SDP)가 마련될 수 있다. 실장부(SDP)에는 표시 모듈(DM)에 이미지를 출력하기 위한 제어부(30), 전원 공급부(20), 소리를 출력하기 위한 스피커, 여러 가지 신호를 입력하거나 출력할 수 있는 입출력 단자, 무선으로 신호를 전송하거나 받을 수 있는 무선 송수신장치가 마련될 수 있다. 따라서, 실장부(SDP) 내부에는 제어부(30)를 구성하는 다양한 제어용 인쇄회로기판과 전원 공급부(20)를 구성하는 전원 공급용 인쇄회로기판이 설치될 수 있으나, 이에 한정되는 것은 아니다. 또한, 실장부(SDP)에는 모터를 제어하기 위한 모터 제어부(10)가 마련될 수 있다.
표시 모듈(DM)은 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 모듈(DM)이 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 모듈(DM)이 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다.
표시 모듈(DM)은 영상을 표시하는 표시 영역(DA)과 상기 표시 영역(DA)의 적어도 일측에 제공되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 영상이 표시되지 않는 영역이다.
실시예에 따라, 표시 모듈(DM)은 감지 영역 및 비감지 영역을 포함할 수 있다. 표시 모듈(DM)은 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면(또는 입력 면)에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
실시예에서, 표시 장치(DD)는 복수의 가이드 롤러들(GR)을 포함할 수 있다. 가이드 롤러들(GR)은 표시 모듈(DM)이 최종적으로 인출되는 과정에서 표시 모듈(DM)의 이동 방향을 가이드할 수 있다. 가이드 롤러들(GR)은 하우징(HS) 내에 위치할 수 있다.
도 5는 실시예에 따른 표시 모듈(DM)의 개략적인 단면도이며, 도 6은 도 5의 표시 패널(DP)의 개략적인 단면도이다.
도 5 및 도 6에서는, 표시 패널(DP)(또는 기판(SUB))의 두께 방향을 제3 방향(DR3)으로 표시하였다.
도 1 내지 도 6을 참조하면, 표시 모듈(DM)은 표시 패널(DP), 윈도우(WD), 및 점착층(ADH)을 포함할 수 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 커버층(CVL)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 상술한 예와 다를 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
화소 회로층(PCL)은 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 배선들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및 산화물 반도체를 포함할 수 있다. 게이트 전극, 제1 단자, 및 제2 단자는 알루미늄, 구리, 티타늄, 몰리브덴 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
표시 소자층(DPL) 상에는 커버층(CVL)이 선택적으로 배치될 수 있다. 커버층(CVL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 커버층(CVL)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 커버층(CVL)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 커버층(CVL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
실시예에 따라, 커버층(CVL)은 열 및/또는 광 경화성 수지로 이루어져 액상 형태로 기판(SUB) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 커버층(CVL)은 발광 소자를 보호함과 동시에 상기 발광 소자를 보다 안정적으로 고정시킬 수 있다.
표시 패널(DP) 상에는 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력 면 및/또는 표시 면을 제공할 수 있다. 윈도우(WD)는 점착층(ADH)을 이용하여 표시 패널(DP)과 결합할 수 있다. 점착층(ADH)은 광학적으로 투명한 점착 물질을 포함할 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
표시 패널(DP)과 윈도우(WD) 사이에는 터치 센서(미도시)가 배치될 수 있다. 터치 센서는 표시 패널(DP)에서 영상이 출사되는 면 상에 직접 배치되어 사용자의 터치 입력을 수신할 수 있다.
도 7은 실시예에 따른 표시 장치(DD)의 일부를 개략적으로 도시한 평면도이며, 도 8은 도 7의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 7 및 도 8의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 8을 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 집적 회로(DIC), 회로기판(PCB), 및 회전 부재(RM)를 포함할 수 있다.
표시 패널(DP)은 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)(또는 표시층)을 포함할 수 있다. 실시예에 따라, 표시 패널(DP)은 표시 소자층(DPL) 상에 위치한 커버층(도 6의 "CVL" 참고)을 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동 집적 회로(DIC)가 제공될 수 있다. 비표시 영역(NDA)은 회로기판(PCB)이 결합되는 실장 영역(MA)을 포함할 수 있다. 일 예로, 실장 영역(MA)은 비표시 영역(NDA)의 일 영역일 수 있다. 실장 영역(MA)에는 복수의 패드들을 포함한 패드부(PD)가 위치할 수 있다. 패드부(PD)는 전도성 접착 부재를 통해 구동 집적 회로(DIC)와 물리적 및/또는 전기적으로 연결될 수 있다. 전도성 접착 부재는 이방성 도전 필름을 포함할 수 있다.
배선부는 구동 집적 회로(DIC)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 배선들, 일 예로, 스캔 라인, 데이터 라인 등과 연결되는 팬-아웃 라인일 수 있다.
화소들(PXL)은 표시 패널(DP)(또는 기판(SUB))의 표시 영역(DA)에 제공될 수 있다. 일 예로, 화소들(PXL)은 표시 영역(DA)에 위치한 기판(SUB)의 일 면 상에 제공될 수 있다. 설명의 편의를 위해 도 7에서는 하나의 화소(PXL)만을 도시하였으나 실질적으로 복수 개의 화소들(PXL)이 기판(SUB)의 일 면 상에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
구동 집적 회로(DIC)는 제1 베이스 층(BS1)(또는 제1 베이스 기판) 상에 실장되어 회로기판(PCB) 및 패드부(PD)와 전기적으로 연결될 수 있다. 구동 집적 회로(DIC)는 회로기판(PCB)으로부터 출력된 신호들을 수신하고, 수신된 신호들에 기반하여 화소들(PXL)에 제공될 소정의 신호들 및 구동 전압 등을 출력할 수 있다. 상술한 소정의 신호들 및 구동 전압은 패드부(PD)를 통해 화소들(PXL)로 전달될 수 있다.
회로기판(PCB)은 표시 패널(DP)에 영상 데이터, 제어신호, 전원전압 등을 공급할 수 있다. 회로기판(PCB)은 플렉서블 배선 기판 또는 리지드(rigid) 배선 기판일 수 있다.
표시 패널(DP)이 회전 부재(RM)에 감기는 경우, 회로기판(PCB)은 회전 부재(RM) 내부에 위치할 수 있다. 회전 부재(RM)에는 회로기판(PCB) 및 제1 베이스층(BS1)의 적어도 일부분이 수용되는 내부 공간이 마련될 수 있다. 회전 부재(RM)의 일 영역에는 제1 베이스층(BS1)이 체결되는 체결 홈(RHM)이 마련될 수 있다.
도 9는 도 7에 도시된 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
예를 들어, 도 9는 액티브 매트릭스형 표시 장치에 제공될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 도시하였다. 다만, 실시예에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들 전기적 연결 관계가 이에 한정되지는 않는다.
도 1 내지 도 9를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광부)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(PE1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(PE2), 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(PE1)은 애노드(anode)일 수 있고, 제2 화소 전극(PE2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 화소 전극(PE1)을 통하여 제1 구동 전원(VDD)에 연결된 일 단부 및 제2 화소 전극(PE2)을 통하여 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(PE1, PE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광 유닛(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 라인(PL1)을 통하여 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광 유닛(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 9에서는, 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
도 10은 도 9의 발광 소자(LD)를 개략적으로 도시한 사시도이다.
실시에에 있어서, 발광 소자(LD)의 종류 및/또는 형상이 도 10에 도시된 실시예에 한정되지는 않는다.
도 9 및 도 10을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부와 제2 단부를 포함할 수 있다. 발광 소자(LD)의 제1 단부에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부에는 제2 반도체층(13)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 10에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치(DD)의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치(DD)의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 아연 산화물(ZnOx)는 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 절연 레이어와 제2 절연 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
상술한 발광 소자(LD)는, 표시 장치(DD)의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치(DD)를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소(PXL)의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
이하에서는, 도 11 및 도 12를 참고하여 상술한 발광 소자(LD)를 광원으로 이용하는 화소(PXL)의 실시예에 대하여 설명하기로 한다.
도 11 및 도 12는 실시예에 따른 표시 장치에 포함되는 화소(PXL)의 실시예를 개략적으로 나타낸 단면도들이다.
도 12는 컬러 변환층(CCL) 및 컬러 필터(CF) 등과 관련하여 도 11의 실시예에 대한 변형 실시예를 나타낸다.
도 11 및 도 12에서는 각각의 전극을 단일막(또는 단일층)의 전극으로, 각각의 절연층을 단일막(또는 단일층)의 절연층으로만 도시하는 등 화소(PXL)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 11 및 도 12에서는, 단면 상에서의 세로 방향을 제3 방향(DR3)으로 도시하였다.
편의를 위하여, 도 11 및 도 12에서는 도 9에 도시된 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 구동 트랜지스터(T)에 해당하는 제1 트랜지스터(T1)를 일 예로 도시하였다.
도 1 내지 도 12를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
화소(PXL)가 배치되는 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 (일 예로, 트랜지스터들(T)) 및 상기 회로 소자들에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 상기 화소 영역(PXA)에는 해당 화소(PXL)의 발광 유닛(EMU)을 구성하는 발광 소자(LD), 제1 및 제2 화소 전극들(PE1, PE2)이 배치될 수 있다. 실시예에서, 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEMA)을 포함할 수 있다.
화소 회로층(PCL)은 회로 소자들과 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB) 상에서 제3 방향(DR3)을 따라 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(PSV)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 상술한 절연층들 사이에 배치되는 도전층들을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 제공 및/또는 형성될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 트랜지스터(T), 브릿지 패턴(BRP), 하부 배선층(BML), 및 소정의 전원 라인이 배치될 수 있다.
트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 제1 트랜지스터(T1)를 포함할 수 있다.
제1 트랜지스터(T1)는 액티브 패턴(또는 반도체층) 및 액티브 패턴의 일부와 중첩하는 게이트 전극(GE)을 포함할 수 있다. 액티브 패턴은 채널 영역(CHA), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 액티브 패턴 및 버퍼층(BFL) 상에 전면적으로 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
액티브 패턴은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 구성될 수 있다. 채널 영역(CHA), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 접촉 영역(SE) 및 제2 접촉 영역(DE)은 불순물이 도핑된 반도체층으로 이루어지며, 채널 영역(CHA)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제1 트랜지스터(T1)의 채널 영역(CHA)은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 액티브 패턴의 일 영역일 수 있다. 일 예로, 제1 트랜지스터(T1)의 채널 영역(CHA)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩하는 액티브 패턴의 일 영역일 수 있다.
제1 트랜지스터(T1)의 제1 접촉 영역(SE)은 채널 영역(CHA)의 일 단에 연결(또는 접촉)될 수 있다. 제1 트랜지스터(T1)의 제1 접촉 영역(SE)은 제1 연결 부재(TE1)에 연결될 수 있다.
제1 연결 부재(TE1)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제1 연결 부재(TE1)는 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀을 통하여 제1 트랜지스터(T1)의 제1 접촉 영역(SE)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 접촉 영역(SE)과 연결된 제1 연결 부재(TE1)는 층간 절연층(ILD) 상에 위치한 패시베이션층(PSV)을 관통하는 컨택 홀을 통하여 브릿지 패턴(BRP)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 연결 부재(TE1)는 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
층간 절연층(ILD)은 게이트 전극(GE) 및 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
브릿지 패턴(BRP)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 브릿지 패턴(BRP)은 제1 연결 부재(TE1)를 통하여 제1 트랜지스터(T1)의 제1 접촉 영역(SE)에 연결될 수 있다. 또한, 브릿지 패턴(BRP)은 패시베이션층(PSV), 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀을 통하여 하부 배선층(BML)과 전기적 및/또는 물리적으로 연결될 수 있다. 하부 배선층(BML)과 제1 트랜지스터(T1)의 제1 접촉 영역(SE)은 브릿지 패턴(BRP) 및 제1 연결 부재(TE1)를 통하여 전기적으로 연결될 수 있다.
하부 배선층(BML)은 기판(SUB) 상에 제공되는 도전층들 중 첫 번째 도전층일 수 있다. 하부 배선층(BML)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 트랜지스터(T1)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 일 예로, 하부 배선층(BML)은 제1 트랜지스터(T1)의 제1 접촉 영역(SE)에 전기적으로 연결되어 제1 트랜지스터(T1)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 배선층(BML)이 제1 트랜지스터(T1)의 제1 접촉 영역(SE)에 전기적으로 연결됨에 따라 하부 배선층(BML)의 플로팅(floating)을 방지할 수 있다.
제1 트랜지스터(T1)의 제2 접촉 영역(DE)은 해당 트랜지스터(T)의 채널 영역(CHA)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 상기 제1 트랜지스터(T1)의 제2 접촉 영역(DE)은 제2 연결 부재(TE2)에 연결(또는 접촉)될 수 있다.
제2 연결 부재(TE2)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제2 연결 부재(TE2)는 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택 홀을 통하여 제1 트랜지스터(T1)의 제2 접촉 영역(DE)에 전기적 및/또는 물리적으로 연결될 수 있다.
상술한 실시예에서는 제1 트랜지스터(T1)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 제1 트랜지스터(T1)의 구조는 다양하게 변경될 수 있다.
소정의 전원 라인은, 일 예로, 제2 전원 라인(PL2)을 포함할 수 있다. 제2 전원 라인(PL2)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 제2 전원 라인(PL2)은 브릿지 패턴(BRP)과 동일한 층에 제공될 수 있다. 다만, 이에 한정되는 것은 아니며 화소 회로층(PCL) 내에서 제2 전원 라인(PL2)의 위치는 다양하게 변경될 수 있다. 제2 전원 라인(PL2)에는 도 9를 참고하여 설명한 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제2 전원 라인(PL2)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일층(또는 단일막)을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층(또는 이중막) 또는 다중층(또는 다중막) 구조로 형성할 수 있다. 일 예로, 제2 전원 라인(PL2)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중층(또는 이중막)으로 구성될 수 있다.
도 11 및 도 12 각각에 직접적으로 도시하지 않았으나, 화소 회로층(PCL)은 도 9를 참고하여 설명한 제 1전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)에는 도 9를 참고하여 설명한 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
브릿지 패턴(BRP) 및 제2 전원 라인(PL2) 상에는 비아층(VIA)이 제공 및/또는 형성될 수 있다.
비아층(VIA)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
비아층(VIA)은 제1 트랜지스터(T1)와 전기적으로 연결되는 제2 연결 부재(TE2)를 노출하는 패시베이션층(PSV)의 제1 컨택 홀(CH1)에 대응되는 제1 컨택 홀(CH1)를 포함할 수 있다. 또한, 비아층(VIA)은 제2 전원 라인(PL2)의 일부를 노출하는 제2 컨택 홀(CH2)를 포함할 수 있다.
비아층(VIA)(또는 화소 회로층(PCL)) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 뱅크 패턴(BNKP), 뱅크(BNK), 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 및 제2 화소 전극들(PE1, PE2), 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)을 포함할 수 있다. 여기서, 발광 소자(LD)는 도 10을 참고하여 설명한 각각의 발광 소자(LD)와 동일한 구성일 수 있으며, 복수의 발광 소자들(LD) 각각을 대신할 수 있다.
뱅크 패턴(BNKP)은 비아층(VIA) 상에 제공 및/또는 형성되며, 화소(PXL)에서 광이 방출되는 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 유도하도록 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각을 지지할 수 있다. 뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다.
뱅크(BNK)(또는 제1 뱅크)는 화소(PXL)의 주변 영역(일 예로, 광이 방출되지 않는 비발광 영역(NEMA))의 적어도 일 측을 둘러쌀 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자(LD)를 공급하는 과정에서, 상기 발광 소자(LD)가 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 뱅크 패턴(BNKP) 상에 제공 및/또는 형성되어 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 발광 소자(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 유도하기 위하여 일정한 반사율을 갖는 재료로 이루어질 수 있다. 일 예로, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 정렬 전극(ALE1)은 비아층(VIA) 및 패시베이션층(PSV)을 관통하는 제1 컨택 홀(CH1)와 제2 연결 부재(TE2)를 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 비아층(VIA)을 관통하는 제2 컨택 홀(CH2)을 통하여 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
발광 소자(LD)는 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 배치되며 상기 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각과 전기적으로 연결될 수 있다. 발광 소자(LD)는 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자(LD)는 혼합액 내에 분사된 형태로 마련되어 화소(PXL)에 투입될 수 있다. 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴을 포함할 수 있다. 또한, 발광 소자(LD)는 상기 발광 적층 패턴의 외주면을 감싸는 절연막(미도시)을 포함할 수 있다.
발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 화소 영역(PXA)에 투입(또는 공급)될 수 있다. 이때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가되면, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자(LD)는 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각과 비아층(VIA) 사이에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 발광 소자(LD)와 비아층(VIA) 사이의 공간을 메워 상기 발광 소자(LD)를 안정적으로 지지할 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 제1 정렬 전극(ALE1)의 일부 및 제2 정렬 전극(ALE2)의 일부를 각각 노출하도록 부분적으로 개구될 수 있다.
발광 소자(LD) 상에는 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자(LD) 상에 제공 및/또는 형성되어 상기 발광 소자(LD)의 상면 일부를 커버하며 상기 발광 소자(LD)의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)를 더욱 고정시킬 수 있다.
제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 발광 소자(LD) 상의 제2 절연층(INS2) 상에서 서로 이격되게 배치될 수 있다.
제1 화소 전극(PE1)은 제1 정렬 전극(ALE1) 및 발광 소자(LD)의 일 단부 상에 형성되어 발광 소자(LD)의 일 단부와 전기적으로 연결될 수 있다. 제1 화소 전극(PE1)은, 제1 절연층(INS1)의 일부가 제거되어 노출된 제1 정렬 전극(ALE1)과 직접 접촉하여 상기 제1 정렬 전극(ALE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제1 화소 전극(PE1)은 애노드일 수 있다.
제2 화소 전극(PE2)은 제2 정렬 전극(ALE2) 및 발광 소자(LD)의 타 단부 상에 형성되어 발광 소자(LD)의 타 단부와 전기적으로 연결될 수 있다. 화소 전극(PE2)은, 제1 절연층(INS1)의 다른 일부가 제거되어 노출된 제2 화소 전극(PE2)과 직접 접촉하여 상기 제2 정렬 전극(AEL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제2 화소 전극(PE2)은 캐소드일 수 있다.
제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 발광 소자(LD)로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다.
실시예에 있어서, 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 상이한 층에 제공될 수 있다. 이 경우, 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 제1 화소 전극(PE1) 상에 제공되어 제1 화소 전극(PE1)을 커버하여(또는 제1 화소 전극(PE1)을 외부로 노출되지 않게 하여) 제1 화소 전극(PE1)의 부식 등을 방지할 수 있다. 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
제1 화소 전극(PE1)과 제2 화소 전극(PE2) 상에는 제4 절연층(INS4)이 제공 및/또는 형성될 수 있다. 제4 절연층(INS4)은 무기 재료를 포함한 무기막(또는 무기 절연막) 또는 유기 재료를 포함한 유기막(또는 유기 절연막)일 수 있다. 일 예로, 제4 절연층(INS4)은 적어도 하나의 무기막 또는 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 제4 절연층(INS4) 상에는, 도 12에 도시된 바와 같이, 더미 뱅크(D_BNK)(또는 제2 뱅크)와 컬러 변환층(CCL)이 제공 및/또는 형성될 수 있다.
더미 뱅크(D_BNK)는 뱅크(BNK) 상의 제4 절연층(INS4) 상에 위치하여 상기 뱅크(BNK)와 함께 댐부(DAM)(또는 댐 구조물)를 구현할 수 있다. 댐부(DAM)는 화소(PXL)에서 광이 방출되는 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 실시예에 있어서, 댐부(DAM)는 화소 영역(PXA)에 컬러 변환층(CCL)을 공급하는 과정에서, 상기 컬러 변환층(CCL)이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 예로, 댐부(DAM)에 의해 화소(PXL)의 발광 영역(EMA)이 최종적으로 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 컬러 변환층(CCL)이 공급(또는 투입)될 수 있다.
더미 뱅크(D_BNK)는 차광 물질을 포함할 수 있다. 일 예로, 더미 뱅크(D_BNK)는 블랙 매트릭스일 수 있다. 실시예에 따라, 더미 뱅크(D_BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(또는 제3 방향(DR3))으로 더욱 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
컬러 변환층(CCL)은 제1 및 제2 화소 전극들(PE1, PE2) 상의 제4 절연층(INS4)에 위치할 수 있다. 일 예로, 컬러 변환층(CCL)은 화소 영역(PXA)의 발광 영역(EMA)에 위치할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 실시예에 따라, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 화소(PXL)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 다른 실시예에 따라, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 컬러 변환층(CCL)을 대신하여 투명 폴리머가 제공될 수도 있다.
컬러 변환층(CCL) 및 더미 뱅크(D_BNK) 상에는 캡핑층(CPL)이 제공 및/또는 형성될 수 있다.
캡핑층(CPL)은 화소 영역(PXA)에 전면적으로(또는 전체적으로) 제공되며, 더미 뱅크(D_BNK) 및 컬러 변환층(CCL) 상에 직접 배치될 수 있다. 캡핑층(CPL)은 무기 재료를 포함한 무기막(또는 무기 절연막)일 수 있다 캡핑층(CPL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 캡핑층(CPL)은 컬러 변환층(CCL) 상에 위치하여 상기 컬러 변환층(CCL)을 커버함으로써 상기 컬러 변환층(CCL)을 보호할 수 있다.
실시예에 따라, 캡핑층(CPL)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키며 평탄한 표면을 가질 수 있다. 일 예로, 캡핑층(CPL)은 유기 재료를 포함한 유기막을 포함할 수 있다. 캡핑층(CPL)은 화소 영역(PXA)을 포함한 표시 영역(DA)에 공통으로 제공되는 공통층일 수 있으나, 이에 한정되는 것은 아니다.
캡핑층(CPL) 상에는 컬러 필터(CF) 및 차광 패턴(LBP)이 제공 및/또는 형성될 수 있다.
컬러 필터(CF)는 특정 색상의 광을 선택적으로 투과시킬 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)과 함께 광 변환 패턴(LCP)을 구성하며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상술한 컬러 필터(CF)는 컬러 변환층(CCL)과 대응하도록 캡핑층(CPL)의 일면 상에 제공될 수 있다.
컬러 변환층(CCL)과 컬러 필터(CF)를 포함한 광 변환 패턴(LCP)은 화소(PXL)의 발광 영역(EMA)과 대응할 수 있다.
차광 패턴(LBP)은 컬러 필터(CF)와 인접하게 캡핑층(CPL)의 일면 상에 위치할 수 있다. 일 예로, 차광 패턴(LBP)은 화소 영역(PXA)의 비발광 영역(NEMA)에 대응하도록 캡핑층(CPL)의 일면 상에 위치할 수 있다. 차광 패턴(LBP)은 댐부(DAM)와 대응할 수 있다. 차광 패턴(LBP)은 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 일 예로, 차광 패턴(LBP)은 블랙 매트릭스를 포함할 수 있다. 차광 패턴(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다.
차광 패턴(LBP)은 서로 상이한 색의 광을 선택적으로 투과하는 적어도 두 개 이상의 컬러 필터가 중첩된 다중층(또는 다중막)의 형태로 제공될 수도 있다. 일 예로, 차광 패턴(LBP)은 적색 컬러 필터, 상기 적색 컬러 필터 상에 위치하여 상기 적색 컬러 필터와 중첩하는 녹색 컬러 필터, 및 상기 녹색 컬러 필터 상에 위치하여 상기 녹색 컬러 필터와 중첩하는 청색 컬러 필터를 포함하는 형태로 제공될 수도 있다. 즉, 상기 차광 패턴(LBP)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터가 순차적으로 적층된 구조물의 형태로 제공될 수 있다. 이 경우, 화소 영역(PXA)의 비발광 영역(NEMA)에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 광의 투과를 차단하는 차광 패턴(LBP)으로 활용될 수 있다.
차광 패턴(LBP) 및 컬러 필터(CF) 상에는 커버층(CVL)이 제공 및/또는 형성될 수 있다.
상술한 실시예에 따른 표시 장치(DD)는 발광 소자(LD) 상에 광 변환 패턴(LCP)을 배치하여 상기 광 변환 패턴(LCP)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
도 13은 실시예에 따른 표시 장치(DD)의 일부를 개략적으로 나타낸 사시도이고, 도 14는 도 13의 구조물(STM)을 확대하여 나타낸 개략적인 사시도이고, 도 15는 도 14의 커넥터(CNT)를 개략적으로 나타낸 사시도이고, 도 16은 도 14의 지지 부재(SPM)를 개략적으로 나타낸 사시도이고, 도 17은 도 13의 회로기판(PCB)의 일 측면을 나타낸 개략적인 평면도이고, 도 18은 도 14의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이고, 도 19는 도 15의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이고, 도 20은 회로기판(PCB)과 커넥터(CNT)의 연결 관계를 나타낸 개략적인 단면도이며, 도 21은 회로기판(PCB)과 커넥터(CNT)의 연결 관계를 나타낸 개략적인 평면도이다. 일 예로, 도 21에서는, 원통 형상의 커넥터(CNT)를 절개하여 펼친 모습을 개략적으로 도시하였다.
도 13 내지 도 21를 설명함에 있어, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 17 및 도 21에서는, 평면 상에서의 가로 방향을 제1 방향(DR1)으로 도시하고, 평면 상에서의 세로 방향을 제2 방향(DR2)으로 도시하였다.
도 1 내지 도 21을 참조하면, 실시예에 따른 표시 장치(DD)는 표시 패널(DP)(또는 표시 모듈(DM)), 회전 부재(RM), 하우징(HS), 및 실장부(SDP)를 포함할 수 있다. 상기 표시 장치(DD)는 롤러블 표시 장치(RD)일 수 있다.
표시 패널(DP)(또는 표시 모듈(DM))은 가요성을 가질 수 있다. 일 예로, 표시 패널(DP)은 말림 특성을 가질 수 있다. 이에 따라, 표시 장치(DD)가 닫힘 모드(Closed mode)일 경우, 표시 패널(DP)은 권취되어 하우징(HS) 내부에 수납되고, 표시 장치(DD)가 열림 모드(Open mode)일 경우, 표시 패널(DP)은 권취 방향의 반대 방향으로 인출(또는 권출)되어 하우징(HS) 으로부터 일 방향으로 전개될 수 있다.
표시 패널(DP)은 완전하게 권취된 상태에서 완전하게 전개된 상태로, 또는 완전하게 전개된 상태에서 완전하게 권취된 상태로 전환될 수 있다. 완전하게 권취된 상태는 표시 패널(DP)이 하우징(HS) 내부에 수납되어 표시 장치(DD)가 영상을 표시하지 않는 상태를 의미할 수 있다. 실시예에 따라, 표시 패널(DP)은 완전하게 권취된 상태에서 일부만 전개된 상태로 전환될 수도 있다. 표시 패널(DP)의 일부가 전개된 상태는 표시 패널(DP)의 일부가 하우징(HS)의 외부에 배치된 상태를 의미할 수 있다.
회전 부재(RM)는 하우징(HS)에 수용되어 표시 패널(DP)을 권취 및/또는 전개할 수 있다. 일 예로, 회전 부재(RM)는 하우징(HS) 내부에 수용되어 표시 패널(DP)의 일측면을 고정시키고, 시계 방향 또는 반시계 방향으로 회전하여 표시 패널(DP)을 권취 및/또는 전개할 수 있다. 회전 부재(RM)의 일 단부는 고정 부재(FM)와 체결되어 하우징(HS) 내에서 고정될 수 있다.
회전 부재(RM)는 고정 부재(FM)와 연결된 롤러 구동부(MOT)에 의해 구동되어 회전 운동을 수행할 수 있다. 실시예에 있어서, 롤러 구동부(MOT)는 모터를 포함할 수 있다. 모터는, 예를 들면, 스텝핑 모터, 서모 모터 등을 포함할 수 있다. 롤러 구동부(MOT)는 하우징(HS) 내부에 위치할 수 있다. 롤러 구동부(MOT)는 실장부(SDP)에 실장된 전원 공급부(20)에 연결되어 전원을 공급받을 수 있다. 롤러 구동부(MOT)는 회전력을 발생시켜, 회전 부재(RM)에 구동력을 제공할 수 있다. 회전 부재(RM)는 롤러 구동부(MOT)로부터 회전력을 전달받아 회전 운동을 수행하여 표시 패널(DP)을 권취 및/또는 전개할 수 있다.
하우징(HS)에는 표시 패널(DP)이 하우징(HS)의 내부 및 외부로 이동할 수 있도록 슬롯(HSO)이 배치될 수 있다. 표시 패널(DP)은 하우징(HS)의 슬롯(HSO)을 통과하여 상하 방향으로 이동할 수 있다.
하우징(HS)에는 복수의 가이드 롤러들(GR)이 위치하여 표시 패널(DP)의 권취 및/또는 전개(또는 권출) 시 표시 패널(DP)의 이동 방향을 가이드할 수 있다. 가이드 롤러들(GR) 중 일부는 표시 패널(DP)의 전개 시 표시 패널(DP)의 평평한 정도를 조절하는 텐션 롤러일 수 있다.
회로기판(PCB)은 회전 부재(RM) 내부에 위치할 수 있다. 일 예로, 회로기판(PCB)은 회전 부재(RM)의 회전 통(200) 내부에 위치하여 회전 부재(RM)의 회전 운동에 따라 회전할 수 있다. 실시예에 있어서, 회로기판(PCB)의 일 영역(또는 일 측면)은 구조물(STM)로부터 신호를 전달받기 위하여 회전 부재(RM)의 외부에 위치할 수 있다. 이하의 실시예에서는, 설명의 편의를 위하여 회전 부재(RM)의 외부에 위치한 회로기판(PCB)의 일 영역 제1 영역(A1)으로 지칭하고, 회전 부재(RM)의 내부에 위치하여 회전 부재(RM)에 둘러싸인 회로기판(PCB)의 다른 영역을 제2 영역(A2)으로 지칭한다.
회로기판(PCB)은 제2 베이스층(BS2)(또는 제2 베이스 기판), 신호 배선들(SL), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다.
제2 베이스층(BS2)은 플렉서블한 필름으로 이루어질 수 있다. 제2 베이스층(BS2)은 서로 마주하는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다.
신호 배선들(SL)은 제2 베이스층(BS2)의 제1 면(SF1) 상에 제공 및/또는 형성되며 표시 패널(DP)에 제공된 화소들(PXL)과 전기적으로 연결될 수 있다. 신호 배선들(SL)은 평면 상에서 볼 때 제1 방향(DR1)으로 연장될 수 있다. 제2 베이스층(BS2)의 제2 면(SF2)에도 복수 개의 신호 배선들(SL)이 제공 및/또는 형성될 수 있다. 신호 배선들(SL) 각각은 대응하는 전극(일 예로, 제1 전극(EL1) 또는 제2 전극(EL2))과 물리적 및/또는 전기적으로 연결될 수 있다.
제1 전극(EL1)은 제2 베이스층(BS2)의 제1 면(SF1) 상에 배치되며, 복수개로 제공될 수 있다. 제1 전극들(EL1)은 평면 상에서 볼 때 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전극들(EL1) 각각은 신호 배선들(SL) 중 대응하는 신호 배선(SL)과 연결될 수 있다. 일 예로, 제1 전극들(EL1) 각각은 대응하는 신호 배선(SL)과 일체로 제공되어 상기 대응하는 신호 배선(SL)과 물리적 및 전기적으로 연결될 수 있다. 제1 전극들(EL1) 각각이 대응하는 신호 배선(SL)과 일체로 제공되는 경우, 상기 제1 전극들(EL1) 각각은 대응하는 신호 배선(SL)의 일부로 간주될 수 있다.
실시예에 있어서, 제1 전극들(EL1) 각각은 대응하는 신호 배선(SL)의 단부로부터 일 방향, 일 예로 제2 방향(DR2)을 따라 연장되어 제2 베이스층(BS2)의 외부로 돌출된 제1-1 전극(EL1_1) 및 제1-2 전극(EL1_2)을 포함할 수 있다. 이러한 제1 전극들(EL1) 각각은 플렉서블한 특성을 가질 수 있으며, 구조물(STM)과의 접촉을 위하여 그 일부가 구부러질 수 있다. 제1 전극들(EL1) 각각의 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2)은 도 18 및 도 20에 도시된 바와 같이 제2 베이스층(BS2)의 제1 면(SF1)으로부터 그 상부 방향으로 구부러진 형상을 가지며 서로 마주볼 수 있으나 이에 한정되는 것은 아니다.
제2 전극(EL2)은 제2 베이스층(BS2)의 제2 면(SF2) 상에 배치되며, 복수개로 제공될 수 있다. 제2 전극(EL2)은 제2 베이스층(BS) 상에서 제1 전극(EL1)과 전기적으로 분리될 수 있다. 제2 전극들(EL2)은 평면 상에서 볼 때 제2 방향(DR2)으로 연장될 수 있다. 제2 전극들(EL2)은 제2 베이스층(BS2)의 제2 면(SF2) 상에 배치된 신호 배선들 중 대응하는 신호 배선(SL)과 연결될 수 있다.
실시예에 있어서, 제2 전극들(EL2) 각각은 대응하는 신호 배선(SL)의 단부로부터 제2 방향(DR2)을 따라 연장되어 제2 베이스층(BS2)의 외부로 돌출된 제2-1 전극(EL2_1) 및 제2-2 전극(EL2_2)을 포함할 수 있다. 제2-1 전극(EL2_1)은 제1 방향(DR1)으로 제1-1 전극(EL1_1)과 이격될 수 있다. 제2-2 전극(EL2_2)은 제1 방향(DR1)으로 제1-2 전극(EL1_2)과 이격될 수 있다. 이러한 제2 전극들(EL2) 각각은 플렉서블한 특성을 가질 수 있으며, 구조물(STM)과의 접촉을 위하여 그 일부가 구부러질 수 있다. 일 예로, 제2 전극들(EL2) 각각의 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2)은 도 18 및 도 20에 도시된 바와 같이 제2 베이스층(BS2)의 제2 면(SF2)으로부터 그 상부 방향으로 구부러진 형상을 가지며 서로 마주볼 수 있으나 이에 한정되는 것은 아니다.
실시예에 있어서, 상술한 회로기판(PCB)은 하우징(HS) 내에 위치한 구조물(STM)과 전기적으로 연결되어 상기 구조물(STM)로부터 전기적 신호를 공급받 수 있다.
구조물(STM)은 커넥터(CNT)와 지지 부재(SPM)를 포함할 수 있다.
커넥터(CNT)는 복수개의 연결 전극들(CNE) 및 연결 전극들(CNE) 사이에 위치한 제1 보호 부재(PTM1)를 포함할 수 있다. 각각의 연결 전극(CNE)과 제1 보호 부재(PTM1)는 소정 방향으로 교번하여 배치되어 커넥터(CNT)를 구성할 수 있다.
커넥터(CNT)는 제1 개구부(OPN1)를 포함할 수 있다. 커넥터(CNT)의 제1 개구부(OPN1)로 회로기판(PCB)의 제1 영역(A1)이 삽입될 수 있다. 실시예에 있어서, 커넥터(CNT)는 회로기판(PCB)의 제1 영역(A1)이 삽입되는 제1 개구부(OPN1)를 포함하는 형상으로 설계될 수 있다.
커넥터(CNT)는 제1 개구부(OPN1)를 포함하는 원통형의 형상을 가질 수 있으나 이에 한정되는 것은 아니다. 연결 전극들(CNE) 각각과 제1 보호 부재(PTM1)는 커넥터(CNT)에 대응하는 형상을 가질 수 있다. 일예로, 각각의 연결 전극(CNE)과 제1 보호 부재(PTM1)는 회로기판(PCB)의 제1 영역(A1)의 주변을 둘러싸는 폐루프 형상을 가질 수 있다. 실시예에서, 폐루프 형상의 제1 보호 부재(PTM1)와 폐루프 형상의 연결 전극(CNE)은 도 15에 도시된 절개선(Ⅳ ~ Ⅳ')(또는 단면선)이 위치한 방향을 따라 교대로 형성되어 제1 개구부(OPN1)를 포함한 커넥터(CNT)를 구성할 수 있다.
각각의 연결 전극(CNE)은 제1 및 제2 전극들(EL1, EL2) 중 대응하는 제1 전극(EL1) 및 대응하는 제2 전극(EL2) 각각과 물리적 및/또는 전기적으로 연결될 수 있다. 일 예로, 각각의 연결 전극(CNE)은 제2 베이스층(BS2)의 제1 면(SF1)의 상부 방향으로 구부러진 제1-1 및 제1-2 전극들(EL1_1, EL1_2)과 접촉하여 상기 제1-1 및 제1-2 전극들(EL1_1, EL1_2)과 물리적 및 전기적으로 연결될 수 있다. 또한, 각각의 연결 전극(CNE)은 제2 베이스층(BS2)의 제2 면(SF2)의 상부 방향으로 구부러진 제2-1 및 제2-2 전극들(EL2_1, EL2_2)과 접촉하여 상기 제2-1 및 제2-2 전극들(EL2_1, EL2_2)과 물리적 및 전기적으로 연결될 수 있다.
제2 베이스층(BS2)의 외부로 돌출된 제1 및 제2 전극들(EL1, EL2)이 커넥터(CNT)의 연결 전극들(CNE)을 향하여 구부러진 형태로 형성되어 상기 제1 및 제2 전극들(EL1, EL2)과 상기 연결 전극들(CNE)의 접촉 면적이 증가할 수 있다. 이에 따라, 회전 부재(RM)에 의해 회로기판(PCB)이 회전하여 상기 제1 및 제2 전극들(EL1, EL2)이 회전하더라도 상기 회로기판(PCB)의 회전과 상관없이 보다 안정적으로 상기 제1 및 제2 전극들(EL1, EL2)이 폐루프 형상의 연결 전극들(CNE)과 물리적 및 전기적으로 연결될 수 있다.
연결 전극들(CNE) 각각은 도전 케이블(FFC)과 전기적으로 연결되어 실장부(SDP)로부터 전기적 신호 및 전원 등을 대응하는 제1 전극(EL1) 및 대응하는 제2 전극(EL2)으로 전달할 수 있다.
제1 보호 부재(PTM1)는 연결 전극들(CNE) 사이에 위치하여 연결 전극들(CNE) 간의 쇼트 불량을 방지할 수 있다. 제1 보호 부재(PTM1)는 플라스틱, 세라믹 등과 같이 절연성을 갖는 물질을 포함할 수 있다.
지지 부재(SPM)는 몸통부(BOD), 도전 패턴들(CP), 제2 보호 부재(PTM2)를 포함할 수 있다.
몸통부(BOD)는 커넥터(CNT)를 지지할 수 있다. 몸통부(BOD)는 제2 개구부(OPN2) 및 제3 개구부(OPN3)를 포함할 수 있다. 몸통부(BOD)의 제2 개구부(OPN2)에 도전 케이블(FFC)의 일측면이 삽입되어, 도전 케이블(FFC)과 도전 패턴들(CP)이 물리적 및 전기적으로 연결될 수 있다. 몸통부(BOD)의 제3 개구부(OPN3)에는 도전 패턴들(CP) 및 제2 보호 부재(PTM2)가 위치할 수 있다. 제2 개구부(OPN2) 및 제3 개구부(OPN3)는 연결되어 몸통부(BOD)의 일 영역을 관통하는 관통 홀(TH)을 구성할 수 있다.
몸통부(BOD)는 제2 보호 부재(PTM2)와 일체로 제공될 수 있다. 이 경우, 제2 보호 부재(PTM2)는 몸통부(BOD)의 일 영역으로 간주될 수 있다. 몸통부(BOD) 및 제2 보호 부재(PTM2)는 제1 보호 부재(PTM1)와 동일한 물질을 포함할 수 있다.
각각의 도전 패턴(CP)은 관통 홀(TH) 내에 위치하며 연결 전극들(CNE) 중 대응하는 연결 전극(CNE) 및 도전 케이블(FFC)과 전기적으로 연결될 수 있다. 일 예로, 관통 홀(TH) 내에서 각각의 도전 패턴(CP)의 일 단부는 대응하는 연결 전극(CNE)과 접촉하여 상기 대응하는 연결 전극(CNE)에 물리적 및 전기적으로 연결되고, 상기 관통 홀(TH) 내에서 해당 도전 패턴(CP)의 타 단부는 도전 케이블(FFC)과 접촉하여 상기 도전 케이블(FFC)에 물리적 및 전기적으로 연결될 수 있다.
실시예에 있어서, 각각의 도전 패턴(CP)은 제3 개구부(OPN3)를 통과하여 커넥터(CNT)의 대응하는 연결 전극(CNE)과 연결될 수 있다. 일 예로, 각각의 도전 패턴(CP)은 대응하는 연결 전극(CNE)과 일체로 제공될 수 있다. 이 경우, 각각의 도전 패턴(CP)이 대응하는 연결 전극(CNE)의 일부로 간주되거나 대응하는 연결 전극(CNE)이 각각의 도전 패턴(CP)의 일부로 간주될 수 있다.
제2 보호 부재(PTM2)는 도전 패턴들(CP) 사이에 위치하여 도전 패턴들(CP) 간의 쇼트 불량을 방지할 수 있다. 제2 보호 부재(PTM2)는 몸통부(BOD)와 일체로 제공될 수 있으며, 몸통부(BOD)의 일부일 수 있다.
실시예에 있어서, 제2 보호 부재(PTM2)는 제3 개구부(OPN3)를 통과하여 커넥터(CNT)의 제1 보호 부재(PTM1)와 연결될 수 있다. 일 예로, 제2 보호 부재(PTM2)는 제1 보호 부재(PTM1)와 일체로 제공될 수 있다.
도전 케이블(FFC)은 지지 부재(SPM)의 제2 개구부(OPN2) 내부에 삽입되어 하우징(HS) 내부에 고정될 수 있고, 대응하는 도전 패턴(CP)과 전기적으로 연결될 수 있다. 또한, 도전 케이블(FFC)은 실장부(SDP)와 전기적으로 연결될 수 있다. 도전 케이블(FFC)은 실장부(SDP)와 커넥터(CNT)를 전기적으로 연결하여 회로기판(PCB)을 통하여 표시 패널(DP)(또는 화소(PXL))에 전기적 신호를 전달할 수 있다. 도전 케이블(FFC)은 플렉서블 플랫 케이블(flexible flat cable)일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 회로기판(PCB)의 제1 및 제2 전극들(EL1, EL2)은 제2 베이스층(BS2)의 외부로 돌출되어 제2 베이스층(BS2)의 일 면(일 예로, 제1 면(SF1) 또는 제2 면(SF2))으로부터 그 상부 방향(일 예로, 커넥터(CNT)와 접촉하는 방향)으로 구부러질 수 있다. 회로기판(PCB)의 제1 영역(A1)이 커넥터(CNT)의 제1 개구부(OPN1)로 삽입되면, 상기 제1 및 제2 전극들(EL1, EL2)은 커넥터(CNT)의 연결 전극들(CNE)과 직접 접촉하여 상기 연결 전극들(CNE)과 물리적 및 전기적으로 연결될 수 있다.
연결 전극들(CNE)은 지지 부재(SPM)의 도전 패턴들(CP)과 일체로 제공되어 도전 패턴들(CP)을 통해 도전 케이블(FFC)과 전기적으로 연결될 수 있다. 도전 케이블(FFC)의 일 단은 지지 부재(SPM)의 도전 패턴들(CP)과 전기적으로 연결되고 그 타 단은 실장부(SDP)와 전기적으로 연결될 수 있다. 이에 따라, 실장부(SDP)로부터의 신호들 및 전원 등이 도전 케이블(FFC) 및 구조물(STM)(예를 들어, 지지 부재(SPM) 및 커넥터(CNT))을 통해 회로기판(PCB)으로 전달되어 표시 패널(DP)의 화소들(PXL)로 공급될 수 있다.
기존의 롤러블 표시 장치에서의 도전 케이블은 회전 부재의 외부로 노출된 회로 기판을 감으며, 회전 부재의 회전에 따라 말리거나 풀릴 수 있다. 이때, 회전 부재의 회전 수가 증가하거나 회전 부재의 회전 운동이 반복적으로 수행될 경우 도전 케이블의 회전 수 및 회전 운동이 증가하여 도전 케이블이 풀어질 수 있다. 이 경우, 도전 케이블의 꼬임 현상이 발생하여 도전 케이블이 손상될 수 있고, 도전 케이블이 풀어짐에 따라 하우징 내부의 한정된 공간 내에서 풀어진 도전 케이블을 수납하기 어려울 수 있다.
이에, 실시예에 따른 표시 장치(DD)에서는, 회로기판(PCB)의 제1 영역(A1)에 위치한 제1 및 제2 전극들(EL1, EL2)을 제2 베이스층(BS2)의 외부로 돌출되어 커넥터(CNT) 방향으로 구부러지게 형성하고, 상기 제1 및 제2 전극들(EL1, EL2)과 접촉되도록 상기 제1 및 제2 전극들(EL1, EL2)의 주위를 커넥터(CNT)의 연결 전극들(CNE)이 감싸도록 형성하며, 도전 케이블(FFC)을 지지 부재(SPM)에 고정시켜 회로기판(PCB)과 전기적으로 연결되게 함으로써 회전 부재(RM)의 움직임(또는 표시 패널(DP)의 권취 및 전개)에 상관없이 도전 케이블(FFC)이 풀어지는 현상이 방지될 수 있다. 이에 따라, 도전 케이블(FFC)의 길이를 줄여 하우징(HS) 내부의 공간을 확보함으로써 표시 장치(DD)의 디자인 용이성이 향상될 수 있다.
또한, 실시예에 따른 표시 장치(DD)에서는, 커넥터(CNT)의 연결 전극들(CNE) 사이에 제1 보호 부재(PTM1)를 배치하여 연결 전극들(CNE)의 쇼트 불량을 저감하거나 방지하여 커넥터(CNT)의 신뢰성을 향상시켜 플렉서블 케이블(FFC)과 회로기판(PCB)의 전기적 연결을 더욱 안정되게 할 수 있다.
또한, 실시예에 따른 표시 장치(DD)에서는, 지지 부재(SPM)의 도전 패턴들(CP) 사이에 제2 보호 부재(PTM2)를 배치하여 도전 패턴들(CP)의 쇼트 불량을 저감하거나 방지하여 지지 부재(SPM)의 신뢰성을 향상시킬 수 있다.
도 22a 내지 도 22g는 회로기판(PCB)과 커넥터(CNT)의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 단면도들이다.
도 22a 내지 도 22g는 회로기판(PCB)의 형상 등과 관련하여 도 20의 실시예에 대한 변형 실시예들을 나타낸다.
도 22a 내지 도 22g의 실시예들과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 22a를 참조하면, 커넥터(CNT)의 제1 개구부(OPN1) 내에 삽입된 회로기판(PCB)은 제2 베이스층(BS2), 적어도 하나의 제1 전극(EL1), 및 적어도 하나의 제2 전극(EL2)을 포함할 수 있다.
제1 전극(EL1)은 제2 베이스층(BS2)의 제1 면(SF1)으로부터 돌출되어 상기 제1 면(SF1)의 상부 방향으로 소정의 곡률을 갖는 개구부를 포함한 폐루프 형상을 가지며 커넥터(CNT)의 대응하는 연결 전극(CNE)의 내측면(ISF)과 직접 접촉할 수 있다.
제2 전극(EL2)은 제2 베이스층(BS2)의 제2 면(SF2)으로부터 돌출되어 상기 제2 면(SF2)의 상부 방향으로 소정의 곡률을 갖는 개구부를 포함한 폐루프 형상을 가지며 커넥터(CNT)의 대응하는 연결 전극(CNE)의 내측면(ISF)과 직접 접촉할 수 있다.
도 22b를 참조하면, 제1 및 제2 전극들(EL1, EL2) 각각은 제2 베이스층(BS2)의 제1 면(SF1)과 제2 면(SF2)에 걸쳐 형성되며 상기 제2 베이스층(BS2)의 일 영역의 주변을 감싸는 형상을 가질 수 있다. 일 예로, 제1 전극(EL1)은 제2 베이스층(BS2)의 제1 면(SF1)(또는 제2 면(SF2)으로부터 상부 방향으로 돌출되어 상기 제2 베이스층(BS2)의 일부를 감싸는 형태로 절곡되어 상기 제2 베이스층(BS2)의 제2 면(SF2)(또는 제1 면(SF1))의 일 영역까지 연장될 수 있다. 또한, 제2 전극(EL2)은 제2 베이스층(BS2)의 제2 면(SF2)(또는 제1 면(SF1))으로부터 하부 방향으로 돌출되어 상기 제2 베이스층(BS2)의 일부를 감싸는 형태로 절곡되어 상기 제2 베이스층(BS2)의 제1 면(SF1)(또는 제2 면(SF2))에 위치할 수 있다.
도 22c를 참조하면, 회로기판(PCB)은 제1 서브 베이스층(SBS1), 제2 서브 베이스층(SBS2), 및 제3 서브 베이스층(SBS3), 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)을 포함할 수 있다.
제1 서브 베이스층(SBS1)은 커넥터(CNT)의 제1 개구부(OPN1)의 가운데에 위치하며, 마주보는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다. 제1 서브 베이스층(SBS1)의 제1 면(SF1) 상에는 제1 전극(EL1)이 배치될 수 있다. 제1 전극(EL1)은 제1 서브 베이스층(SBS1)의 제1 면(SF1)의 길이 방향과 교차하는 방향으로 돌출될 수 있다. 제1 서브 베이스층(SBS1)의 제2 면(SF2) 상에는 제2 전극(EL2)이 배치될 수 있다. 제2 전극(EL2)은 제1 서브 베이스층(SBS1)의 제2 면(SF2)의 길이 방향과 교차하는 방향으로 돌출될 수 있다.
제2 서브 베이스층(SBS2)은 제1 서브 베이스층(SBS1)의 제1 면(SF1)에 인접하여 위치할 수 있다. 제2 서브 베이스층(SBS2)은 상기 제1 서브 베이스층(SBS1)과 이격된 제1 면(SF1)과 커넥터(CNT)의 연결 전극(CNE) 방향으로 돌출된 제2 면(SF2)을 포함할 수 있다. 제2 서브 베이스층(SBS2)에는 제3 전극(EL3)이 배치될 수 있다. 제3 전극(EL3)은 제2 서브 베이스층(SBS2)의 제1 면(SF1)과 제2 면(SF2)을 모두 감싸는 형태로 제공되며 제1 서브 베이스층(SBS1)의 제1 전극(EL1)과 접촉하여 상기 제1 전극(EL1)과 물리적 및 전기적으로 연결될 수 있다. 제3 전극(EL3)은 커넥터(CNT)의 연결 전극(CNE)과 면접촉하여 회로기판(PCB)과 커넥터(CNT)의 접촉 면적을 증가시켜 보다 안정적으로 회로기판(PCB)과 커넥터(CNT)를 물리적 및 전기적으로 연결할 수 있다.
제3 서브 베이스층(SBS3)은 제1 서브 베이스층(SBS1)의 제2 면(SF2)에 인접하여 위치할 수 있다. 제3 서브 베이스층(SBS3)은 상기 제1 서브 베이스층(SBS1)과 이격된 제1 면(SF1)과 커넥터(CNT)의 연결 전극(CNE) 방향으로 돌출된 제2 면(SF2)을 포함할 수 있다. 제3 서브 베이스층(SBS3)에는 제4 전극(EL4)이 배치될 수 있다. 제4 전극(EL4)은 제3 서브 베이스층(SBS3)의 제1 면(SF1)과 제2 면(SF2)을 모두 감싸는 형태로 제공되며 제1 서브 베이스층(SBS1)의 제2 전극(EL2)과 접촉하여 상기 제2 전극(EL2)과 물리적 및 전기적으로 연결될 수 있다. 제4 전극(EL4)은 커넥터(CNT)의 연결 전극(CNE)과 면접촉하여 회로기판(PCB)과 커넥터(CTN)의 접촉 면적을 증가시켜 보다 안정적으로 회로기판(PCB)과 커넥터(CNT)를 물리적 및 전기적으로 연결할 수 있다.
제1 서브 베이스층(SBS1)과 제2 서브 베이스층(SBS2) 사이 및 상기 제1 서브 베이스층(SBS1)과 제3 서브 베이스층(SBS3) 사이에 탄성 부재(ELM)가 위치할 수 있다.
탄성 부재(ELM)는 탄성을 가지는 물질을 포함하며, 제3 및 제4 전극들(EL3, EL4) 각각에 힘을 가하여 상기 제3 및 제4 전극들(EL3, EL4) 각각이 커넥터(CNT)의 연결 전극(CNE)과 접촉되게 할 수 있다.
도 22d를 참조하면, 회로기판(PCB)의 제2 베이스층(BS2)은 수직 방향으로 서로 마주보는 제1 면(SF1)과 제2 면(SF2), 수평 방향으로 서로 마주보는 제3 면(SF3)과 제4 면(SF4)을 포함할 수 있다. 제1 면(SF1), 제2 면(SF2), 제3 면(SF3,) 및 제4 면(SF4)은 서로 동일한 길이를 가질 수 있다. 일 예로, 제2 베이스층(BS2)은 단면 상에서 볼 때 정사각 형상을 가질 수 있다.
제2 베이스층(BS2)의 제1 면(SF1)에는 제1 전극(EL1)이 형성되고, 제2 베이스층(BS2)의 제2 면(SF2)에는 제2 전극(EL2)이 형성되고, 제2 베이스층(BS2)의 제3 면(SF3)에는 제3 전극(EL3)이 형성되며, 제2 베이스층(BS2)의 제4 면(SF4)에는 제4 전극(EL4)이 형성될 수 있다. 제1 전극(EL1)은 제2 베이스층(BS2)의 제1 면(SF1)으로부터 그 상부 방향으로 연장되어 커넥터(CNT)의 연결 전극(CNE)과 접촉할 수 있다. 제2 전극(EL2)은 제2 베이스층(BS2)의 제2 면(SF2)으로부터 그 상부 방향으로 연장되어 커넥터(CNT)의 연결 전극(CNE)과 접촉할 수 있다. 제3 전극(EL3)은 제2 베이스층(BS2)의 제3 면(SF3)으로부터 그 상부 방향으로 연장되어 커넥터(CNT)의 연결 전극(CNE)과 접촉할 수 있다. 제4 전극(EL4)은 제2 베이스층(BS2)의 제4 면(SF4)으로부터 그 상부 방향으로 연장되어 커넥터(CNT)의 연결 전극(CNE)과 접촉할 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 커넥터(CNT)의 연결 전극(CNE)과의 접촉 면적을 더욱 증가시키기 위하여 상기 연결 전극(CNE)과 접촉하는 일 영역을 라운드 형상으로 설계할 수 있다.
도 22e를 참조하면, 회로기판(PCB)은 커넥터(CNT)의 제1 개구부(OPN1)에 대응하는 형상을 갖는 제2 베이스층(BS2) 및 상기 제2 베이스층(BS2)을 둘러싸는 전극(EL)을 포함할 수 있다.
전극(EL)은 제2 베이스층(BS2)의 표면(또는 외주면)을 둘러싸는 형태로 제공되며, 그 모든 면이 커넥터(CNT)의 연결 전극(CNE)에 직접 접촉하여 상기 연결 전극(CNE)과 물리적 및 전기적으로 연결될 수 있다. 일 예로, 상기 전극(EL)은 상기 연결 전극(CNE)의 내측면(ISF)에 대응할 수 있다. 이에 따라, 회로기판(PCB)의 전극(EL)과 커넥터(CNT)의 연결 전극(CNE)의 접촉 면적이 더욱 증가할 수 있다.
도 22f를 참조하면, 회로기판(PCB)은 커넥터(CNT)의 제1 개구부(OPN1)와 상이한 형상을 갖는 제2 베이스층(BS2) 및 상기 제2 베이스층(BS2)을 둘러싸는 전극(EL)을 포함할 수 있다.
전극(EL)은 제2 베이스층(BS2)의 표면을 둘러싸는 형태로 제공되며 적어도 일 영역이 커넥터(CNT)의 연결 전극(CNE)과 직접 접촉할 수 있다.
도 22g를 참조하면, 회로기판(PCB)은 커넥터(CNT)의 제1 개구부(OPN1)의 가운데에 위치하며, 일 측면이 상기 커넥터(CNT)의 연결 전극(CNE)을 향하도록 돌출된 돌출부(PRP)를 포함한 제2 베이스층(BS2) 및 돌출부(PRP)의 가장 자리를 둘러싸는 전극(EL)을 포함할 수 있다.
전극(EL)은 돌출부(PRP)의 가장 자리를 둘러싸는 형태로 제공되며, 적어도 일 영역이 커넥터(CNT)의 연결 전극(CNE)에 직접 접촉하여 상기 연결 전극(CNE)과 물리적 및 전기적으로 연결될 수 있다.
도 23a 내지 도 23d는 회로기판(PCB)과 커넥터(CNT)의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 단면도들이다.
도 23a 내지 도 23d는 커넥터(CNT)의 연결 전극(CNE)의 형상 등과 관련하여 도 20의 실시예에 대한 변형 실시예들을 나타낸다.
도 23a 내지 도 23d의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 23a 내지 도 23d를 참조하면, 커넥터(CNT)는 회로기판(PCB)를 전체적으로 감싸거나 부분적으로 감싸는 형상을 가질 수 있다. 일 예로, 커넥터(CNT)는 도 23a 및 도 23c에 도시된 바와 같이 회로기판(PCB)의 주변을 부분적으로 감싸는 형상을 가질 수 있다. 또는 다른 예로, 커넥터(CNT)는 도 23b 및 도 23d에 도시된 바와 같이 회로기판(PCB)의 주변을 전체적으로 감싸는 형상을 가질 수 있다.
커넥터(CNT)가 회로기판(PCB)의 주변을 부분적으로 감싸는 형상을 갖는 경우, 커넥터(CNT)의 연결 전극(CNE)은 도 23a 및 도 23c에 도시된 바와 같이 회로기판(PCB)의 제1 및 제2 전극들(EL1, EL2)(또는 전극(EL))을 완전히 둘러싸지 않고 어느 한 부분이 개방된 반원, 사각형 등의 형상을 가질 수 있다.
도 23b에 도시된 바와 같이, 커넥터(CNT)가 회로기판(PCB)의 주변을 전체적으로 감싸는 형상을 갖는 경우, 커넥터(CNT)의 연결 전극(CNE)은 회로기판(PCB)의 제1 및 제2 전극들(EL1, EL2)을 둘러싸는 폐루프를 이루는 원형, 사각형, 다각형 등의 링 형상으로 제공될 수 있다.
실시예에 따라, 커넥터(CNT)는 도 23d에 도시된 바와 같이, 제1 서브 커넥터(CNT1) 및 제2 서브 커넥터(CNT2)를 포함할 수 있다. 단면 상에서 볼 때, 제1 서브 커넥터(CNT1)는 상부에 위치하고, 제2 커넥터(CNT2)는 하부에 위치할 수 있다. 제1 커넥터(CNT1)는 제2 커넥터(CNT2)에 결합하여, 커넥터(CNT)를 구성할 수 있다.
제1 커넥터(CNT1)에는 제1 연결 전극(CNE1)이 형성되고, 제2 커넥터(CNT2)에는 제2 연결 전극(CNE2)이 형성될 수 있다. 제1 커넥터(CNT1)와 제2 커넥터(CNT2)가 결합될 때 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 물리적 및/또는 전기적으로 연결될 수 있다. 전기적으로 연결된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 연결 전극(CNE)을 구성할 수 있다.
제1 연결 전극(CNE1)은 회로기판(PCB)의 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)에 직접 접촉하여 상기 제1-1 및 제2-1 전극들(EL1_1, EL2_1)과 물리적 및 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 회로기판(PCB)의 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)에 직접 접촉하여 상기 제1-2 및 제2-2 전극들(EL1_2, EL2_2)과 물리적 및 전기적으로 연결될 수 있다.
도 24a 내지 도 24c는 회로기판(PCB)과 커넥터(CNT)의 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 평면도들이다. 도 24a 내지 도 24c에서는, 설명의 편의를 위하여 원통 형상의 커넥터(CNT)를 절개하여 펼친 모습을 개략적으로 도시하였다.
도 24a 내지 도 24c는 커넥터(CNT)의 연결 전극들(CNE) 및 제1 보호 부재(PTM1)의 형상 등과 관련하여 도 21의 변형 실시예들을 나타낸다.
도 24a 내지 도 24c의 실시예들과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 24a 내지 도 24c를 참조하면, 커넥터(CNT)는 복수 개의 연결 전극들(CNE) 및 연결 전극들(CNE) 사이에 위치한 제1 보호 부재(PTM1)를 포함할 수 있다.
제1 보호 부재(PTM1)는 도 24a에 도시된 바와 같이 연결 전극들(CNE) 각각보다 회로기판(PCB)의 제2 베이스층(BS2)에 인접하게 위치할 수 있으나, 이에 한정되는 것은 아니며 그 반대의 경우도 가능할 수 있다. 일 예로, 도 24b에 도시된 바와 같이, 연결 전극들(CNE) 각각이 제1 보호 부재(PTM1)보다 회로기판(PCB)의 제2 베이스층(BS2)에 인접하게 위치할 수도 있다.
연결 전극들(CNE)과 제1 보호 부재(PTM1)는 도 24c에 도시된 바와 같이 제1 방향(DR1)을 따라 세로 방향으로의 길이가 상이해지도록 설계될 수 있다. 이 경우, 회로기판(PCB)의 제2 베이스층(BS2) 역시 제1 방향(DR1)을 따라 세로 방향으로의 폭이 상이해지도록 설계될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
HS: 하우징
DM: 표시 모듈
DP: 표시 패널
RM: 회전 부재
PXL: 화소
LD: 발광 소자
PCB: 회로기판
STM: 구조물
CNT: 커넥터
SPM: 지지 부재
EL1 ~ EL4: 제1 내지 제4 전극들
BS1, BS2: 제1 및 제2 베이스층
CNE: 연결 전극
CP: 도전 패턴
FFC: 도전 케이블
OPN1 ~ OPN3: 제1 내지 제3 개구부들
HS: 하우징
DM: 표시 모듈
DP: 표시 패널
RM: 회전 부재
PXL: 화소
LD: 발광 소자
PCB: 회로기판
STM: 구조물
CNT: 커넥터
SPM: 지지 부재
EL1 ~ EL4: 제1 내지 제4 전극들
BS1, BS2: 제1 및 제2 베이스층
CNE: 연결 전극
CP: 도전 패턴
FFC: 도전 케이블
OPN1 ~ OPN3: 제1 내지 제3 개구부들
Claims (20)
- 화소들이 제공된 표시 패널;
상기 표시 패널을 수용하고, 일 측면에 슬롯이 제공된 하우징;
상기 하우징 내부에 위치하며, 상기 표시 패널을 권취 및 전개하는 회전 부재;
상기 회전 부재 내부에 위치하며 상기 화소들과 전기적으로 연결된 회로기판;
상기 하우징 내부에 위치하며, 상기 회로기판과 전기적으로 연결된 커넥터; 및
상기 커넥터를 지지하는 지지 부재를 포함한, 표시 장치. - 제1 항에 있어서,
상기 커넥터는,
상기 회로기판과 전기적으로 연결된 복수의 연결 전극들; 및
상기 연결 전극들 사이에 위치한 제1 보호 부재를 포함하는, 표시 장치. - 제2 항에 있어서,
상기 커넥터는 상기 회로기판의 일 측면이 삽입되는 제1 개구부를 포함하고 상기 회로기판의 일부를 감싸며,
상기 연결 전극들 각각과 상기 제1 보호 부재는 상기 회로기판의 일 측면을 둘러싸는 형상을 갖는, 표시 장치. - 제3 항에 있어서,
상기 커넥터는 상기 회로기판의 일측면을 전체적으로 둘러싸는 폐루프 형상을 갖는, 표시 장치. - 제3 항에 있어서,
상기 커넥터는 상기 회로기판의 일측면 중 일부를 둘러싸고 나머지는 둘러싸지 않는 개방형 루프 형상을 가지는, 표시 장치. - 제3 항에 있어서,
상기 지지 부재는,
상기 커넥터를 지지하고, 제2 개구부를 포함한 본체부;
상기 제2 개구부 내에 위치하며, 상기 연결 전극들과 전기적으로 연결된 복수의 도전 패턴들; 및
상기 제2 개구부 내에 위치하며, 상기 도전 패턴들 사이에 위치한 제2 보호 부재를 포함한, 표시 장치. - 제6 항에 있어서,
상기 커넥터와 상기 지지 부재는 일체로 제공되는, 표시 장치. - 제7 항에 있어서,
상기 연결 전극들 각각과 상기 도전 패턴들 각각은 일체로 제공되고,
상기 제1 보호 부재와 상기 제2 보호 부재는 일체로 제공되는, 표시 장치. - 제6 항에 있어서,
상기 커넥터와 전기적으로 연결되어 상기 커넥터를 통해 전기적인 신호를 상기 표시 패널에 전달하고, 상기 본체부의 끝단에 연결된 도전 케이블을 더 포함하고,
상기 도전 케이블은 상기 본체부의 일측면에 제공된 제3 개구부를 통하여 상기 도전 패턴들과 전기적으로 연결되는, 표시 장치. - 제6 항에 있어서,
상기 회로기판은,
서로 마주보는 제1 면과 제2 면을 포함한 베이스층;
상기 베이스층의 제1 면 상에 배치된 제1 전극; 및
상기 베이스층의 제2 면 상에 배치된 제2 전극을 포함하고,
상기 제1 전극과 상기 제2 전극은 상기 베이스층의 외부로 돌출되는, 표시 장치. - 제10 항에 있어서,
상기 제1 및 제2 전극들 각각은 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결되는, 표시 장치. - 제11 항에 있어서,
상기 제1 전극들 각각은 상기 베이스층의 상기 제1 면 상부 방향으로 구부러진 일 영역을 포함하고,
상기 제2 전극들 각각은 상기 베이스층의 상기 제2 면 상부 방향으로 구부러진 일 영역을 포함하는, 표시 장치. - 제12 항에 있어서,
상기 제1 및 제2 전극들 각각의 일 영역은 상기 대응하는 연결 전극의 내측면과 직접 접촉하는, 표시 장치. - 제6 항에 있어서,
상기 회로기판은,
상기 제1 개구부 내의 가운데에 위치하며 서로 마주보는 제1 면과 제2 면을 포함한 제1 서브 베이스층;
상기 제1 서브 베이스층의 제1 면 상에 배치된 제1 전극;
상기 제1 서브 베이스층의 제2 면 상에 배치된 제2 전극;
상기 제1 서브 베이스층의 제1 면에 인접한 제2 서브 베이스층;
상기 제2 서브 베이스층 상에 배치되며, 상기 제1 전극 및 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결된 제3 전극;
상기 제1 서브 베이스층의 제2 면에 인접한 제3 서브 베이스층;
상기 제3 서브 베이스층 상에 배치되며, 상기 제2 전극 및 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결된 제4 전극; 및
상기 제1 서브 베이스층의 제1 면과 상기 제2 서브 베이스층 사이 및 상기 제1 서브 베이스층의 제2 면과 상기 제3 서브 베이스층 사이에 위치한 탄성 부재를 포함하는, 표시 장치. - 제6 항에 있어서,
상기 회로기판은,
일 방향으로 서로 마주보는 제1 면과 제2 면, 상기 일 방향과 교차하는 방향으로 마주보는 제3 면과 제4면을 포함한 베이스층;
상기 베이스층의 제1 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제1 전극;
상기 베이스층의 제2 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제2 전극;
상기 베이스층의 제3 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제3 전극; 및
상기 베이스층의 제4 면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 제4 전극을 포함한, 표시 장치. - 제6 항에 있어서,
상기 회로기판은,
상기 제1 개구부에 대응하는 형상을 갖는 베이스층; 및
상기 베이스층의 표면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 전극을 포함한, 표시 장치. - 제6 항에 있어서,
상기 회로기판은,
상기 제1 개구부의 일부를 채우는 형상을 갖는 베이스층; 및
상기 베이스층의 표면 상에 배치되어 상기 연결 전극들 중 대응하는 연결 전극과 접촉하여 전기적으로 연결된 전극을 포함한, 표시 장치. - 제6 항에 있어서,
상기 회로기판은,
상기 제1 개구부의 가운데에 위치하며, 일 측면이 상기 커넥터를 향하도록 돌출된 돌출부를 포함한 베이스층; 및
상기 돌출부 상에 배치되며, 상기 연결 전극들 중 대응하는 연결 전극과 전기적으로 연결된 전극을 포함한, 표시 장치. - 제1 항에 있어서,
상기 표시 패널은 롤러블 표시 패널인, 표시 장치. - 표시 패널;
상기 표시 패널을 수용하고, 일측면에 슬롯을 포함한 하우징;
상기 하우징 일측에 위치한 실장부;
상기 하우징 내부에 위치하며, 상기 표시 패널을 권취 및 전개하는 회전 부재;
상기 회전 부재 내에 위치하며 상기 표시 패널과 전기적으로 연결될 회로기판;
상기 하우징 내부에 위치하고, 상기 회전 부재에 인접하며 상기 회로기판과 전기적으로 연결된 구조물; 및
상기 구조물과 연결되어 상기 회로기판에 신호를 전달하는 도전 케이블을 포함하고,
상기 구조물은,
상기 회로기판과 전기적으로 연결된 복수의 연결 전극들, 상기 연결 전극들 사이에 위치한 제1 보호 부재 및 상기 회로기판의 일 측면이 삽입되는 제1 개구부를 포함한 커넥터; 및
상기 커넥터를 지지하며 제2 개구부를 포함한 본체부, 상기 제2 개구부 내에 위치하며 상기 연결 전극들과 전기적으로 연결된 복수의 도전 패턴들, 및 상기 도전 패턴들 사이에 위치한 제2 보호 부재를 포함한 지지 부재를 포함하고,
상기 커넥터와 상기 지지 부재는 일체로 제공되는, 표시 장치.
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