CN112700808A - 存储器装置 - Google Patents

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Abstract

提供了一种存储器装置。所述存储器装置包括：多个存储器单元，每个存储器单元包括开关元件和具有相变材料的数据存储元件，并且每个存储器单元连接到多条字线中的一条字线和多条位线中的一条位线；解码器电路，被配置为将所述多个存储器单元中的至少一个确定为被选存储器单元；以及编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小。当被选存储器单元两端的电压低于保持电压时，被选存储器单元截止。

Description

存储器装置
本申请要求于2019年10月22日在韩国知识产权局提交的第10-2019-0131417号韩国专利申请的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及一种存储器装置，更具体地，涉及一种电阻式存储器装置。
背景技术
电阻式存储器装置包括相变随机存取存储器(PRAM)、电阻式RAM(ReRAM)和磁性RAM(MRAM)。与通过对电荷进行充电或放电来写入数据的存储器装置不同，电阻式存储器装置使用电阻的变化来写入或擦除数据。电阻式存储器装置中的存储器单元的电阻可在电流被施加到存储器单元时被改变。
电流的施加可对存储器单元加热，直到存储器单元内的材料将其状态从具有第一电阻的第一状态改变为具有其他的第二电阻的第二状态为止。然而，随着存储器单元的电阻增大，可能不充分地产生热。因此，可能不正常地对存储器单元执行编程操作。此外，随着存储器单元的电阻减小，可能过多地产生热。因此，存储器单元的耐久性可能降低。
发明内容
发明构思的示例性实施例提供了一种存储器装置，在所述存储器装置中，可防止存储器单元的分布在编程操作中被扩大。
根据发明构思的示例性实施例，一种存储器装置包括：多个存储器单元，每个存储器单元包括开关元件和包含相变材料的数据存储元件，并且每个存储器单元连接到多条字线中的一条字线和多条位线中的一条位线；解码器电路，被配置为将所述多个存储器单元中的至少一个确定为被选存储器单元；以及编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小。当被选存储器单元两端的电压低于保持电压时，被选存储器单元截止。
根据发明构思的示例性实施例，一种存储器装置包括：存储器单元阵列，包括设置在多条字线和多条位线的交叉点处的多个存储器单元；解码器电路，被配置为将所述多个存储器单元中的至少一个确定为被选存储器单元；以及编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小。保持电压是防止被选存储器单元截止的电压。编程电路在预读取时段期间检测被选存储器单元的保持电压，并且在预读取时段之后的编程时段期间将具有通过被选存储器单元的保持电压调节的大小的编程电流供应给被选存储器单元。
根据发明构思的示例性实施例，一种存储器装置包括：存储器单元阵列，包括设置在多条字线和多条位线的交叉点处的多个存储器单元；解码器电路，被配置为将所述多个存储器单元中的至少一个确定为被选存储器单元；以及编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小。保持电压是防止被选存储器单元截止的电压。解码器电路在单元导通时段期间将偏置电压供应给连接到被选存储器单元的被选字线和被选位线，以将被选存储器单元设置为导通状态。编程电路在单元导通时段之后的保持时段期间供应被选存储器单元维持在导通状态下所需的最小电流，在保持时段之后的编程时段期间检测被选存储器单元的保持电压，并且将具有通过保持电压调节的大小的编程电流供应给被选存储器单元。
附图说明
从下面的结合附图的详细描述，将更清楚地理解本公开的实施例。
图1和图2是根据发明构思的示例性实施例的存储器装置的示意性框图。
图3A和图3B是根据发明构思的示例性实施例的存储器单元阵列的示意性框图。
图4A和图4B示出根据发明构思的示例性实施例的包括在存储器装置中的存储器单元的结构。
图5A和图5B示出根据发明构思的示例性实施例的包括在存储器装置中的存储器单元的结构。
图6示出根据发明构思的示例性实施例的存储器装置的操作。
图7示出根据发明构思的示例性实施例的存储器装置的编程操作。
图8A示出根据发明构思的示例性实施例的取决于存储器单元的电阻的编程电流的变化量，图8B示出根据发明构思的示例性实施例的取决于存储器单元的电阻的焦耳热。
图9A示出根据发明构思的示例性实施例的在存储器装置的编程操作中的存储器单元的电压-电流曲线图，图9B示出根据发明构思的示例性实施例的取决于存储器单元的电阻的存储器单元的分布。
图10示出根据发明构思的示例性实施例的存储器装置。
图11A示出根据发明构思的示例性实施例的存储器装置的编程操作，图11B是根据发明构思的示例性实施例的存储器装置的电路图，图11C是图11B中的保持电压检测器的电路图，图11D示出根据发明构思的示例性实施例的存储器装置的编程操作。
图12A和图12B示出根据发明构思的示例性实施例的存储器装置的编程操作，图12C是根据发明构思的示例性实施例的存储器装置的电路图。
图13示出根据发明构思的示例性实施例的存储器装置的编程操作。
图14A和图14B示出根据发明构思的示例性实施例的编程操作的示例。
图15A和图15B示出根据发明构思的示例性实施例的编程操作的示例。
图16示出根据发明构思的示例性实施例的存储器装置的编程操作。
图17A和图17B示出根据发明构思的示例性实施例的编程操作的示例。
图18A和图18B示出根据发明构思的示例性实施例的编程操作的示例。
图19示出根据示例实施例的编程操作的示例。
图20示出根据示例实施例的编程操作的示例。
图21是根据发明构思的示例性实施例的包括存储器装置的电子装置的示意性框图。
具体实施方式
在下文中，将参照附图描述公开的示例性实施例。
图1和图2是根据发明构思的示例性实施例的存储器装置的示意性框图。
参照图1，根据示例性实施例的存储器装置1包括存储体(bank)区域2、电路区域3和垫区域(或称为焊盘区域，pad area)4。垫区域4可以是形成有多个垫以输入和输出控制信号或数据的区域。电路区域3可以是形成有存储器装置1的操作所需的各种电路的区域。在存储体区域2中，各自具有多个存储器单元的存储器单元阵列被形成。存储器单元阵列可被划分成多个存储体。
根据示例性实施例，形成在存储体区域2中的多个存储体中的每个被划分为多个区域。例如，多个区域中的至少一部分可共享包括在电路区域3中的解码器电路和/或读取/写入电路。
电路区域3可包括解码器电路、读取/写入电路以及被配置为控制解码器电路和读取/写入电路的控制逻辑。解码器电路可响应于地址将形成在存储体区域2中的多个存储器单元中的至少一个确定为被选存储器单元，并且读取/写入电路可从被选存储器单元读取数据或将数据写入被选存储器单元。
参照图2，根据发明构思的示例性实施例的存储器装置10包括存储器控制器20(例如，控制电路)和存储器单元阵列30。存储器控制器20包括解码器电路21和22、读取/写入电路23和控制逻辑24。存储器单元阵列30可包括多个存储器单元。解码器电路21和22包括通过字线WL(或多条字线)连接到多个存储器单元的第一解码器电路21、以及通过位线BL(或多条位线)连接到多个存储器单元的第二解码器电路22。第一解码器电路21、第二解码器电路22和读取/写入电路23的操作可由控制逻辑24控制。在一个示例性实施例中，读取/写入电路23包括编程电路和读取电路，编程电路被配置为将数据写入通过第一解码器电路21和第二解码器电路22指定的至少一个被选存储器单元，读取电路被配置为从被选存储器单元读取数据。
包括在存储器单元阵列30中的多个存储器单元可具有彼此不同水平的电阻。当读取/写入电路23将数据编程到被选存储器单元时，存储器装置10将编程电流供应给被选存储器单元。当编程电流流过被选存储器单元时，根据被选存储器单元的电阻，编程操作可能不被正常执行或者耐久性可能降低。
根据发明构思的示例性实施例，当读取/写入电路23将数据编程到被选存储器单元时，存储器装置10根据被选存储器单元的电阻来确定编程电流。由于存储器装置10可根据每个被选存储器单元的电阻向各个存储器单元供应不同的编程电流，所以存储器装置10可根据被选存储器单元的电阻补偿编程特性的变化。
图3A和图3B是根据发明构思的示例性实施例的存储器单元阵列的示意性框图。
参照图2和图3A，根据示例性实施例的存储器单元阵列30A包括多个存储器单元MC。存储器单元阵列30A可用于实现图2的存储器单元阵列30。多个存储器单元MC可被布置在位线BL和字线WL的交叉点处。例如，多个存储器单元MC中的每个可连接到单条位线BL和单条字线WL。
作为一个示例，多个存储器单元MC中的每个可包括开关元件SW和数据存储元件VR。在一个示例性实施例中，开关元件SW可包括PN结二极管、肖特基二极管和双向阈值开关(ovonic threshold switch，OTS)中的至少一个。在一个示例性实施例中，数据存储元件VR可由包括硫族化物材料或超晶格的相变材料形成。例如，数据存储元件VR可包括能够根据加热时间或加热温度在非晶相(或状态)与晶相(或状态)之间转变的相变材料。数据存储元件VR和开关元件SW可彼此串联连接。
存储器控制器20可通过经由位线BL和字线WL将包括在多个存储器单元MC中的每个中的数据存储元件VR的相变材料的相改变为非晶相或晶相，来写入或擦除数据。在一个示例性实施例中，存储器控制器20通过将包括在存储器单元MC中的数据存储元件VR的相变材料的相改变为非晶相，来增大数据存储元件VR的电阻以写入数据。在一个示例性实施例中，存储器控制器20通过将包括在存储器单元MC中的数据存储元件VR的相变材料的相改变为晶相，来减小数据存储元件VR的电阻以擦除数据。数据存储元件VR的电阻值与数据是否被写入之间的关系可根据发明构思的其他示例性实施例被各种不同地定义。存储器控制器20可通过将从多个存储器单元MC检测的读取电压与参考电压进行比较，来执行读取操作以从多个存储器单元MC读取数据。
参照图3A，数据存储元件VR的一端连接到多个存储器单元MC中的每个中的位线，并且开关元件SW的一端连接到字线。在这种情况下，图3A中示出的多个存储器单元MC中的每个具有第二取向(orientation，或称为定向)。
将参照图3A进行图3B的描述，同时关注与图3A的不同之处。图3B的存储器单元阵列30B包括多个存储器单元MC。图2的存储器单元阵列30可使用图3B的存储器单元阵列30B来实现。参照图3B，数据存储元件VR的一端连接到字线，开关元件SW的一端连接到多个存储器单元MC中的每个中的位线。在这种情况下，图3B中示出的多个存储器单元MC中的每个具有第一取向。
图2中示出的根据发明构思的示例性实施例的存储器单元阵列30可包括形成在彼此不同的层上的多个存储器单元。例如，存储器单元阵列30可包括彼此堆叠的第一层和第二层。包括在第一层中的存储器单元可具有第一取向。包括在第二层中的存储器单元可具有第二取向。然而，根据示例性实施例，包括在第一层和第二层中的每个中的存储器单元的取向可被改变。
图4A和图4B示出根据发明构思的示例性实施例的包括在存储器装置中的存储器单元的结构。
参照图4A，根据发明构思的示例性实施例的存储器装置100A包括设置在多条导线101至103之间的第一存储器单元MC1和第二存储器单元MC2。第一存储器单元MC1和第二存储器单元MC2可分别作为独立的存储器单元操作。作为一个示例，当第一导线101和第二导线102是字线时，第三导线103可以是位线。此外，当第一导线101和第二导线102是位线时，第三导线103可以是字线。在下文中，为了易于描述，将假设第一导线101和第二导线102分别是第一字线和第二字线。
第一存储器单元MC1包括第一加热电极110、第一数据存储元件120和第一开关元件130。第一开关元件130包括第一开关电极131、第二开关电极132以及设置在第一开关电极131与第二开关电极132之间的第一选择层133。在一个示例性实施例中，第一选择层133包括双向阈值开关(OTS)材料。当高于阈值电压的电压被供应在第一开关电极131与第二开关电极132之间时，电流可流过第一选择层133。
第一数据存储元件120包括相变材料。在一个示例性实施例中，第一数据存储元件120包括硫族化物材料。作为一个示例，第一数据存储元件120可包括Ge-Sb-Te(GST)。取决于第一数据存储元件120的结晶温度、熔点和结晶能(crystallization energy)的相变率可根据包括在第一数据存储元件120中的元素的类型和化学组成比例来确定。
第二存储器单元MC2可具有与第一存储器单元MC1的结构类似的结构。参照图4A，第二存储器单元MC2包括第二加热电极140、第二数据存储元件150和第二开关元件160。第二加热电极140、第二数据存储元件150和第二开关元件160的结构和特性可与第一加热电极110、第一数据存储元件120和第一开关元件130的结构和特性类似。在下文中，将通过参照第一存储器单元MC1作为示例来描述写入数据和擦除数据的方法。
当电压通过第一字线101和位线103被提供时，可在第一加热电极110与第一数据存储元件120之间的界面表面(interfacial surface)上产生取决于电压的焦耳热。由于焦耳热，包括在第一数据存储元件120中的相变材料的相可从非晶相变为晶相或从晶相改变为非晶相。在一个示例性实施例中，第一数据存储元件120在非晶相下具有高电阻，并且在晶相下具有低电阻。在一个示例实施例中，可根据第一数据存储元件120的电阻值来定义数据“0”或“1”。
为了将数据写入第一存储器单元MC1，编程电压通过第一字线101和位线103被提供。在一个示例性实施例中，编程电压高于包括在第一开关元件130中的双向阈值开关材料的阈值电压。因此，电流可流过第一开关元件130。包括在第一数据存储元件120中的相变材料的相可由于编程电压而从非晶相改变为晶相，以将数据写入第一存储器区域。在一个示例性实施例中，当包括在第一数据存储元件120中的相变材料具有晶相时，第一存储器单元MC1的状态被定义为置位状态SET。
为了擦除写入第一存储器单元MC1的数据，包括在第一数据存储元件120中的相变材料的相从晶相改变为非晶相。作为一个示例，预定擦除电压可通过第一字线101和位线103被提供。由于擦除电压，包括在第一数据存储元件120中的相变材料的相可从晶相改变为非晶相。当包括在第一数据存储元件120中的相变材料具有非晶相时，第一存储器单元MC1的状态可被定义为复位状态RESET。在一个示例性实施例中，擦除电压的最大值比编程电压的最大值高，并且擦除电压被提供的时间比编程电压被提供的时间短。
如上所述，数据存储元件120和150的电阻值可根据包括在数据存储元件120和150中的相变材料的状态而改变。存储器控制器可基于数据存储元件120和150的电阻值将数据“0”和数据“1”彼此区分开。因此，由包括在数据存储元件120和150中的相变材料的相引起的数据存储元件120和150之间的电阻的差越大，存储器控制器越精确地读取数据。
将参照图4B进行描述，同时关注与图4A的不同之处。参照图4B，根据发明构思的示例性实施例的存储器装置100B包括设置在多条导线101至103之间的第一存储器单元MC1和第二存储器单元MC2。如图4A和图4B中所示，当第一导线101和第二导线102分别是第一字线和第二字线时，第一存储器单元MC1和第二存储器单元MC2可具有彼此不同的取向。参照图4A，第一存储器单元MC1和第二存储器单元MC2中的每个可具有第一取向。参照图4B，第一存储器单元MC1可具有第一取向，并且第二存储器单元MC2可具有第二取向。
图5A和图5B示出根据发明构思的示例性实施例的包括在存储器装置中的存储器单元的结构。
图5A和图5B中的第一存储器单元MC1和第二存储器单元MC2的结构和特征可分别类似于图4A和图4B中的第一存储器单元MC1和第二存储器单元MC2的结构和特征。然而，如图5A和图5B中所示，连接到形成在第一层上的第一字线的第一存储器单元MC1和连接到形成在第二层上的第二字线的第二存储器单元MC2彼此不共享位线。
参照图5A，第一存储器单元MC1设置在彼此交叉的形成在第一层上的第一字线101与形成在第一层上的第一位线102的交叉点处。第二存储器单元MC2可设置在形成在第二层上的第二字线103与形成在第二层上的第二位线104的交叉点处。第一存储器单元MC1具有第一取向，并且第二存储器单元MC2具有第二取向。
将参照图5B进行描述，同时关注与图5A的不同之处。参照图5B，第一存储器单元MC1和第二存储器单元MC2中的每个具有第一取向。
图6示出根据发明构思的示例性实施例的存储器装置的操作。
根据示例性实施例的存储器装置200使用从存储器控制器220供应给存储器单元210的电力来操作。参照图6，存储器单元210包括下电极211、加热电极212、数据存储元件214、开关元件215和上电极216。下电极211和上电极216可从存储器控制器220接收通过字线或位线输出的电压。绝缘层213可设置在加热电极212周围。在数据存储元件214的与加热电极212邻近的区域214a中，由于由存储器控制器220供应的电力，可能发生相变。图2的存储器控制器20可用于实现图6的存储器控制器220。
在一个示例性实施例中，在编程操作期间预定的偏置电压被输入到下电极211和上电极216中的每个，以将数据写入存储器单元210。由于偏置电压比包括在开关元件215中的双向阈值开关材料的阈值电压高，所以存储器单元210导通。然后，可对存储器单元210执行编程操作。包括在数据存储元件214中的相变材料可由于编程操作而从非晶相改变为晶相。因此，数据可被写入存储器单元210的存储器区域。
图7示出根据发明构思的示例性实施例的存储器装置的编程操作。参照图7，存储器装置300包括存储器单元阵列310、第一解码器电路320、第二解码器电路330、读取/写入电路340和控制逻辑350。存储器单元阵列310包括第一位线BL1至第四位线BL4、第一字线WL1至第四字线WL4以及多个存储器单元MC。存储器单元阵列310可包括附加的位线和字线，并且仅为了易于讨论而被示出为具有四条位线和四条字线。多个存储器单元MC可设置在第一位线BL1至第四位线BL4与第一字线WL1至第四字线WL4的交叉点处。
包括在存储器单元阵列310中的多个存储器单元MC可具有彼此不同的电流路径。电流路径可表示解码器电路320和330与给定的存储器单元MC之间的距离。具有长的电流路径的存储器单元可具有比具有短的电流路径的存储器单元的路径电阻相对高的路径电阻。相反，具有短的电流路径的存储器单元可具有比具有长的电流路径的存储器单元的路径电阻相对低的路径电阻。路径电阻可具有存在于字线和位线中的位线电阻、字线电阻和开关电阻。
存储器单元阵列310可包括第一存储器单元MC1和第二存储器单元MC2。第一存储器单元MC1是距第一解码器电路320和第二解码器电路330最远的存储器单元。第二存储器单元MC2是最靠近第一解码器电路320和第二解码器电路330的存储器单元。距第一解码器电路320和第二解码器电路330最远的第一存储器单元MC1可具有最高的路径电阻，并且最靠近第一解码器电路320和第二解码器电路330的第二存储器单元MC2可具有最低的路径电阻。
包括在存储器单元阵列310中的多个存储器单元可具有不同水平的电阻，而与电流路径无关。例如，存储器单元的电阻水平可根据其大小被分类为低电阻、中等电阻和高电阻。
第一解码器电路320和第二解码器电路330可在编程操作中响应于地址而从存储器单元之中选择将被编程的存储器单元。将被存储器装置300编程的存储器单元可被称为被选存储器单元。连接到被选存储器单元的字线和位线可分别被称为被选字线和被选位线。
当读取/写入电路340对被选存储器单元进行编程时，连接到被选字线的电流源可将编程电流供应给被选存储器单元。编程电流可通过被选存储器单元从被选位线流到被选字线。
存储器单元的电阻可根据工艺或劣化而变化。当被选存储器单元被编程时，编程特性可随着存储器单元的电阻变化而改变。例如，根据被选存储器单元的电阻，编程操作可能不被正常执行或者耐久性可能降低。
例如，可能需要足够的焦耳热来将构成被选存储器单元的相变材料从晶相改变为非晶相。然而，当对被选存储器单元执行编程操作时，由于被选存储器单元的电阻和路径电阻之间的差，焦耳热可能无法达到被选存储器单元的目标熔点。因此，被选存储器单元的分布可被扩大。
在一个实施例中，具有相同大小的编程电流被供应给具有彼此不同的编程特性的存储器单元。
图8A示出根据示例性实施例的取决于存储器单元的电阻的编程电流的变化量，图8B示出根据示例性实施例的取决于存储器单元的电阻的焦耳热。
被选存储器单元从连接到被选字线的电流源接收编程电流。然而，如图8A中所示，即使当恒定大小的编程电流被供应给被选存储器单元时，流过被选存储器单元的编程电流(例如，ipgm)也可能随着被选存储器单元的电阻(例如，Rdyn)的增大而减小。此外，在被选存储器单元中产生的焦耳热可随着被选存储器单元的电阻的增大而减小。
返回图7，当根据示例性实施例的存储器装置300对存储器单元阵列310的被选存储器单元进行编程时，用于对被选存储器单元进行编程的编程电流根据被选存储器单元的电阻来确定。确定的编程电流可被供应给被选存储器单元。因此，存储器装置300可在编程操作期间根据被选存储器单元的电阻补偿编程特性的改变。
图9A示出根据示例性实施例的在存储器装置的编程操作期间存储器单元的电压-电流曲线图，图9B示出根据示例性实施例的取决于存储器单元的电阻的存储器单元的分布。例如，图9B示出基于存储器单元的电阻的存储器单元之中的导通单元和截止单元的分布。
参照图9A，随着偏置电压被供应给被选字线和被选位线，被选存储器单元两端的电压增大到阈值电压Vth。因此，被选存储器单元导通。
在一个示例性实施例中，保持电流被供应给被选存储器单元，以防止在被选存储器单元导通之后被选存储器单元截止。保持电流可表示防止被选存储器单元CELL截止所需的最小电流(例如，被选存储器单元维持在导通状态下所需的最小电流)。在这种情况下，被选存储器单元CELL两端的电压可被称为保持电压。当被选存储器单元两端的电压低于保持电压时，被选存储器单元截止。
然而，流到被选存储器单元的保持电流可根据被选存储器单元的电阻而变化。例如，当被选存储器单元的电阻是低电阻(a)时，第一保持电流Ia流过被选存储器单元，并且被选存储器单元两端的电压是第一保持电压Va。当被选存储器单元的电阻是中等电阻(b)时，第二保持电流Ib流过被选存储器单元，并且被选存储器单元两端的电压是第二保持电压Vb。当被选存储器单元的电阻是高电阻(c)时，第三保持电流Ic流过被选存储器单元，并且被选存储器单元两端的电压是第三保持电压Vc。
第二保持电流Ib低于第一保持电流Ia且高于第三保持电流Ic。第二保持电压Vb高于第一保持电压Va且低于第三保持电压Vc。例如，可根据被选存储器单元的电阻来改变被选存储器单元两端的保持电压。例如，被选存储器单元的电阻越低，被选存储器单元两端的保持电压越低，并且被选存储器单元的电阻越高，被选存储器单元两端的保持电压越高。
根据示例性实施例，当被选存储器单元被编程时，被选存储器单元的保持电压被检测以检测被选存储器单元的电阻。此外，编程电流可根据检测的被选存储器单元的电阻来确定，并且确定的编程电流可被供应给被选存储器单元。因此，本公开的存储器装置可根据被选存储器单元的电阻来补偿编程特性的变化。
参照图9A和图9B，存储器单元的分布可根据被选存储器单元的电阻是低电阻(a)、中等电阻(b)还是高电阻(c)来改变。例如，在截止单元(o ff-cell)的情况下，当被选存储器单元的电阻是低电阻(a)时，被选存储器单元可分布在区域a'中。当被选存储器单元的电阻是中等电阻(b)时，被选存储器单元可分布在区域b'中。当被选存储器单元的电阻是高电阻(c)时，被选存储器单元可分布在区域c'中。在一个示例性实施例中，具有中等电阻(b)的被选存储器单元的阈值电压Vth高于具有低电阻(a)的被选存储器单元的阈值电压Vth，并且低于具有高电阻(c)的被选存储器单元的阈值电压Vth。在图9A中，Ion,a、Ion,b和Ion,c分别表示与具有低电阻(a)的存储器单元、具有中等电阻(b)的存储器单元和具有高电阻(c)的存储器单元的阈值电压对应的电流。
如参照图8A和图8B所述，流过被选存储器单元的编程电流随着被选存储器单元的电阻减小而增大，使得在被选存储器单元中可能产生过多的热。因此，随着被选存储器单元的电阻减小，被选存储器单元可分布在区域a'中。
相反，流过被选存储器单元的编程电流随着被选存储器单元的电阻增大而减小，使得在被选存储器单元中可能不产生足够的焦耳热。因此，随着被选存储器单元的电阻增大，被选存储器单元可分布在区域c'中。
结果，在编程操作期间，被选存储器单元的分布可根据被选存储器单元的电阻而扩大。
图10示出根据发明构思的示例性实施例的存储器装置。
参照图10，存储器装置300A包括存储器单元MC、第一开关SW1(例如，晶体管)、第二开关SW2(例如，晶体管)、节点ND、NMOS晶体管NM、写入驱动器WD(例如，驱动器电路)、保持电压检测器HD(例如，电压检测电路)和电流调节电路CC。
NMOS晶体管NM、写入驱动器WD、保持电压检测器HD和电流调节电路CC可包括在编程电路PC中。编程电路PC可设置在包括存储器单元MC的存储器单元阵列下方。编程电路PC可通过节点ND连接到存储器单元MC的字线WL。当字线WL是被选字线时，节点ND的电压可表示被选字线的电压。
第一开关SW1可响应于第一控制信号CTRL1来控制位线BL的导通/截止，第二开关SW2可响应于第二控制信号CTRL2来控制字线WL的导通/截止。当被选存储器单元MC被编程时，NMOS晶体管NM可响应于编程使能信号WREN而导通。
根据示例性实施例，保持电压检测器HD检测被选存储器单元MC的保持电压，以检测被选存储器单元MC的电阻。电流调节电路CC可根据检测的电阻来确定附加编程电流。写入驱动器WD可基于附加编程电流执行最终编程操作，并且可对被选存储器单元MC执行最终编程操作。因此，存储器装置300A可防止被选存储器单元MC的分布在编程操作期间被扩大。
在下文中，将参照图11至图20详细描述根据发明构思的示例性实施例的存储器装置。
图11A示出根据示例性实施例的存储器装置的编程操作，图11B是根据示例性实施例的存储器装置的电路图，图11C是图11B中的保持电压检测器的电路图，图11D示出根据示例性实施例的存储器装置的编程操作。图11A至图11D示出以数字方式检测被选存储单元的保持电压的实施例。
图11A示出存储器装置在预读取时段期间检测被选存储器单元的电阻的实施例。参照图11A，预读取时段包括单元导通时段、保持时段和字线浮置时段。随着在单元导通时段中偏置电压被供应给被选字线和被选位线，被选存储器单元两端的电压增大到阈值电压Vth。因此，被选存储器单元导通。
在一个示例性实施例中，保持电流被供应给被选存储器单元，以防止被选存储器单元在单元导通时段之后的保持时段中截止。在一个示例性实施例中，电流源连接到被选字线以将保持电流供应给被选存储器单元。
在一个示例性实施例中，连接到被选字线的被选字线开关在保持时段之后的字线浮置时段期间截止。因此，被选字线在字线浮置时段期间处于浮置状态。在字线浮置时段期间，被选存储器单元的保持电压Vhold,a、Vhold,b和Vhold,c可被检测，并且被选存储器单元的电阻可被检测。
具体地，当被选字线处于浮置状态时，在字线中预充电的电荷可被放电。当在字线中预充电的电荷被放电时，被选存储器单元两端的电压可减小。当被选存储器单元两端的电压降低到低于保持电压Vhold,a、Vhold,b和Vhold,c时，被选存储器单元截止。
被选存储器单元截止的时间点可根据被选存储器单元的电阻水平而彼此不同。例如，在被选存储器单元的电阻是低电阻的情况下(情况1)，被选存储器单元的保持电压是第一保持电压Vhold,a，并且被选存储器单元在第一时间点t1截止。在被选存储器单元的电阻是中等电阻的情况下(情况2)，被选存储器单元的保持电压是第二保持电压Vhold,b，并且被选存储器单元在第二时间点t2截止。当被选存储器单元的电阻是高电阻时(情况3)，被选存储器单元的保持电压是第三保持电压Vhold,c，并且被选存储器单元在第三时间点t3截止。在一个示例性实施例中，第一时间点t1领先于第二时间点t2，并且第三时间点t3滞后于第二时间点t2。
例如，可通过检测被选存储器单元截止的时间点来检测被选存储器单元的保持电压。由于当保持电压被检测时被选存储器单元的电阻可被检测，所以可通过检测被选存储器单元截止的时间点来检测被选存储器单元的电阻。
参照图11B，存储器装置400包括第一节点ND1、第一NMOS晶体管NM1、保持电压检测器410、写入驱动器420和电流调节电路430。第一NMOS晶体管NM1、保持电压检测器410、写入驱动器420和电流调节电路430可包括在编程电路中。编程电路可设置在存储器单元阵列下方。编程电路可通过第一节点ND1连接到存储器单元阵列的字线。当字线是被选字线时，第一节点ND1的电压可表示被选字线的电压。
在针对被选存储器单元的编程操作中，存储器装置400可在其操作模式被划分为第一模式和第二模式的情况下操作。在一个示例性实施例中，当存储器装置400在第一模式下操作时，存储器装置400根据被选存储器单元的电阻来调节编程电流的大小。在一个示例性实施例中，当存储器装置400在第二模式下操作时，存储器装置400不根据被选存储器单元的电阻来调节编程电流的大小。当存储器装置400在第一模式下操作时，针对被选存储器单元的编程操作包括预读取时段、单元导通时段、保持时段和编程时段。
图11C示出保持电压检测器410在预读取时段中检测被选存储器单元的电阻的示例性实施例。参照图11C，保持电压检测器410仅在第一模式下操作。当存储器装置400在第一模式下操作时，选项使能信号OptEn可以是具有逻辑'1'的信号。当存储器装置400在第二模式下操作时，选项使能信号OptEn可以是具有逻辑'0'的信号。
保持电压检测器410包括第一触发器FF1至第三触发器FF3以及第一与(AND)门G1至第三AND门G3(例如，门电路、逻辑门或逻辑电路)。例如，AND门可通过与非(NAND)门和反相器来实现。第一触发器FF1至第三触发器FF3中的每个接收检测器信号Detector_signal。检测器信号Detector_signal可以是被选字线的电压(例如，图11B中的第一节点ND1的电压)。
第一触发器FF1响应于第一时钟信号Clk_t1输出检测器信号Detector_signal。第一触发器FF1的输出可以是在图11A中的时间点A的被选字线的电压。在图11A中，电流可始终是流到被选字线，而与被选存储器单元的电阻是低电阻、中等电阻还是高电阻(情况1，情况2和情况3)无关。因此，第一触发器FF1的输出可以是逻辑'1'，而与被选存储器单元的电阻是低电阻、中等电阻还是高电阻无关。
第一AND门G1接收第一触发器FF1的输出信号和选项使能信号OptEn，并且输出第一控制信号En_A。当第一触发器FF1的输出是逻辑'1'时，第一控制信号En_A是逻辑'1'。因此，第一AND门G1的输出En_A可以是逻辑'1'，而与被选存储器单元的电阻是低电阻、中等电阻还是高电阻无关。
第二触发器FF2响应于第二时钟信号CLK_T2输出检测器信号Detector_signal。第二触发器FF2的输出可以是在图11A中的时间点B的被选字线的电压。在图11A中，当被选存储器单元的电阻是低电阻时，电流不流到被选字线(情况1)。当被选存储器单元的电阻是中等电阻或高电阻时，电流可流到被选字线(情况2和情况3)。因此，当被选存储器单元的电阻是低电阻时，第二触发器FF2的输出可以是逻辑'0'，并且当被选存储器单元的电阻是中等电阻或高电阻时，第二触发器FF2的输出可以是逻辑'1'。
第二AND门G2接收第二触发器FF2的输出信号和选项使能信号OptEn，并输出第二控制信号En_B。当第二触发器FF2的输出是逻辑'0'时，第二控制信号En_B是逻辑'0'。因此，当被选存储器单元的电阻是低电阻时，第二AND门G2的输出En_B是逻辑'0'。当第二触发器FF2的输出是逻辑'1'时，第二控制信号En_B是逻辑'1'。因此，当被选存储器单元的电阻是中等电阻或高电阻时，第二AND门G2的输出En_B为逻辑'1'。
第三触发器FF3响应于第三时钟信号Clk_t3输出检测器信号Detector_signal。第三触发器FF3的输出可以是在图11A中的时间点C的被选字线的电压。在图11A中，当被选存储器单元的电阻是低电阻或中等电阻时，没有电流流到被选字线(情况1和情况2)。当被选存储器单元的电阻是高电阻时，电流流到被选字线(情况3)。因此，当被选存储器单元的电阻是低电阻或中等电阻时，第三触发器FF3的输出为逻辑'0'，当被选存储器单元的电阻是高电阻时，第三触发器FF3的输出为逻辑'1'。
第三AND门G3接收第三触发器FF3的输出信号和选项使能信号OptEn，并输出第三控制信号En_C。当第三触发器FF3的输出是逻辑'0'时，第三控制信号En_C是逻辑'0'。因此，当被选存储器单元的电阻是低电阻或中等电阻时，第三AND门G3的输出En_C为逻辑'0'。当第三触发器FF3的输出是逻辑'1'时，第三控制信号En_C是逻辑'1'。因此，当被选存储器单元的电阻是高电阻时，第三AND门G3的输出En_C为逻辑'1'。
在表1中示出取决于被选存储器单元的电阻的控制信号En_A、En_B和En_C的逻辑值。
表1
Figure BDA0002703734500000161
返回图11B，将描述存储器装置400在预读取时段之后的单元导通时段、保持时段和编程时段期间的操作。写入驱动器420包括第二NMOS晶体管NM2至第四NMOS晶体管NM4、第二电流源CS2和第三电流源CS3。在单元导通时段中，第一NMOS晶体管NM1响应于编程使能信号WREN而导通，并且第二NMOS晶体管NM2响应于偏置电压使能信号VNEGH EN而导通。由于第一NMOS晶体管NM1和第二NMOS晶体管NM2导通，所以偏置电压被供应给被选字线和被选位线。随着解码器电路将偏置电压供应给被选字线和被选位线，被选存储器单元两端的电压增大到阈值电压。因此，被选存储器单元导通。
存储器装置400的解码器电路可包括偏置电路和选择电路。选择电路可选择将被编程的存储器单元，并且偏置电路可将偏置电压供应给连接到被选存储器单元的被选字线和被选位线，以导通被选存储器单元。
在一个示例性实施例中，保持电流被供应给被选存储器单元，以防止被选存储器单元在单元导通时段之后的保持时段期间截止。为了将保持电流供应给被选存储器单元，第二NMOS晶体管NM2响应于偏置电压使能信号VNEGH EN而截止，并且第三NMOS晶体管NM3响应于保持使能信号HOLD EN而导通。随着第三NMOS晶体管NM3导通，第二电流源CS2连接到被选存储器单元。因此，保持电流Ihold可被供应给被选存储器单元。
在保持时段之后的编程时段中，初始编程电流Ipgm_rst被供应给连接到被选存储器单元的被选字线。第三NMOS晶体管NM3响应于保持使能信号HOLD EN而截止，以将初始编程电流Ipgm_rst供应给连接到被选存储器单元的被选字线，并且第四NMOS晶体管NM4响应于编程使能信号IPGM EN而导通。随着第四NMOS晶体管NM4导通，第三电流源CS3连接到被选字线。因此，初始编程电流Ipgm_rst被供应给被选存储器单元。
在一个示例性实施例中，第二电源电压VNEG具有比第一电源电压VNEGH的电平低的电平。因此，在编程时段中施加到被选存储器单元CELL两端的电压之间的差可大于在单元导通时段和保持时段中施加到被选存储器单元CELL两端的电压之间的差。
电流调节电路430包括第五NMOS晶体管NM5至第七NMOS晶体管NM7和第一电流源CS1。第五NMOS晶体管NM5响应于第一控制信号En_A而导通，第六NMOS晶体管NM6响应于第二控制信号En_B而导通，第七NMOS晶体管NM7响应于第三控制信号En_C而导通。第五NMOS晶体管NM5至第七NMOS晶体管NM7的电流驱动性能可彼此不同。
如参照图11C所述，当被选存储器单元的电阻是低电阻时，第一控制信号En_A是逻辑'1'，并且第二控制信号En_B和第三控制信号En_C是逻辑'0'。响应于第一控制信号En_A至第三控制信号En_C，第五NMOS晶体管NM5导通，第六NMOS晶体管NM6和第七NMOS晶体管NM7截止。因此，由于第一电流源CS1而流到被选存储器单元的附加编程电流Ipgm_rst_a具有第一大小。
当被选存储器单元的电阻是中等电阻时，第一控制信号En_A和第二控制信号En_B是逻辑'1'，并且第三控制信号En_C是逻辑'0'。响应于第一控制信号En_A至第三控制信号En_C，第五NMOS晶体管NM5和第六NMOS晶体管NM6导通，第七NMOS晶体管NM7截止。因此，由于第一电流源CS1而流到被选存储器单元的附加编程电流Ipgm_rst_a具有第二大小。
当被选存储器单元的电阻是高电阻时，第一控制信号En_A、第二控制信号En_B和第三控制信号En_C是逻辑'1'。第五NMOS晶体管NM5、第六NMOS晶体管NM6和第七NMOS晶体管NM7响应于第一控制信号En_A至第三控制信号En_C而导通。因此，由于第一电流源CS1而流到被选存储器单元的附加编程电流Ipgm_rst_a具有第三大小。
根据第五NMOS晶体管NM5至第七NMOS晶体管NM7中的每个的电流驱动性能，第一大小、第二大小和第三大小可彼此不同。例如，被选存储器单元的电阻越高，供应给被选存储器单元的附加编程电流Ipgm_rst_a的大小越大。
供应给被选存储器单元的最终编程电流可对应于初始编程电流Ipgm_rst与附加编程电流Ipgm_rst_a之和。由于供应给被选存储器单元的附加编程电流Ipgm_rst_a的大小可随着被选存储器单元的电阻增大而增大，所以供应给被选存储器单元的最终编程电流可随着被选存储器单元的电阻增大而增大。
参照图11D，可通过在预读取时段t1至t2期间检测被选存储器单元截止的时间点，来确定取决于被选存储器单元的电阻的附加编程电流的大小。随着在单元导通时段t2至t3期间被选存储器单元两端的电压增大到阈值电压，被选存储器单元导通。在保持时段t3至t4中，保持电流被供应给被选存储器单元。
在编程时段t4和t5期间，最终编程电流可被供应给被选存储器单元。最终编程电流可对应于初始编程电流与附加编程电流之和。附加编程电流可具有在预读取时段t1和t2中确定的大小。例如，被选存储器单元的电阻越高，附加编程电流的大小越大。因此，被选存储器单元的电阻越高，供应给被选存储器单元的最终编程电流越高。
如图11D中所示，当被选存储器单元的电阻是低电阻时，供应给被选存储器单元的最终编程电流为Ia。当被选存储器单元的电阻是中等电阻时，供应给被选存储器单元的最终编程电流是Ib。当被选存储器单元的电阻是高电阻时，供应给被选存储器单元的最终编程电流为Ic。在一个示例性实施例中，Ib的大小大于Ia的大小且小于Ic的大小。
图12A和图12B示出根据发明构思的示例性实施例的存储器装置的编程操作，图12C是根据发明构思的示例性实施例的存储器装置的电路图。图12A至图12C示出以模拟方式检测被选存储器单元的保持电压的实施例。
参照图12A，随着在单元导通时段期间偏置电压被供应给被选字线和被选位线，被选存储器单元两端的电压增大到阈值电压Vth。因此，被选存储器单元导通。
在一个示例性实施例中，保持电流被供应给被选存储器单元，以防止被选存储器单元在单元导通时段之后的保持时段期间断开。在保持时段之后的字线浮置时段中，被选存储器单元的保持电压Vhold,a、Vhold,b和Vhold,c可被检测，并且被选存储器单元的电阻可被检测。
随着被选字线开关在字线浮置时段中截止，被选字线可具有浮置状态。当被选字线具有浮置状态时，在被选字线中预充电的电荷被放电。当在被选字线中预充电的电荷被放电时，被选存储器单元两端的电压减小。当被选存储器单元两端的电压低于保持电压Vhold,a、Vhold,b和Vhold,c时，被选存储器单元截止。直到被选存储器单元截止为止，从被选字线输出的电荷的量可根据被选存储器单元的电阻而变化。
参照图12A和图12B，当被选存储器单元的电阻是低电阻(a)时，直到被选存储器单元截止为止从被选字线输出的电荷的量是第一电荷量Charge1(情况1)。当被选存储器单元的电阻是中等电阻(b)时，直到被选存储器单元截止为止从被选字线输出的电荷的量是第二电荷量Charge2(情况2)。当被选存储器单元的电阻是高电阻(c)时，直到被选存储器单元截止为止从被选字线输出的电荷的量是第三电荷量Charge3(情况3)。
由于被选存储器单元截止的时间点根据被选存储器单元的电阻水平而彼此不同，因此第一电荷量Charge1、第二电荷量Charge2和第三电荷量Charge3可彼此不同。例如，随着被选存储器单元的电阻增大，从被选字线输出的电荷的量可增大，直到被选存储器单元截止为止。
参照图12A至图12C，存储器装置500包括第二节点ND2、第一NMOS晶体管NM1、保持电压检测器510、写入驱动器520和电流调节电路530。第一NMOS晶体管NM1、保持电压检测器510、写入驱动器520和电流调节电路530可包括在编程电路中。编程电路可设置在存储器单元阵列下方。编程电路可通过第二节点ND2连接到存储器单元阵列的字线。当字线是被选字线时，第二节点ND2的电压可表示被选字线的电压。
在预读取时段中，保持电压检测器510检测被选存储器单元的电阻。保持电压检测器510包括比较器SA以及或非门NOR。
比较器SA具有接收第二节点ND2的电压的第一端子和接收参考电压Vref的第二端子。比较器SA可将第二节点ND2的电压与参考电压Vref进行比较，并且可将比较的结果输出为输出信号SAOUT。例如，当第二节点ND2的电压不是参考电压Vref时，比较器SA可输出逻辑'0'，并且当第二节点ND2的电压是参考电压Vref时，比较器SA可输出逻辑'1'。
例如，如图12A中所示，参考电压Vref可具有比第一保持电压Vhold,a的电平和第二保持电压Vhold,b的电平高且比第三保持电压Vhold,c的电平低的电平。
或非门NOR可接收比较器SA的输出信号SAOUT的互补信号Outb和选项使能信号的互补信号OptEnb。选项使能信号在第一模式下可以是逻辑'1'。当比较器SA的输出信号SAOUT的互补信号Outb是逻辑'0'并且选项使能信号的互补信号OptEnb是逻辑'0'时，或非门NOR输出逻辑'1'。
例如，在第一模式下，当第二节点ND2的电压不是参考电压Vref时，或非门NOR输出逻辑'1'。可选地，在第一模式下，当第二节点ND2的电压为参考电压Vref时，或非门NOR输出逻辑'0'。
或非门NOR输出逻辑'0'的时间点可根据被选存储器单元的电阻是低电阻(a)、中等电阻(b)还是高电阻(c)而变化。例如，当被选存储器单元的电阻是高电阻(c)时或非门NOR输出逻辑'0'的时间点可滞后于当被选存储器单元的电阻是低电阻(a)或中等电阻(b)时或非门NOR输出逻辑'0'的时间点。
写入驱动器520包括第二NMOS晶体管NM2至第四NMOS晶体管NM4、第一电流源CS1和第二电流源CS2。在单元导通时段中，第一NMOS晶体管NM1响应于编程使能信号WREN而导通，并且第二NMOS晶体管NM2响应于偏置电压使能信号VNEGH EN而导通。随着第一NMOS晶体管NM1和第二NMOS晶体管NM2导通，偏置电压被供应给被选字线和被选位线。随着偏置电压被供应给被选字线和被选位线，被选存储器单元两端的电压增大到阈值电压。因此，被选存储器单元导通。
在一个示例性实施例中，保持电流被供应给被选存储器单元，以防止被选存储器单元在单元导通时段之后的保持时段中断开。为了将保持电流供应给被选存储器单元，第二NMOS晶体管NM2响应于偏置电压使能信号VNEGH EN而截止，第三NMOS晶体管NM3响应于保持使能信号HOLD EN而导通。随着第三NMOS晶体管NM3导通，第一电流源CS1连接到被选存储器单元。因此，保持电流Ihold被供应给被选存储器单元。
在保持时段之后的编程时段中，初始编程电流被供应给连接到被选存储器单元的被选字线。第三NMOS晶体管NM3响应于保持使能信号HOLD EN而截止，以将初始编程电流供应给连接到被选存储器单元的被选字线，第四NMOS晶体管NM4响应于编程使能信号IPGM EN而导通。随着第四NMOS晶体管NM4导通，第二电流源CS2连接到被选字线。因此，初始编程电流Ipgm_rst被供应给被选存储器单元。在一个示例性实施例中，第二电源电压VNEG具有比第一电源电压VNEGH的电平高的电平。
电流调节电路530包括第五NMOS晶体管NM5至第七NMOS晶体管NM7和电容器C。第五NMOS晶体管NM5响应于编程使能信号IPGM EN而导通，第七NMOS晶体管响应于或非门NOR的输出信号而导通。
当第七NMOS晶体管NM7进入导通状态并且或非门NOR输出逻辑'1'时，电容器C存储从被选字线输出的电荷。当第七NMOS晶体管NM7进入导通状态并且或非门NOR输出逻辑'0'时，电容器C不存储从被选字线输出的电荷。当被选存储器单元的电阻是高电阻(c)时或非门NOR输出逻辑'0'的时间点滞后于当被选存储器单元的电阻是低电阻(a)或中等电阻(b)时或非门NOR输出逻辑'0'的时间点。
因此，当被选存储器单元的电阻是高电阻(c)时，存储在电容器C中的电荷的量大于当被选存储器单元的电阻是低电阻(a)或中等电阻(b)时存储在电容器C中的电荷的量。
第六NMOS晶体管NM6响应于电容器C两端的电压而导通。当第六NMOS晶体管NM6导通时，在对电容器C中累积的电荷进行放电的同时，附加编程电流Ipgm_rst_a被供应给被选存储器单元。因此，供应给被选存储器单元的附加编程电流Ipgm_rst_a随着被选存储器单元的电阻增大而增大。
在一个示例性实施例中，供应给被选存储器单元的最终编程电流对应于初始编程电流Ipgm_rst与附加编程电流Ipgm_rst_a之和。因此，供应给被选存储器单元的最终编程电流随着被选存储器单元的电阻增大而增大。
如参照图11A至图11D所述，由于被选存储器单元截止的时间点彼此不同，所以可通过检测被选字线截止的时间点来检测被选存储器单元的电阻水平。如参照图12A至图12C所述，由于被选存储器单元截止的时间点彼此不同，所以可通过检测从被选字线输出的电荷的量来检测被选存储器单元的电阻。
由于被选存储器单元截止的时间点彼此不同，所以电流流到被选存储器单元时的时间可变化。例如，可通过检测电流流到被选存储器单元时的时间来检测被选存储器单元的保持电压。因此，可通过检测电流流到被选存储器单元时的时间来检测被选存储器单元的电阻。
图13示出根据发明构思的示例性实施例的存储器装置的编程操作。图14A和图14B示出根据发明构思的示例性实施例的编程操作的示例。图15A和图15B示出根据发明构思的示例性实施例的编程操作的示例。
参照图13，在预读取时段的字线浮置时段中，随着被选字线开关截止，被选字线进入浮置状态。当被选字线的状态是浮置状态时，在被选字线中预充电的电荷被放电。当在被选字线中预充电的电荷被放电时，被选存储器单元两端的电压减小。当被选存储器单元两端的电压低于保持电压时，被选存储器单元截止。直到被选存储器单元截止为止，从被选字线输出的电荷的量可根据被选存储器单元的电阻而变化。
例如，当被选存储器单元的电阻是高电阻(c)时从被选字线输出的电荷的量Qc可比当被选存储器单元的电阻是低电阻(a)时从被选字线输出的电荷的量Qa大。在图13中，Rdyn_low、Rdyn_mid和Rdyn_high可分别表示低电阻、中等电阻和高电阻。
将参照图14A进行描述，同时关注与图12A的不同之处。参照图14A，存储器装置600A包括第三节点ND3、第一NMOS晶体管NM1、保持电压检测器610A、写入驱动器620A和电流调节电路630A。第一NMOS晶体管NM1、保持电压检测器610A、写入驱动器620A和电流调节电路630A可包括在编程电路中。编程电路可设置在存储器单元阵列下方。编程电路可通过第三节点ND3连接到存储器单元阵列的字线。当字线是被选字线时，第三节点ND3的电压表示被选字线的电压。
第一或非门NOR1接收编程使能信号的互补信号nIPGMEN和选项使能信号的互补信号nOptEN。因此，仅在存储器装置600在针对被选存储器单元的编程操作期间在第一模式下操作时，电流调节电路630A操作。
图14B中示出的电压可指示字线电压的时间相关的变化量。参考电压Vref具有比第一电压Va的电平高且比第三电压Vc的电平低的电平。在字线浮置时段中，当被选存储器单元的电阻是低电阻(a)时，被选存储器单元在第三时间点t3截止，并且当被选存储器单元的电阻是高电阻(c)时，被选存储器单元在第四时间点t4截止。
在预读取时段中，当被选存储器单元的电阻是低电阻(a)时，比较器SA的输出信号SAOUT始终是逻辑'0'，并且比较器SA的输出信号SAOUT的互补信号Outb始终是逻辑'1'。当选项使能信号的互补信号nOptEN是逻辑'1'并且比较器SA的输出信号SAOUT的互补信号Outb是逻辑'1'时，第二或非门NOR2输出逻辑'0'。由于当被选存储器单元的电阻是低电阻(a)时，第二或非门NOR2在预读取时段中始终输出逻辑'0'，所以在编程时段期间附加编程电流Ipgm_extra不流到被选字线。
在预读取时段中，当被选存储器单元的电阻是高电阻(c)时，在被选字线电压V为参考电压Vref的情况下，比较器SA的输出信号SAOUT为逻辑'1'，并且比较器SA的输出信号SAOUT的互补信号Outb为逻辑'0'。当选项使能信号的互补信号nOptEN是逻辑'1'并且比较器SA的输出信号SAOUT的互补信号Outb是逻辑'0'时，第二或非门NOR2输出逻辑'1'。由于当被选存储器单元的电阻是高电阻(c)时，第二或非门NOR2在预读取时段中输出逻辑'1'，因此在编程时段中附加编程电流Ipgm_extra流到被选字线。
在编程时段中，当被选存储器单元的电阻是低电阻(a)时，附加编程电流Ipgm_extra不流到被选字线，当被选存储器单元的电阻是高电阻(c)时，附加编程电流Ipgm_extra流到被选字线。因此，供应给被选存储器单元的最终编程电流随着被选存储器单元的电阻增大而增大。在图14B中，Ioff可指示保持电压检测处于停止状态。
将参照图15A进行描述，同时关注与图14A的不同之处。参照图15A，存储器装置600B包括三个保持电压检测器610-1B至610-3B和三个电流调节电路630-1B至630-3B。第一NMOS晶体管NM1、保持电压检测器610-1B至610-3B、写入驱动器和电流调节电路630-1B至630-3B可包括在编程电路中。电流调节电路630-1B包括NMOS晶体管NM5和NM6，电流调节电路630-2B包括NMOS晶体管NM7和NM8，并且电流调节电路630-3B包括NMOS晶体管NM9和NM10。编程电路可设置在存储器单元阵列下方。编程电路可通过第四节点ND4连接到存储器单元阵列的字线。当字线是被选字线时，第四节点ND4的电压可表示被选字线的电压。
图15B中示出的电压可指示字线电压的时间相关的变化量。第一参考电压Vref1具有比第一电压Va的电平低的电平。第二参考电压Vref2具有比第一电压Va的电平高且比第三电压Vc的电平低的电平。第三参考电压Vref3具有比第三电压Vc的电平高的电平。在字线浮置时段中，当被选存储器单元的电阻是低电阻(a)时，被选存储器单元在第三时间点t3截止。在字线浮置时段中，当被选存储器单元的电阻是高电阻(c)时，被选存储器单元在第四时间点t4截止。
在预读取时段中，当被选存储器单元的电阻是低电阻(a)或高电阻(c)时，在被选字线电压是参考电压的情况下，第一比较器SA1的输出信号SAOUT1是逻辑'1'，并且第一比较器SA1的输出信号SAOUT的互补信号Outb1是逻辑'0'。因此，第一或非门NOR1输出逻辑'1'。结果，在编程时段期间，第一附加编程电流Ipgm_extra1流到被选字线。
在预读取时段中，当被选存储器单元的电阻是低电阻(a)时，第二比较器SA2的输出信号SAOUT2始终是逻辑'0'，并且第二比较器SA2的输出信号SAOUT2的互补信号Outb2始终是逻辑'1'。因此，第二或非门NOR2输出逻辑'0'。结果，第二附加编程电流Ipgm_extra2在编程时段期间不流到被选字线。然而，当被选存储器单元的电阻是高电阻(c)时，在被选字线电压是参考电压的情况下，第二比较器SA2的输出信号SAOUT2可以是逻辑'1'，并且第二比较器SA2的输出信号SAOUT2的互补信号Outb2可以是逻辑'0'。因此，第二或非门NOR2输出逻辑'1'。结果，第二附加编程电流Ipgm_extra2在编程时段期间流到被选字线。
在预读取时段中，当被选存储器单元的电阻是低电阻(a)或高电阻(c)时，第三比较器SA3的输出信号SAOUT3始终是逻辑'0'，并且第三比较器SA3的输出信号SAOUT3的互补信号Outb3始终是逻辑'1'。因此，第三或非门NOR3输出逻辑'0'。结果，第三附加编程电流Ipgm_extra3在编程时段期间不流到被选字线。
在编程时段中，当被选存储器单元的电阻是低电阻(a)时，流到字线的最终编程电流可对应于初始编程电流Ipgm_rst与第一附加编程电流Ipgm_extra1之和。在编程时段中，当被选存储器单元的电阻是高电阻(c)时，流到字线的最终编程电流可对应于初始编程电流Ipgm_rst、第一附加编程电流Ipgm_extra1和第二附加编程电流Ipgm_extra2之和。因此，供应给被选存储器单元的最终编程电流可随着被选存储器单元的电阻增大而增大。
图16示出根据发明构思的示例性实施例的存储器装置的编程操作，图17A和图17B示出根据发明构思的示例性实施例的编程操作的示例，图18A和图18B示出根据发明构思的示例性实施例的编程操作的示例。
参照图16，针对被选存储器单元的编程操作包括单元导通时段、保持时段和编程时段，但不包括预读取时段。当被选存储器单元进入导通状态时，可检测从被选字线输出的电荷的量。由于从被选字线输出的电荷的量取决于被选存储器单元的电阻，所以可通过检测从被选字线输出的电荷的量根据被选存储器单元的电阻来调节编程操作。
例如，当被选存储器单元的电阻是高电阻(c)时从被选字线输出的电荷的量Qc可比当被选存储器单元的电阻是低电阻(a)时从被选字线输出的电荷的量Qa大。在图16中，Rdyn_a、Rdyn_b和Rdyn_c可分别表示低电阻、中等电阻和高电阻。
在图17A中，第五节点ND5的电压表示被选字线的电压。就电路配置和操作原理而言，图17A和图17B在结构上类似于图14A和图14B。然而，与图14A和图14B不同，参照图17A和图17B，保持电压检测器710A在被选存储器单元进入导通状态时检测从被选字线输出的电荷的量。
在图18A中，第六节点ND6的电压表示被选字线的电压。就电路配置和操作原理而言，图18A和图18B在结构上类似于图15A和图15B。然而，与图15A和图15B不同，参照图18A和图18B，保持电压检测器710-1B至710-3B在被选存储器单元进入导通状态时检测从被选字线输出的电荷的量。
图19示出根据发明构思的示例性实施例的编程操作的示例，图20示出根据发明构思的示例性实施例的编程操作的示例。
在图19中，第七节点ND7的电压表示被选字线的电压。参照图19，第二或非门NOR2接收编程使能信号的互补信号nIPGMEN和选项使能信号的互补信号nOptEN。因此，仅在存储器装置800在针对被选存储器单元的编程操作中在第一模式下操作时，电流调节电路操作。
随着被选存储器单元的电阻增大，从被选字线输出的电荷的量可增大，直到被选存储器单元截止为止。因此，第一或非门NOR1输出逻辑'0'的时间点可随着被选存储器单元的电阻增大而延迟。因此，存储在电容器C中的电荷的量可随着被选存储器单元的电阻增大而增大。存储在电容器C中的电荷可被放电，以将附加编程电流Ipgm_extra供应给被选存储器单元。
在一个示例性实施例中，供应给被选存储器单元的最终编程电流对应于初始编程电流Ipgm_rst与附加编程电流Ipgm_extra之和。因此，供应给被选存储器单元的最终编程电流可随着被选存储器单元的电阻增大而增大。
在图20中，第八节点ND8的电压表示被选字线的电压。与图19中的存储器装置800不同，图20中的存储器装置900在被选存储器单元进入导通状态时检测从被选字线输出的电荷的量。第一或非门NOR1还接收存储使能信号EN_Store。存储使能信号EN_Store可在被选存储器单元保持在导通状态下时的任何时间点为逻辑'0'。
例如，参照图16，当存储使能信号EN_Store在第四时间点t4为逻辑'1'时，第一或非门NOR1输出逻辑'0'。在第四时间点t4存储在电容器C中的电荷的量可随着被选存储器单元的电阻增大而增大。存储在电容器C中的电荷可被放电以将附加编程电流Ipgm_extra供应给被选存储器单元。在图19和图20中，Vsaref可表示参考电压。
在一个示例性实施例中，供应给被选存储器单元的最终编程电流对应于初始编程电流Ipgm_rst与附加编程电流Ipgm_extra之和。因此，供应给被选存储器单元的最终编程电流可随着被选存储器单元的电阻增大而增大。
图21是根据发明构思的示例性实施例的包括存储器装置的电子装置的示意性框图。
根据图21中示出的示例性实施例的电子装置1000包括显示器1010、传感器单元1020、存储器1030、处理器1040、端口1050和其他元件。电子装置1000还可包括有线和无线通信装置以及电源。在图21中示出的元件之中，端口1050可被提供给电子装置1000以与视频卡、声卡、存储器卡或USB装置通信。电子装置1000可包括台式计算机、膝上型计算机、智能电话、平板个人计算机(PC)或智能可穿戴装置。
存储器1030可以是存储用于电子装置1000的操作的数据或多媒体数据的存储介质。存储器1030可包括易失性存储器(诸如，随机存取存储器(RAM))或者非易失性存储器(诸如，闪存)。存储器1030可包括固态驱动器(SSD)、硬盘驱动器(HDD)和光盘驱动器(ODD)中的至少一个。传感器单元1020可包括输入装置(诸如，键盘、鼠标或触摸屏)以及输出装置(诸如，显示器或音频输出单元)。
存储器1030可包括使用其相变材料的电阻的变化来写入、擦除和读取数据的相变存储器装置。此外，在图21中示出的示例性实施例中，存储器1030可包括以上在参照图1至图20的各种示例性实施例中描述的存储器装置。
如上所述，当被选存储器单元被编程时，被选存储器单元的保持电压被检测以检测被选存储器单元的电阻。此外，编程电流根据检测的被选存储器单元的电阻来确定，并且确定的编程电流被供应给被选存储器单元。结果，可防止被选存储器单元的分布扩大。
虽然以上已经示出和描述了发明构思的示例性实施例，但是对于本领域技术人员将清楚的是，在不脱离本发明构思的范围的情况下，可进行修改和变化。

Claims (20)

1.一种存储器装置，包括：
多个存储器单元，每个存储器单元包括开关元件和包含相变材料的数据存储元件，并且每个存储器单元连接到多条字线中的一条字线和多条位线中的一条位线；
解码器电路，被配置为响应于地址而将所述多个存储器单元中的至少一个确定为被选存储器单元；以及
编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小，
其中，当被选存储器单元两端的电压低于保持电压时，被选存储器单元截止。
2.根据权利要求1所述的存储器装置，其中，编程电路包括：
保持电压检测器，被配置为检测被选存储器单元的保持电压，并且输出与检测的保持电压对应的控制信号；
电流调节电路，被配置为生成具有响应于控制信号而调节的大小的附加编程电流；以及
写入驱动器，被配置为将偏置电流输入到所述多条字线之中的连接到被选存储器单元的被选字线，并且生成与偏置电流对应的初始编程电流。
3.根据权利要求2所述的存储器装置，其中，编程电流是在针对被选存储器单元的编程操作中的初始编程电流与附加编程电流之和。
4.根据权利要求2所述的存储器装置，其中，附加编程电流具有根据被选存储器单元的电阻而变化的大小。
5.根据权利要求2至权利要求4中的任意一项所述的存储器装置，其中，保持电压检测器在彼此不同的时间点检测被选字线的电压，并且根据在不同的时间点的被选字线的电压的电平来输出控制信号。
6.根据权利要求5所述的存储器装置，其中，保持电压检测器包括：
至少一个触发器，被配置为接收被选字线的电压并且响应于时钟信号而输出被选字线的电压；以及
逻辑门，被配置为基于触发器的输出和使能信号来输出控制信号。
7.根据权利要求5所述的存储器装置，其中，电流调节电路包括：
电流源，被配置为将附加编程电流供应给被选存储器单元；以及
至少一个开关，被配置为将电流源和被选字线彼此连接，并且
其中，电流调节电路响应于控制信号来控制所述至少一个开关。
8.根据权利要求2至权利要求4中的任意一项所述的存储器装置，其中，保持电压检测器将被选字线的电压与参考电压进行比较，以输出控制信号。
9.根据权利要求8所述的存储器装置，其中，保持电压检测器包括：
比较器，包括接收被选字线的电压的第一端子和接收参考电压的第二端子；以及
逻辑门，被配置为基于比较器的输出和使能信号来输出控制信号。
10.根据权利要求8所述的存储器装置，其中，电流调节电路包括：
电容器，被配置为基于控制信号存储从被选字线输出的电荷；以及
至少一个开关，被配置为将具有基于存储在电容器中的电荷的量而调节的大小的附加编程电流供应给被选存储器单元。
11.一种存储器装置，包括：
存储器单元阵列，包括设置在多条字线和多条位线的交叉点处的多个存储器单元；
解码器电路，被配置为响应于地址而将所述多个存储器单元中的至少一个确定为被选存储器单元；以及
编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小，
其中，保持电压是防止被选存储器单元截止的电压，并且
其中，编程电路在预读取时段期间检测被选存储器单元的保持电压，并且在预读取时段之后的编程时段期间，将具有通过被选存储器单元的保持电压调节的大小的编程电流供应给被选存储器单元。
12.根据权利要求11所述的存储器装置，其中，随着被选存储器单元的电阻增大，编程电路增大编程电流的大小。
13.根据权利要求11或12所述的存储器装置，其中，解码器电路在预读取时段期间将偏置电压供应给所述多条字线之中的连接到被选存储器单元的被选字线和所述多条位线之中的连接到被选存储器单元的被选位线，以将被选存储器单元设置为导通状态，并且
其中，编程电路供应被选存储器单元维持在导通状态下所需的最小电流，导通连接到被选字线的字线开关，并且检测被选存储器单元的保持电压。
14.根据权利要求13所述的存储器装置，其中，解码器电路在预读取时段之后的单元导通时段期间将偏置电压供应给连接到被选存储器单元的被选字线和被选位线，以将被选存储器单元设置为导通状态，并且
其中，编程电路在单元导通时段之后的保持时段期间供应被选存储器单元维持在导通状态下所需的最小电流，并且在保持时段之后的编程时段期间将具有调节后的大小的编程电流供应给被选存储器单元。
15.根据权利要求11所述的存储器装置，其中，编程电路将偏置电流输入到所述多条字线之中的连接到被选存储器单元的被选字线，并生成与偏置电流对应的初始编程电流，以及
其中，编程电流是初始编程电流与具有通过保持电压调节的大小的附加编程电流之和。
16.一种存储器装置，包括：
存储器单元阵列，包括设置在多条字线和多条位线的交叉点处的多个存储器单元；
解码器电路，被配置为将所述多个存储器单元中的至少一个确定为被选存储器单元；以及
编程电路，被配置为：将编程电流输入到被选存储器单元以执行编程操作，检测被选存储器单元的保持电压，并且基于检测的保持电压调节编程电流的大小，
其中，保持电压防止被选存储器单元截止，
其中，解码器电路在单元导通时段期间将偏置电压供应给所述多条字线之中的连接到被选存储器单元的被选字线和所述多条位线之中的连接到被选存储器单元的被选位线，以将被选存储器单元设置为导通状态，并且
其中，编程电路在单元导通时段之后的保持时段期间供应被选存储器单元维持在导通状态下所需的最小电流，在保持时段之后的编程时段期间检测被选存储器单元的保持电压，并且将具有通过保持电压调节的大小的编程电流供应给被选存储器单元。
17.根据权利要求16所述的存储器装置，其中，随着被选存储器单元的电阻增大，编程电路增大编程电流的大小。
18.根据权利要求16或17所述的存储器装置，其中，编程电路将偏置电流输入到所述多条字线之中的连接到被选存储器单元的被选字线，并生成与偏置电流对应的初始编程电流。
19.根据权利要求18所述的存储器装置，其中，编程电流是初始编程电流与具有通过保持电压调节的大小的附加编程电流之和。
20.根据权利要求19所述的存储器装置，其中，附加编程电流具有根据被选存储器单元的电阻而调节的大小。
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