CN112654132B - 可做电性测试的多层电路板 - Google Patents

可做电性测试的多层电路板 Download PDF

Info

Publication number
CN112654132B
CN112654132B CN202011014991.0A CN202011014991A CN112654132B CN 112654132 B CN112654132 B CN 112654132B CN 202011014991 A CN202011014991 A CN 202011014991A CN 112654132 B CN112654132 B CN 112654132B
Authority
CN
China
Prior art keywords
layer
circuit
dielectric layer
conductive
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011014991.0A
Other languages
English (en)
Other versions
CN112654132A (zh
Inventor
刘景宽
王招龙
张硕训
吕育德
张金喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kinsus Interconnect Technology Corp
Original Assignee
Kinsus Interconnect Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kinsus Interconnect Technology Corp filed Critical Kinsus Interconnect Technology Corp
Publication of CN112654132A publication Critical patent/CN112654132A/zh
Application granted granted Critical
Publication of CN112654132B publication Critical patent/CN112654132B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/467—Adding a circuit layer by thin film methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer or layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/072—Electroless plating, e.g. finish plating or initial plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明的可做电性测试的多层电路板包含金属制的出货载板、底层电路结构、导电止蚀层及多层电路结构。底层电路结构重叠于出货载板上，导电止蚀层设置于底介电层上，多层电路结构重叠于底层电路结构上，多层电路结构的顶层电路经由多层电路结构的内层电路及底层电路结构的底层电路与导电止蚀层电连接，出货载板及底层电路结构的底介电层暴露出导电止蚀层。所述多层电路板于封装前，能先进行电性测试以得知是否可正常工作，从而降低找寻封装后所获得的电子元件电性不佳的原因所需耗费的成本，且可有利于划分电子元件电性不佳的责任。

Description

可做电性测试的多层电路板
技术领域
本发明关于一种多层电路基板，尤其指一种可做电性测试的多层电路板。
背景技术
于电子产业中，电路板厂负责多层电路板的制造，封装测试厂负责于多层电路板上进行芯片的接线与封装及封装完成后的电子元件的电性测试。
然而，现有技术的多层电路板于提供给封装测试厂前，无法进行电性测试。因此若电性测试结果不佳，就需要细部检视及分析多层电路板及其与其他部件间的连接，以找出电性不佳的问题。然而，此类电子元件95的尺寸小且各部位相当精细，不但需要耗费相当多的人力及时间成本才能找出造成电性不佳的原因，还无法有效将造成电性不佳的责任归属理清。
发明内容
鉴于上述现有技术的缺点，本发明的目的在于提供一种可做电性测试的多层电路板，所述多层电路基板于提供给封装测试厂进行封装前，即可进行电性测试，从而可减少找寻电子元件电性不佳的原因所需耗费的成本，并可有效理清电子元件电性不佳的责任归属。
为达到前述的发明目的，本发明所采取的技术手段令该可做电性测试的多层电路板，其中包含：
出货载板，其为金属所制且其包含第一侧及相反于该第一侧的第二侧；
底层电路结构，其重叠于该出货载板的第一侧上且其包含：
底介电层，其设置于该出货载板的第一侧上；以及
底层电路，其设置于该底介电层上；
导电止蚀层，其设置于该底介电层上且与该底层电路电连接；以及
多层电路结构，其重叠于该底层电路结构上且其包含：
顶层电路，其与该底层电路电连接；
顶介电层，其位于该顶层电路与该底层电路结构之间；
内介电层，其设置于该底介电层及该底层电路上；以及
内层电路，其设置于该内介电层上且与该顶介电层连接；其中，该顶层电路设于该顶介电层上，且该出货载板及该底介电层暴露出该导电止蚀层；该底介电层包含位于边缘的部分及位于该导电止蚀层的多个部分之间的部分，该出货载板位于该底介电层位于边缘的部分及该底介电层位于该导电止蚀层的该些部分之间的部分，且该出货载板并未接触该导电止蚀层的该些部分。
由于该多层电路结构经由该底层电路结构设置于该出货载板上，且该出货载板暴露出该导电止蚀层，该多层电路结构的顶层电路经由该内层电路及该底层电路与该导电止蚀层电连接，故所述可做电性测试的多层电路板于出货至封装测试厂前或进行芯片封装前，能先进行电性测试以得知所述可做电性测试的多层电路板是否可正常工作，从而降低找寻封装后所获得的电子元件电性不佳的原因所需耗费的成本，且可有利于划分清楚电子元件电性不佳的责任。
较佳的是，该底层电路嵌设于该底介电层上，该顶层电路嵌设于该顶介电层上，且该内层电路嵌设于该内介电层上。
较佳的是，该多层电路结构包含有第一导通柱，该第一导通柱向上穿设于该顶介电层上且连接于该顶层电路与该内层电路之间，且该底层电路结构包含有第二导通柱，该第二导通柱向上穿设于该内介电层上且连接于该内层电路与该底层电路之间，该顶层电路经由该第一导通柱、该内层电路及该第二导通柱与该底层电路电连接。
较佳的是，该导电止蚀层嵌设于该底介电层上。
较佳的是，该导电止蚀层包含金、镍、锡、铁或钛。
较佳的是，该导电止蚀层包含有金层及镍层，该镍层连接于该金层与该底层电路之间。
较佳的是，所述可做电性测试的多层电路板包含有防焊层，该防焊层暴露出该顶层电路且覆盖该顶介电层。
较佳的是，该出货载板具有穿孔，该穿孔贯穿该第一侧与该第二侧，该底介电层具有与该穿孔相接的开口，且该开口与该导电止蚀层相接，使得该出货载板及该底介电层暴露出该导电止蚀层。
较佳的是，该防焊层具有通孔，该通孔与该顶层电路相接，从而使得该防焊层暴露出该顶层电路。
较佳的是，该顶层电路包含有预定连接区，该通孔与该顶层电路的该预定连接区相接，从而暴露出该顶层电路的该预定连接区。
附图说明
图1为本发明的可做电性测试的多层电路板的侧试剖面示意图；
图2为本发明的可做电性测试的多层电路板的制法的流程图；以及
图3A至3N、图4A及图4B为本发明的可做电性测试的多层电路板的制法的流程状态示意图。
其中附图标记为：
10 第一载板 12 导电层
13 金属接口层 20 第二载板
21 第一表面 22 第二表面
30 阻蚀层 35 导电止蚀层
351 金层 352 镍层
40 多层电路结构 41 顶层电路
411 预定连接区 42 内层电路
43 内介电层 431 穿孔
44 顶介电层 45 第一导通柱
50 第一图案化光阻层 50a 第二图案化光阻层
50b 第三图案化光阻层 50c 第四图案化光阻层
51、51a、51b 图案层 52、52a、52b 覆盖层
60 底层电路结构 61 底层电路
62 第二导通柱 63 底介电层
631 开口 70 出货载板
71 第一侧 72 第二侧
73 穿孔 75 防焊层
751 通孔 600 第一电镀晶种层
700 第二电镀晶种层
S1、S2、S3、S4、S5、S6、S7、S8、S9 步骤
具体实施方式
以下配合图式及本发明的较佳实施例进一步阐述本发明为达预定发明目的所采取的技术手段。
请参阅图1所示，本发明的可做电性测试的多层电路板包含出货载板70、底层电路结构60、导电止蚀层35、多层电路结构40及防焊层75。
请参阅图1所示，该出货载板70包含有第一侧71及相反于该第一侧71的第二侧72，且该出货载板70为金属所制。于一较佳实施例中，该出货载板70为铜所制成，但不以此为限。于其他较佳实施例中，该出货载板70可由镍、铝或铁所制成。
请参阅图1所示，该底层电路结构60重叠设置于该出货载板70的第一侧71上，该底层电路结构60包含有底介电层63及底层电路61，该底介电层63重叠设置于该出货载板70的第一侧71上，该底层电路61嵌设于该底介电层63上。
于一较佳实施例中，该底介电层63为味之素增层膜(Ajinomoto Build-up Film，ABF)，但不以此为限。于其他实施例中，该底介电层63为双马来酰亚胺三嗪树脂(bismaleimide triazine，BT)与玻璃纤维所制成的胶片。
请参阅图1所示，该导电止蚀层35嵌设于该底介电层63上且与该底层电路61电连接。于一较佳实施例中，该导电止蚀层35由金与镍所制成，但不以此为限。进一步而言，于一较佳实施例中，该导电止蚀层35包含有金层351及镍层352，该镍层352连接于该金层351与该底层电路61之间。于其他较佳实施例中，该导电止蚀层35可由锡所制成。
请参阅图1所示，该多层电路结构40重叠设置于该底层电路结构60上，该多层电路结构40包含有顶层电路41及顶介电层44，该顶层电路41与该底层电路61电连接，该顶介电层44位于该顶层电路41与该底层电路结构60之间，且该顶层电路41嵌设于该顶介电层44上。
请参阅图1所示，于一较佳实施例中，该多层电路结构40包含有内介电层43及内层电路42，该内介电层43重叠设置于该底介电层63及底层电路61上，该内层电路42嵌设于该内介电层43上且与该顶介电层44连接，且该顶层电路41经由该内层电路42与该底层电路61电连接。进一步而言，该多层电路结构40还包含有第一导通柱45，该第一导通柱45向上穿设于该顶介电层44上且连接于该顶层电路41与该内层电路42之间，该底层电路结构60包含有第二导通柱62，该第二导通柱62向上穿设于该内介电层44上且连接于该内层电路42与该底层电路61之间，据此，该顶层电路41经由该第一导通柱45、该内层电路42及该第二导通柱62与该底层电路61电连接。
于一较佳实施例中，该顶介电层44及该内介电层43两者或其中一者为味之素增层膜，但不以此为限。于其他实施例中，该顶介电层44及该内介电层43两者或其中一者为双马来酰亚胺三嗪树脂与玻璃纤维所制成的胶片。
请参阅图1所示，该防焊层75暴露出该顶层电路41且覆盖该顶介电层44。进一步而言，该防焊层75具有通孔751，该通孔751与该顶层电路41相接，从而使得该防焊层75暴露出该顶层电路41；再一步而言，该顶层电路41包含有预定连接区411，该通孔751与该顶层电路41的预定连接区411相接，从而暴露出该顶层电路41的预定连接区411。
请参阅图1所示，该出货载板70及该底介电层63暴露出该导电止蚀层35。进一步而言，该出货载板70具有穿孔73，该穿孔73贯穿该第一侧21与该第二侧22，该底介电层63具有与该穿孔73相接的开口631，且该开口631与该导电止蚀层40相接，藉此，使得该出货载板70及该底介电层63暴露出该导电止蚀层35。
请参阅图2所示，所述可做电性测试的多层电路板的制法包含依序进行以下步骤：提供该第一载板10的步骤S1、电镀该第一载板10以形成该重叠于该第一载板10的金属接口层13上的第二载板20的步骤S2、电镀该第二载板20以形成该阻蚀层30于该第二载板20上的步骤S3、形成该多层电路结构40于该阻蚀层30上的步骤S4、形成该底层电路结构60于该多层电路结构40上的步骤S5、形成该出货载板70于该底层电路结构60上的步骤S6、形成覆盖该出货载板70的第四图案化光阻层50c并剥离该第一载板10的基板11与该第一载板10的导电层12的步骤S7、移除该第二载板20、该金属接口层13、该阻蚀层30及该第四图案化光阻层50c从而获得所述可做电性测试的多层电路板的步骤S8。
请参阅图3A所示，于提供该第一载板10的步骤S1中，该第一载板10包含有基板11、导电层12及金属接口层13，该导电层12设置于该基板11的表面上，该金属接口层13可分离地设置于该导电层12远离该基板11的表面上，也就是说，该导电层12设置于该基板11与该金属接口层13之间，换言之，该导电层12与该金属接口层13依序重叠于该基板11上，该金属接口层13的底面可分离地与该导电层12相接。其中，该金属接口层13具有导电性。于一较佳实施例中，该金属接口层13由铜所制成，但不以此为限。
请参阅图3B所示，于电镀该第一载板10以形成该重叠于该金属接口层13的顶面上的第二载板20的步骤S2中，该第二载板20具有第一表面21及相反于该第一表面21的第二表面22，该第二表面22与该金属接口层13的顶面相接。
于一较佳实施例中，于电镀该第一载板10以形成该重叠于该金属接口层13的顶面上的第二载板20的步骤S2中，使用浓度为100g/l至120g/l的CuSO4溶液于电压为5伏特至6伏特的条件下对该第一载板10进行电镀108分钟，从而获得该第二载板20，换言之，该第二载板20为铜所制成，但不以此为限。于其他较佳实施例中，该第二载板20可由镍、铝或铁所制成。
请参阅图3C所示，于电镀该第二载板20以形成阻蚀层30于该第二载板20上的步骤S3中，该阻蚀层30具有导电性，且该阻蚀层30覆盖该第二载板20的第一表面21。
于一较佳实施例中，于电镀该第二载板20以形成该阻蚀层30于该第二载板20上的步骤S3中，以浓度为260g/l至310g/l的NiSO4·6H2O溶液对该第二载板20的第一表面21进行无电镀，从而获得该阻蚀层30于该第二载板20的第一表面21上。换言之，该阻蚀层30由镍所制成。
请参阅图3D所示，于形成该多层电路结构40于该阻蚀层30上的步骤S4中，该多层电路结构40包含有该顶层电路41、该顶介电层44、该内层电路42及该内介电层43，该顶层电路41、该顶介电层44、该内层电路42及该内介电层43依序重叠设置于该阻蚀层30上，且该顶层电路41与该内层电路42电连接。
请参阅图3D至3H所示，在该多层电路结构40上形成该底层电路结构60。具体而言，于形成该底层电路结构60于该多层电路结构40上的步骤S5中，先以激光于该内介电层43上形成与该内层电路42连接的通孔431，从而由该通孔431暴露出该内层电路42。然后于该内介电层43、该通孔431的孔壁及该内层电路42上设置第一电镀晶种层600。之后于该第一电镀晶种层600上形成第一图案化光阻层50，该第一图案化光阻层50包含有图案区51及与该图案区51相接的覆盖区52，该第一图案化光阻层50的图案区51的位置对应于该通孔431，该第一图案化光阻层50的覆盖区52覆盖该第一电镀晶种层600，藉此，该第一图案化光阻层50暴露出该第一电镀晶种层600位于该通孔431内的部分。然后使用浓度为230g/l至250g/l的CuSO4溶液于电压为5伏特至6伏特的条件下对该第一电镀晶种层600进行电镀65分钟，从而获得该第二导通柱62及该底层电路61，其中，该底层电路61经由该第一电镀晶种层600设于该内介电层43上且位于该第一图案化光阻层50的图案区51内，该第二导通柱62位于该通孔431中并连接于该底层电路61与该内层电路42之间，使该底层电路61与该内层电路42电连接。
接着，请参阅图3E所示，于该底层电路61与该第一图案化光阻层50上设置第二图案化光阻层50a，该第二图案化光阻层50a包含有图案区51a及与该图案区51a相接的覆盖区52a，该第二图案化光阻层50a的图案区51a暴露出该底层电路61，该第二图案化光阻层50a的覆盖区52a覆盖该底层电路61。然后，于该底层电路61上形成该导电止蚀层35，该导电止蚀层35具有导电性，该导电止蚀层35位于该第二图案化光阻层50a的图案区51a内。
之后，请参阅图3F所示，以剥膜液将该第一图案化光阻层50及该第二图案化光阻层50a移除，从而暴露出该第一电镀晶种层600被该第一图案化光阻层50的覆盖区52覆盖的部份、该底层电路61及该内介电层43。然后，以闪蚀(flash etching)技术将该第一电镀晶种层600暴露出来的部分移除(即，该第一电镀晶种层600未被该底层电路61覆盖的区域)。
接着，请参阅图3G所示，于该底层电路61、该导电止蚀层35及该内介电层43上覆盖底介电层63。之后，请参阅图3H所示，以激光于该底介电层63上形成与该导电止蚀层35连接的开口631，使该底介电层63暴露出该导电止蚀层35，即获得该底层电路结构60于该多层电路结构40上。
进一步而言，所述于该第一电镀晶种层600上形成该第一图案化光阻层50是指：先重叠设置第一光阻层于该该第一电镀晶种层600上；然后经由曝光将第一底片上的影像转移到该第一光阻层上，从而获得经影像转移的第一光阻层；之后对该经影像转移的第一光阻层进行显影，进而获得该第一图案化光阻层50。
进一步而言，所述于该底层电路61与该第一图案化光阻层50上设置第二图案化光阻层50a是指：先重叠设置第二光阻层于该底层电路61与该第一图案化光阻层50上；然后经由曝光将第二底片上的影像转移到该第二光阻层上，从而获得经影像转移的第二光阻层；之后对该经影像转移的第二光阻层进行显影，进而获得该第二图案化光阻层50a。
于一较佳实施例中，所述于该底层电路61上形成该导电止蚀层35是指：使用浓度为260g/l至310g/l的NiSO4·6H2O溶液对该底层电路61进行无电镀14分钟，从而获得所述镍层352于该底层电路61上；然后以浓度为2.8g/l至6.0g/l的Au溶液于电压为0.1伏特至5伏特的条件下对所述镍层352进行电镀以获得所述金层351于所述镍层352上并获得该导电止蚀层35。
请参阅图3H至3J所示，形成出货载板70于该底层电路结构60上。具体而言，先于该底介电层63、该导电止蚀层35及该开口631的孔壁上设置第二电镀晶种层700，再于该第二电镀晶种层700上形成第三图案化光阻层50b，该第三图案化光阻层50b包含有图案区51b及与该图案区51b相接的覆盖区52b，该第三图案化光阻层50b的覆盖区52b的位置对应于该开口631，该第三图案化光阻层50b的图案区51b暴露该第二电镀晶种层700，藉此，该第三图案化光阻层50b覆盖该第二电镀晶种层700位于该开口631内的部分。
接着，请参阅图3J所示，使用浓度为100g/l至120g/l的CuSO4溶液于电压为5伏特至6伏特的条件下对该第二电镀晶种层700进行电镀169分钟，从而获得该出货载板70于该底层电路结构60的底介电层63上，该出货载板70位于该第三图案化光阻层50b的图案区51b内。
进一步而言，所述于该第二电镀晶种层700上形成一第三图案化光阻层50b是指：先重叠设置第三光阻层于该第二电镀晶种层700上；然后经由曝光将第三底片上的影像转移到该第三光阻层上，从而获得经影像转移的第三光阻层；之后对该经影像转移的第三光阻层进行显影，进而获得该第三图案化光阻层50b。
请参阅图3K及3L所示，于形成覆盖该出货载板70的第四图案化光阻层50c并剥离该第一载板10的基板11与该第一载板10的导电层12的步骤S7中，先于该出货载板70及该第三图案化光阻层50b上形成第四光阻层，然后令该第四光阻层曝光，获得经曝光的第四光阻层；之后对该经曝光的第四光阻层进行显影，进而获得该第四图案化光阻层50c；接着，令该导电层12与该金属接口层13相分离，从而剥离该导电层12与该基板11。
请参阅图3L、3M、3N、4A及4B所示，将该第二载板20、该金属接口层13、该阻蚀层30及该第四图案化光阻层50c移除，从而获得所述可做电性测试的多层电路板。具体而言，于移除该第二载板20、该金属接口层13、该阻蚀层30及该第四图案化光阻层50c从而获得所述可做电性测试的多层电路板的步骤S8中，先使用浓度为135g/l至175g/l的Cu2+溶液对该第二载板20及该金属接口层13进行化学蚀刻，以移除该第二载板20及该金属接口层13，再以剥镍方式将该阻蚀层30移除以暴露出该多层电路结构40的顶层电路41及顶介电层44。之后，以剥膜液将该第三图案化光阻层50b及该第四图案化光阻层50c移除，从而暴露出该第二电镀晶种层700被该第三图案化光阻层50b的覆盖区51b覆盖的部分。
接着，请参阅图4A及4B所示，以闪蚀(flash etching)技术将该第二电镀晶种层700暴露出来的部分(即该第二电镀晶种层700未被该出货载板70覆盖的部分)移除，从而暴露出该导电止蚀层35。然后，于该多层电路结构40上形成该暴露出该顶层电路41且覆盖该顶介电层44的防焊层75，从而获得所述可做电性测试的多层电路板。
于一较佳实施例中，该第一图案化光阻层50、该第二图案化光阻层50a、该第三图案化光阻层50b及该第四图案化光阻层50c为干膜光阻所制。
由于该多层电路结构40经由该底层电路结构60设置于该出货载板70上，且该出货载板70暴露出该导电止蚀层35，该多层电路结构40的顶层电路41经由该内层电路42及该底层电路61与该导电止蚀层40电连接，故所述可做电性测试的多层电路板于出货至封装测试厂前或进行芯片封装前，能先进行电性测试以获知该顶层电路41与该导电止蚀层40之间的电路是否导通，也就是说，可于芯片封装前即得知所述可做电性测试的多层电路板是否可正常工作。一方面确保所述可做电性测试的多层电路板的出货质量，另一方面减少找寻封装后所获得的电子元件电性不佳的原因所需耗费的成本，且可有效理清电子元件电性不佳的责任归属。
此外，由于该出货载板70为金属所制，故该出货载板70可以提供良好的支撑力给该导电止蚀层35、该底层电路结构60、该多层电路结构40及该防焊层75，从而该底介电层63、该顶介电层44与内介电层43可不含有玻璃纤维，例如：该底介电层63、该顶介电层44与内介电层43可为味之素增层膜。相较于含有玻璃纤维的胶片(例如，由双马来酰亚胺三嗪树脂与玻璃纤维所制成的胶片)而言，由于不含有玻璃纤维，味之素增层膜具有更薄的厚度，从而使用味之素增层膜作为该底介电层63、该顶介电层44或内介电层43能使所述可做电性测试的多层电路基板的整体厚度减少。

Claims (10)

1.一种可做电性测试的多层电路板，其特征在于，包含：
出货载板，为金属所制且其包含第一侧及相反于该第一侧的第二侧；
底层电路结构，重叠于该出货载板的第一侧上且其包含：
底介电层，设置于该出货载板的第一侧上；以及
底层电路，设置于该底介电层上；
导电止蚀层，设置于该底介电层上且与该底层电路电连接；以及
多层电路结构，重叠于该底层电路结构上且其包含：
顶层电路，与该底层电路电连接；
顶介电层，位于该顶层电路与该底层电路结构之间；
内介电层，设置于该底介电层及该底层电路上；以及
内层电路，设置于该内介电层上且与该顶介电层连接；其中，该顶层电路设于该顶介电层上，且该出货载板及该底介电层暴露出该导电止蚀层；
该底介电层包含位于边缘的部分及位于该导电止蚀层的多个部分之间的部分，该出货载板位于该底介电层位于边缘的部分及该出货载板位于该底介电层位于该导电止蚀层的该些部分之间的部分，且该出货载板并未接触该导电止蚀层的该些部分。
2.如权利要求1所述的可做电性测试的多层电路板，其特征在于，该底层电路嵌设于该底介电层上，该顶层电路嵌设于该顶介电层上，且该内层电路嵌设于该内介电层上。
3.如权利要求2所述的可做电性测试的多层电路板，其特征在于，该多层电路结构包含有第一导通柱，该第一导通柱向上穿设于该顶介电层上且连接于该顶层电路与该内层电路之间，且该底层电路结构包含有第二导通柱，该第二导通柱向上穿设于该内介电层上且连接于该内层电路与该底层电路之间，该顶层电路经由该第一导通柱、该内层电路及该第二导通柱与该底层电路电连接。
4.如权利要求1至3中任一项所述的可做电性测试的多层电路板，其特征在于，该导电止蚀层嵌设于该底介电层上。
5.如权利要求1至3中任一项所述的可做电性测试的多层电路板，其特征在于，该导电止蚀层包含金、镍、锡、铁或钛。
6.如权利要求5所述的可做电性测试的多层电路板，其特征在于，该导电止蚀层包含有金层及镍层，该镍层连接于该金层与该底层电路之间。
7.如权利要求1至3中任一项所述的可做电性测试的多层电路板，其特征在于还包含有防焊层，该防焊层暴露出该顶层电路且覆盖该顶介电层。
8.如权利要求1至3中任一项所述的可做电性测试的多层电路板，其特征在于，该出货载板具有穿孔，该穿孔贯穿该第一侧与该第二侧，该底介电层具有与该穿孔相接的开口，且该开口与该导电止蚀层相接，使得该出货载板及该底介电层暴露出该导电止蚀层。
9.如权利要求7所述的可做电性测试的多层电路板，其特征在于，该防焊层具有通孔，该通孔与该顶层电路相接，从而使得该防焊层暴露出该顶层电路。
10.如权利要求9所述的可做电性测试的多层电路板，其特征在于，该顶层电路包含有预定连接区，该通孔与该顶层电路的该预定连接区相接，从而暴露出该顶层电路的该预定连接区。
CN202011014991.0A 2017-08-18 2017-11-30 可做电性测试的多层电路板 Active CN112654132B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW106128029 2017-08-18
TW106128029A TWI719241B (zh) 2017-08-18 2017-08-18 可做電性測試的多層電路板及其製法
CN201711236721.2A CN109413837B (zh) 2017-08-18 2017-11-30 可做电性测试的多层电路板及其制法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201711236721.2A Division CN109413837B (zh) 2017-08-18 2017-11-30 可做电性测试的多层电路板及其制法

Publications (2)

Publication Number Publication Date
CN112654132A CN112654132A (zh) 2021-04-13
CN112654132B true CN112654132B (zh) 2022-01-14

Family

ID=65360153

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201711236721.2A Expired - Fee Related CN109413837B (zh) 2017-08-18 2017-11-30 可做电性测试的多层电路板及其制法
CN202011014991.0A Active CN112654132B (zh) 2017-08-18 2017-11-30 可做电性测试的多层电路板

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201711236721.2A Expired - Fee Related CN109413837B (zh) 2017-08-18 2017-11-30 可做电性测试的多层电路板及其制法

Country Status (3)

Country Link
US (2) US10548214B2 (zh)
CN (2) CN109413837B (zh)
TW (1) TWI719241B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI719241B (zh) * 2017-08-18 2021-02-21 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
US11432402B2 (en) * 2018-10-11 2022-08-30 Microchip Technology Caldicot Limited Flipped-conductor-patch lamination for ultra fine-line substrate creation
TWI739182B (zh) * 2019-10-24 2021-09-11 欣興電子股份有限公司 載板結構及其製作方法
CN114531775A (zh) * 2022-03-04 2022-05-24 生益电子股份有限公司 一种印制电路板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1484482A (zh) * 2002-09-17 2004-03-24 �ձ�������ҵ��ʽ���� 多层布线基片及其制造方法
MY135660A (en) * 2002-02-26 2008-06-30 Legacy Electronics Inc A modular integrated circuit chip carrier
CN103929890A (zh) * 2013-12-31 2014-07-16 中国科学院微电子研究所 一种电路板内层电路的制造方法

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2415487C3 (de) * 1974-03-29 1978-04-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung von Leiterplatten nach dem Photoätzverfahren
US3986939A (en) * 1975-01-17 1976-10-19 Western Electric Company, Inc. Method for enhancing the bondability of metallized thin film substrates
US3960561A (en) * 1975-04-10 1976-06-01 International Business Machines Corporation Method for making electrical lead frame devices
US4159222A (en) * 1977-01-11 1979-06-26 Pactel Corporation Method of manufacturing high density fine line printed circuitry
DE3107943A1 (de) * 1981-03-02 1982-09-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von loetbaren und temperfaehigen edelmetallfreien duennschichtleiterbahnen
US5302492A (en) * 1989-06-16 1994-04-12 Hewlett-Packard Company Method of manufacturing printing circuit boards
DE4136061A1 (de) * 1990-10-30 1992-05-07 Electronic Packaging Co Leiterplatten-pruefsystem
DE69207507T2 (de) * 1991-02-25 1996-09-12 Sumitomo Electric Industries Leiterplatte
US5436412A (en) * 1992-10-30 1995-07-25 International Business Machines Corporation Interconnect structure having improved metallization
US5301420A (en) * 1993-07-06 1994-04-12 Motorola, Inc. Method for manufacturing a light weight circuit module
US5485038A (en) * 1993-07-15 1996-01-16 Hughes Aircraft Company Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers
JPH0784119A (ja) * 1993-09-17 1995-03-31 Sumitomo Chem Co Ltd 機能性塗膜等の形成方法
US5459013A (en) * 1994-04-28 1995-10-17 Mcnc Image reversal method for repairing defective areas on microelectronic substrates
US5534466A (en) * 1995-06-01 1996-07-09 International Business Machines Corporation Method of making area direct transfer multilayer thin film structure
US5755859A (en) * 1995-08-24 1998-05-26 International Business Machines Corporation Cobalt-tin alloys and their applications for devices, chip interconnections and packaging
US5679498A (en) * 1995-10-11 1997-10-21 Motorola, Inc. Method for producing high density multi-layer integrated circuit carriers
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
US6210592B1 (en) * 1998-04-29 2001-04-03 Morton International, Inc. Deposition of resistor materials directly on insulating substrates
US6144213A (en) * 1998-05-05 2000-11-07 Agilent Technologies Ball grid array probing technique
US6159663A (en) * 1998-06-30 2000-12-12 Intersil Corporation Method of creating a solderable metal layer on glass or ceramic
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
JP4025451B2 (ja) * 1999-02-26 2007-12-19 日本メクトロン株式会社 フレクシャーブランクの製造法
US6320137B1 (en) * 2000-04-11 2001-11-20 3M Innovative Properties Company Flexible circuit with coverplate layer and overlapping protective layer
JP4019034B2 (ja) * 2003-09-22 2007-12-05 日東電工株式会社 回路付サスペンション基板の製造方法
WO2005034597A1 (ja) * 2003-10-03 2005-04-14 Shinko Electric Industries Co., Ltd. 配線基板のパッド構造及び配線基板
TWI236714B (en) * 2004-03-17 2005-07-21 Nan Ya Printed Circuit Board C Method for fabricating a packaging substrate
US20070145543A1 (en) * 2005-12-28 2007-06-28 Zeng Xiang Y Plating bar design for high speed package design
JP4308862B2 (ja) * 2007-03-05 2009-08-05 日東電工株式会社 配線回路基板およびその製造方法
JPWO2008120755A1 (ja) * 2007-03-30 2010-07-15 日本電気株式会社 機能素子内蔵回路基板及びその製造方法、並びに電子機器
KR100979818B1 (ko) * 2007-12-13 2010-09-06 삼성전기주식회사 인쇄회로기판 제조방법
US8232655B2 (en) * 2008-01-03 2012-07-31 International Business Machines Corporation Bump pad metallurgy employing an electrolytic Cu / electorlytic Ni / electrolytic Cu stack
JP2009218545A (ja) * 2008-03-12 2009-09-24 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JP2009259315A (ja) * 2008-04-14 2009-11-05 Nitto Denko Corp 回路付サスペンション基板およびその製造方法
TW201010557A (en) * 2008-08-22 2010-03-01 World Wiser Electronics Inc Method for fabricating a build-up printing circuit board of high fine density and its structure
JP5203108B2 (ja) * 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
US20100075495A1 (en) * 2008-09-25 2010-03-25 Chien-Wei Chang Method Of Selectively Plating Without Plating Lines
US20100080957A1 (en) * 2008-10-01 2010-04-01 Integrated Surface Technologies Surface Coating
CN101730396A (zh) * 2008-10-27 2010-06-09 欣兴电子股份有限公司 增加线路密度的增层电路板制造方法及其结构
US20100307792A1 (en) * 2009-05-05 2010-12-09 Cambrios Technologies Corporation Reliable and durable conductive films comprising metal nanostructures
JP5623308B2 (ja) * 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5566771B2 (ja) * 2010-05-18 2014-08-06 日本特殊陶業株式会社 多層配線基板
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9006580B2 (en) * 2011-06-09 2015-04-14 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
US9326378B2 (en) * 2011-08-29 2016-04-26 Kyocera Corporation Thin-film wiring substrate and substrate for probe card
ITVI20110343A1 (it) * 2011-12-30 2013-07-01 St Microelectronics Srl Sistema e adattatore per testare chips con circuiti integrati in un package
JP5990421B2 (ja) * 2012-07-20 2016-09-14 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
JP6085968B2 (ja) * 2012-12-27 2017-03-01 三菱マテリアル株式会社 金属部材付パワーモジュール用基板、金属部材付パワーモジュール、及び金属部材付パワーモジュール用基板の製造方法
JP2015195305A (ja) * 2014-03-31 2015-11-05 イビデン株式会社 導体ポストを有するプリント配線板の製造方法ならびに導体ポストを有するプリント配線板
US10379140B2 (en) * 2014-04-04 2019-08-13 Feinmetall Gmbh Contact-distance transformer, electrical testing device, and method for producing a contact-distance transformer
TWI538591B (zh) * 2014-05-01 2016-06-11 Tong Hsing Electronic Ind Ltd Method for manufacturing multilayer ceramic heat dissipation circuit substrate and its product
TWI589195B (zh) * 2014-05-09 2017-06-21 Sensitive and perforated circuit board and multilayer circuit board
TWI554169B (zh) * 2014-12-03 2016-10-11 恆勁科技股份有限公司 中介基板及其製法
CN105208766B (zh) * 2015-09-21 2018-03-23 京东方科技集团股份有限公司 柔性电路板及切割装置
US10039185B2 (en) * 2016-04-15 2018-07-31 Kinsus Interconnect Technology Corp. Manufacturing method of landless multilayer circuit board
US10440836B2 (en) * 2016-04-26 2019-10-08 Kinsus Interconnect Technology Corp. Double layer circuit board
CN108738240A (zh) * 2017-04-19 2018-11-02 鹏鼎控股(深圳)股份有限公司 柔性电路板及其制备方法
TWI719241B (zh) * 2017-08-18 2021-02-21 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
TWI712344B (zh) * 2017-08-18 2020-12-01 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
US10999939B2 (en) * 2018-06-08 2021-05-04 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY135660A (en) * 2002-02-26 2008-06-30 Legacy Electronics Inc A modular integrated circuit chip carrier
CN1484482A (zh) * 2002-09-17 2004-03-24 �ձ�������ҵ��ʽ���� 多层布线基片及其制造方法
CN103929890A (zh) * 2013-12-31 2014-07-16 中国科学院微电子研究所 一种电路板内层电路的制造方法

Also Published As

Publication number Publication date
US10548214B2 (en) 2020-01-28
US20200128662A1 (en) 2020-04-23
CN109413837A (zh) 2019-03-01
CN109413837B (zh) 2021-04-13
US20190059154A1 (en) 2019-02-21
US11044806B2 (en) 2021-06-22
CN112654132A (zh) 2021-04-13
TWI719241B (zh) 2021-02-21
TW201914372A (zh) 2019-04-01

Similar Documents

Publication Publication Date Title
CN109413838B (zh) 可做电性测试的多层电路板及其制法
CN112654132B (zh) 可做电性测试的多层电路板
US7506437B2 (en) Printed circuit board having chip package mounted thereon and method of fabricating same
US5985521A (en) Method for forming electrically conductive layers on chip carrier substrates having through holes or via holes
KR100614548B1 (ko) 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치
KR20160099381A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR20090123284A (ko) 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법
KR20060048212A (ko) 전해 도금을 이용한 배선 기판의 제조 방법
US20110155429A1 (en) Carrier substrate, fabrication method thereof, printed circuit board using the same, and fabrication method thereof
US8186043B2 (en) Method of manufacturing a circuit board
TW201635869A (zh) 具有預先定義貫孔圖案之電子封裝以及其製造和使用方法
US6740222B2 (en) Method of manufacturing a printed wiring board having a discontinuous plating layer
KR100794544B1 (ko) 범프가 부착된 배선회로 기판 및 그 제조방법
KR101501902B1 (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
CN112420522B (zh) 封装结构及其制备方法
KR101022869B1 (ko) 이미지센서 모듈용 인쇄회로기판의 제조방법
KR20130053946A (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
KR100815322B1 (ko) 인쇄회로기판 및 그 제조방법
KR20210050682A (ko) Fine Pitch 제조기술을 활용한 반도체 테스트용 소켓보드 제조방법
CN115643681A (zh) 线路板及其制作方法
JP2005235982A (ja) 配線基板の製造方法と配線基板、および半導体パッケージ
KR101531101B1 (ko) 인쇄회로기판의 제조방법
JP2005235980A (ja) 配線基板の製造方法と配線基板、および半導体パッケージ
KR20100077936A (ko) 인쇄회로기판 및 그 제조방법
JPH02307236A (ja) 半導体搭載装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant