CN112397474A - 电子封装件及其组合式基板与制法 - Google Patents

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Abstract

本发明涉及一种电子封装件及其组合式基板与制法，通过将线路部堆叠于多个线路构件上，从而通过现有封装制程将该线路构件相互间隔设置，以增加布线区，故对于大尺寸板面的封装基板的需求，不仅具有量产性且制程成本低。

Description

电子封装件及其组合式基板与制法
技术领域
本发明有关一种半导体封装结构与制法，尤指一种电子封装件所用的组合式基板及其制法。
背景技术
随着科技的演进，电子产品需求趋势朝向异质整合迈进，于是多芯片封装结构(多芯片模块MCM/多芯片封装MCP)的发展兴起，其主要将多颗芯片整合封装成单一颗芯片的特性，使其具有较多的I/O数，且可以大幅增加处理器的运算能力，减少信号传递的延迟时间，以应用于高密度线路/高传输速度/高叠层数/大尺寸设计的高阶产品。
如图1所示，于现有多芯片封装结构1的制程中，先将多个半导体芯片11经由多个焊锡凸块13结合至一封装基板10上，再形成底胶12于各该半导体芯片11与该封装基板10之间，以包覆所述焊锡凸块13。之后，于该封装基板10下侧植设多个焊球14以接置于电子产品的电路板8上。
然而，现有多芯片封装结构1中，对于大尺寸板面的封装基板10的需求，如板体布设面积尺寸为100·100㎜2，尚不具量产性，且单一封装基板10的制作成本极高，因而不具市场竞争力。
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其组合式基板与制法，具有量产性且制程成本低的优点。
本发明的组合式基板，包括：多个线路构件，其为相互间隔设置；以及至少一线路部，其堆叠于该多个线路构件上且电性连接该多个线路构件，其中，该线路部的最大宽度小于或等于该多个线路构件的相互距离最远的两者之间的最大宽度。
前述的组合式基板中，该多个线路构件于其相对两侧均堆叠有该线路部。
前述的组合式基板中，该线路构件经由多个导电体堆叠及电性连接至该线路部。
前述的组合式基板中，还包括包覆该多个线路构件与该线路部的包覆层。进一步，可包括埋设于该包覆层中且环绕该多个线路构件的功能件。例如，该功能件外露于该包覆层。
前述的组合式基板中，该多个线路构件为线路板。
前述的组合式基板经由多个导电体堆叠及电性连接至电子元件或结合导电元件。
本发明亦提供一种组合式基板的制法，包括：于一承载板上将多个线路构件与至少一线路部相互堆叠，且该多个线路构件为相互间隔设置，而该线路部电性连接该多个线路构件，其中，该线路部的最大宽度小于或等于该多个线路构件的相互距离最远的两者之间的最大宽度；以及移除该承载板。
前述的制法中，该多个线路构件于其相对两侧均堆叠有该线路部前述的制法中，该线路构件经由多个导电体堆叠及电性连接至该线路部。
前述的制法中，还包括形成包覆层于该承载板上以包覆该多个线路构件与该线路部。例如，该线路构件或该线路部外露出该包覆层。或者，该组合式基板的相对两侧皆外露出该包覆层，以经由多个导电体堆叠及电性连接至电子元件或结合导电元件。亦或，可包括于形成该包覆层之前，设置功能件于该承载板上，且该功能件环绕该多个线路构件。例如，该功能件外露于该包覆层。
前述的制法中，该多个线路构件与该线路部的设置顺序包括：先置放该多个线路构件于该承载板上；以及再将该线路部堆叠于该多个线路构件上。
前述的制法中，该多个线路构件与该线路部的设置顺序包括：先置放该线路部于该承载板上；以及再将该多个线路构件以其中一侧堆叠于该线路部上。进一步，可将另一线路部堆叠于该多个线路构件的另一侧上。
本发明还一种电子封装件，包括：前述的组合式基板；以及电子元件，其设于该组合式基板的其中一侧上且电性连接该组合式基板。
前述的电子封装件中，还包括多个导电元件，其设于该组合式基板的另一侧上且电性连接该组合式基板。
由上可知，本发明的电子封装件及其组合式基板与制法中，主要经由多个线路构件相互间隔设置的设计，以增加布线区，故相比于现有技术，对于大尺寸板面的封装基板的需求，本发明不仅具有量产性，且单一组合式基板的制作成本极低，因而极具市场竞争力。
附图说明
图1为现有多芯片封装结构的剖视示意图。
图2A至图2D为本发明的组合式基板的制法的第一实施例的剖视示意图。
图2B’及图2B”为本发明的组合式基板的线路部的不同实施例的剖视示意图。
图2C’及图2C”为图2C的不同实施例的局部上视示意图。
图2E、图2E’及图2E”为本发明的电子封装件的不同实施例的剖视示意图。
图3A至图3B为本发明的组合式基板的制法的第二实施例的剖视示意图。
图3B’为图3B的另一实施例示意图。
图3C为本发明的电子封装件的另一实施例的剖视示意图。
图4为本发明的组合式基板的制法的第三实施例的剖视示意图。
附图标记说明
1 多芯片封装结构 10 封装基板
11 半导体芯片 12,28 底胶
13 焊锡凸块 14 焊球
2,2’,2”,3 电子封装件 2a,2b,3a,4a 组合式基板
20 线路构件 20a 第一侧
20b 第二侧 200 绝缘体
200’ 核心层 201 线路层
202,203 导电体 21 第一线路部
210 第一介电层 211 第一线路层
212,222 核心层 213,223 导电通孔
22 第二线路部 220 第二介电层
221 第二线路层 24 功能件
25 包覆层 25a 第一表面
25b 第二表面 25c 侧面
26 电子元件 27 导电凸块
28 绝缘保护层 29 导电元件
8 电路板 9 承载板
90 离型层 A,D1,D2 宽度
R1,R2 宽度 S 切割路径。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2E为本发明的组合式基板2a及电子封装件2的第一实施例的制法的剖面示意图。
如图2A所示，将多个线路构件20以相互间隔方式设于一承载板9上，且依需求配置所述线路构件20。
于本实施例中，该线路构件20为基板(substrate)样式，例如，具有核心层与线路结构的型态或无核心层(coreless)的线路结构(图中为呈现core型)，其具有核心层200’、设于该核心层200’两侧的绝缘体200及结合该绝缘体200的多个线路层201，如扇出(fanout)型重布线路层(redistribution layer，简称RDL)，且形成该绝缘体200的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它等的介电材；或者，该线路构件20可具有硅穿孔(Through Silicon Via，简称TSV)结构。应可理解地，该线路构件20亦可为其它配置布线的板体，如有机板材(organicmaterial)、半导体板材(silicon)、陶瓷板材(ceramic)或其它具有金属布线(routing)的载板，并不限于上述。
此外，该线路构件20具有相对的第一侧20a与第二侧20b，且于该第一侧20a与第二侧20b上均结合并电性连接多个导电体202,203。例如，该导电体202,203为如导电线路、焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)结构，但不限于此。
另外，该承载板9例如为半导体材料(如硅或玻璃)的圆形板体，其上形成有一离型层90，以供该线路构件20以其第一侧20a的导电体202设于该离型层90上。
如图2B所示，提供一预制完成的第一线路部21，并将该第一线路部21经由所述导电体203接置于所述线路构件20的第二侧20b上，以形成一组合式基板2b。
于本实施例中，该第一线路部21为线路板，其具有至少一第一介电层210与设于该第一介电层210上的第一线路层211。具体地，如图2B’所示，该第一线路部21为具有核心层212的基板，其核心层212的相对两表面上分别形成有第一线路层211，并以形成于该核心层212中的导电通孔213电性连接所述第一线路层211；或者，如图2B”所示，该第一线路部21为成本低于核心型基板的无核心层(coreless)的线路结构，其可采用MIS(MoldedInterconnect Substrate)制程制作，其成本低于RDL制程，且因该MIS制程所用的绝缘材采用molding compound作为绝缘体，相比于该RDL制程所采用如PI(polyimide)等软性材料的绝缘体，该MIS制程所形成的线路结构的结构强度高于该RDL制程所形成的线路结构的结构强度，而能够独立且悬置于所述线路构件20的第二侧20b上，因而该MIS制程为较佳选择。
此外，该线路构件20的线路层201的线路规格(线宽及线距)相同于或不同于该第一线路部21的第一线路层211的线路规格(线宽及线距)。
另外，该第一线路部21的最大宽度D1小于该多个线路构件20的相互距离最远的两者之间的最大宽度A。
如图2C所示，形成一包覆层25于该承载件9的离型层90上，以令该包覆层25包覆所述线路构件20与该第一线路部21。
于本实施例中，该包覆层25为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dryfilm)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)。例如，该包覆层25的制程可选择液态封胶(liquid compound)、喷涂(injection)、压合(lamination)或模压(compression molding)等方式形成于该离型层90上。
此外，该包覆层25具有相对的第一表面25a与第二表面25b，且该包覆层25以其第二表面25b结合于该承载板9的离型层90上，使该第一线路部21对应位于该包覆层25的第一表面25a之侧，且该多个线路构件20对应位于该包覆层25的第二表面25b之侧。
另外，可经由整平制程，如研磨方式，移除该包覆层25的部分材料，甚至移除该第一线路部21的部分材料，使该包覆层25的第一表面25a齐平该第一线路部21的表面，以令该第一线路部21的部分第一线路层211外露于该包覆层25的第一表面25a。
另外，于形成该包覆层25之前，可依需求设置至少一功能件24于该承载板9上，且令该包覆层25包覆该功能件24。例如，该功能件24为散热件、应力分散件(如金属框)或其它功能结构。具体地，该功能件24环绕所述线路构件20的布设范围，如图2C’所示的连续环形或如图2C”所示的不连续环形。
如图2D所示，移除该承载板9及其上的离型层90，以外露该包覆层25的第二表面25b及所述线路构件20的第一侧20a的导电体202，再沿如图2C所示的切割路径S进行切单制程，以获取另一种组合式基板2a。
于本实施例中，该功能件24嵌埋于该包覆层25的侧面25c并外露于该包覆层25的侧面25c。
如图2E所示，后续可于该组合式基板2a的该第一线路部21的最外层的第一线路层211上接置一个或多个电子元件26，以形成本发明的电子封装件2。
于本实施例中，该电子元件26为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该电子元件26为半导体芯片，其可经由多个如焊锡材料的导电凸块27采用覆晶方式设于该第一线路部21上并电性连接该第一线路层211，且以底胶28包覆该导电凸块27；或者，该电子元件26可经由多个焊线(图略)以打线方式电性连接该第一线路部21；亦或通过如导电胶或焊锡等导电材料(图略)电性连接该第一线路部21。然而，有关该电子元件26电性连接该第一线路部21的方式不限于上述。
此外，于后续制程中，该电子封装件2可经由该组合式基板2a的其中一侧(所述线路构件20的第一侧20a上)的导电体202接置于一如封装结构或如电路板的电子装置(图未示)上，其中，可依需求蚀刻该包覆层25的第二表面25b，使所述线路构件20的导电体202凸出该包覆层25的第二表面25b，以利接置于电子装置(图未示)上。或者，如图2E’所示的电子封装件2’，可于所述线路构件20的第一侧20a(或导电体202)上形成多个如焊球的导电元件29，以于后续制程中，该电子封装件2’可经由所述导电元件29接置于电子装置(图未示)上。
又如图2E’所示的电子封装件2’，该第一线路部21的最大宽度R1亦可等于该多个线路构件20的相互距离最远的两者之间的最大宽度A。
另外，如图2E”所示的电子封装件2”，亦可将该电子元件26配置于该组合式基板2a的线路构件20的第一侧20a的导电体202上，且将所述导电元件29配置于该第一线路部21上。
图3A至图3B为本发明的组合式基板3a的第二实施例的制法的剖面示意图。本实施例与第一实施例的差异在于新增另一线路部，其它制程大致相同，故以下不再赘述相同处。
如图3A所示，将一第二线路部22设于该承载板9的离型层90上，再将所述线路构件20以其第二侧20b的导电体203设于该第二线路部22上。
于本实施例中，该第二线路部22为线路板，其具有至少一第二介电层220与设于该第二介电层220上的第二线路层221。具体地，如图2B’所示的具核心层222与导电通孔223的封装基板、或如图2B”所示的无核心层(coreless)的线路结构。应可理解地，该第二线路部22的型态可同于或不同于该第一线路部21的型态。
此外，该线路构件20的线路层201的线路规格(线宽及线距)相同于或不同于该第二线路部22的第二线路层221的线路规格(线宽及线距)。
另外，该第二线路部22的最大宽度D2小于该多个线路构件20的相互距离最远的两者之间的最大宽度A。
如图3B所示，如同图2B至图2D所示的制程，设置第一线路部21与形成包覆层25，以获取另一种组合式基板3a，其中，该组合式基板3a于该线路构件20的第一侧20a与第二侧20b分别经由所述导电体202,203堆叠该第一线路部21与该第二线路部22。
此外，如图3B’所示，该第二线路部22的最大宽度R2亦可等于该多个线路构件20的相互距离最远的两者之间的最大宽度A。
如图3C所示，后续可于该组合式基板3a的该第一线路部21的最外层的第一线路层211上接置至少一电子元件26，以形成本发明的电子封装件3，且该组合式基板3a可于该第二线路部22上形成多个如焊球的导电元件29，以于后续制程中，该电子封装件3可经由所述导电元件29接置于电子装置(图未示)上。
此外，就前述第一实施例所形成的组合式基板2a与第二实施例所形成的组合式基板3a而言，基于图2D所示的组合式基板2a，若其第一线路部21为图2B’所示的core型且具有多层(如四层)第一线路层211时，相对该图3B所示的组合式基板3a，如该第一与第二线路部21,22均选用图2B’所示的core型，则可依需求平均分配线路层的层数，例如，该第一线路部21具有两层第一线路层211及该第二线路部22具有两层第二线路层221，以令所述线路构件20分别于其第一侧20a与第二侧20b上配置相同的布线层数，以因各该线路部的层数较少而能降低线路板制作成本；此外，若该第一与第二线路部21,22均选用图2B”所示的coreless型，基于图2D所示的组合式基板2a，将使该组合式基板2a仅于所述线路构件2的其中一侧(第二侧20b)配置多层线路层，致使该组合式基板2a存在发生翘曲的疑虑；相对地，该图3B所示的组合式基板3a，则可依需求平均分配线路层的层数，以令所述线路构件20分别于其第一侧20a与第二侧20b上配置相同的布线层数，以降低该组合式基板3a发生翘曲的风险。
应可理解地，如图4所示的组合式基板4a，基于第二实施例的制法(如图3A)，所述线路构件20的第一侧20a的导电体202上可依需求省略设置该第一线路部21的步骤，以形成类似于图2D所示的组合式基板2a。
因此，本发明的电子封装件的制法经由多个线路构件20与线路部组成所需的大尺寸基板(组合式基板2a,2b,3a,4a)，以大幅降低制作成本。
此外，经由至少一少层数(如1至4层)布线层的第一线路部21作为所述线路构件20与电子元件26及/或导电元件29的转接件，进而降低基板制作成本。进一步，经由上、下两片线路部(第一线路部21及第二线路部22)的配置，各该线路部的布线层数可再减半，因而更能降低基板制作成本。
另外，如图2B”所示的无核心层(coreless)的线路结构，若采用MIS制程制作，其结构强度较高，故于第二实施例中，能有足够的硬度，以于形成该包覆层25之前，有利于将该第一线路部21设置于所述线路构件20上方。
本发明亦提供一种电子封装件2,2’,2”,3，包括一组合式基板2a,2b,3a,4a、至少一电子元件26以及多个导电元件29，其中，该组合式基板2a,2b,3a,4a包括多个线路构件20以及堆叠于该多个线路构件20上的线路部(第一线路部21及/或第二线路部22)。于一实施例中，该多个线路构件20于其相对两侧堆叠有该第一线路部21与第二线路部22。进一步，该组合式基板2a,3a,4a还包括包覆该多个线路构件20与该线路部(第一线路部21及/或第二线路部22)的包覆层25。
所述的包覆层25具有相对的第一表面25a与第二表面25b。
所述的线路构件20相互间隔水平排设且嵌埋于该包覆层25中并电性连接该第一线路部21。
所述的第一线路部21嵌埋于该包覆层25中，以令该第一线路部21对应位于该包覆层25的第一表面25a之侧，使该第一线路部21较该多个线路构件20邻近该包覆层25的第一表面25a。
所述的第二线路部22嵌埋于该包覆层25中，以令该第二线路部22对应位于该包覆层25的第二表面25b之侧，使该第二线路部22较该多个线路构件20邻近该包覆层25的第二表面25b。
所述的电子元件26设于该组合式基板2a,3a,4a的其中一侧上，例如，该包覆层25的第一表面25a或第二表面25b上。
所述的导电元件29设于该组合式基板2a,3a,4a的另一侧上，例如，该包覆层25的第一表面25a或第二表面25b上。
于一实施例中，该多个线路构件20为线路板。
于一实施例中，该线路构件20经由多个导电体202,203堆叠及电性连接至该线路部(第一线路部21及/或第二线路部22)。
于一实施例中，所述的组合式基板2a,3a,4a还包括埋设于该包覆层25中的功能件24，其环绕该线路构件20。例如，该功能件24外露于该包覆层25。
综上所述，本发明的电子封装件及其组合式基板与制法中，经由将多个线路构件相互间隔设置，以增加布线区，故对于大尺寸板面的封装基板的需求，本发明的组合式基板不仅具有量产性，且单一组合式基板的制作成本极低，因而极具市场竞争力。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (21)

1.一种组合式基板，其特征在于，包括：
多个线路构件，其为相互间隔设置；以及
至少一线路部，其堆叠于该多个线路构件上且电性连接该多个线路构件，其中，该线路部的最大宽度小于或等于该多个线路构件的相互距离最远的两者之间的最大宽度。
2.根据权利要求1所述的组合式基板，其特征在于，该多个线路构件于其相对两侧均堆叠有该线路部。
3.根据权利要求1所述的组合式基板，其特征在于，该线路构件经由多个导电体堆叠及电性连接至该线路部。
4.根据权利要求1或2中任一项所述的组合式基板，其特征在于，该组合式基板还包括包覆该多个线路构件与该线路部的包覆层。
5.根据权利要求4所述的组合式基板，其特征在于，该组合式基板还包括埋设于该包覆层中且环绕该多个线路构件的功能件。
6.根据权利要求5所述的组合式基板，其特征在于，该功能件外露于该包覆层。
7.根据权利要求1所述的组合式基板，其特征在于，该多个线路构件为线路板。
8.根据权利要求1或2中任一项所述的组合式基板，其特征在于，经由多个导电体堆叠及电性连接至电子元件或结合导电元件。
9.一种组合式基板的制法，其特征在于，包括：
于一承载板上将多个线路构件与至少一线路部相互堆叠，令该多个线路构件相互间隔设置，且令该线路部电性连接该多个线路构件，其中，该线路部的最大宽度小于或等于该多个线路构件的相互距离最远的两者之间的最大宽度；以及
移除该承载板。
10.根据权利要求9所述的组合式基板的制法，其特征在于，该多个线路构件于其相对两侧均堆叠有该线路部。
11.根据权利要求9所述的组合式基板的制法，其特征在于，该线路构件经由多个导电体堆叠及电性连接至该线路部。
12.根据权利要求9或10中任一项所述的组合式基板的制法，其特征在于，该制法还包括形成包覆层于该承载板上以包覆该多个线路构件与该线路部。
13.根据权利要求12所述的组合式基板的制法，其特征在于，该线路构件或该线路部外露出该包覆层。
14.根据权利要求12所述的组合式基板的制法，其特征在于，该组合式基板的相对两侧皆外露出该包覆层，以经由多个导电体堆叠及电性连接至电子元件或结合导电元件。
15.根据权利要求12所述的组合式基板的制法，其特征在于，该制法还包括于形成该包覆层之前，设置功能件于该承载板上，且该功能件环绕该多个线路构件。
16.根据权利要求15所述的组合式基板的制法，其特征在于，该功能件外露于该包覆层。
17.根据权利要求9所述的组合式基板的制法，其特征在于，该多个线路构件与该线路部的设置顺序包括：
置放该多个线路构件于该承载板上；以及
将该线路部堆叠于该多个线路构件上。
18.根据权利要求9所述的组合式基板的制法，其特征在于，该多个线路构件与该线路部的设置顺序包括：
置放该线路部于该承载板上；以及
将该多个线路构件以其中一侧堆叠于该线路部上。
19.根据权利要求18所述的组合式基板的制法，其特征在于，该制法还包括将另一线路部堆叠于该多个线路构件的另一侧上。
20.一种电子封装件，其特征在于，包括：
根据权利要求1所述的组合式基板；以及
电子元件，其设于该组合式基板的其中一侧上且电性连接该组合式基板。
21.根据权利要求20所述的电子封装件，其特征在于，该电子封装件还包括多个导电元件，其设于该组合式基板的另一侧上且电性连接该组合式基板。
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