CN112242359A - 一种芯片封装结构及芯片封装方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000002313 adhesive film Substances 0.000 claims abstract description 42
- 239000011159 matrix material Substances 0.000 claims description 95
- 239000003292 glue Substances 0.000 claims description 55
- 239000012530 fluid Substances 0.000 claims description 46
- 239000000853 adhesive Substances 0.000 claims description 19
- 230000001070 adhesive effect Effects 0.000 claims description 19
- 238000005520 cutting process Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000003822 epoxy resin Substances 0.000 claims description 9
- 229920000647 polyepoxide Polymers 0.000 claims description 9
- 239000002243 precursor Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 239000000741 silica gel Substances 0.000 claims description 7
- 229910002027 silica gel Inorganic materials 0.000 claims description 7
- 229910052718 tin Inorganic materials 0.000 claims description 7
- 239000011135 tin Substances 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 238000003466 welding Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 229920001296 polysiloxane Polymers 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract 5
- 239000012790 adhesive layer Substances 0.000 abstract 3
- 238000001723 curing Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000000499 gel Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- Computer Hardware Design (AREA)
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Abstract
本发明涉及芯片封装技术领域，公开一种芯片封装结构及芯片封装方法，其中的芯片封装结构包括：芯片本体、绝缘胶膜、绝缘覆盖层和电极引出部件；其中，绝缘胶膜覆盖于芯片本体的底面，绝缘覆盖层覆盖于芯片本体顶面，绝缘胶膜和绝缘覆盖层配合以包裹芯片本体；芯片本体顶面具有电极，电极引出部件的一端与电极电连接、另一端延伸至绝缘覆盖层外。上述芯片封装结构，可以有效减少芯片封装后的体积，同时提高封装效率。
Description
技术领域
本发明涉及芯片封装技术领域，特别涉及一种芯片封装结构及芯片封装方法。
背景技术
芯片在制备完成后，为了对其进行电气保护和物理保护，通常需要对芯片进行封装。
现有技术中，封装芯片通常采用以下方式：先对整块晶圆进行切割，分别形成多个芯片，再将芯片通过结合材等固定在引线框架上，然后通过焊线等将芯片的电极电连接到引线框架，并且使用绝缘胶对芯片、焊线和部分引线框架进行包裹隔离，引线框架延伸至绝缘胶外，以与PCB板等进行连接。
以上现有技术至少存在以下缺陷：第一，引线框架尺寸较大，各焊线之间需要保持一定的距离，故封装后的芯片封装结构尺寸较大，不利于实现集成化；第二，封装芯片的过程效率低下。
发明内容
本发明公开了一种芯片封装结构及芯片封装方法，用于解决封装结构尺寸大，以及封装效率低下的技术问题。
为达到上述目的，本发明提供以下技术方案：
一种芯片封装结构，包括：芯片本体、绝缘胶膜、绝缘覆盖层和电极引出部件；其中，
所述绝缘胶膜覆盖于所述芯片本体的底面，所述绝缘覆盖层覆盖于所述芯片本体顶面，所述绝缘胶膜和所述绝缘覆盖层配合以包裹所述芯片本体；
所述芯片本体顶面具有电极，所述电极引出部件的一端与所述电极电连接、另一端延伸至所述绝缘覆盖层外。
以上芯片封装结构中，通过覆盖芯片本体底面的绝缘胶膜和覆盖于芯片本体顶面的绝缘覆盖层相互配合即可将芯片本体包裹，实现对芯片本体的绝缘封装，同时，电极引出部件一端与芯片本体顶面的电极连接、另一端延伸至绝缘覆盖层外，以与PCB板等的电极连接；以上芯片封装结构取消了引线框架，同时，无需焊线，使整个芯片封装结构的体积缩小，有利于实现集成化；同时，以上芯片封装结构在生产过程中无需将切割好的芯片转移至引线框架等步骤，而只需要采用绝缘胶膜和绝缘覆盖层将芯片本体包裹即可，有利于提高芯片的封装效率。
优选地，所述电极引出部件为金属导电块。
优选地，所述金属导电块的材质为铜、金或者锡。
优选地，所述绝缘胶膜的材质为环氧树脂和硅胶中的至少一种；
所述绝缘覆盖层为环氧树脂和硅胶中的至少一种。
一种芯片封装方法，至少包含以下步骤：
在芯片母体上的电极上形成电极引出部件；
在芯片母体的底面形成绝缘胶膜母体；
在绝缘胶膜母体背离芯片母体的底面形成与绝缘胶膜母体粘结的定位胶膜；
将芯片母体切割成多个芯片本体；
向芯片本体的顶面灌绝缘流体胶，其中，绝缘流体胶覆盖芯片本体的顶面并填充于芯片本体之间缝隙中，且电极引出部件的顶端露在绝缘流体胶外；
对绝缘流体胶固化，沿每相邻两个芯片本体之间的缝隙切割固化后的绝缘流体胶，以形成覆盖芯片本体顶面和侧面的绝缘覆盖层；
沿每相邻两个芯片本体之间的缝隙将绝缘胶膜母体切开；
使芯片封装结构从定位胶膜上脱落。
在以上芯片封装方法中，通过在芯片母体的底面形成绝缘胶膜母体，然后在绝缘胶膜母体背离芯片母体的底面形成与绝缘胶膜母体粘结的定位胶膜，以防止在绝缘胶膜母体和芯片母体被切割成独立的单元结构后，芯片本体之间发生错位；将芯片母体切割成多个芯片本体，然后通过向芯片本体的顶面灌绝缘流体胶，并使绝缘流体胶覆盖芯片本体顶面以对芯片本体顶面进行绝缘保护，同时，绝缘流体胶填充进相邻芯片本体之间的缝隙中，在绝缘流体胶固化后，再对缝隙中的绝缘流体胶进行切割，即可使相邻的芯片封装结构分离，同时，使芯片本体侧面覆盖有绝缘覆盖层，在切割固化后的绝缘流体胶或者芯片母体时将绝缘胶膜母体切割开，使芯片封装结构从定位胶膜上脱落，即可完成芯片的封装。以上过程中，无需将芯片母体切割后形成芯片本体，再将芯片本体转移至引线框架，同时，现有技术中只能对一条引线框架上的少数几个芯片进行封装，而本申请可以同时对整个晶圆所制成的大量芯片本体同时进行封装，封装效率大幅提高；另外，通过这种封装方法所形成的芯片封装结构，由于没有采用引线框架，而只用绝缘胶膜和绝缘覆盖层对芯片本体进行封装，整体体积缩小，有利于实现集成化。
优选地，在步骤所述将芯片母体切割成多个芯片本体时，同时将绝缘胶膜母体切开；或者，
在步骤所述沿每相邻两个芯片本体之间的缝隙切割固化后的绝缘流体胶时，同时将绝缘胶膜母体切开。
优选地，步骤所述在芯片母体上的电极上形成电极引出部件位于步骤所述在芯片母体的底面形成绝缘胶膜母体之前；或者，
步骤所述在芯片母体上的电极上形成电极引出部件位于步骤所述在芯片母体的底面形成绝缘胶膜母体之后，且在步骤所述在芯片母体上的电极上形成电极引出部件之前去除芯片母体上的电极表面的氧化层。
优选地，所述在芯片母体上的电极上形成电极引出部件，具体包括：
采用植球工艺在电极表面形成金属球，或者，在电极表面点锡，或者，在电极表面焊接铜柱。
优选地，步骤所述在芯片母体的底面形成绝缘胶膜母体，具体包括：
在芯片母体的底面贴附柔性绝缘胶膜母体，并对柔性绝缘胶膜母体固化。
优选地，步骤所述对柔性绝缘胶膜母体固化和步骤所述对绝缘流体胶固化均采用加热固化的方式，且所述对柔性绝缘胶膜母体固化的温度低于对绝缘流体胶固化的温度。
优选地，所述柔性绝缘胶膜母体的材质为环氧树脂，所述对柔性绝缘胶膜母体固化的温度范围为140℃～180℃；
所述绝缘流体胶的材质为硅胶，所述对绝缘流体胶固化的温度范围为100℃～180℃。
附图说明
图1为本申请实施例提供的芯片封装结构的内部结构剖视图；
图2位本申请实施例提供的芯片封装结构的俯视图；
图3为本申请实施例提供的封装方法中芯片母体的结构示意图；
图4为本申请实施例提供的封装方法中S100步骤后的结构示意图；
图5为本申请实施例提供的封装方法中S200步骤后的结构示意图；
图6为本申请实施例提供的封装方法中S250步骤后的结构示意图；
图7为本申请实施例提供的封装方法中S300步骤后的结构示意图；
图8为本申请实施例提供的封装方法中S400步骤后的结构示意图；
图9为本申请实施例提供的封装方法中S500步骤后的结构示意图；
图10为本申请实施例提供的封装方法中S600步骤后的结构示意图；
图11为本申请实施例提供的封装方法中S800步骤后的结构示意图。
图标：1-绝缘胶膜；1'-绝缘胶膜母体；2-芯片本体；3S-源极；3D-漏极；3G-栅极；4S-源极引出部件；4D-漏极引出部件；4G-栅极引出部件；5-绝缘覆盖层；5'-绝缘流体胶；6-定位胶膜。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1和图2，本申请实施例提供的芯片封装结构，包括：芯片本体2、绝缘胶膜1、绝缘覆盖层5和电极引出部件(如图1中的源极引出部件4S、漏极引出部件4D和栅极引出部件4G)；其中，
绝缘胶膜1覆盖于芯片本体2的底面，绝缘覆盖层5覆盖于芯片本体2顶面，绝缘胶膜1和绝缘覆盖层5配合以包裹芯片本体2；
芯片本体2顶面具有电极(如图1和图2中的源极3S、漏极3D和栅极3G)，电极引出部件的一端与电极电连接、另一端延伸至绝缘覆盖层5外。
以上芯片封装结构中，通过覆盖芯片本体2底面的绝缘胶膜1和覆盖于芯片本体2顶面的绝缘覆盖层5相互配合即可将芯片本体2包裹，实现对芯片本体2的绝缘封装，同时，电极引出部件一端与芯片本体2顶面的电极连接、另一端延伸至绝缘覆盖层5外，以与PCB板等的电极连接；以上芯片封装结构取消了引线框架，同时，无需焊线，使整个芯片封装结构的体积缩小，有利于实现集成化；同时，以上芯片封装结构在生产过程中无需将切割好的芯片转移至引线框架等步骤，而只需要采用绝缘胶膜1和绝缘覆盖层5将芯片本体2包裹即可，有利于提高芯片的封装效率。
在一个具体的实施例中，电极引出部件为金属导电块，例如金属导电块的材质可以为铜、金或者锡。具体可以采用金属植球工艺将铜或者金的球体植在相应的电极处，或者，可以采用在芯片本体2的电极处焊接铜柱，再或者，可以在芯片本体2的电极处点锡，以形成电极引出部件；以上电极引出部件的结构避免使用焊线，有利于避免杂散电感。
在一个具体的实施例中，绝缘胶膜1的材质为环氧树脂和硅胶中的至少一种；绝缘覆盖层5为环氧树脂和硅胶中的至少一种。
本申请实施例提供的芯片封装方法，至少包含以下步骤：
S100：如图4所示，在如图3所示的芯片母体中的电极上形成电极引出部件，如在源极3S表面形成源极引出部件4S，在漏极3D表面形成漏极引出部件4D，在栅极3G形成栅极引出部件4G；
S200：如图5所示，在芯片母体的底面形成绝缘胶膜母体1’；
S300：如图7所示，在绝缘胶膜母体1’背离芯片母体的底面形成与绝缘胶膜母体1’粘结的定位胶膜6；
S400：如图8所示，将芯片母体切割成多个芯片本体2；
S500：如图9所示，向芯片本体2的顶面灌绝缘流体胶5’，其中，绝缘流体胶5’覆盖芯片本体2的顶面并填充于芯片本体2之间缝隙中，且电极引出部件的顶端露在绝缘流体胶5’外；
S600：如图10所示，对绝缘流体胶5’固化，沿每相邻两个芯片本体2之间的缝隙切割固化后的绝缘流体胶5’，以形成覆盖芯片本体2顶面和侧面的绝缘覆盖层5；
S700：沿每相邻两个芯片本体2之间的缝隙将绝缘胶膜母体1’切开；
S800：如图11所示，使芯片封装结构从定位胶膜6上脱落。
当然，为了对芯片封装结构进行标记，可以如图6所示，在步骤S200和步骤S300之间增加如下步骤S250：对绝缘胶膜母体1’与每个芯片本体2对应的区域镭射打码。
在以上芯片封装方法中，通过在芯片母体的底面形成绝缘胶膜母体1’，然后在绝缘胶膜母体1’背离芯片母体的底面形成与绝缘胶膜母体1’粘结的定位胶膜6，以防止在绝缘胶膜母体1’和芯片母体被切割成独立的单元结构后，芯片本体2之间发生错位；将芯片母体切割成多个芯片本体2，然后通过向芯片本体2的顶面灌绝缘流体胶5’，并使绝缘流体胶5’覆盖芯片本体2顶面以对芯片本体2顶面进行绝缘保护，同时，绝缘流体胶5’填充进相邻芯片本体2之间的缝隙中，在绝缘流体胶5’固化后，再对缝隙中的绝缘流体胶5’进行切割，即可使相邻的芯片封装结构分离，同时，使芯片本体2侧面覆盖有绝缘覆盖层5，在切割固化后的绝缘流体胶5’或者芯片母体时将绝缘胶膜母体1’切割开，使芯片封装结构从定位胶膜6上脱落，即可完成芯片的封装。以上过程中，无需将芯片母体切割后形成芯片本体2，再将芯片本体2转移至引线框架，同时，现有技术中只能对一条引线框架上的少数几个芯片进行封装，而本申请可以同时对整个晶圆所制成的大量芯片本体2同时进行封装，封装效率大幅提高；另外，通过这种封装方法所形成的芯片封装结构，由于没有采用引线框架，而只用绝缘胶膜1和绝缘覆盖层5对芯片本体2进行封装，整体体积缩小，有利于实现集成化。
在一个具体的实施例中，在步骤将芯片母体切割成多个芯片本体2时，同时将绝缘胶膜母体1’切开，即S700步骤位于S400步骤和S500步骤之间，以最终获得如图1所示的芯片封装结构，即绝缘覆盖层5同时覆盖芯片本体2和绝缘胶膜1；或者，
在步骤沿每相邻两个芯片本体2之间的缝隙切割固化后的绝缘流体胶5’时，同时将绝缘胶膜母体1’切开，这样最终能够获得绝缘覆盖层5只覆盖芯片本体2而不覆盖绝缘胶膜1。
另外，步骤S100可以如前所示位于步骤S200之前；或者，
步骤S100位于步骤S200之后(但要始终保持在步骤S500之前)，但是，为了使电极引出部件与电极良好接触，要在步骤S100之前去除芯片母体上的电极表面的氧化层。
在一个具体的实施例中，在芯片母体上的电极上形成电极引出部件，具体包括：
采用植球工艺在电极表面形成金属球，或者，在电极表面点锡，或者，在电极表面焊接铜柱。
在一个具体的实施例中，步骤S200，具体包括：
在芯片母体的底面贴附柔性绝缘胶膜母体1’，并对柔性绝缘胶膜母体1’固化，以使柔性绝缘胶膜母体1’凝固，其中，固化方式可以是热固化或者紫外线固化。
在一个更具体的实施例中，步骤对柔性绝缘胶膜母体1’固化和步骤对绝缘流体胶5’固化均采用加热固化的方式，且对柔性绝缘胶膜母体1’固化的温度低于对绝缘流体胶5’固化的温度；对柔性绝缘胶膜母体1’固化的温度高于或者等于对绝缘流体胶5’固化的温度，则在对绝缘流体胶5’固化后，再采用过高的温度对柔性绝缘胶膜母体1’固化时会使原本已经固化好的绝缘流体胶5’(即绝缘覆盖层5)造成损伤。
其中，柔性绝缘胶膜母体1’的材质为环氧树脂，对柔性绝缘胶膜母体1’固化的温度范围为140℃～180℃，例如，可以为140℃、150℃、160℃或180℃；
绝缘流体胶5’的材质为硅胶，对绝缘流体胶5’固化的温度范围为100℃～180℃，例如为100℃、120℃、150℃、165℃、175℃或者180℃。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种芯片封装结构，其特征在于，包括：芯片本体、绝缘胶膜、绝缘覆盖层和电极引出部件；其中，
所述绝缘胶膜覆盖于所述芯片本体的底面，所述绝缘覆盖层覆盖于所述芯片本体顶面，所述绝缘胶膜和所述绝缘覆盖层配合以包裹所述芯片本体；
所述芯片本体顶面具有电极，所述电极引出部件的一端与所述电极电连接、另一端延伸至所述绝缘覆盖层外。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述电极引出部件为金属导电块。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述金属导电块的材质为铜、金或者锡。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述绝缘胶膜的材质为环氧树脂和硅胶中的至少一种；
所述绝缘覆盖层为环氧树脂和硅胶中的至少一种。
5.一种芯片封装方法，其特征在于，至少包含以下步骤：
在芯片母体上的电极上形成电极引出部件；
在芯片母体的底面形成绝缘胶膜母体；
在绝缘胶膜母体背离芯片母体的底面形成与绝缘胶膜母体粘结的定位胶膜；
将芯片母体切割成多个芯片本体；
向芯片本体的顶面灌绝缘流体胶，其中，绝缘流体胶覆盖芯片本体的顶面并填充于芯片本体之间缝隙中，且电极引出部件的顶端露在绝缘流体胶外；
对绝缘流体胶固化，沿每相邻两个芯片本体之间的缝隙切割固化后的绝缘流体胶，以形成覆盖芯片本体顶面和侧面的绝缘覆盖层；
沿每相邻两个芯片本体之间的缝隙将绝缘胶膜母体切开；
使芯片封装结构从定位胶膜上脱落。
6.根据权利要求5所述的芯片封装方法，其特征在于，在步骤所述将芯片母体切割成多个芯片本体时，同时将绝缘胶膜母体切开；或者，
在步骤所述沿每相邻两个芯片本体之间的缝隙切割固化后的绝缘流体胶时，同时将绝缘胶膜母体切开。
7.根据权利要求5所述的芯片封装方法，其特征在于，步骤所述在芯片母体上的电极上形成电极引出部件位于步骤所述在芯片母体的底面形成绝缘胶膜母体之前；或者，
步骤所述在芯片母体上的电极上形成电极引出部件位于步骤所述在芯片母体的底面形成绝缘胶膜母体之后，且在步骤所述在芯片母体上的电极上形成电极引出部件之前去除芯片母体上的电极表面的氧化层。
8.根据权利要求5所述的芯片封装方法，其特征在于，所述在芯片母体上的电极上形成电极引出部件，具体包括：
采用植球工艺在电极表面形成金属球，或者，在电极表面点锡，或者，在电极表面焊接铜柱。
9.根据权利要求5所述的芯片封装方法，其特征在于，步骤所述在芯片母体的底面形成绝缘胶膜母体，具体包括：
在芯片母体的底面贴附柔性绝缘胶膜母体，并对柔性绝缘胶膜母体固化。
10.根据权利要求9所述的芯片封装方法，其特征在于，步骤所述对柔性绝缘胶膜母体固化和步骤所述对绝缘流体胶固化均采用加热固化的方式，且所述对柔性绝缘胶膜母体固化的温度低于对绝缘流体胶固化的温度。
11.根据权利要求10所述的芯片封装方法，其特征在于，所述柔性绝缘胶膜母体为环氧树脂，所述对柔性绝缘胶膜母体固化的温度范围为140℃～180℃；
所述绝缘流体胶为硅胶，所述对绝缘流体胶固化的温度范围为100℃～180℃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910639479.6A CN112242359A (zh) | 2019-07-16 | 2019-07-16 | 一种芯片封装结构及芯片封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910639479.6A CN112242359A (zh) | 2019-07-16 | 2019-07-16 | 一种芯片封装结构及芯片封装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112242359A true CN112242359A (zh) | 2021-01-19 |
Family
ID=74166624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910639479.6A Pending CN112242359A (zh) | 2019-07-16 | 2019-07-16 | 一种芯片封装结构及芯片封装方法 |
Country Status (1)
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| CN (1) | CN112242359A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101515551A (zh) * | 2008-02-22 | 2009-08-26 | 株式会社瑞萨科技 | 半导体器件的制备方法 |
| CN105140184A (zh) * | 2015-07-30 | 2015-12-09 | 常州银河世纪微电子有限公司 | 芯片级封装方法 |
| CN106783642A (zh) * | 2016-12-29 | 2017-05-31 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片及其封装方法 |
| CN208507648U (zh) * | 2018-07-11 | 2019-02-15 | 珠海格力电器股份有限公司 | 一种电子元件封装结构及半导体器件 |
| CN110223924A (zh) * | 2019-07-15 | 2019-09-10 | 珠海格力电器股份有限公司 | 一种晶圆级封装方法和晶圆 |
-
2019
- 2019-07-16 CN CN201910639479.6A patent/CN112242359A/zh active Pending
Patent Citations (5)
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