CN111326416B - 刻蚀方法 - Google Patents
刻蚀方法 Download PDFInfo
- Publication number
- CN111326416B CN111326416B CN202010250786.8A CN202010250786A CN111326416B CN 111326416 B CN111326416 B CN 111326416B CN 202010250786 A CN202010250786 A CN 202010250786A CN 111326416 B CN111326416 B CN 111326416B
- Authority
- CN
- China
- Prior art keywords
- etching
- word line
- gate layer
- thickness
- sccm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005530 etching Methods 0.000 title claims abstract description 168
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 110
- 238000001312 dry etching Methods 0.000 claims description 11
- 239000011241 protective layer Substances 0.000 claims description 11
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 5
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种刻蚀方法,所述刻蚀方法包括:提供一衬底,所述衬底上依次堆叠有控制栅层和浮栅层以及贯穿所述控制栅层和所述浮栅层的第一字线和第二字线。所述第一字线位于逻辑区,所述第二字线位于存储单元区。刻蚀第一厚度的第一字线;刻蚀所述逻辑区中的浮栅层和第二厚度的第一字线,以暴露所述逻辑区中的控制栅层;刻蚀所述逻辑区中的控制栅层和第三厚度的第一字线,以去除所述逻辑区中的控制栅层。因此,在逻辑区刻蚀中,通过先刻蚀第一厚度的第一字线,再同步刻蚀第一字线和浮栅层、控制栅层的同步刻蚀,避免了因第一字线刻蚀速率低而产生刻蚀残留。故所述刻蚀方法能够解决因刻蚀选择比而产生刻蚀残留的问题,保障工艺效果,节约工艺时间。
Description
技术领域
本发明涉及半导体制造技术领域,特别涉及一种刻蚀方法。
背景技术
刻蚀选择比是指在同一刻蚀条件下一种材料与另一种材料的刻蚀速率比。刻蚀选择比反映了不同的材料被同一种刻蚀气体或刻蚀液体所刻蚀的速率不同。因而,在面对一些比较复杂的多层膜系结构时,由于刻蚀过程中刻蚀选择比的问题,常常会产生刻蚀达不到预期,刻蚀残留或穿洞等问题。
在存储器平台的刻蚀中,由于结构复杂,刻蚀选择比对刻蚀效果的影响很大,往往会带来很多刻蚀问题。尤其在存储器逻辑区刻蚀制程里,由于受设备的限制,我们首先要将所有的膜层,包括逻辑区和外围区域中所有的氧化层、氮化层以及氧化层(ONO膜层)以上的膜层结构全部刻蚀干净,然后再去除ONO膜层。其中,在刻蚀ONO膜层以上的膜层结构的工艺过程中对于刻蚀选择比的要求非常高,而现有的刻蚀方法无法满足所有的刻蚀要求,部分膜层刻蚀速率高,部分膜层刻蚀速率低,刻蚀速率高的膜层存在穿洞的风险,而刻蚀速率低的膜层往往会产生刻蚀残留,严重影响工艺效率。
因此,需要一种新的刻蚀方法能够避免在逻辑区刻蚀过程中刻蚀选择比对膜系结构刻蚀的影响,从而保证达到刻蚀预期,提高工艺效率。
发明内容
本发明的目的在于提供一种刻蚀方法,以解决在对多层膜系结构刻蚀时,刻蚀选择比对刻蚀效果影响的问题。
为解决上述技术问题,本发明提供一种刻蚀方法,所述刻蚀方法包括:
提供一衬底,所述衬底上依次堆叠有控制栅层和浮栅层以及贯穿所述控制栅层和所述浮栅层的第一字线和第二字线;其中,所述衬底包括逻辑区和存储单元区,所述第一字线位于所述逻辑区,所述第二字线位于所述存储单元区;
刻蚀第一厚度的所述第一字线;
刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线,以暴露所述逻辑区中的所述控制栅层;
刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线,以去除所述逻辑区中的所述控制栅层。
可选的,在所述的刻蚀方法中,第一厚度的所述第一字线占所述第一字线总厚度的比例为9%~10%。
可选的,在所述的刻蚀方法中,刻蚀所述第一厚度的所述第一字线以使得所述第一字线的上表面低于所述逻辑区中的所述浮栅层的上表面。
可选的,在所述的刻蚀方法中,刻蚀所述第二厚度的所述第一字线后,以使得所述第一字线的上表面与所述逻辑区中的所述控制栅层的上表面齐平。
可选的,在所述的刻蚀方法中,所述第三厚度等于所述逻辑区中的所述控制栅层的厚度。
可选的,在所述的刻蚀方法中,采用干法刻蚀工艺刻蚀所述第一厚度的所述第一字线,工艺条件包括:通入的刻蚀气体包括HBr和O2;且所述刻蚀气体压强的取值范围为20mT~50mT;HBr气流量的取值范围为300sccm~400sccm;O2气流量的取值范围为5sccm~10sccm;刻蚀时间的取值范围为30s~50s。
可选的,在所述的刻蚀方法中,采用干法刻蚀工艺刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线,工艺条件包括:通入的刻蚀气体为含氟气体;且所述刻蚀气体的压强介于5mT~10mT;所述刻蚀气体的流量介于100sccm~200sccm;所述刻蚀气体的刻蚀时间介于60s~100s。
可选的,在所述的刻蚀方法中,采用干法刻蚀工艺刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线,工艺条件包括:所述刻蚀气体包括HBr和O2;且所述刻蚀气体压强的取值范围为20mT~50mT;HBr气流量的取值范围为300sccm~400sccm;O2气流量的取值范围为5sccm~10sccm;刻蚀时间的取值范围为30s~50s。
可选的,在所述的刻蚀方法中,在提供所述衬底的步骤中,所述浮栅层、所述第一字线以及所述第二字线上形成有保护层;
在刻蚀第一厚度的所述第一字线的步骤之前,所述刻蚀方法还包括:通过干法刻蚀工艺刻蚀所述逻辑区中的所述保护层并使得所述浮栅层和所述第一字线裸露。
可选的,在所述的刻蚀方法中,在刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线后,且在刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线之前,所述刻蚀方法还包括:对所述逻辑区中的所述浮栅层进行过刻蚀;其中所述过刻蚀为干法刻蚀,通入的刻蚀气体包括CF4和CH2F2,所述刻蚀气体压强的取值范围为20mT~30mT;气流量的取值范围为60sccm~150sccm;刻蚀时间的取值范围为20s~40s。
综上,本发明提供一种刻蚀方法,所述刻蚀方法包括:提供一衬底,所述衬底上依次堆叠有控制栅层和浮栅层以及贯穿所述控制栅层和所述浮栅层的第一字线和第二字线,其中,所述第一字线位于所述逻辑区,所述第二字线位于所述存储单元区。首先,刻蚀第一厚度的所述第一字线。然后,刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线,以暴露所述逻辑区中的所述控制栅层。最后,刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线,以去除所述逻辑区中的所述控制栅层。因此,在逻辑区刻蚀中,通过先刻蚀第一厚度的所述第一字线,再进行所述第一字线和所述浮栅层以及所述第一字线和所述控制栅层的同步刻蚀,避免了因所述第一字线刻蚀速率低而产生刻蚀残留。故所述刻蚀方法能够解决因刻蚀选择比而产生刻蚀残留的问题,保障工艺效果,节约工艺时间。
附图说明
图1是本发明实施例中的刻蚀方法流程图;
图2是本发明实施例中的衬底上形成的膜系结构示意图;
图3是本发明实施例中的逻辑区和外围区的膜系结构示意图;
图4~6是本发明实施例中的刻蚀方法中各步骤状态示意图;
其中,附图标记说明:
100-衬底;101-控制栅层;102-浮栅层;103-保护层;104a-第一字线;104b-第二字线;105-光刻胶掩膜层;106-侧墙结构;106a-隧穿氧化层;106b-氮化硅层;106c-氧化硅层;107-栅氧化层;108-浮栅多晶硅层;109-ONO膜层;
L-逻辑区;C-存储单元区;P-外围区。
具体实施方式
以下结合附图和具体实施例对本发明提出的刻蚀方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。
本实施例提供一种刻蚀方法,其中所述刻蚀方法中的刻蚀工艺为干法刻蚀,所述刻蚀方法包括:
步骤一S10:请参阅图1~3,提供一衬底100,所述衬底100上依次堆叠有控制栅层101和浮栅层102以及贯穿所述控制栅层101和所述浮栅层102的第一字线104a和第二字线105b;其中,所述衬底100包括逻辑区L和存储单元区C,所述第一字线104a位于所述逻辑区L,所述第二字线104b位于所述存储单元区C。
此外,如图2所示,所述衬底还包括外围区P。并且所述浮栅层102上还形成有保护层103,进一步的,所述保护层材质为氮化硅。其中在所述存储单元区C,所述保护层上形成有光刻胶掩膜层105,所述光刻胶掩膜层105在本实施例的刻蚀工艺中用于保护所述存储单元区C,避免所述存储单元区C被刻蚀。同时,在所述衬底100上且在所述控制栅层101下,所述衬底100上依次堆叠有栅氧化层107、浮栅多晶硅层108,以及ONO膜层109(氧化层、氮化层以及氧化层)。
其中,所述第一字线104a和所述第二字线104b的两侧形成有侧墙结构106,如图2所示,所述侧墙结构106中包括隧穿氧化层106a、氮化硅层106b以及氧化硅层106c。同时,所述第一字线104a和所述第二字线104b的上表面还形成有一层字线保护层,用于保护字线在其他刻蚀工艺中不被刻蚀。
步骤二S20:请参阅图4,刻蚀第一厚度的所述第一字线104a。
本实施例提供的刻蚀方法所涉及的刻蚀区域为所述逻辑区L和所述外围区P。其中,在刻蚀所述第一厚度的所述第一字线104a之前,需要对所述逻辑区L和所述外围区P上的保护层103以及所述字线保护层,进行刻蚀。因此,先通入刻蚀气体CF4,刻蚀所述保护层103和所述字线保护层,以使所述浮栅层102和所述第一字线104a裸露。
然后继续刻蚀所述浮栅层、所述第一字线104a以及所述侧墙结构106的氧化层。其中,由于所述刻蚀气体CF4对所述浮栅层102、所述第一字线104a以及所述侧墙结构106的氧化层的刻蚀选择比为1:0.9:1。所述第一字线104a的刻蚀速率低于所述浮栅层102和所述侧墙结构106的氧化层。所以,刻蚀一定时间后,所述字线104a的高度将明显高于所述浮栅层102和所述侧墙结构106的氧化层。如果继续刻蚀,则会出现外围区P被吃穿且所述第一字线104a残留的现象。因此,当所述第一字线104a高于所述浮栅层102和所述侧墙结构106的氧化层时,停止刻蚀气体CF4的通入。更换为HBr和O2的混合刻蚀气体,单独对所述第一字线104a进行刻蚀。其中HBr和O2的混合刻蚀气体压强的取值范围为20mT~50mT;HBr气流量的取值范围为300sccm~400sccm;O2气流量的取值范围为5sccm~10sccm;刻蚀时间的取值范围为30s~50s。
刻蚀第一厚度的所述第一字线104a,以使刻蚀后的所述第一字线104a的高度低于所述浮栅层102和所述侧墙结构106。进一步的,所述第一厚度的所述第一字线104a占所述第一字线104a总厚度的比例为9%~10%。
步骤三S30:请参阅图5,刻蚀所述逻辑区L中的所述浮栅层102和第二厚度的所述第一字线104a,以暴露所述逻辑区L中的所述控制栅层101。与此同时,刻蚀所述外围区P中的所述浮栅层102,并使得所述外围区P中的所述控制栅层101裸露。刻蚀所述第二厚度的所述第一字线104a后,以使得所述第一字线104a的上表面与所述逻辑区L中的所述控制栅层101的上表面齐平。
由于经所述步骤二S20处理后,所述第一字线104a的厚度低于所述侧墙结构106以及所述浮栅层102的厚度,进而保障在刻蚀所述侧墙结构106以及所述浮栅层102时,不会出现所述外围区P穿孔以及所述第一字线104a残留的问题,从而避免了刻蚀选择比对整体刻蚀工艺的影响。
进一步的,所述步骤三中通入的刻蚀气体为含氟气体,优选为CF4气体。所述刻蚀气体的压强介于5mT~10mT;所述刻蚀气体的流量介于100sccm~200sccm;所述刻蚀气体的刻蚀时间介于60s~100s。
此外,在刻蚀所述逻辑区L中的所述浮栅层102和第二厚度的所述第一字线104a后,所述刻蚀方法还包括:对所述逻辑区L中的所述浮栅层102进行过刻蚀,进而修饰刻蚀中的形貌,以保证所述侧壁结构106以及所述浮栅层102被刻蚀干净。其中,所述过刻蚀通入的刻蚀气体包括CF4和CH2F2,所述刻蚀气体压强的取值范围为20mT~30mT;气流量的取值范围为60sccm~150sccm;刻蚀时间的取值范围为20s~40s。
步骤四S40:请参阅图6,刻蚀所述逻辑区L中的所述控制栅层101和第三厚度的所述第一字线104a,以去除所述逻辑区L中的所述控制栅层101。此外,经同步刻蚀去除所述外围区P中的所述控制栅层101。其中,所述第三厚度等于所述逻辑区L中的所述控制栅层101的厚度。
其中,所述控制栅层101和第三厚度的所述第一字线104a时,所述刻蚀气体包括HBr和O2;且所述刻蚀气体压强的取值范围为20mT~50mT;HBr气流量的取值范围为300sccm~400sccm;O2气流量的取值范围为5sccm~10sccm;刻蚀时间的取值范围为30s~50s。
综上所述,本实施例提供一种刻蚀方法,所述刻蚀方法针对在逻辑区L刻蚀中,通过先刻蚀第一厚度的所述第一字线104a,再进行所述第一字线104a和所述浮栅层102以及所述第一字线104a和所述控制栅层101的同步刻蚀,避免了因所述第一字线104a刻蚀速率低而产生刻蚀残留。故所述刻蚀方法能够解决因刻蚀选择比而产生刻蚀残留的问题,保障工艺效果,节约工艺时间。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (10)
1.一种刻蚀方法,其特征在于,所述刻蚀方法包括:
提供一衬底,所述衬底上依次堆叠有控制栅层和浮栅层以及贯穿所述控制栅层和所述浮栅层的第一字线和第二字线;其中,所述衬底包括逻辑区和存储单元区,所述第一字线位于所述逻辑区,所述第二字线位于所述存储单元区;
刻蚀第一厚度的所述第一字线;
刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线,以暴露所述逻辑区中的所述控制栅层;
刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线,以去除所述逻辑区中的所述控制栅层。
2.根据权利要求1所述的刻蚀方法,其特征在于,第一厚度的所述第一字线占所述第一字线总厚度的比例为9%~10%。
3.根据权利要求1所述的刻蚀方法,其特征在于,刻蚀所述第一厚度的所述第一字线以使得所述第一字线的上表面低于所述逻辑区中的所述浮栅层的上表面。
4.根据权利要求1所述的刻蚀方法,其特征在于,刻蚀所述第二厚度的所述第一字线后,以使得所述第一字线的上表面与所述逻辑区中的所述控制栅层的上表面齐平。
5.根据权利要求1所述的刻蚀方法,其特征在于,所述第三厚度等于所述逻辑区中的所述控制栅层的厚度。
6.根据权利要求1所述的刻蚀方法,其特征在于,采用干法刻蚀工艺刻蚀所述第一厚度的所述第一字线,工艺条件包括:通入的刻蚀气体包括HBr和O2;且所述刻蚀气体压强的取值范围为20mT~50mT;HBr气流量的取值范围为300sccm~400sccm;O2气流量的取值范围为5sccm~10sccm;刻蚀时间的取值范围为30s~50s。
7.根据权利要求1所述的刻蚀方法,其特征在于,采用干法刻蚀工艺刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线,工艺条件包括:通入的刻蚀气体为含氟气体;且所述刻蚀气体的压强介于5mT~10mT;所述刻蚀气体的流量介于100sccm~200sccm;所述刻蚀气体的刻蚀时间介于60s~100s。
8.根据权利要求1所述的刻蚀方法,其特征在于,采用干法刻蚀工艺刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线,工艺条件包括:刻蚀气体包括HBr和O2;且所述刻蚀气体压强的取值范围为20mT~50mT;HBr气流量的取值范围为300sccm~400sccm;O2气流量的取值范围为5sccm~10sccm;刻蚀时间的取值范围为30s~50s。
9.根据权利要求1所述的刻蚀方法,其特征在于,在提供所述衬底的步骤中,所述浮栅层、所述第一字线以及所述第二字线上形成有保护层;
在刻蚀第一厚度的所述第一字线的步骤之前,所述刻蚀方法还包括:通过干法刻蚀工艺刻蚀所述逻辑区中的所述保护层并使得所述浮栅层和所述第一字线裸露。
10.根据权利要求1所述的刻蚀方法,其特征在于,在刻蚀所述逻辑区中的所述浮栅层和第二厚度的所述第一字线后,且在刻蚀所述逻辑区中的所述控制栅层和第三厚度的所述第一字线之前,所述刻蚀方法还包括:对所述逻辑区中的所述浮栅层进行过刻蚀;其中所述过刻蚀为干法刻蚀,通入的刻蚀气体包括CF4和CH2F2,所述刻蚀气体压强的取值范围为20mT~30mT;气流量的取值范围为60sccm~150sccm;刻蚀时间的取值范围为20s~40s。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010250786.8A CN111326416B (zh) | 2020-04-01 | 2020-04-01 | 刻蚀方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010250786.8A CN111326416B (zh) | 2020-04-01 | 2020-04-01 | 刻蚀方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111326416A CN111326416A (zh) | 2020-06-23 |
CN111326416B true CN111326416B (zh) | 2022-09-30 |
Family
ID=71167894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010250786.8A Active CN111326416B (zh) | 2020-04-01 | 2020-04-01 | 刻蚀方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111326416B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113192959B (zh) * | 2021-04-27 | 2023-11-03 | 上海华虹宏力半导体制造有限公司 | 分栅式快闪存储器的制造方法 |
CN113394222B (zh) * | 2021-06-18 | 2024-05-24 | 上海华虹宏力半导体制造有限公司 | 闪存的制备方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0109854A2 (en) * | 1982-11-23 | 1984-05-30 | American Microsystems, Incorporated | Semiconductor memory devices and methods for making the same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104752359B (zh) * | 2013-12-30 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 存储器件及其形成方法 |
CN104091786A (zh) * | 2014-07-23 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 闪存存储器的形成方法 |
US9105748B1 (en) * | 2014-09-08 | 2015-08-11 | Freescale Semiconductor, Inc. | Integration of a non-volatile memory (NVM) cell and a logic transistor and method therefor |
CN106340520B (zh) * | 2016-10-11 | 2019-03-19 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
CN106876399B (zh) * | 2017-02-14 | 2020-06-16 | 上海华虹宏力半导体制造有限公司 | 一种防止分栅快闪存储器浮栅以及字线多晶硅残留的方法 |
CN108110005A (zh) * | 2017-12-07 | 2018-06-01 | 睿力集成电路有限公司 | 晶体管结构、存储单元阵列及其制备方法 |
-
2020
- 2020-04-01 CN CN202010250786.8A patent/CN111326416B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0109854A2 (en) * | 1982-11-23 | 1984-05-30 | American Microsystems, Incorporated | Semiconductor memory devices and methods for making the same |
Non-Patent Citations (1)
Title |
---|
一种改善分栅快闪存储器擦除能力的方法;康军,曹子贵;《集成电路应用》;20160930;第33卷(第9期);第32页-第35页 * |
Also Published As
Publication number | Publication date |
---|---|
CN111326416A (zh) | 2020-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8124540B2 (en) | Hardmask trim method | |
US7202174B1 (en) | Method of forming micro pattern in semiconductor device | |
CN111326416B (zh) | 刻蚀方法 | |
JP2006190939A (ja) | 半導体素子の製造方法 | |
CN111681957B (zh) | 刻蚀方法及半导体器件的制造方法 | |
JP2006261630A (ja) | 半導体素子の製造方法 | |
KR100647001B1 (ko) | 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 | |
CN100501938C (zh) | 深沟槽工艺中保护沟槽底部的方法 | |
JP5101059B2 (ja) | 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体 | |
CN100565839C (zh) | 不同厚度的栅氧化层的制造方法 | |
JP5164446B2 (ja) | 半導体素子の微細パターン形成方法 | |
US6924217B2 (en) | Method of forming trench in semiconductor device | |
TWI771021B (zh) | 形成半導體結構的方法 | |
CN108565249B (zh) | 闪存侧墙的形成方法 | |
CN110896029B (zh) | 刻蚀方法以及半导体器件的制造方法 | |
CN113571414A (zh) | 半导体器件的制造方法 | |
KR100691102B1 (ko) | 반도체 소자의 활성 영역 형성 방법 | |
CN110459478B (zh) | 分栅快闪存储器及其形成方法 | |
CN115589724A (zh) | 改善闪存器件孔洞缺陷的方法 | |
US20210305377A1 (en) | Method for fabricating semiconductor device | |
KR100751662B1 (ko) | 플래시 메모리 소자의 제조방법 | |
TW502335B (en) | Method for controlling the line width of polysilicon gate by an etching process of a hard mask layer | |
KR101224140B1 (ko) | 반도체 장치 제조방법 | |
CN114883336A (zh) | 半导体结构及其制造方法 | |
KR20070096605A (ko) | 낸드 플래시 메모리 소자의 버니어 키 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |