CN111312725A - 一种阵列基板及其制备方法、显示面板 - Google Patents
一种阵列基板及其制备方法、显示面板 Download PDFInfo
- Publication number
- CN111312725A CN111312725A CN202010113085.XA CN202010113085A CN111312725A CN 111312725 A CN111312725 A CN 111312725A CN 202010113085 A CN202010113085 A CN 202010113085A CN 111312725 A CN111312725 A CN 111312725A
- Authority
- CN
- China
- Prior art keywords
- pattern
- gate
- layer
- forming
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 77
- 229910052751 metal Inorganic materials 0.000 claims abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 184
- 238000000059 patterning Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明涉及显示技术领域，公开一种阵列基板及其制备方法、显示面板，该制备方法包括：在衬底基板上依次形成遮挡层、缓冲层、有源层、栅绝缘层以及第一金属层，通过构图工艺，使第一金属层栅极走线区域对应的部位全部保留；在第一金属层上形成第二金属层，且在第二金属层上形成光刻胶层，形成栅极图案、栅极走线图案及光刻胶图案，使得覆盖栅极图案的光刻胶与栅极图案之间形成较大的第一线宽偏差，覆盖栅极走线图案的光刻胶与栅极走线图案之间形成第二线宽偏差；形成栅绝缘层图案；对待导体化区域进行导体化工艺。上述阵列基板的制备方法通过优化制备方案，可同时满足TFT特性和金属走线导电性需求，可降低金属断线风险，提高产品的显示质量。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制备方法、显示面板。
背景技术
顶栅型薄膜晶体管(Thin Film Transistor，简称TFT)具有短沟道的特点，所以其开态电流Ion得以有效提升，因而可以显著提升显示效果并且能有效降低功耗。而且顶栅型TFT的栅极与源漏极重叠面积小，因而产生的寄生电容较小，所以发生GDS(Gate DrainShort，即栅极和漏极短路)等不良的可能性也降低。由于顶栅型TFT具有上述显著优点，所以越来越受到人们的关注。
在顶栅型有源矩阵有机发光二极体(Active-matrix organic light emittingdiode，简称AMOLED)产品电路设计中，经常采用3T1C结构(示意图如图1)，并且使用铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)半导体做有源层。在实际工艺过程中，在衬底基板01上沿背离衬底基板01的方向依次形成遮挡层02、缓冲层03、有源层04、栅绝缘层05以及栅极06。具体的，需要在完成栅极06的曝光和刻蚀构图工艺后，采用自对准工艺对下方的栅绝缘层05进行刻蚀然后紧接着进行有源层04的导体化工艺，形成导体化区域041，为了防止导体化过程中He等离子体在沟道042的横向扩散和上方的栅极06原子通过有源层04向沟道042内扩散，工艺上采用将栅极06刻蚀后的线宽与光刻胶07的线宽差异做大，即形成的线宽偏差L较大，这样光刻胶07可以更好的保护栅极图案下方左右两侧的栅绝缘层05免于刻蚀，形成一定宽度的GI tail(一般要求形成的GI top tail≥0.5um)，从而对下方的有源层04导体化工艺起到一定的保护限制作用，可以有效避免有源层04导体化过程中He等离子体在有源层04沟道042内的横向扩散和上方的栅极06金属原子通过有源层04两端向沟道042内扩散，从而确保TFT特性的稳定性(示意图如图2)。
但是我们知道随着显示产品逐渐向大尺寸和高像素密度发展，需要越来越密的金属布线密度，并且要求金属线的尺寸越来越窄，所以设计值与最终形成的线宽值越接近越好，这就需要工艺上达到曝光形成的光刻胶的线宽尺寸与最终刻蚀后的线宽尺寸越接近越好，即线宽偏差越小越好，这样一方面可以增强导电能力，另一方面可以防止刻蚀过后线宽过窄导致断线高发，而且增加了设计时的线宽。这就与上面所述有源层导体化工艺时要求栅极06刻蚀后形成的线宽偏差较大存在一定的矛盾。
发明内容
本发明公开了一种阵列基板及其制备方法、显示面板，该阵列基板的制备方法通过优化制备方案，可同时满足TFT特性和金属走线导电性的需求，可降低金属断线风险，从而提高产品的显示质量。
为达到上述目的，本发明提供以下技术方案：
一种阵列基板的制备方法，包括：
在衬底基板上形成遮挡层；
在所述遮挡层上形成缓冲层；
在所述缓冲层上形成有源层，并通过构图工艺形成有源层图案，所述有源层图案包括沟道部以及位于所述沟道部两侧的待导体化区域；
在所述有源层图案上形成栅绝缘层；
在所述栅绝缘层上形成第一金属层，通过构图工艺，使所述第一金属层与栅极区域对应的部位全部刻蚀，使所述第一金属层与所述栅极走线区域对应的部位全部保留；
在所述第一金属层上形成第二金属层，且在所述第二金属层上涂覆光刻胶层，通过构图工艺将所述栅极区域形成栅极图案、将所述栅极走线区域形成栅极走线图案以及将所述光刻胶层形成光刻胶图案，使得覆盖所述栅极图案的光刻胶与所述栅极图案之间形成第一线宽偏差，使得覆盖所述栅极走线图案的光刻胶与所述栅极走线图案之间形成第二线宽偏差，且所述第一线宽偏差大于所述第二线宽偏差；
通过构图工艺使所述栅绝缘层形成栅绝缘层图案，所述栅绝缘层图案在所述衬底基板的垂直投影覆盖所述沟道部在所述衬底基板的垂直投影，且所述沟道部在所述衬底基板的垂直投影面积小于所述栅绝缘层图案在所述衬底基板的垂直投影面积；
对所述有源层内的待导体化区域进行导体化工艺。
上述阵列基板的制备方法中，在沿背离衬底基板方向依次形成遮挡层、缓冲层、有源层、栅绝缘层、第一金属层和第二金属层，其中，形成第一金属层后，通过构图工艺使第一金属层与栅极区域对应的部位全部刻蚀，使第一金属层与栅极走线区域对应的部位全部保留；在第一金属层背离衬底基板的一侧形成第二金属层，在第二金属层上形成光刻胶层，且通过构图工艺，形成栅极图案和栅极走线图案，以及，将光刻胶层形成光刻胶图案，使得覆盖栅极图案的光刻胶与栅极图案之间形成第一线宽偏差，使得覆盖栅极走线图案的光刻胶与栅极走线图案之间形成第二线宽偏差，且第一线宽偏差大于第二线宽偏差；通过构图工艺形成栅绝缘层图案；对有源层中位于沟道部两侧的待导体化区域进行导体化工艺。
本发明提供的阵列基板的制备方法中第一线宽偏差大于第二线宽偏差，覆盖栅极区域的光刻胶与栅极区域之间的线宽偏差较大，这样光刻胶可以更好的保护栅极区域下方左右两侧的栅绝缘层免于刻蚀，形成一定宽度的栅绝缘层边缘部(即GI tail)，从而对栅绝缘层下方的有源层在进行导体化工艺时起到一定的保护限制作用，可以有效避免有源层导体化过程中He等离子体在沟道部的横向扩散，以及，避免栅绝缘层上方的形成栅极图案的金属原子通过有源层两端向沟道部内扩散，从而确保TFT特性的稳定性；覆盖栅极走线区域的光刻胶与栅极走线区域之间的线宽偏差较小，这样一方面可以增强导电能力，另一方面可以防止刻蚀过后线宽过窄导致断线高发，增加了线宽。
因此，该阵列基板的制备方法通过优化制备方案，可同时满足TFT特性和金属走线导电性的需求，可降低金属断线风险，从而提高产品的显示质量。
优选地，所述第二金属层的厚度大于所述第一金属层的厚度。
优选地，使所述第一金属层与栅极区域对应的部位全部刻蚀，使所述第一金属层与所述栅极走线区域对应的部位全部保留的构图工艺为曝光显影图案化工艺和湿刻工艺。
优选地，将所述光刻胶层形成光刻胶图案的构图工艺为曝光显影图案化工艺。
优选地，形成所述栅极图案以及所述栅极走线图案的构图工艺为湿刻工艺。
优选地，还包括：
在所述栅极图案以及栅极走线图案上形成层间绝缘层，采用过孔刻蚀、在所述层间绝缘层上形成第一过孔；
在所述层间绝缘层上形成源漏电极金属层，并通过构图工艺形成源漏电极图案，所述源漏电极图案通过所述第一过孔与所述有源层图案电连接。
优选地，还包括：采用过孔刻蚀、在所述层间绝缘层上形成第一过孔时形成第二过孔，所述源漏电极图案通过所述第二过孔与所述遮挡层电连接。
优选地，还包括：在所述源漏电极图案上形成钝化层。
本发明还提供一种阵列基板，采用上述技术方案中提供的任意一种阵列基板的制备方法制备。
本发明还提供一种显示面板，包括上述技术方案中提供的任意一种阵列基板。
附图说明
图1为现有技术中的3T1C结构示意图；
图2为现有技术中阵列基板在制备过程中的结构示意图。；
图3a-图3e为本发明实施例提供的阵列基板在制备过程中的膜层结构变化示意图；
图4为图3e中局部放大示意图。
图标：01-衬底基板；02-遮挡层；03-缓冲层；04-有源层；041-导体化区域；042-沟道；05-栅绝缘层；06-栅极；07-光刻胶；1-衬底基板；2-遮挡层；3-缓冲层；4-有源层；41-导体化区域；42-沟道补；5-栅绝缘层；6-第一金属层；7-第二金属层；8-光刻胶；9-栅极走线图案；10-栅极图案；11-层间绝缘层；12-源漏电极金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图3a-图3e，本发明提供一种阵列基板的制备方法，包括：
在衬底基板1上形成遮挡层2；
在遮挡层2上形成缓冲层3；
在缓冲层3上形成有源层4，并通过构图工艺形成有源层4图案，有源层4图案包括沟道部42以及位于沟道部42两侧的待导体化区域41，如图3e所示；
在有源层4图案上形成栅绝缘层5，如图3a所示；
请参考图3a，在栅绝缘层5上形成第一金属层6，通过构图工艺，使第一金属层6与栅极区域对应的部位全部刻蚀，使第一金属层6与栅极走线区域对应的部位全部保留，如图3b所示；
请参考图3c，在第一金属层6(图3c中虚线框内部分)上形成第二金属层7，且在第二金属层7上涂覆光刻胶8层，通过构图工艺将栅极区域形成栅极图案10、将栅极走线区域形成栅极走线图案9以及将光刻胶8层形成光刻胶8图案，如图3d所示，使得覆盖栅极图案的光刻胶8与栅极图案之间形成第一线宽偏差L1，使得覆盖栅极走线图案的光刻胶8与栅极走线图案之间形成第二线宽偏差L2，且第一线宽偏差L1大于第二线宽偏差L2；
请参考图3e，通过构图工艺使栅绝缘层5形成栅绝缘层5图案，栅绝缘层5图案在衬底基板1的垂直投影覆盖沟道部42在衬底基板1的垂直投影，且沟道部42在衬底基板1的垂直投影面积小于栅绝缘层5图案在衬底基板1的垂直投影面积；
请继续参考图3e，对有源层4内的待导体化区域41进行导体化工艺。
上述阵列基板的制备方法中，在沿背离衬底基板1方向依次形成遮挡层2、缓冲层3、有源层4、栅绝缘层5、第一金属层6和第二金属层7，其中，形成第一金属层6后，通过构图工艺使第一金属层6与栅极区域对应的部位全部刻蚀，使第一金属层6与栅极走线区域对应的部位全部保留；在第一金属层6背离衬底基板1的一侧形成第二金属层7，在第二金属层7上形成光刻胶8层，且通过构图工艺，形成栅极10图案和栅极走线9图案，以及，将光刻胶8层形成光刻胶8图案，使得覆盖栅极图案的光刻胶8与栅极图案之间形成第一线宽偏差L1，使得覆盖栅极走线图案的光刻胶8与栅极走线图案之间形成第二线宽偏差L2，且第一线宽偏差L1大于第二线宽偏差L2；通过构图工艺形成栅绝缘层5图案；对有源层4中位于沟道部42两侧的待导体化区域41进行导体化工艺。
本发明提供的阵列基板的制备方法中第一线宽偏差L1大于第二线宽偏差L2，覆盖栅极区域的光刻胶8与栅极区域之间的线宽偏差较大，这样光刻胶8可以更好的保护栅极区域下方左右两侧的栅绝缘层5免于刻蚀，如图4所示，形成一定宽度的栅绝缘层5边缘部D(一般要求形成的D≥0.5um)，从而对栅绝缘层5下方的有源层4在进行导体化工艺时起到一定的保护限制作用，可以有效避免有源层4导体化过程中He等离子体在沟道部42的横向扩散，以及，避免栅绝缘层5上方的形成栅极图案10的金属原子通过有源层4两端向沟道部42内扩散，从而确保TFT特性的稳定性；覆盖栅极走线区域的光刻胶8与栅极走线区域之间的线宽偏差较小，这样一方面可以增强导电能力，另一方面可以防止刻蚀过后线宽过窄导致断线高发，增加了线宽。
因此，该阵列基板的制备方法通过优化制备方案，可同时满足TFT特性和金属走线导电性的需求，可降低金属断线风险，从而提高产品的显示质量。
具体的，可以设置第二金属层7的厚度大于第一金属层6的厚度。
需要说明的是，由于基板各处刻蚀时间一样，所以由于需要形成栅极图案10处的金属层较薄，则过刻量较大，从而形成的第一线宽偏差L1较大；而由于需要形成栅极走线图案9处的金属层较厚，则导致过刻量较小，从而形成的第二线宽偏差L2较小。
此外，值得注意的是，由于栅极只是起到引入开启电压的作用，对导电性要求不高，所以栅极图案10处的金属层减薄对TFT特性无影响。
在上述技术方案的基础上，可选的，使第一金属层6与栅极区域对应的部位全部刻蚀，使第一金属层6与栅极走线区域对应的部位全部保留的构图工艺为曝光显影图案化工艺和湿刻工艺。
在上述技术方案的基础上，可选的，将光刻胶8层形成光刻胶8图案的构图工艺为曝光显影图案化工艺。
在上述技术方案的基础上，可选的，形成栅极图案10以及栅极走线图案9的构图工艺为湿刻工艺。
在上述技术方案的基础上，请继续参考图3e，本发明提供的阵列基板的制备方法还包括：
在栅极图案10以及栅极走线图案9上形成层间绝缘层11，采用过孔刻蚀、在层间绝缘层11上形成第一过孔；
在层间绝缘层11上形成源漏电极金属层12，并通过构图工艺形成源漏电极图案，源漏电极图案通过第一过孔与有源层4图案电连接。
在上述技术方案的基础上，请继续参考图3e，本发明提供的阵列基板的制备方法还包括：采用过孔刻蚀、在层间绝缘层11上形成第一过孔时形成第二过孔，源漏电极图案通过第二过孔与遮挡层2电连接。
在上述技术方案的基础上，本发明提供的阵列基板的制备方法还包括在源漏电极图案上形成钝化层(图中未示出)。
本发明还提供一种阵列基板，采用上述技术方案中提供的任意一种阵列基板的制备方法制备。
本发明还提供一种显示面板，包括上述技术方案中提供的任意一种阵列基板。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种阵列基板的制备方法，其特征在于，包括：
在衬底基板上形成遮挡层；
在所述遮挡层上形成缓冲层；
在所述缓冲层上形成有源层，并通过构图工艺形成有源层图案，所述有源层图案包括沟道部以及位于所述沟道部两侧的待导体化区域；
在所述有源层图案上形成栅绝缘层；
在所述栅绝缘层上形成第一金属层，通过构图工艺，使所述第一金属层与栅极区域对应的部位全部刻蚀，使所述第一金属层与所述栅极走线区域对应的部位全部保留；
在所述第一金属层上形成第二金属层，且在所述第二金属层上涂覆光刻胶层，通过构图工艺将所述栅极区域形成栅极图案、将所述栅极走线区域形成栅极走线图案以及将所述光刻胶层形成光刻胶图案，使得覆盖所述栅极图案的光刻胶与所述栅极图案之间形成第一线宽偏差，使得覆盖所述栅极走线图案的光刻胶与所述栅极走线图案之间形成第二线宽偏差，且所述第一线宽偏差大于所述第二线宽偏差；
通过构图工艺使所述栅绝缘层形成栅绝缘层图案，所述栅绝缘层图案在所述衬底基板的垂直投影覆盖所述沟道部在所述衬底基板的垂直投影，且所述沟道部在所述衬底基板的垂直投影面积小于所述栅绝缘层图案在所述衬底基板的垂直投影面积；
对所述有源层内的待导体化区域进行导体化工艺。
2.根据权利要求1所述的制备方法，其特征在于，所述第二金属层的厚度大于所述第一金属层的厚度。
3.根据权利要求2所述的制备方法，其特征在于，使所述第一金属层与栅极区域对应的部位全部刻蚀，使所述第一金属层与所述栅极走线区域对应的部位全部保留的构图工艺为曝光显影图案化工艺和湿刻工艺。
4.根据权利要求2所述的制备方法，其特征在于，将所述光刻胶层形成光刻胶图案的构图工艺为曝光显影图案化工艺。
5.根据权利要求4所述的制备方法，其特征在于，形成所述栅极图案以及所述栅极走线图案的构图工艺为湿刻工艺。
6.根据权利要求1-5任一项所述的制备方法，其特征在于，还包括：
在所述栅极图案以及栅极走线图案上形成层间绝缘层，采用过孔刻蚀、在所述层间绝缘层上形成第一过孔；
在所述层间绝缘层上形成源漏电极金属层，并通过构图工艺形成源漏电极图案，所述源漏电极图案通过所述第一过孔与所述有源层图案电连接。
7.根据权利要求6所述的制备方法，其特征在于，还包括：采用过孔刻蚀、在所述层间绝缘层上形成第一过孔时形成第二过孔，所述源漏电极图案通过所述第二过孔与所述遮挡层电连接。
8.根据权利要求7所述的制备方法，其特征在于，还包括：在所述源漏电极图案上形成钝化层。
9.一种阵列基板，其特征在于，采用如权利要求1-8任一项所述的阵列基板的制备方法制备。
10.一种显示面板，其特征在于，包括如权利要求9所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010113085.XA CN111312725B (zh) | 2020-02-24 | 2020-02-24 | 一种阵列基板及其制备方法、显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010113085.XA CN111312725B (zh) | 2020-02-24 | 2020-02-24 | 一种阵列基板及其制备方法、显示面板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111312725A true CN111312725A (zh) | 2020-06-19 |
| CN111312725B CN111312725B (zh) | 2023-02-03 |
Family
ID=71160325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010113085.XA Active CN111312725B (zh) | 2020-02-24 | 2020-02-24 | 一种阵列基板及其制备方法、显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111312725B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151555A (zh) * | 2020-09-25 | 2020-12-29 | 合肥鑫晟光电科技有限公司 | 阵列基板、显示面板、显示装置和制作方法 |
| CN116581131A (zh) * | 2023-07-10 | 2023-08-11 | 惠科股份有限公司 | 阵列基板及其制备方法、显示面板 |
| WO2023184095A1 (zh) * | 2022-03-28 | 2023-10-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示基板、显示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012209A (ko) * | 2010-07-30 | 2012-02-09 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| CN107170753A (zh) * | 2017-05-10 | 2017-09-15 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| CN109256397A (zh) * | 2018-09-20 | 2019-01-22 | 合肥鑫晟光电科技有限公司 | 显示基板及其制备方法、显示装置 |
| CN109712930A (zh) * | 2018-11-27 | 2019-05-03 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
| CN110112099A (zh) * | 2019-04-08 | 2019-08-09 | 深圳市华星光电技术有限公司 | 制作ltps tft基板的方法 |
-
2020
- 2020-02-24 CN CN202010113085.XA patent/CN111312725B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012209A (ko) * | 2010-07-30 | 2012-02-09 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| CN107170753A (zh) * | 2017-05-10 | 2017-09-15 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| CN109256397A (zh) * | 2018-09-20 | 2019-01-22 | 合肥鑫晟光电科技有限公司 | 显示基板及其制备方法、显示装置 |
| CN109712930A (zh) * | 2018-11-27 | 2019-05-03 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
| CN110112099A (zh) * | 2019-04-08 | 2019-08-09 | 深圳市华星光电技术有限公司 | 制作ltps tft基板的方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151555A (zh) * | 2020-09-25 | 2020-12-29 | 合肥鑫晟光电科技有限公司 | 阵列基板、显示面板、显示装置和制作方法 |
| WO2022062701A1 (zh) * | 2020-09-25 | 2022-03-31 | 京东方科技集团股份有限公司 | 阵列基板、显示面板、显示装置和制作方法 |
| WO2023184095A1 (zh) * | 2022-03-28 | 2023-10-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示基板、显示装置 |
| CN116581131A (zh) * | 2023-07-10 | 2023-08-11 | 惠科股份有限公司 | 阵列基板及其制备方法、显示面板 |
| CN116581131B (zh) * | 2023-07-10 | 2024-01-30 | 惠科股份有限公司 | 阵列基板及其制备方法、显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111312725B (zh) | 2023-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111312725B (zh) | 一种阵列基板及其制备方法、显示面板 | |
| CN107527940B (zh) | 背板及其制造方法 | |
| TWI520310B (zh) | 背面通道蝕刻金屬氧化物薄膜電晶體及製程 | |
| KR101128333B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US9064905B2 (en) | Array substrate and method of fabricating the same | |
| KR101246789B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| CN110061034B (zh) | Oled显示面板的制备方法及oled显示面板 | |
| KR20130119174A (ko) | 어레이 기판 및 이의 제조방법 | |
| CN108417580B (zh) | 阵列基板及其制作方法和显示面板 | |
| KR20130098709A (ko) | 박막트랜지스터 기판 및 이의 제조 방법 | |
| CN111682034A (zh) | 阵列基板及其制备方法、显示装置 | |
| CN113078172A (zh) | 显示基板及其制备方法和显示面板 | |
| US11244965B2 (en) | Thin film transistor and manufacturing method therefor, array substrate and display device | |
| CN111415995A (zh) | 一种显示面板、其制作方法及显示装置 | |
| CN105374827A (zh) | 显示设备和用于制造该显示设备的方法 | |
| KR100542986B1 (ko) | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 | |
| CN108538725B (zh) | 薄膜晶体管及其制造方法 | |
| CN112420741B (zh) | 一种阵列基板及其制备方法、显示面板 | |
| CN113270422B (zh) | 一种显示基板及其制备方法、显示面板 | |
| CN113782616B (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| KR20110058356A (ko) | 어레이 기판 및 이의 제조방법 | |
| TWI814636B (zh) | 主動元件基板 | |
| CN108364956B (zh) | 一种显示基板及其制造方法、显示器件 | |
| CN111029344A (zh) | 一种阵列基板及其制备方法 | |
| US20230015542A1 (en) | Array substrate, display panel, display apparatus, and method for manufacturing array substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |