CN107170753A - 一种阵列基板及其制备方法、显示装置 - Google Patents

一种阵列基板及其制备方法、显示装置 Download PDF

Info

Publication number
CN107170753A
CN107170753A CN201710326432.5A CN201710326432A CN107170753A CN 107170753 A CN107170753 A CN 107170753A CN 201710326432 A CN201710326432 A CN 201710326432A CN 107170753 A CN107170753 A CN 107170753A
Authority
CN
China
Prior art keywords
pattern
photoresist
active layer
transmitance
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710326432.5A
Other languages
English (en)
Other versions
CN107170753B (zh
Inventor
宫奎
段献学
陈程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710326432.5A priority Critical patent/CN107170753B/zh
Publication of CN107170753A publication Critical patent/CN107170753A/zh
Priority to US16/327,153 priority patent/US10748944B2/en
Priority to PCT/CN2018/086129 priority patent/WO2018205947A1/zh
Application granted granted Critical
Publication of CN107170753B publication Critical patent/CN107170753B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供了一种阵列基板及其制备方法、显示装置，涉及显示技术领域，可在一次构图工艺下形成多晶硅材料的有源层和由金属材料构成的存储电容的一个电极。该制备方法包括在基板上形成半导体材料薄膜的步骤；形成覆盖所述半导体材料薄膜的金属薄膜；对所述金属薄膜和所述半导体材料薄膜进行一次构图工艺处理，以形成有源层、与所述有源层同层设置的半导体材料保留图案和在所述半导体材料保留图案远离所述基板一侧上的由所述金属薄膜的材料构成的存储电容下电极。用于阵列基板及包括该阵列基板的显示装置的制备。

Description

一种阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
阵列基板结构中，通常包括有薄膜晶体管(Thin Film Transistor，TFT)和存储电容。在现有技术中，为简化制备工艺、减少采用掩膜板(Mask)的构图工艺次数，通常是在形成半导体材料的有源层的同时，利用同一次构图工艺，在需要设置存储电容的区域形成半导体图形，然后再对该半导体图形进行离子掺杂(Doping)，使其由半导体转换为具有导体性质的导电材料，以作为存储电容的其中一个电极。
然而，由于该电极不是由金属材料直接构成的而是由半导体经离子掺杂工艺形成的，导电性能较差，对存储电容的性能有不利影响。
发明内容
鉴于此，为解决现有技术的问题，本发明的实施例提供一种阵列基板及其制备方法、显示装置，可在一次构图工艺下形成多晶硅材料的有源层和由金属材料构成的存储电容的一个电极。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面、本发明实施例提供了一种阵列基板的制备方法，包括在基板上形成半导体材料薄膜的步骤；所述制备方法还包括，形成覆盖所述半导体材料薄膜的金属薄膜；对所述金属薄膜和所述半导体材料薄膜进行一次构图工艺处理，以形成有源层、与所述有源层同层设置的半导体材料保留图案和在所述半导体材料保留图案远离所述基板一侧上的由所述金属薄膜的材料构成的存储电容下电极。
可选的，所述半导体材料薄膜为多晶硅薄膜；所述对所述金属薄膜和所述多晶硅薄膜进行一次构图工艺处理，以形成有源层、与所述有源层同层设置的多晶硅保留图案和在所述多晶硅保留图案远离所述基板一侧上的由所述金属薄膜的材料构成的存储电容下电极的步骤包括，使用一次灰色调或半色调掩膜板对所述金属薄膜和所述多晶硅薄膜进行一次构图工艺处理和一次离子掺杂处理，以形成有源层、与所述有源层同层设置的多晶硅保留图案和覆盖在所述多晶硅保留图案上的由所述金属薄膜的材料构成的存储电容下电极；其中，所述有源层包括，经所述离子掺杂形成的相对设置的源极接触区与漏极接触区。
优选的，所述使用一次灰色调或半色调掩膜板对所述金属薄膜和所述多晶硅薄膜进行一次构图工艺处理和一次离子掺杂处理，以形成有源层、与所述有源层同层设置的多晶硅保留图案和覆盖在所述多晶硅保留图案上的由所述金属薄膜材料构成的存储电容下电极；其中，所述有源层包括，经所述离子掺杂形成的相对设置的源极接触区与漏极接触区的步骤包括，形成覆盖所述金属薄膜的光刻胶层；通过灰色调或半色调掩膜板对所述光刻胶层进行包括有曝光、显影的处理，以形成光刻胶第一保留图案、光刻胶第二保留图案和光刻胶完全去除区；其中，所述光刻胶第一保留图案对应于待形成的存储电容下电极的区域；所述光刻胶第二保留图案由第一区域和位于所述第一区域两侧的第二区域构成，所述第二区域对应于待形成的有源层中相对设置的源极接触区与漏极接触区，所述第一区域对应于待形成的所述有源层中的其余区域，且所述光刻胶第一保留图案、所述第一区域和所述第二区域的厚度依次降低；所述光刻胶完全去除区对应于所述金属薄膜上的其余区域；通过湿法刻蚀对所述光刻胶完全去除区露出的所述金属薄膜的区域进行过刻，以形成位于所述光刻胶第一保留图案下方的存储电容下电极和位于所述光刻胶第二保留图案下方的金属遮挡图案；其中，所述金属遮挡图案的轮廓位于所述光刻胶第二保留图案的轮廓内；对所述光刻胶第一保留图案和所述光刻胶第二保留图案露出的所述多晶硅薄膜进行刻蚀处理，以形成位于所述存储电容下电极下方的多晶硅保留图案和位于所述金属遮挡图案下方的有源层；其中，所述有源层的图案与所述光刻胶第二保留图案相同；采用离子注入工艺对所述金属遮挡图案露出的所述有源层的区域进行离子掺杂，以形成经所述离子掺杂处理形成的相对设置的源极接触区与漏极接触区；依次去除所述光刻胶第二保留图案和所述金属遮挡图案，以露出所述有源层；去除所述光刻胶第一保留图案，以露出所述存储电容下电极。
优选的，所述依次去除所述光刻胶第二保留图案和所述金属遮挡图案，以露出所述有源层，包括，采用灰化工艺对所述光刻胶第二保留图案和所述光刻胶第一保留图案进行整体灰化，以去除所述光刻胶第二保留图案、仅保留所述光刻胶第一保留图案；对去除的所述光刻胶第二保留图案露出的所述金属遮挡图案进行刻蚀，以去除所述金属遮挡图案露出所述有源层。
优选的，当对所述金属薄膜进行湿法刻蚀形成与所述光刻胶第二保留图案相同的图案所需的刻蚀时间为t0时，所述过刻的刻蚀时间为(150％～200％)t0。
优选的，形成的所述光刻胶层由正性光刻胶材料构成；所述灰色调或半色调掩膜板包括，完全透光部、不透光部、第一透过率曝光部和第二透过率曝光部；其中，所述第一透过率曝光部的透过率小于所述第二透过率曝光部的透过率；所述不透光部对应于待形成的光刻胶第一保留图案、所述第一透过率曝光部对应于待形成的光刻胶第二保留图案的第一区域、所述第二透过率曝光部对应于待形成的光刻胶第二保留图案的第二区域、所述完全透光部对应于所述光刻胶层的其余区域。
进一步优选的，所述第一透过率曝光部的透过率为10％～40％，所述第二透过率曝光部的透过率为60％～90％。
优选的，形成的所述光刻胶层由负性光刻胶材料构成；所述灰色调或半色调掩膜板包括，完全透光部、不透光部、第一透过率曝光部和第二透过率曝光部；其中，所述第一透过率曝光部的透过率大于所述第二透过率曝光部的透过率；所述完全透光部对应于待形成的光刻胶第一保留图案、所述不透光部对应于待形成的所述光刻胶层的其余区域、所述第一透过率曝光部对应于待形成的光刻胶第二保留图案的第二区域、所述第二透过率曝光部对应于待形成的光刻胶第二保留图案的第一区域。
进一步优选的，所述第一透过率曝光部的透过率为60％～90％，所述第二透过率曝光部的透过率为10％～40％。
优选的，注入的离子为P型掺杂物或N型掺杂物。
优选的，所述半导体材料薄膜为多晶硅薄膜；所述在基板上形成半导体材料薄膜的步骤，包括，在衬底基板上依次形成缓冲层、非晶硅薄膜；对所述非晶硅薄膜进行退火处理，以使非晶硅结晶形成多晶硅。
优选的，所述制备方法还包括依次形成，覆盖所述有源层和所述存储电容下电极的栅绝缘层；设置在所述栅绝缘层上的栅金属图案层；所述栅金属图案层包括，对应于所述有源层的栅极、与所述栅极连接的栅线、对应于所述存储电容下电极的存储电容上电极；覆盖所述栅金属图案层的层间绝缘层；贯穿所述层间绝缘层与所述栅绝缘层的第一过孔、第二过孔；设置在所述层间绝缘层上的源漏金属图案层；所述源漏金属图案层包括，通过所述第一过孔与所述源极接触区连接的源极、通过所述第二过孔与所述漏极接触区连接的漏极、与所述源极连接的数据线。
第二方面、本发明实施例提供了一种阵列基板，包括设置在基板上的由半导体材料构成的有源层、与所述有源层同层设置的半导体材料保留图案和覆盖在所述半导体材料保留图案上的由金属材料构成的存储电容下电极。
第三方面、本发明实施例提供了一种显示装置，包括上述的阵列基板。
基于此，通过本发明实施例提供的上述制备方法，在制备出半导体材料薄膜后继续沉积生长一层金属薄膜，然后通过一次构图工艺制程，利用上述的金属薄膜的图案在制作出半导体材料的有源层图案的同时制作出存储电容的下部金属电极，从而可在不增加构图工艺次数的基础上，形成由金属材料直接制备出的存储电容的下电极。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板的制备方法流程示意图一；
图2为本发明实施例提供的一种阵列基板的制备方法流程示意图二；
图3为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意一；
图4为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意二；
图5为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意三；
图6为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意四；
图7为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意五；
图8为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意六；
图9为与图8中示意出的结构相对应的掩膜板的结构示意图；
图10为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意七；
图11为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意八；
图12为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意九；
图13为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十；
图14为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十一；
图15为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十二；
图16为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十三；
图17为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十四；
图18为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十五；
图19为本发明具体实施例提供的一种阵列基板的制备方法分步结构示意十六。
附图标记：
1-衬底基板；2-缓冲层；30-非晶硅薄膜；3-多晶硅薄膜；311-有源层；3111-源极接触区；3112-漏极接触区；312-多晶硅保留图案；4-金属薄膜；411-金属遮挡图案；412-存储电容下电极；5-光刻胶层；510-光刻胶完全去除区；511-光刻胶第二保留图案；511a-第一区域；511b-第二区域；512-光刻胶第一保留图案；6-栅绝缘层；7-栅极；71-存储电容上电极；8-层间绝缘层；9-过孔；10-源极；11-漏极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要指出的是，除非另有定义，本发明实施例中所使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
例如，本发明专利申请说明书以及权利要求书中所使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，仅是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“一侧”、“另一侧”、“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本发明的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
并且，本发明实施例以下附图中各图案的大小、形状以及各膜层的厚度并不反映阵列基板中相应结构的真实比例，仅为说明本发明构思。
如图1所示，本发明实施例提供了一种阵列基板的制备方法，包括，
步骤S01、在基板上形成半导体材料薄膜，以及形成覆盖半导体材料薄膜的金属薄膜的步骤；
步骤S02、对金属薄膜和半导体材料薄膜进行一次构图工艺处理，以形成有源层、与有源层同层设置的半导体材料保留图案和在半导体材料保留图案远离基板一侧上的由金属薄膜的材料构成的存储电容下电极的步骤。
需要说明的是，在本发明实施例提供的上述制备方法中，所谓“构图工艺”是指应用一次掩膜板，通过对光刻胶曝光、显影、刻蚀膜层(由一层或多层薄膜构成)、去除光刻胶的工艺，从而达到对膜层进行处理以形成具有特定图案的工艺。
此外，所谓“同层设置”是针对至少两种图案而言的，是指将至少两种图案设置在同一层薄膜上的结构。具体的，是通过同一次构图工艺在采用同种材料制成的薄膜上形成的至少两种图案。
即具体到本发明实施例则为上述的均设置在基板上的有源层与半导体材料保留图案。
基于此，通过本发明实施例提供的上述制备方法，在制备出半导体材料薄膜后继续沉积生长一层金属薄膜，然后通过一次构图工艺制程，利用上述的金属薄膜的图案在制作出半导体材料的有源层图案的同时制作出存储电容的下部金属电极，从而可在不增加构图工艺次数的基础上，形成由金属材料直接制备出的存储电容的下电极。
在此基础上进一步的，上述的用于形成有源层的半导体材料为载流子迁移率较高的多晶硅材料，以进一步优化阵列基板中薄膜晶体管的开关性能。
上述步骤S01中所述在基板上形成半导体材料薄膜的步骤具体包括，
步骤S11、在衬底基板上依次形成缓冲层、非晶硅薄膜；
步骤S12、对非晶硅薄膜进行退火处理，以使非晶硅结晶形成多晶硅，形成多晶硅薄膜。
其中，缓冲层的材料例如可以为氧化硅、氮化硅中的一种或者两种材料的叠加，其作用是阻挡玻璃衬底基板中所含的杂质离子扩散进入后续形成的有源层中，从而影响TFT器件的阈值电压。
对非晶硅薄膜进行退火处理，例如可以采用固相晶化、激光晶化(例如为准分子激光退火，Excimer laser anneal crystallization，ELA)等多种退火处理工艺以使非晶硅薄膜结晶成多晶硅。
在此之后可在多晶硅薄膜上继续沉积形成一层金属薄膜。
在现有技术中，通常需要对由多晶硅材料构成的有源层的两侧区域进行离子注入(或称为离子植入)处理，以在其两侧形成导体区，提高与后续形成的源漏极的接触性能。但是现有技术为了减少构图工艺的使用次数，通常是在有源层之上形成金属的栅极之后，利用栅极作为金属掩膜，对有源层未与栅极重叠的两侧区域进行离子掺杂，以形成掺杂区域。这样一来，由于有源层与栅极之间还形成有栅绝缘层，离子注入工艺不可避免地会在栅绝缘层中遗留掺杂离子，对其造成损伤，导致栅绝缘层的介电常数ε下降；由于栅绝缘层是存储电容中相对两个电极之间的绝缘层的一部分，由存储电容的公式可知，由于栅绝缘层损伤造成其介电常数ε下降，从而导致存储电容的电容值下降，影响显示品质。
因此，本发明实施例对上述步骤S02进一步优选为包括以下步骤，使用一次灰色调或半色调掩膜板对金属薄膜和多晶硅薄膜进行一次构图工艺处理和一次离子掺杂处理，以形成有源层、与有源层同层设置的多晶硅保留图案和覆盖在多晶硅保留图案上的由金属薄膜的材料构成的存储电容下电极；其中，有源层包括，经离子掺杂形成的相对设置的源极接触区与漏极接触区。
即，上述有源层中分别与源极、漏极相接触的源极接触区、漏极接触区为具有导体性质的导电区域，以提高源漏极与有源层的接触性能。
这样一来，由于本发明实施例对有源层进行的离子掺杂处理的工艺是在形成栅绝缘层和栅极之前，从而不会因离子掺杂工艺对多晶硅半导体材料上方的栅绝缘层产生损伤，确保了栅绝缘层的介电常数，从而保证了薄膜晶体管和存储电容的性能；并且，由于上述对多晶硅材料的有源层进行的离子掺杂处理的掩膜工艺是利用了上述的对金属薄膜进行构图工艺处理中的相应图案，没有增加额外的使用掩膜板的构图工艺次数。
在此之后，如图2所示，上述制备方法还包括以下步骤，
步骤S03、形成覆盖有源层和存储电容下电极的栅绝缘层；
步骤S04、形成设置在栅绝缘层上的栅金属图案层；栅金属图案层包括，对应于有源层的栅极、与栅极连接的栅线、对应于存储电容下电极的存储电容上电极；
步骤S05、形成覆盖栅金属图案层的层间绝缘层；
步骤S06、形成贯穿层间绝缘层与栅绝缘层的第一过孔、第二过孔；
步骤S07、形成设置在层间绝缘层上的源漏金属图案层；源漏金属图案层包括，通过第一过孔与源极接触区连接的源极、通过第二过孔与漏极接触区连接的漏极、与源极连接的数据线。
以上步骤S03～S07的具体工艺可沿用现有技术，本发明实施例对此不再赘述。
下面提供一个具体实施例，用于详细描述当上述半导体材料薄膜为多晶硅薄膜时，上述阵列基板的制备方法具体工艺过程。
具体实施例
步骤a)、如图3所示，选取一衬底基板1，在衬底基板上沉积生长一层缓冲层2；缓冲层2的材料可以为氧化硅、氮化硅中的一种或者两种的叠加；
步骤b)、如图4所示，通过例如PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积法)的制备方法，在缓冲层2上沉积生长一层非晶硅薄膜30；
步骤c)、如图5所示，采用例如准分子激光退火(ELA)工艺，对非晶硅层30进行结晶处理，经过准分子激光退火工艺后，非晶硅在激光能量的作用下发生结构的重新组合，即全部融化再快速结晶，从而形成多晶硅薄膜3；
其中，准分子激光退火工艺可以采用波长为308nm的氯化铣(XeCl)激光，且激光的重叠率在90％～98％之间，以保证激光的能量集中。
步骤d)、如图6所示，通过例如磁控溅射、蒸镀或者原子沉积等方法在多晶硅薄膜3上沉积生长一层金属薄膜4；
其中，金属薄膜的材料可以包括但不限于Ag、Al、Ti、Au、Cu、Mo、Cr中的至少一种。
步骤e)、如图7所示，可以通过例如涂覆的方式形成覆盖金属薄膜4的光刻胶层5；
步骤f)、如图8所示，通过灰色调或半色调掩膜板对前述的光刻胶层5进行包括有曝光、显影的处理，以形成光刻胶第一保留图案512、光刻胶第二保留图案511和光刻胶完全去除区510；
其中，光刻胶第一保留图案512对应于待形成的存储电容下电极的区域；光刻胶第二保留图案511由第一区域511a和位于第一区域511a两侧的第二区域511b构成，第二区域511b对应于待形成的有源层中相对设置的源极接触区与漏极接触区，第一区域511a对应于待形成的有源层中的其余区域，且光刻胶第一保留图案512、第一区域511a和第二区域511b的厚度依次降低；光刻胶完全去除区510对应于金属薄膜4上的其余区域。
这里，在上述步骤f)中，选取与光刻胶(Photoresist，PR)层5的曝光、显影特性相对应的具体的掩膜板种类，以形成上述的3种不同厚度的PR胶图案。
示例的，当形成的光刻胶层5是由正性光刻胶材料构成时，即正性光刻胶材料具有曝光前不溶解于显影液，经过紫外线曝光后，转变为能够溶解于显影液从而被去除的特性。
如图9所示，上述的灰色调或半色调掩膜板包括，完全透光部、不透光部、第一透过率曝光部和第二透过率曝光部；其中，第一透过率曝光部的透过率小于第二透过率曝光部的透过率；不透光部对应于待形成的光刻胶第一保留图案(即对应于存储电容下电极区域)、第一透过率曝光部对应于待形成的光刻胶第二保留图案的第一区域(即对应于有源层的其他区域)、第二透过率曝光部对应于待形成的光刻胶第二保留图案的第二区域(即对应于有源层中的离子注入区域)、完全透光部对应于光刻胶层的其余区域。
即通过具有上述的2种部分透过率的灰色调(Gray-tone Mask)或半色调(Half-tone Mask)掩膜板从而形成上述的3种不同厚度的PR胶图案。
其中，参考图9所示，第一透过率曝光部的透过率可以为10％～40％，即当上述光刻胶层由正性光刻胶材料构成时，经曝光、显影后，光刻胶第二保留图案的第一区域(即对应于有源层的其他区域)的厚度为原厚度的60％～90％；第二透过率曝光部的透过率可以为60％～90％。即当上述光刻胶层由正性光刻胶材料构成时，经曝光、显影后，光刻胶第二保留图案的第二区域(即对应于有源层中的离子注入区域)的厚度为原厚度的10％～40％。
设计上述具有3种不同厚度的PR胶图案的目的有以下三方面的考量，一方面，保证对应于有源层中的离子注入区域光刻胶的厚度最小，使得高速注入的离子能穿过光刻胶第二保留图案的第二区域对下方的有源层进行掺杂；另一方面，保证对应于有源层的其他区域的光刻胶的厚度大于离子注入区，以避免在后续对金属薄膜进行过刻时，被形成的金属遮挡图案露出的有源层的四周区域均被形成离子注入的导电区域，避免掺杂离子污染，影响TFT的正常开关性能；再一方面，保证对应于有源层的其他区域的光刻胶的厚度同时还小于对应于存储电容下电极区域的光刻胶第一保留图案的厚度，使得这部分光刻胶能够保留在最后，以便最后保留其所在区域的金属部分，形成存储电容下电极。
当然，上述实施例也可选取与正性光刻胶材料具有相反特性的负性光刻胶材料，即负性光刻胶材料具有曝光前能够溶解于显影液，经过紫外线曝光后，转变为不能够溶解于显影液，从而使得未被曝光的部分得以去除的特性。
即当形成的光刻胶层5由负性光刻胶材料构成时，上述的灰色调或半色调掩膜板包括，完全透光部、不透光部、第一透过率曝光部和第二透过率曝光部；其中，第一透过率曝光部的透过率大于第二透过率曝光部的透过率；完全透光部对应于待形成的光刻胶第一保留图案、不透光部对应于待形成的光刻胶层的其余区域、第一透过率曝光部对应于待形成的光刻胶第二保留图案的第二区域、第二透过率曝光部对应于待形成的光刻胶第二保留图案的第一区域。
其中，第一透过率曝光部的透过率可以为60％～90％，第二透过率曝光部的透过率可以为10％～40％，具体说明可参见上述对应于正性光刻胶的掩膜板的相关说明，本发明实施例对此不再赘述。
步骤g)、如图10所示，通过湿法刻蚀对光刻胶完全去除区露出的金属薄膜的区域进行过刻，以形成金属图案层，该图案层由位于光刻胶第一保留图案512下方的存储电容下电极412和位于光刻胶第二保留图案511下方的金属遮挡图案411构成；其中，金属遮挡图案411的轮廓位于光刻胶第二保留图案511的轮廓内；
针对上述步骤g)需要说明的，第一、上述的“轮廓”是指界定表现对象形体范围的边缘线。金属遮挡图案411的轮廓位于光刻胶第二保留图案511的轮廓内，即指金属遮挡图案411要小于光刻胶第二保留图案511，其边界四周到光刻胶第二保留图案511的边界四周均有一定间距。
第二、上述的“过刻”也叫“多刻”，是指在刻蚀过程中刻蚀线超出预设范围的一种刻蚀情况。由于湿法刻蚀具有各向同性(Isotropic)的特点，其各个方向的刻蚀率是相同的，既有垂直刻蚀，也有横向钻蚀。利用湿法刻蚀的这一特点，可在对光刻胶完全去除区露出的金属薄膜的区域进行过刻时，在金属遮挡图案411的四周形成到光刻胶第二保留图案511轮廓边界的距离为d的刻蚀bias(余量)。
距离d的具体数值由过刻量决定，过刻量可以为150％～200％的过刻，具体过刻量应根据阵列基板的实际制程而定，本发明实施例对此不作限定。
其中，上述的过刻量可以为150％～200％的过刻具体是指，当对金属薄膜进行湿法刻蚀形成与光刻胶第二保留图案相同的图案所需的刻蚀时间为t0时，过刻的刻蚀时间为(150％～200％)t0，即通过延长刻蚀时间，利用湿法刻蚀所具有的横向钻刻特性从而对光刻胶第二保留图案下方的金属薄膜继续进行刻蚀，以形成上述的距离为d的刻蚀bias。
这样一来，金属遮挡图案411可以将后续待形成的有源层的离子注入区露出，同时对有源层中对应于源极与漏极之间的区域(即TFT导通时的沟道区域)进行了覆盖保护，以进一步避免离子污染。
第三、本领域技术人员应当理解，由于上述步骤g)是在同一个过刻工艺下，故形成的存储电容下电极412的图案的轮廓也自然是位于上述光刻胶第一保留图案512的轮廓内的，即存储电容下电极412的图案与光刻胶第一保留图案512的轮廓边界也存在距离为d的刻蚀bias。
步骤h)、如图11所示，采用例如干法刻蚀的工艺，对光刻胶第一保留图案512和光刻胶第二保留图案511露出的多晶硅薄膜3进行刻蚀处理，以形成多晶硅图案层，该图案层由位于存储电容下电极412下方的多晶硅保留图案312和位于金属遮挡图案411下方的有源层311构成；其中，有源层311的图案与光刻胶第二保留图案511相同；
这里，光刻胶第一保留图案512和光刻胶第二保留图案511的作用即为抗刻蚀层。
由于干法刻蚀具有良好的各向异性，即只有垂直刻蚀，没有横向钻蚀；这样便可以保证被刻蚀的多晶硅薄膜3能够精确复制出与掩膜层(即光刻胶第二保留图案511)几乎完全一致的几何图形；能够精确控制侧壁剖面的形状，且具有良好的刻蚀均匀性，因此上述步骤h)优选采用干法刻蚀工艺。
由于有源层311的图案与光刻胶第二保留图案511相同，故形成的上述多晶硅图案层前后左右四周的边界比对应的上部的过刻形成的金属图案层要突出距离d。
步骤i)、如图12所示，采用离子注入(Ion Implant)工艺对金属遮挡图案411露出的有源层311的区域进行离子掺杂，以形成经离子掺杂处理形成的相对设置的源极接触区3111与漏极接触区3112；
这里，光刻胶第二保留图案511和金属遮挡图案411作为掩蔽层，可以对有源层311未被金属遮挡图案411覆盖的区域进行离子掺杂，由于这一区域的光刻胶厚度最小，对离子注入的掩蔽作用有限，部分离子仍然会穿透光刻胶第二保留图案的第二区域511b进入到未被金属遮挡图案411覆盖的有源层311的两侧边缘区域，完成对源漏极接触区域的离子掺杂。
其中，所植入的离子可以是P型或是N型掺杂物，P型掺杂物例如可以为硼离子，N型掺杂物例如可以为磷离子。
步骤j)、如图13所示，采用灰化工艺对光刻胶第二保留图案511和光刻胶第一保留图案512进行整体灰化，以去除光刻胶第二保留图案512、仅保留光刻胶第一保留图案511；
由于是在同一灰化工艺下，故光刻胶第一保留图案512的厚度也会有所减薄，但由于其厚度最大，在存储电容下电极412上方仍有保留的部分。
步骤k)、如图14所示，采用湿法刻蚀工艺，对去除的光刻胶第二保留图案露出的金属遮挡图案进行刻蚀，以去除金属遮挡图案露出有源层311；
即利用被减薄的光刻胶第一保留图案512为抗刻蚀层，可对存储电容下电极412进行保护，以避免这部分金属在同一刻蚀工艺下被去除。
这样一来，通过以上两个步骤j)和步骤k)依次去除了光刻胶第二保留图案511和金属遮挡图案411，从而露出了有源层311。
在此之后，如图15所示，采用剥离工艺，去除光刻胶第一保留图案，以露出存储电容下电极412。
这样一来，即可通过一道mask制作完成了TFT阵列基板中由多晶硅材料构成的有源层311、有源层311中相对设置的源极接触区3111和漏极接触区3112、以及由金属材料构成的存储电容下电极412。
步骤l)、如图16所示，在前述形成的基板表面制作一层栅绝缘层6；
其材料可以是氮化硅、氧化硅以及氮氧化硅，或者其他的绝缘材质等。
步骤m)、如图17所示，在形成的栅绝缘层6表面，通过成膜、光刻、刻蚀等构图工艺制程，制作出薄膜晶体管的栅极7、栅线以及存储电容上电极71；
其中，栅极7、栅线与存储电容上电极71是采用同一构图工艺形成的，其金属材料可以包括但不限于Ag、Al、Ti、Au、Cu、Mo、Cr中的至少一种。
步骤n)、如图18所示，在形成的基板上形成层间绝缘层8；
其材料可以为氮化硅、氧化硅以及氮氧化硅，或者其他的绝缘材质等。
步骤o)、如图19所示，在层间绝缘层8上通过涂胶、曝光、显影、刻蚀等构图工艺步骤，刻蚀制作出贯穿层间绝缘层8以及栅绝缘层6的第一和第二过孔9；上述两个过孔9的底部对应着有源层311中的源极接触区3111和漏极接触区3112，即露出这两个区域；
步骤p)、在此之后，如图19所示，通过例如磁控溅射、光刻、刻蚀等工艺步骤在层间绝缘层8上形成数据线，并形成通过上述的过孔9分别与源极接触区3111、漏极接触区3112相连的源极10、漏极11。
从而形成了由LTPS(Low Temperature Poly Silicon，低温多晶硅)TFT构成的阵列基板。
在此之后，上述具体实施例还可以包括有形成与漏极相连的像素电极以及与像素电极相对的公共电极的步骤，具体步骤可沿用现有技术，本发明实施例对此不再赘述。
进一步的，本发明实施例还提供了一种采用上述制备方法形成的阵列基板，包括设置在基板上的由半导体材料构成的有源层、与有源层同层设置的半导体材料保留图案和覆盖在半导体材料保留图案上的由金属材料构成的存储电容下电极。
在上述基础上，本发明实施例还提供了一种显示装置，包括有上述的阵列基板。上述显示装置具体可以是液晶显示器、液晶电视、OLED(Organic Light-Emitting Display，有机电致发光显示)显示器、数码相框、手机、平板电脑、数码相框、导航仪等具有任何显示功能的产品或者部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种阵列基板的制备方法，包括在基板上形成半导体材料薄膜的步骤；其特征在于，所述制备方法还包括，
形成覆盖所述半导体材料薄膜的金属薄膜；
对所述金属薄膜和所述半导体材料薄膜进行一次构图工艺处理，以形成有源层、与所述有源层同层设置的半导体材料保留图案和在所述半导体材料保留图案远离所述基板一侧上的由所述金属薄膜的材料构成的存储电容下电极。
2.根据权利要求1所述的制备方法，其特征在于，所述半导体材料薄膜为多晶硅薄膜；所述对所述金属薄膜和所述多晶硅薄膜进行一次构图工艺处理，以形成有源层、与所述有源层同层设置的多晶硅保留图案和在所述多晶硅保留图案远离所述基板一侧上的由所述金属薄膜的材料构成的存储电容下电极的步骤包括，
使用一次灰色调或半色调掩膜板对所述金属薄膜和所述多晶硅薄膜进行一次构图工艺处理和一次离子掺杂处理，以形成有源层、与所述有源层同层设置的多晶硅保留图案和覆盖在所述多晶硅保留图案上的由所述金属薄膜的材料构成的存储电容下电极；
其中，所述有源层包括，经所述离子掺杂形成的相对设置的源极接触区与漏极接触区。
3.根据权利要求2所述的制备方法，其特征在于，所述使用一次灰色调或半色调掩膜板对所述金属薄膜和所述多晶硅薄膜进行一次构图工艺处理和一次离子掺杂处理，以形成有源层、与所述有源层同层设置的多晶硅保留图案和覆盖在所述多晶硅保留图案上的由所述金属薄膜材料构成的存储电容下电极；其中，所述有源层包括，经所述离子掺杂形成的相对设置的源极接触区与漏极接触区的步骤包括，
形成覆盖所述金属薄膜的光刻胶层；
通过灰色调或半色调掩膜板对所述光刻胶层进行包括有曝光、显影的处理，以形成光刻胶第一保留图案、光刻胶第二保留图案和光刻胶完全去除区；其中，所述光刻胶第一保留图案对应于待形成的存储电容下电极的区域；所述光刻胶第二保留图案由第一区域和位于所述第一区域两侧的第二区域构成，所述第二区域对应于待形成的有源层中相对设置的源极接触区与漏极接触区，所述第一区域对应于待形成的所述有源层中的其余区域，且所述光刻胶第一保留图案、所述第一区域和所述第二区域的厚度依次降低；所述光刻胶完全去除区对应于所述金属薄膜上的其余区域；
通过湿法刻蚀对所述光刻胶完全去除区露出的所述金属薄膜的区域进行过刻，以形成位于所述光刻胶第一保留图案下方的存储电容下电极和位于所述光刻胶第二保留图案下方的金属遮挡图案；其中，所述金属遮挡图案的轮廓位于所述光刻胶第二保留图案的轮廓内；
对所述光刻胶第一保留图案和所述光刻胶第二保留图案露出的所述多晶硅薄膜进行刻蚀处理，以形成位于所述存储电容下电极下方的多晶硅保留图案和位于所述金属遮挡图案下方的有源层；其中，所述有源层的图案与所述光刻胶第二保留图案相同；
采用离子注入工艺对所述金属遮挡图案露出的所述有源层的区域进行离子掺杂，以形成经所述离子掺杂处理形成的相对设置的源极接触区与漏极接触区；
依次去除所述光刻胶第二保留图案和所述金属遮挡图案，以露出所述有源层；
去除所述光刻胶第一保留图案，以露出所述存储电容下电极。
4.根据权利要求3所述的制备方法，其特征在于，所述依次去除所述光刻胶第二保留图案和所述金属遮挡图案，以露出所述有源层，包括，
采用灰化工艺对所述光刻胶第二保留图案和所述光刻胶第一保留图案进行整体灰化，以去除所述光刻胶第二保留图案、仅保留所述光刻胶第一保留图案；
对去除的所述光刻胶第二保留图案露出的所述金属遮挡图案进行刻蚀，以去除所述金属遮挡图案露出所述有源层。
5.根据权利要求3所述的制备方法，其特征在于，
当对所述金属薄膜进行湿法刻蚀形成与所述光刻胶第二保留图案相同的图案所需的刻蚀时间为t0时，所述过刻的刻蚀时间为(150％～200％)t0。
6.根据权利要求3所述的制备方法，其特征在于，
形成的所述光刻胶层由正性光刻胶材料构成；
所述灰色调或半色调掩膜板包括，完全透光部、不透光部、第一透过率曝光部和第二透过率曝光部；其中，所述第一透过率曝光部的透过率小于所述第二透过率曝光部的透过率；所述不透光部对应于待形成的光刻胶第一保留图案、所述第一透过率曝光部对应于待形成的光刻胶第二保留图案的第一区域、所述第二透过率曝光部对应于待形成的光刻胶第二保留图案的第二区域、所述完全透光部对应于所述光刻胶层的其余区域。
7.根据权利要求6所述的制备方法，其特征在于，
所述第一透过率曝光部的透过率为10％～40％，所述第二透过率曝光部的透过率为60％～90％。
8.根据权利要求3所述的制备方法，其特征在于，
形成的所述光刻胶层由负性光刻胶材料构成；
所述灰色调或半色调掩膜板包括，完全透光部、不透光部、第一透过率曝光部和第二透过率曝光部；其中，所述第一透过率曝光部的透过率大于所述第二透过率曝光部的透过率；所述完全透光部对应于待形成的光刻胶第一保留图案、所述不透光部对应于待形成的所述光刻胶层的其余区域、所述第一透过率曝光部对应于待形成的光刻胶第二保留图案的第二区域、所述第二透过率曝光部对应于待形成的光刻胶第二保留图案的第一区域。
9.根据权利要求8所述的制备方法，其特征在于，
所述第一透过率曝光部的透过率为60％～90％，所述第二透过率曝光部的透过率为10％～40％。
10.根据权利要求3所述的制备方法，其特征在于，注入的离子为P型掺杂物或N型掺杂物。
11.根据权利要求1所述的制备方法，其特征在于，所述半导体材料薄膜为多晶硅薄膜；
所述在基板上形成半导体材料薄膜的步骤，包括，
在衬底基板上依次形成缓冲层、非晶硅薄膜；
对所述非晶硅薄膜进行退火处理，以使非晶硅结晶形成多晶硅。
12.根据权利要求2所述的制备方法，其特征在于，所述制备方法还包括依次形成，
覆盖所述有源层和所述存储电容下电极的栅绝缘层；
设置在所述栅绝缘层上的栅金属图案层；所述栅金属图案层包括，对应于所述有源层的栅极、与所述栅极连接的栅线、对应于所述存储电容下电极的存储电容上电极；
覆盖所述栅金属图案层的层间绝缘层；
贯穿所述层间绝缘层与所述栅绝缘层的第一过孔、第二过孔；
设置在所述层间绝缘层上的源漏金属图案层；所述源漏金属图案层包括，通过所述第一过孔与所述源极接触区连接的源极、通过所述第二过孔与所述漏极接触区连接的漏极、与所述源极连接的数据线。
13.一种阵列基板，其特征在于，包括设置在基板上的由半导体材料构成的有源层、与所述有源层同层设置的半导体材料保留图案和覆盖在所述半导体材料保留图案上的由金属材料构成的存储电容下电极。
14.一种显示装置，其特征在于，包括如权利要求13所述的阵列基板。
CN201710326432.5A 2017-05-10 2017-05-10 一种阵列基板及其制备方法、显示装置 Active CN107170753B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710326432.5A CN107170753B (zh) 2017-05-10 2017-05-10 一种阵列基板及其制备方法、显示装置
US16/327,153 US10748944B2 (en) 2017-05-10 2018-05-09 Array substrate comprising transistor and capacitor, manufacturing method therefor, display device
PCT/CN2018/086129 WO2018205947A1 (zh) 2017-05-10 2018-05-09 阵列基板及其制备方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710326432.5A CN107170753B (zh) 2017-05-10 2017-05-10 一种阵列基板及其制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN107170753A true CN107170753A (zh) 2017-09-15
CN107170753B CN107170753B (zh) 2020-04-07

Family

ID=59813665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710326432.5A Active CN107170753B (zh) 2017-05-10 2017-05-10 一种阵列基板及其制备方法、显示装置

Country Status (3)

Country Link
US (1) US10748944B2 (zh)
CN (1) CN107170753B (zh)
WO (1) WO2018205947A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018205947A1 (zh) * 2017-05-10 2018-11-15 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN109920801A (zh) * 2019-03-11 2019-06-21 京东方科技集团股份有限公司 阵列基板及其制作方法、和显示装置
CN111312725A (zh) * 2020-02-24 2020-06-19 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1963614A (zh) * 2005-11-09 2007-05-16 Lg.菲利浦Lcd株式会社 液晶显示器件的阵列基板及其制造方法
CN101196668A (zh) * 2006-12-07 2008-06-11 三菱电机株式会社 显示装置及其制造方法
CN103456746A (zh) * 2013-09-10 2013-12-18 北京京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN104183603A (zh) * 2014-07-16 2014-12-03 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105914229A (zh) * 2016-06-24 2016-08-31 京东方科技集团股份有限公司 一种 amoled 显示基板及其制作方法、显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212288B1 (ko) * 1995-12-29 1999-08-02 윤종용 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6380559B1 (en) * 1999-06-03 2002-04-30 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display
US6639265B2 (en) 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JP3753613B2 (ja) * 2000-03-17 2006-03-08 セイコーエプソン株式会社 電気光学装置及びそれを用いたプロジェクタ
KR100971950B1 (ko) * 2003-06-30 2010-07-23 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
CN1963914B (zh) 2006-11-22 2010-05-12 中山大学 一种可实现多显示器分频技术的数字电视设备
CN107170753B (zh) * 2017-05-10 2020-04-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1963614A (zh) * 2005-11-09 2007-05-16 Lg.菲利浦Lcd株式会社 液晶显示器件的阵列基板及其制造方法
CN101196668A (zh) * 2006-12-07 2008-06-11 三菱电机株式会社 显示装置及其制造方法
CN103456746A (zh) * 2013-09-10 2013-12-18 北京京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN104183603A (zh) * 2014-07-16 2014-12-03 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105914229A (zh) * 2016-06-24 2016-08-31 京东方科技集团股份有限公司 一种 amoled 显示基板及其制作方法、显示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018205947A1 (zh) * 2017-05-10 2018-11-15 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
US10748944B2 (en) 2017-05-10 2020-08-18 Hefei Boe Optoelectronics Technology Co., Ltd. Array substrate comprising transistor and capacitor, manufacturing method therefor, display device
CN109920801A (zh) * 2019-03-11 2019-06-21 京东方科技集团股份有限公司 阵列基板及其制作方法、和显示装置
CN109920801B (zh) * 2019-03-11 2022-02-01 京东方科技集团股份有限公司 阵列基板及其制作方法、和显示装置
US11569275B2 (en) 2019-03-11 2023-01-31 Ordos Yuansheng Optoelectronics Co., Ltd. Array substrate, method for preparing the same, and display device
CN111312725A (zh) * 2020-02-24 2020-06-19 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板
CN111312725B (zh) * 2020-02-24 2023-02-03 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板

Also Published As

Publication number Publication date
US20190189650A1 (en) 2019-06-20
WO2018205947A1 (zh) 2018-11-15
US10748944B2 (en) 2020-08-18
CN107170753B (zh) 2020-04-07
WO2018205947A8 (zh) 2019-01-24

Similar Documents

Publication Publication Date Title
KR101621635B1 (ko) 어레이 기판과 그 제조 방법 및 디스플레이 디바이스
EP3185305B1 (en) Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof and display device
CN102074502B (zh) 制造阵列基板的方法
CN103123910B (zh) 阵列基板及其制造方法、显示装置
CN103996716B (zh) 一种多晶硅薄膜晶体管的制备方法
CN104409416B (zh) 用于制作阵列基板的方法及阵列基板
CN109065551B (zh) Tft阵列基板的制造方法及tft阵列基板
CN105428243B (zh) 一种薄膜晶体管及制作方法、阵列基板和显示装置
CN106847703A (zh) 低温多晶硅薄膜晶体管的制造方法和显示装置
WO2017193637A1 (zh) 薄膜晶体管、阵列基板的制备方法、阵列基板及显示装置
CN107403758A (zh) 阵列基板及其制备方法、显示装置
KR20150004536A (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
CN107170753A (zh) 一种阵列基板及其制备方法、显示装置
CN102651322A (zh) 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN105140239B (zh) 一种薄膜晶体管、其制作方法、阵列基板及其制作方法
CN107359205A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板
CN104347639A (zh) 薄膜晶体管基板及其制作方法
CN102709329A (zh) 薄膜晶体管及其制造方法
CN207503978U (zh) 阵列基板和显示装置
CN105762081A (zh) 一种薄膜晶体管的制作方法
CN111725134A (zh) 一种阵列基板及其制造方法
CN104022042B (zh) 低温多晶硅薄膜晶体管的制作方法和阵列基板的制作方法
CN113488390B (zh) 一种薄膜晶体管的制备方法及薄膜晶体管
CN109637932A (zh) 薄膜晶体管及其制备方法
KR100905051B1 (ko) 액정표시장치용 어레이 기판 및 그의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant