CN111128760A - 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构 - Google Patents

一种基于扇出型封装工艺的芯片封装方法及芯片封装结构 Download PDF

Info

Publication number
CN111128760A
CN111128760A CN201911379301.9A CN201911379301A CN111128760A CN 111128760 A CN111128760 A CN 111128760A CN 201911379301 A CN201911379301 A CN 201911379301A CN 111128760 A CN111128760 A CN 111128760A
Authority
CN
China
Prior art keywords
chip
layer
packaging
dielectric layer
fan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911379301.9A
Other languages
English (en)
Other versions
CN111128760B (zh
Inventor
崔成强
杨冠南
匡自亮
徐广东
王鹏宇
陈新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Fozhixin Microelectronics Technology Research Co ltd
Original Assignee
Guangdong University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong University of Technology filed Critical Guangdong University of Technology
Priority to CN201911379301.9A priority Critical patent/CN111128760B/zh
Publication of CN111128760A publication Critical patent/CN111128760A/zh
Application granted granted Critical
Publication of CN111128760B publication Critical patent/CN111128760B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及集成电路封装技术领域，特别是一种基于扇出型封装工艺的芯片封装方法及芯片封装结构，所述芯片封装方法不使用临时键合胶，直接在基板上方设置介电层，芯片直接热压如介电层后可快速完成注塑固化工序，达到减少了封装的工序，减少了芯片的漂移；此外，所述芯片封装方法在基板和介电层之间增设了特殊材料的隔离层，有利于基板后续与固化芯片结构分离，同时因为介电层与隔离层结合力不高，介电层及介电层以上的芯片封装结构在封装固化时可以灵活的固化封装，不会出现内部应力不均的现象，能降低了芯片封装结构内部应力，也有利于避免出现翘曲的现象，提高了芯片封装结构的封装效率和质量。

Description

一种基于扇出型封装工艺的芯片封装方法及芯片封装结构
技术领域
本发明涉及集成电路封装技术领域，特别是一种基于扇出型封装工艺的芯片封装方法及芯片封装结构。
背景技术
在IC封装行业中，引线键合技术(Wire Bonding,简称WB)采用金属线实实现芯片与外露管脚连接导通，是一种使用细金属线，利用热、压力、超声波能量为使金属引线与基板焊盘紧密焊合，实现芯片与基板间的电气互连和芯片间的信息互通。引线键合以工艺实现简单、成本低廉、适用多种封装形式而连接方式中占主导地位，目前所有封装管脚的90％以上采用引线键合连接。虽然引线键合成本低，但是可靠性也低，如果想得到更高可靠性的密封结构的芯片产品，采用引线键合技术需要很高的生产成本。
随着电子产品小型化和集成化的潮流，微电子封装技术的高密度化已在新一代电子产品上逐渐成为主流。为了顺应新一代电子产品的发展，尤其是手机、笔记本等产品的发展，芯片将向密度更高、速度更快、尺寸更小、成本更低等方向发展。扇出型方片级封装技术(Fan-out Panel Level Package，FOPLP)的出现，作为扇出型晶圆级封装技术(FanoutWafer Level Package，FOWLP)的升级技术，拥有更广阔的发展前景。与传统的引线键合芯片相比，扇出型封装大大增加芯片的引脚数目，减小了封装尺寸，简化封装步骤，缩短了芯片与基板之间的距离，提高了芯片功能。具有支持10nm以下工艺制程芯片、互连路径短、高集成度、超薄厚度、高可靠性，高散热能力等优势。但是现有芯片的扇出型封装工艺中，由于塑胶、硅及金属等材料的热胀系数的差别，芯片封装结构内部应力不均匀，会带来了扇出型封装的两大基本问题，即芯片漂移和翘曲现象，在注塑阶段，如果临时键合胶与芯片连接过松，就会造成芯片漂移。如果临时键合胶与芯片结合过紧，又会给后续移除临时键合胶和基板的过程带来困难，并且会造成更高内应力，导致芯片产生翘曲现象。
发明内容
针对上述缺陷，本发明的目的在于提出一种基于扇出型封装工艺的芯片封装方法及芯片封装结构。
为达此目的，本发明采用以下技术方案：
一种基于扇出型封装工艺的芯片封装方法，其包括如下内容：
a)在基板上表面涂覆设置一层隔离层；
b)在所述隔离层上压合设置一层介电层；
c)在高温环境下，将芯片按照face down取向热压入所述介电层，使得芯片底部的凸点不与所述介电层融合；
d)保持高温环境，进行注塑，使得芯片和介电层被注塑材料填充覆盖，冷却固化得到固化芯片结构；
e)移除基板和隔离层，获得半成品芯片结构；
f)利用激光打孔或等离子清洗的方式在半成品芯片结构的底部进行处理，使得芯片的凸点露出，再经过图案钝化、再布线、沉积下金属层和刻蚀嵌入球栅网格阵列工艺后，得到芯片封装结构。
更优的，所述步骤a)中e)中所述基板为玻璃板。因为所述基板上需要涂覆设置一层隔离层，隔离层涂覆设置不均匀容易产生镂空或气泡隆起，影响后续介电层的设置及芯片封装的结构；采用玻璃板可以从底部更清楚方便的观察隔离层的涂覆情况，保证里隔离层设置更加精准。
更优的，所述步骤a)中e)中，涂覆设置所述隔离层的材料为：聚四氟或聚氯乙烯。采用这两种材料主要基于方面考虑，一是这两种材料和ABF材料层的结合力较弱，起到隔离基本和介电层的作用，也方面将基板和隔离层完全移除；另一方面这两种材料在200℃温度环境以下还能维持稳定的层结构，不会在芯片高温封装的过程中与介电层或注塑材料融合，能保证自身结构的稳定性，保证稳定的隔离作用，也方便后续移除操作。
更优的，所述步骤c)和d)中，所述高温环境范围为：130℃-200℃。隔离层在该温度范围内能保持层结构稳定不会融化，而该温度下ABF材料层会熔融，同时注塑材料也会有很好的流动性便于填充和封装。
更优的，所述步骤b)中，所述介电层为：ABF材料层。ABF是Ajinomoto Build-UpFilm的简称，ABF材料是现有市场上广泛销售的一种膜状材料，其厚度在30-70μm之间，其在温度到达130℃以上或出现熔融现象，本申请中主要是利用其熔融温度与所述隔离层的熔融温度差异，已经应用这两种功能层结构可以大大简化芯片封装操作的同时提高封装质量的特点。
更优的，所述步骤f)中，还包括入下内容:预先判断固化芯片结构，当所述芯片在所述步骤c)中，压入所述介质层后，凸点与所述隔离层有接触，则对所述半成品芯片结构的底部进行等离子清洗，使得芯片的凸点外露；当所述芯片在所述步骤c)中，压入所述介质层后，凸点与所述隔离层没有接触，则对所述半成品芯片结构的底部进行激光打孔，使得芯片的凸点外露。由于芯片的封装结构是很细微结构，细微的工艺差异都可能导致芯片封装结构改变，影响芯片封装质量，为了方便封装操作同时又能封装质量，本步骤中提供了两种让芯片的凸点露出的具体操作方法，封装工艺中，可以根据前工序中芯片压入程度，合理选择更加快捷和精度更高的工艺来达到凸点外露的工艺目的，从而既方便了芯片封装工艺的操作，又能保证封装质量。
根据如上所述的一种基于扇出型封装工艺的芯片封装方法得到的芯片封装结构，其特征在于，包括：ABF材料层、芯片、注塑材料层、再布线层和焊球；所述芯片紧贴设置于所述ABF材料层的上表面，且所属芯片的底部的凸点融合设置于所述ABF材料层内；所述注塑材料层将所述ABF材料层和所述芯片包裹固化为一体；所述再布线层紧贴设置于所述ABF材料层的下表面；所述焊球设置于所述再布线层的底部，且所述焊球和所述芯片的凸点通过所述再布线层中的线路连接。
本发明提出一种基于扇出型封装工艺的芯片封装方法和芯片封装结构，所述芯片封装方法不适用临时键合胶，直接在基板上方设置介电层，芯片直接热压如介电层后可快速完成注塑固化工序，达到减少了封装的工序，减少了芯片的漂移；此外，所述芯片封装方法在基板和介电层之间增设了特殊材料的隔离层，有利于基板后续与固化芯片结构分离，同时因为介电层与隔离层结合力不高，介电层及介电层以上的芯片封装结构在封装固化时可以灵活的固化封装，不会出现内部应力不均的现象，能降低了芯片封装结构内部应力，也有利于避免出现翘曲的现象，提高了芯片封装结构的封装效率和质量。
附图说明
图1是本发明的一个实施例中所述芯片封装方法的示意图；
图2是本发明的一个实施例中所述芯片封装结构的结构示意图。
其中：基板1，隔离层2，介电层3，芯片4，凸点41，注塑材料层5，再布线层6,焊球7。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
如图1所示，一种基于扇出型封装工艺的芯片封装方法，其包括如下内容：
a)在玻璃板的上表面涂覆设置一层聚四氟或聚氯乙烯，形成隔离层2；
b)在所述隔离层2上压合设置一层ABF材料层，得到介电层3；
c)在130℃-200℃的高温环境下，将芯片4按照face down取向热压入所述介电层3，使得芯片4的底部的凸点41不与所述介电层3融合，判断固化芯片结构中芯片4的凸点41是否与隔离层2接触，记录判断结果；
d)保持130℃-200℃的高温环境，进行注塑，使得芯片4和介电层3被注塑材料填充覆盖，冷却固化得到固化芯片结构；
e)移除基板1和隔离层2，获得半成品芯片结构；
f)当所述芯片4在所述步骤c)中，压入所述介质层后，凸点41与所述隔离层2有接触，则对所述半成品芯片结构的底部进行等离子清洗，使得芯片4的凸点41外露；当所述芯片4在所述步骤c)中，压入所述介质层后，凸点41与所述隔离层2没有接触，则对所述半成品芯片结构的底部进行激光打孔，使得芯片4的凸点41外露；再图案化钝化(Patternedpassivation)、再布线(RDL)、沉积球下金属层(UBM deposition)、刻蚀(etching)、嵌入球栅网格阵列(BGA mount)后，得到芯片封装结构；其中图案钝化、再布线、沉积下金属层和刻蚀嵌入球栅网格阵列工艺属于本领域现有技术中成熟的工艺操作。
如图2所示，根据如上所述的一种基于扇出型封装工艺的芯片封装方法得到的芯片封装结构，其包括：ABF材料层即介电层3、芯片4、注塑材料层5、再布线层6和焊球7；所述芯片紧贴设置于所述ABF材料层的上表面，且所属芯片的底部的凸点41融合设置于所述ABF材料层内；所述注塑材料层5将所述ABF材料层和所述芯片4包裹固化为一体；所述再布线层6紧贴设置于所述ABF材料层的下表面；所述焊球7设置于所述再布线层6的底部，且所述焊球7和所述芯片的凸点41通过所述再布线层6中的线路连接。
本发明提出一种基于扇出型封装工艺的芯片封装方法和芯片封装结构，所述芯片封装方法不适用临时键合胶，直接在基板1上方设置介电层3，芯片4直接热压如介电层3后可快速完成注塑固化工序，达到减少了封装的工序，减少了芯片的漂移；此外，所述芯片封装方法在基板1和介电层3之间增设了特殊材料的隔离层2，有利于基板1后续与固化芯片结构分离，同时因为介电层3与隔离层2结合力不高，介电层3及介电层3以上的芯片封装结构在封装固化时可以灵活的固化封装，不会出现内部应力不均的现象，能降低了芯片封装结构内部应力，也有利于避免出现翘曲的现象，提高了芯片封装结构的封装效率和质量。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (7)

1.一种基于扇出型封装工艺的芯片封装方法，其特征在于，包括如下内容：
a)在基板上表面涂覆设置一层隔离层；
b)在所述隔离层上压合设置一层介电层；
c)在高温环境下，将芯片按照face down取向热压入所述介电层，使得芯片底部的凸点不与所述介电层融合；
d)保持高温环境，进行注塑，使得芯片和介电层被注塑材料填充覆盖，冷却固化得到固化芯片结构；
e)移除基板和隔离层，获得半成品芯片结构；
f)利用激光打孔或等离子清洗的方式在半成品芯片结构的底部进行处理，使得芯片的凸点露出，再经过图案钝化、再布线、沉积下金属层和刻蚀嵌入球栅网格阵列工艺后，得到芯片封装结构。
2.根据权利要求1所述的一种基于扇出型封装工艺的芯片封装方法，其特征在于，所述步骤a)中e)中所述基板为玻璃板。
3.根据权利要求1所述的一种基于扇出型封装工艺的芯片封装方法，其特征在于，所述步骤a)中e)中，涂覆设置所述隔离层的材料为：聚四氟或聚氯乙烯。
4.根据权利要求3所述的一种基于扇出型封装工艺的芯片封装方法，其特征在于，所述步骤c)和d)中，所述高温环境范围为：130℃-200℃。
5.根据权利要求1所述的一种基于扇出型封装工艺的芯片封装方法，其特征在于，所述步骤b)中，所述介电层为：ABF材料层。
6.根据权利要求1所述的一种基于扇出型封装工艺的芯片封装方法，其特征在于，所述步骤f)中，还包括入下内容:
预先判断固化芯片结构，当所述芯片在所述步骤c)中，压入所述介质层后，凸点与所述隔离层有接触，则对所述半成品芯片结构的底部进行等离子清洗，使得芯片的凸点外露；当所述芯片在所述步骤c)中，压入所述介质层后，凸点与所述隔离层没有接触，则对所述半成品芯片结构的底部进行激光打孔，使得芯片的凸点外露。
7.根据权利要求1-6中任意一项所述的一种基于扇出型封装工艺的芯片封装方法得到的芯片封装结构，其特征在于，包括：ABF材料层、芯片、注塑材料层、再布线层和焊球；
所述芯片紧贴设置于所述ABF材料层的上表面，且所属芯片的底部的凸点融合设置于所述ABF材料层内；
所述注塑材料层将所述ABF材料层和所述芯片包裹固化为一体；
所述再布线层紧贴设置于所述ABF材料层的下表面；
所述焊球设置于所述再布线层的底部，且所述焊球和所述芯片的凸点通过所述再布线层中的线路连接。
CN201911379301.9A 2019-12-27 2019-12-27 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构 Active CN111128760B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911379301.9A CN111128760B (zh) 2019-12-27 2019-12-27 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911379301.9A CN111128760B (zh) 2019-12-27 2019-12-27 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构

Publications (2)

Publication Number Publication Date
CN111128760A true CN111128760A (zh) 2020-05-08
CN111128760B CN111128760B (zh) 2020-09-15

Family

ID=70504298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911379301.9A Active CN111128760B (zh) 2019-12-27 2019-12-27 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构

Country Status (1)

Country Link
CN (1) CN111128760B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112831140A (zh) * 2021-01-29 2021-05-25 福建省民爆化工股份有限公司 一体化注塑材料制备及其使用方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140211A (zh) * 2015-07-14 2015-12-09 华进半导体封装先导技术研发中心有限公司 一种fan-out的封装结构及其封装方法
CN105161465A (zh) * 2015-08-10 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其制作方法
CN105304605A (zh) * 2015-11-20 2016-02-03 江阴长电先进封装有限公司 一种芯片嵌入式封装结构及其封装方法
CN107195607A (zh) * 2017-07-03 2017-09-22 京东方科技集团股份有限公司 一种芯片封装方法及芯片封装结构
CN109003907A (zh) * 2018-08-06 2018-12-14 中芯集成电路（宁波）有限公司 封装方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140211A (zh) * 2015-07-14 2015-12-09 华进半导体封装先导技术研发中心有限公司 一种fan-out的封装结构及其封装方法
CN105161465A (zh) * 2015-08-10 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其制作方法
CN105304605A (zh) * 2015-11-20 2016-02-03 江阴长电先进封装有限公司 一种芯片嵌入式封装结构及其封装方法
CN107195607A (zh) * 2017-07-03 2017-09-22 京东方科技集团股份有限公司 一种芯片封装方法及芯片封装结构
CN109003907A (zh) * 2018-08-06 2018-12-14 中芯集成电路（宁波）有限公司 封装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112831140A (zh) * 2021-01-29 2021-05-25 福建省民爆化工股份有限公司 一体化注塑材料制备及其使用方法

Also Published As

Publication number Publication date
CN111128760B (zh) 2020-09-15

Similar Documents

Publication Publication Date Title
US7554205B2 (en) Flip-chip type semiconductor device
CN107833862B (zh) 半导体封装结构及半导体工艺
WO2017124671A1 (zh) 一种扇出型芯片的封装方法及封装结构
KR20050063700A (ko) 반도체장치의 제조방법 및 반도체장치
CN105762084B (zh) 倒装芯片的封装方法及封装装置
KR19990009095A (ko) Le방법을 이용한 칩사이즈 패키지(csp) 제조방법
JP2007110117A (ja) イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法
JP2002033411A (ja) ヒートスプレッダ付き半導体装置及びその製造方法
CN109887890B (zh) 一种扇出型倒置封装结构及其制备方法
TW200426956A (en) Substrate sheet material for a semiconductor device and a manufacturing method thereof, a molding method using a substrate sheet material, a manufacturing method of semiconductor devices
CN111128760B (zh) 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构
KR20200026344A (ko) 반도체 패키지
CN210223949U (zh) 一种三维系统级集成硅基扇出型封装结构
TW201705316A (zh) 晶片封裝製程及晶片封裝體
CN110867385A (zh) 一种封装结构及其制备方法
CN109037082A (zh) 封装结构及其形成方法
JP2003258158A (ja) 半導体装置の製造方法
TWI234213B (en) Chip package structure and process for fabricating the same
CN108962772B (zh) 封装结构及其形成方法
CN108281398B (zh) 半导体封装件及其制造方法
JPH08335593A (ja) 半導体装置およびその製造方法
CN111430322A (zh) 一种系统级扇出型封装结构及封装方法
JP2004063524A (ja) 実装装置及びその実装方法若しくはプリント配線基板
CN108962766A (zh) 封装结构及其形成方法
TWI831089B (zh) 半導體封裝方法、半導體元件以及包含其的電子設備

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240206

Address after: Room A107, Research Building A, Neifo High tech Think Tank Center, Nanhai Software Technology Park, Shishan Town, Nanhai District, Foshan City, Guangdong Province, 528000

Patentee after: Guangdong fozhixin microelectronics technology research Co.,Ltd.

Country or region after: China

Address before: 510006 Dongfeng East Road, Yuexiu District, Guangzhou, Guangdong 729

Patentee before: GUANGDONG University OF TECHNOLOGY

Country or region before: China

TR01 Transfer of patent right