CN111052879B - 电路基板及具备该电路基板的电子装置 - Google Patents

电路基板及具备该电路基板的电子装置 Download PDF

Info

Publication number
CN111052879B
CN111052879B CN201880056553.5A CN201880056553A CN111052879B CN 111052879 B CN111052879 B CN 111052879B CN 201880056553 A CN201880056553 A CN 201880056553A CN 111052879 B CN111052879 B CN 111052879B
Authority
CN
China
Prior art keywords
conductor
mass
circuit board
silver
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880056553.5A
Other languages
English (en)
Other versions
CN111052879A (zh
Inventor
阿部裕一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of CN111052879A publication Critical patent/CN111052879A/zh
Application granted granted Critical
Publication of CN111052879B publication Critical patent/CN111052879B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3731—Ceramic materials or glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

本公开的电路基板具备：具有贯通孔的、由陶瓷形成的基体；和位于上述贯通孔内的贯通导体。另外，贯通导体含有：作为主要成分的银及铜；选自组A即钛、锆、铪及铌中的至少一种；选自组B即钼、钽、钨、铼及锇中的至少一种；和第1合金，其包含银与铟或者银与锡中的任一组合。

Description

电路基板及具备该电路基板的电子装置
技术领域
本公开涉及电路基板及具备该电路基板的电子装置。
背景技术
已知在电路基板的金属层上搭载有半导体元件、发热元件、珀耳帖元件(日文：ペルチェ素子)等各种电子部件的电子装置。用于这种用途的电路基板具备具有贯通孔的基板、和位于贯通孔内的导体(以下记作贯通导体。)，该贯通导体与金属层电接合。并且，通过该贯通导体，电信号从外部被输入至搭载在金属层上的电子部件。(例如，参照专利文献1)
现有技术文献
专利文献
专利文献1：日本特开2015－65442号公报
发明内容
本公开的电路基板具备：具有贯通孔的、由陶瓷形成的基体；和位于上述贯通孔内的贯通导体。另外，贯通导体含有：作为主要成分的银及铜；选自组A即钛、锆、铪及铌中的至少一种；选自组B即钼、钽、钨、铼及锇中的至少一种；第1合金，其包含银与铟或者银与锡中的任一组合。
另外，本公开的电子装置具备上述构成的电路基板、和位于该电路基板的金属层上的电子部件。
附图说明
图1是示意性地示出本公开的电路基板中的贯通孔周边的一例的剖视图。
图2是示意性地示出本公开的电路基板中的贯通孔周边的另一例的剖视图。
图3是示意性地示出本公开的电子装置中的电子部件周边的一例的剖视图。
具体实施方式
位于金属层上的电子部件在动作时会产生热量。而且，由于近年的电子部件的高集成化、电子装置的小型化及薄型化，因此施加于电路基板的单位体积的热量在逐渐变大。因此，当由于电子部件的动作而重复进行电路基板的加热及冷却时，电路基板的贯通导体容易从与贯通孔的内壁接触的位置开始产生龟裂，贯通导体的电阻值容易增加。
鉴于这种情况，为了可耐受长期使用，需要具备有如下贯通导体的电路基板，所述贯通导体即使反复进行电路基板的加热及冷却，也不易产生成为电阻值增加的主因的龟裂。
本公开的电路基板即使反复进行加热及冷却，贯通导体也不易产生龟裂，贯通导体的电阻值不易增加，因此可耐受长期使用。
另外，本公开的电子装置具备本公开的电路基板，因此具有高可靠性。
以下参照附图来详细说明本公开的电路基板及电子装置。
如图1所示，本公开的电路基板10具备：具有贯通孔的基体1、和位于贯通孔内的贯通导体2。在此，基体1由陶瓷形成。作为陶瓷，可以使用例如碳化硅陶瓷、氧化铝陶瓷、氮化硅陶瓷、氮化铝陶瓷或富铝红柱石陶瓷等。
在基体1由氮化铝陶瓷等氮化物系陶瓷形成时，由于高导热率，因此电路基板10的散热性提高。需要说明的是，氮化铝陶瓷是指：构成氮化铝陶瓷的全部成分100质量％中，氮化铝占70质量％以上的陶瓷。
另外，基体1的材质可以通过以下的方法来确认。首先，使用X射线衍射装置(XRD)对基体1进行测定，用JCPDS卡对得到的2θ(2θ为衍射角度。)的值进行鉴定，从而鉴定基体1的构成成分。然后，使用ICP(Inductively Coupled Plasma，电感耦合等离子体)发射光谱分析装置(ICP)进行基体1的定量分析。此时，如果用XRD鉴定出的构成成分为氮化铝、且由使用ICP测定出的铝(Al)含量换算为氮化铝(AlN)的值为70质量％以上，则为氮化铝陶瓷。需要说明的是，关于其他的陶瓷也同样。
另外，在图1中，示出向基体1的上方及下方扩展的鼓形状来作为贯通孔的剖面形状，但不限于该形状，也可以简单地为矩形。
并且，贯通导体2中，银及铜为主要成分。在此，银及铜为主要成分是指：构成贯通导体2的全部成分100质量％中，银及铜的合计为83质量％以上。由此，贯通导体2的主要成分为导热率高的银及铜，因此本公开的电路基板10的贯通导体2的散热性优异，即使反复进行电路基板10的加热及冷却，贯通导体2也不易产生龟裂，贯通导体2的电阻值不易增加。就贯通导体2而言，在构成贯通导体2的全部成分100质量％中，银可以为65质量％以上且75质量％以下，铜可以为18质量％以上且30质量％以下。
另外，贯通导体2含有：选自组A即钛、锆、铪及铌中的至少一种；选自组B即钼、钽、钨、铼及锇中的至少一种；和第1合金，其包含银与铟或者银与锡中的任一组合。换言之，第1合金为AgIn合金或AgSn合金中的任一者。
如此，通过使贯通导体2含有组A，从而贯通孔的内壁与贯通导体2牢固地接合，在反复进行加热及冷却时，贯通导体2不易从贯通孔的内壁剥离，抑制了龟裂的产生。
另外，通过使贯通导体2含有组B，从而组B发挥骨料的作用，其他成分(银、铜、组A、后述的第1合金)埋入到成为骨料的组B彼此之间，由此，在贯通导体2中，容易成为龟裂的产生起点的气孔量减少。
并且，通过使贯通导体2含有第1合金，从而可以在制作贯通导体2时的第1合金生成时，使气孔消失，减少气孔的量。
因此，满足这种构成的本公开的电路基板10即使被反复加热及冷却，贯通导体2也不易从与贯通孔的内壁接触的位置开始产生龟裂，贯通导体2的电阻值不易增加，因此可耐受长期的使用。
在此，构成贯通导体2的成分(银、铜、组A、组B)及其含量可通过以下的方法确认。首先，对电路基板10进行切割而使其成为图1所示的剖面形状，使用Cross SectionPolisher(CP)进行研磨而得到研磨面。然后，将该研磨面作为观察面，使用扫描型电子显微镜(SEM)附带的能量色散型X射线分析装置(EDS)测定构成贯通导体2的成分及其含量。或者，也可以对贯通导体2进行切削，使用ICP或荧光X射线分析装置(XRF)测定构成贯通导体2的成分及其含量。
另外，可以通过以下的方法来确认贯通导体2是否含有第1合金，该第1合金包含银与铟、或者银与锡中的任一组合。首先，将上述的研磨面作为测定面，使用电子探针微量分析仪(EPMA)进行表面分析。然后，当在表面分析的彩色分布(日文：カラーマッピング)中确认到同时存在银和铟的位置时，视为含有包含银及铟的第1合金。同样地，当在表面分析的彩色分布中确认到同时存在银和锡的位置时，则视为含有包含银及锡的第1合金。需要说明的是，确认到同时存在的位置例如是指：在将银的表面分析的结果与铟的表面分析的结果重叠时，存在位置中有重合的区域。
另外，关于贯通导体2，在构成贯通导体2的全部成分100质量％中，组A的合计含量可以为1.5质量％以上且3.0质量％以下。若满足这种构成，则贯通孔的内壁与贯通导体2更牢固地接合，在反复进行加热及冷却时，贯通导体2不易从贯通孔的内壁剥离，可进一步抑制龟裂的产生。
另外，关于贯通导体2，在构成贯通导体2的全部成分100质量％中，组B的合计含量可以为3.0质量％以上且8.0质量％以下。若满足这种构成，则在贯通导体2中，组B有效地发挥骨料的作用，其他成分埋入到成为骨料的组B彼此之间，因此容易成为龟裂产生的起点的气孔量进一步减少。
另外，第1合金在贯通导体2中所占的面积占有率可以为5面积％以上且25面积％以下。若满足这种构成，则可以使贯通导体2的延展性维持为较高、并且可以进一步减少气孔量。
另外，第1合金的等效圆直径的平均值例如可以为5μm以上且30μm以下。
在此，第1合金在贯通导体2中所占的面积占有率、第1合金的等效圆直径的平均值可以通过以下的方法来计算。首先，利用上述方法得到研磨面之后，确认第1合金的存在。然后，在用SEM拍摄的研磨面照片中，将第1合金全部涂黑。然后，以图像数据形式来读取该照片，应用图像分析软件“A像くん”(注册商标，旭化成Engineering(株)制，需要说明的是，此后记载为图像分析软件“A像くん”时，表示其为旭化成Engineering(株)制的图像分析软件。)的粒子分析这一手法进行图像分析，由此可以计算第1合金所占的面积占有率、第1合金的等效圆直径的平均值。需要说明的是，作为“A像くん”的分析条件，例如只要将粒子的明度设为“暗”、将二值化的方法设为“手动”、将小图形去除设为“0.01μm”、将阈值设为“180”即可。
另外，关于贯通导体2，在构成贯通导体2的全部成分100质量％中，铟或锡的含量可以为1.0质量％以上且3.0质量％以下。若满足这种构成，则可以维持贯通导体2的延展性、且降低贯通导体2的熔点、减少制作贯通导体2时产生的气孔量。
在此，关于贯通导体2的铟或锡的含量，如上所述，可通过使用EDS、XRF或ICP进行测定来求出。
另外，贯通导体2含有铜的颗粒，等效圆直径为5μm以下的铜的颗粒所占的面积占有率可以为5面积％以上且15面积％以下。若满足这种构成，则铜的颗粒的延性优异，因此贯通导体2的延展性提高，即使反复进行加热及冷却，贯通导体2也不易产生龟裂。
在此，贯通导体2中的、等效圆直径为5μm以下的铜的颗粒所占的面积占有率可以通过以下的方法计算。首先，利用上述方法得到研磨面之后，使用EPMA进行研磨面的表面分析。然后，在通过表面分析的彩色分布而确认为颗粒的位置中，若该颗粒的铜含量比其他位置多，则将该颗粒视为铜的颗粒。
然后，使用拍摄的照片(即，针对与进行了上述表面分析的范围相同的位置通过SEM拍摄的照片)，将根据彩色分布的结果而认作的铜的颗粒全部涂黑。然后，使用该照片，应用图像分析软件“A像くん”的粒子分析这一手法进行图像分析，由此算出各铜的颗粒的等效圆直径和面积。由此，只要将等效圆直径为5μm以下的铜的颗粒的面积相加，即可算出等效圆直径为5μm以下的铜的颗粒所占的面积占有率。需要说明的是，作为“A像くん”的分析条件，例如可将粒子的明度设为“暗”、将二值化的方法设为“手动”、将小图形去除设为“0.01μm”、将阈值设为“180”。
另外，关于贯通导体2，在构成贯通导体2的总质量100质量％中，氧的含量可以为0.15质量％以下。若满足这种构成，则构成贯通导体2的成分与氧不易形成氧化物，贯通孔的内壁与贯通导体2更牢固地接合。需要说明的是，氧的含量可以如下测定：利用上述方法得到研磨面之后，使用EPMA对研磨面的贯通导体2照射电子束，从而测定。
另外，贯通导体2可以在与贯通孔的内壁相接触的位置处具有接合层，所述接合层包含基体1所含的成分和贯通导体2所含的组A，接合层的最大厚度可以为3μm以上且10μm以下。这样，如果具有上述厚度的接合层，则贯通孔的内壁与贯通导体2更牢固地接合，并且通过接合层而使贯通导体2的热量容易散至基体1，因此即使反复进行加热及冷却，贯通导体2中也不易产生龟裂。需要说明的是，在上述接合层中，贯通导体2所含的组A不限于一个。
在此，就包含基体1所含的成分和贯通导体2所含的组A的接合层而言，若基体1为氮化物系陶瓷，则该接合层为包含氮和组A的氮化物的层，若基体1为氧化物系陶瓷，则该接合层为包含氧和组A的氧化物的层，若基体1为碳化物系陶瓷，则该接合层为包含碳和组A的碳化物的层。
需要说明的是，只要通过以下的方法确认是否存在接合层即可。首先，对电路基板10进行切割而形成图1所示的剖面形状，使用CP进行研磨，从而得到研磨面。然后，将该研磨面作为测定面，使用EPMA进行表面分析，在基体1为氮化物系陶瓷时，只要在贯通导体2的与贯通孔的内壁相接触的位置处，存在包含氮和贯通导体2所含的组A的氮化物的层，则可以将其视为接合层。需要说明的是，只要由通过SEM拍摄的照片来测定接合层的最大厚度即可。
另外，如图2所示，本公开的电路基板10可以具备位于基体1上及贯通导体2上的金属层3。在此，图2中示出在基体1的上表面及贯通导体2的上表面具有金属层3的例子，但只要至少在基体1及贯通导体2的上表面或下表面中的任一面具有金属层3即可。另外，也可以在基体1及贯通导体2的上表面及下表面均具有金属层3。
在此，金属层3的主要成分可以为金、银、铜或镍。金、银、铜或镍为主要成分是指：在构成金属层3的全部成分100质量％中，金、银、铜或镍为50质量％以上。如此，若使金属层3的主要成分为电阻值低的金、银、铜或镍，则在金属层3上载置电子部件的情况下，可以提高电子部件的相应性。另外，关于构成金属层3的各成分的含量，可以与贯通导体2同样地通过使用EDS、XRF或ICP进行测定来求出。
并且，在本公开的电路基板10具备金属层3的情况下，如图2所示，可以具备位于贯通导体2及金属层3之间的薄膜层4，且薄膜层4的主要成分可以为钛或铬。在此，钛或铬为主要成分是指：在构成薄膜层4的全部成分100质量％中，钛或铬为90质量％以上。
若满足这种构成，则金属层3与贯通导体2牢固地接合，即使反复进行加热及冷却，贯通导体2也更不易产生龟裂，电阻值更不易增加。
另外，本公开的电路基板10可以在贯通导体2与薄膜层4的界面处具有第2合金，所述第2合金包含构成薄膜层4的成分和选自银、铜、铟及锡中的至少一种。
若满足这种构成，则由于第2合金的存在，因此贯通导体2与薄膜层4牢固地接合，即使反复进行加热及冷却，贯通导体2也更不易产生龟裂，电阻值更不易增加。
需要说明的是，若薄膜层4的主要成分为钛，则第2合金例如为包含钛与选自银、铜、铟及锡中的至少一种的合金。另外，若薄膜层4的主要成分为铬，则第2合金例如为包含铬与选自银、铜、铟及锡中的至少一种的合金。
另外，第2合金的等效圆直径的平均值例如可以为50nm以上且500nm以下。
在此，只要通过以下的方法来确认在贯通导体2与薄膜层4的界面处是否存在第2合金即可。首先，使用离子束等从电路基板10以100nm以下的厚度切出包含贯通导体2及薄膜层4的界面的区域，使用透射型电子显微镜(TEM)以5万倍以上的倍率观察上述界面。然后，使用EDS进行测定，如果存在包含构成薄膜层4的成分和选自银、铜、铟及锡中的至少一种的合金，则其为第2合金。
另外，使用拍摄的照片(即，针对与进行了上述分析的范围相同的位置通过TEM拍摄的照片)，将第2合金全部涂黑。然后，使用该照片，应用图像分析软件“A像くん”的粒子分析这一手法进行图像分析，由此可以算出第2合金的等效圆直径的平均值。需要说明的是，作为“A像くん”的分析条件，例如可将粒子的明度设为“暗”、将二值化的方法设为“手动”、将小图形去除设为“0.01μm”、将阈值设为“180”。
另外，图3所示，本公开的电子装置20具备：本公开的电路基板10、和位于电路基板10的金属层3上的电子部件5。并且，本公开的电子装置20由于具备可耐受长期使用的本公开的电路基板10，因此具有高的可靠性。
而且，作为电子部件5，可使用例如：发光二极管(LED)元件、绝缘栅双极晶体管(IGBT)元件、智能功率模块(IPM)元件、金属氧化膜型场效应晶体管(MOSFET)元件、续流二极管(FWD)元件、电力晶体管(GTR)元件、肖特基势垒二极管(SBD)、高电子迁移率晶体管(HEMT)元件、互补型金属氧化膜半导体(CMOS)等半导体元件；升华型热敏打印机头或热喷墨打印机头用的发热元件；珀耳帖元件等。
以下说明本公开的电路基板10的制造方法的一例。
首先，利用公知的方法，来准备氮化铝为主要成分且具有贯通孔的基体1。
然后，制作将成为贯通导体2的金属糊。首先准备银粉末、铜粉末、组A粉末(钛粉末、锆粉末、铪粉末、铌粉末)、组B粉末(钼粉末、钽粉末、钨粉末、铼粉末、锇粉末)、以及铟粉末或锡粉末，按照银粉末与铜粉末的合计为83质量％以上的方式来称量各粉末并混合，从而得到混合粉末。再向该混合粉末中添加有机载体，从而得到金属糊。
需要说明的是，有机载体是指将有机粘结剂溶解于有机溶剂而得的物质，作为有机粘结剂，可使用例如选自聚甲基丙烯酸丁酯、聚甲基丙烯酸甲酯等丙烯酸类、硝基纤维素、乙基纤维素、乙酸纤维素、丁基纤维素等纤维素类、聚甲醛等聚醚类、聚丁二烯、聚异戊二烯等聚乙烯基类中的1种或将其中的两种以上混合使用。
另外，作为有机溶剂，可使用例如选自卡必醇、卡必醇乙酸酯、α－萜品醇、间甲酚、二甲基咪唑、二甲基咪唑啉酮、二甲基甲酰胺、二丙酮醇、三乙二醇、对二甲苯、乳酸乙酯、异佛尔酮中的1种或将其中的两种以上混合使用。
然后，将金属糊填充到基体1的贯通孔内，然后使其干燥，在真空中在780℃以上且850℃以下的最高温度下保持10分钟以上且60分钟以下。然后，在最高温度保持上述时间后，将自最高温度起的降温速度设为10℃/分钟以下，冷却到室温为止，从而可以形成第1合金，所述第1合金包含银与铟或者银与锡中的任一组合。由此得到本公开的电路基板10。
在此，为了使第1合金在贯通导体2中所占的面积占有率为5面积％以上且25面积％以下，只要在制作混合粉末时，将混合粉末100质量％中的、铟粉末与锡粉末的合计含量调整为0.8质量％以上且5质量％以下即可。
另外，在贯通导体2中，为了使等效圆直径为5μm以下的铜的颗粒所占的面积占有率为5面积％以上且15面积％以下，只要在混合粉末中使用等效圆直径为5μm以下的铜粉末并调整混合粉末中的上述铜粉末的含量和热处理时在最高温度下的保持时间即可。
另外，在贯通导体2中，为了使构成贯通导体2的总质量100质量％中的氧含量为0.15质量％以下，只要调整各原料粉末中所含的氧含量即可。
另外，在贯通导体2中，为了在与贯通孔的内壁相接触的位置处具有接合层、且该接合层的最大厚度为3μm以上且10μm以下，只要将热处理时的最高温度设为800℃以上且840℃以下即可，其中，所述接合层包含构成基体1的成分和选自贯通导体2所含的组A中的至少一种。
另外，为了制成具备金属层3的电路基板10，只要在基体1上及贯通导体2上形成金属层3即可。在此，作为金属层3的形成方法，可以为公知的金属糊法、镀敷法及溅射法等。
另外，可以在贯通导体2与金属层3之间形成以钛或铬为主要成分的薄膜层4。以下，说明利用溅射法的、薄膜层4及金属层3的形成方法的一例。首先，对要形成金属层3的、包含贯通导体2的基体1的表面进行研磨。然后，例如，若要形成包含金的金属层3，则用溅射法在研磨后的面上形成以钛为主要成分的薄膜层4。然后，在该薄膜层4上用溅射法形成金，从而可形成包含金的金属层3。需要说明的是，在这种情况下，可以在形成金属层3之前在薄膜层4上通过溅射法形成铂。另外，可以在根据需要进行抗蚀剂处理后，进行蚀刻处理，从而可得到期望的金属层3的图案。
在此，可以利用公知的镀敷法，通过利用选自银、铜、镍、钯及铂中的至少1种构成的被膜层来被覆金属层3的表面。
另外，为了使贯通导体2与薄膜层4的界面处存在第2合金，可以在用溅射法形成薄膜层4之前，对贯通导体2的表面进行研磨加工，进行使离子与贯通导体2的表面碰撞的逆溅射(日文：逆スパッタリング)，由此使贯通导体2的表面的银、铜、铟及锡活化，其中，所述第2合金包含构成薄膜层4的成分和选自银、铜、铟及锡中的至少一种。
以上说明了本公开的电路基板10的制造方法的一例，但本公开的电路基板10的制造方法不限于上述制造方法。例如，若使用形成有分割槽的基体1，则能够形成多个电路基板10。
然后，对于本公开的电子装置20的制造方法的一例，说明图3所示的构成的电子装置20的制造方法。首先，准备利用上述制造方法得到的电路基板10。然后，在金属层3上安装电子部件5，从而可制成本公开的电子装置20。
以下具体地说明本公开的实施例，但本公开不受以下的实施例限定。
实施例1
制作在贯通导体中有或者没有第1合金的试样，利用热循环试验评价电阻值的变化，所述第1合金包含银与铟或者银与锡中的任一组合。
首先，利用公知的方法，准备具有直径为100μm的贯通孔的、厚度为0.38mm的由氮化铝陶瓷形成的基体。然后，准备平均粒径为2.5μm的银粉末、平均粒径为2.5μm的铜粉末、作为组A粉末的平均粒径为5μm的钛粉末、作为组B粉末的平均粒径为5μm的钼粉末、以及平均粒径为10μm的铟粉末或平均粒径为10μm的锡粉末。然后，按照银粉末为68.8质量％、铜粉末为25质量％、钛粉末为2.5质量％、钼粉末为3质量％、试样No.1、3中锡粉末为0.7质量％、试样No.2中代替锡粉末而使铟粉末为0.7质量％的方式，称量各粉末并混合，由此得到混合粉末。需要说明的是，按照在该混合粉末中，使贯通导体中的氧含量在构成贯通导体的全部成分100质量％中达到0.20质量％的方式，调整了各原料粉末中所含的氧的含量。
然后，相对于该混合粉末100质量份添加有机载体25质量份，从而得到成为贯通导体的金属糊。
然后，将金属糊填充到基体的贯通孔内，然后使其干燥，在真空中在780℃的最高温度下保持20分钟。然后，对于试样No.1、2，将自最高温度的降温速度设为10℃/分钟，对于试样No.3，将自最高温度的降温速度设为20℃/分钟，冷却到室温。
然后，对形成贯通导体的基体的两面进行研磨，在基体的两表面用溅射法依次形成钛、铂、金，从而形成以金为主要成分的金属层，得到各试样。需要说明的是，钛、铂、金的厚度分别为0.05μm、0.1μm、3μm。
然后，用以下的方法确认各试样的贯通导体中是否含有第1合金，该第1合金包含银以及铟或锡中的至少一种。首先，对各试样进行切割而形成图1所示的剖面形状，使用CP进行研磨而得到研磨面。然后，将该研磨面作为测定面，使用EPMA进行表面分析。然后，将利用表面分析的彩色分布而同时确认到银与铟或锡的存在者，视为包含银与铟或银与锡的第1合金。其结果是，试样No.3未确认到第1合金的存在，而试样No.1中确认到包含银与锡的第1合金的存在，试样No.2中确认到包含银与铟的第1合金的存在。
然后，对于利用上述方法制作的其他各试样，使电阻测定器的端子与各试样的金属层接触，施加3.5mV的电压，从而测定包含贯通导体的电阻值。
然后，对于各试样，用以下的方法进行反复进行加热及冷却的热循环试验。首先，将各试样放入冷热冲击试验装置内，将使温度从室温(25℃)降温到－45℃并保持10分钟、然后升温并在125℃下保持10分钟、然后降温到室温的循环设为1个循环，重复进行该循环。然后，每100个循环时取出试样，利用上述的测定电阻值的方法测定试样的电阻值。然后，记录与热循环试验前的电阻值相比电阻值增加100％以上时的循环次数。在此，该记录的循环数的值越大，意味着即使反复进行加热及冷却电阻值也不易增加。
将结果示于表1。
[表1]
Figure BDA0002395338390000121
如表1所示，与试样No.3相比，试样No.1、2的循环次数多达600次以上。由该结果可知，通过使贯通导体含有第1合金(即，包含银与铟或者银与锡中的任一组合的第1合金)，从而即使反复进行加热及冷却也可以使电阻值维持得较低，能够长期使用。
实施例2
然后，制作在贯通导体中，第1合金所占的面积占有率及锡的含量不同的试样，利用热循环试验评价电阻值的变化。
需要说明的是，作为制作方法，在制作混合粉末时，按照在混合粉末100质量％中锡粉末的含量为表2所示的值的方式进行调整，除此以外与实施例1的试样Nо.1的制作方法相同。需要说明的是，在增加锡粉末的含量时，相应地减少银粉末的含量。另外，试样No.4与实施例1的试样No.1相同。
然后，用以下的方法计算各试样的贯通导体中合金所占的面积占有率。首先，利用与实施例1相同的方法得到研磨面后，确认第1合金的存在。然后，在用SEM拍摄的研磨面的照片中，将第1合金全部涂黑。然后，以图像数据形式读取该照片，应用图像分析软件“A像くん”的粒子分析这一手法进行图像分析，从而算出第1合金在贯通导体中所占的面积占有率。需要说明的是，作为“A像くん”的分析条件，将粒子的明度设为“暗”、将二值化的方法设为“手动”、将小图形去除设为“0.01μm”、将阈值设为“180”。
另外，用以下的方法测定各试样的贯通导体中的锡含量。首先，利用与实施例1相同的方法得到研磨面。然后，将该研磨面作为观察面，用SEM附带的EDS测定各试样的贯通导体中的锡含量。
然后，对于得到的各试样，通过与实施例1相同的方法进行热循环试验，记录与热循环试验前的电阻值相比电阻值增加100％以上时的循环次数。
将结果示于表2。
[表2]
Figure BDA0002395338390000131
如表2所示，与试样No.4、9相比，试样No.5～8的循环次数多达800次以上。由该结果可知，若第1合金在贯通导体中所占的面积占有率为5面积％以上且25面积％以下，则即使反复进行加热及冷却，也可以使电阻值维持得更低。
另外，在试样No.5～8中，试样No.6、7的循环次数更是多达900次以上。由该结果可知，若贯通导体中，锡的含量为1.0质量％以上且3.0质量％以下，则即使反复进行加热及冷却，也可以使电阻值进一步维持得较低。
实施例3
然后，制作在贯通导体中等效圆直径为5μm以下的铜的颗粒所占的面积占有率不同的试样，利用热循环试验评价电阻值的变化。
需要说明的是，作为制作方法，将热处理时在最高温度下的保持时间设为表3的值，除此以外与实施例2的试样Nо.6的制作方法相同。需要说明的是，试样No.10与实施例2的试样No.6相同。
然后，用以下的方法算出各试样的贯通导体中的等效圆直径为5μm以下的铜的颗粒所占的面积占有率。首先，利用与实施例1相同的方法得到研磨面，然后使用EPMA进行研磨面的表面分析。然后，利用表面分析的彩色分布确认铜的存在，将其视为铜的颗粒。
然后，使用拍摄的照片(即，针对与进行了上述表面分析的范围相同的位置通过SEM拍摄的照片)，将根据彩色分布的结果而认作的铜的颗粒全部涂黑。然后，使用该照片，应用图像分析软件“A像くん”的粒子分析这一手法进行图像分析，由此算出各铜的颗粒的等效圆直径和面积。然后，将等效圆直径为5μm以下的铜的颗粒的面积相加，从而算出等效圆直径为5μm以下的铜的颗粒所占的面积占有率。需要说明的是，作为“A像くん”的分析条件，将粒子的明度设为“暗”、将二值化的方法设为“手动”、将小图形去除设为“0.01μm”、将阈值设为“180”。
然后，对于得到的各试样，用与实施例1相同的方法进行热循环试验，记录与热循环试验前的电阻值相比电阻值增加100％以上时的循环次数。
将结果示于表3。
[表3]
Figure BDA0002395338390000141
如表3所示，与试样No.10、14相比，试样No.11～13的循环次数多达1200次以上。由该结果可知，若贯通导体中，等效圆直径为5μm以下的铜的颗粒所占的面积占有率为5面积％以上且15面积％以下，则即使反复进行加热及冷却也可以使电阻值维持得更低。
实施例4
然后，制作贯通导体中的氧含量不同的试样，利用热循环试验评价电阻值的变化。
需要说明的是，作为制作方法，按照使贯通导体中的氧含量为表4的值的方式来调整各原料粉末中所含的氧的含量，除此以外与实施例3的试样Nо.12的制作方法相同。需要说明的是，试样No.15与实施例3的试样No.12相同。
然后，对于得到的各试样，用与实施例1相同的方法进行热循环试验，记录与热循环试验前的电阻值相比电阻值增加100％以上时的循环次数。
将结果示于表4。
[表4]
Figure BDA0002395338390000151
如表4所示，与试样No.15相比，试样No.16、17的循环次数多达1600次以上。由该结果可知，若贯通导体中氧的含量为0.15质量％以下，则即使反复进行加热及冷却也可以使电阻值维持得更低。
实施例5
然后，制作在贯通导体中，存在于与贯通孔的内壁相接触的位置处的接合层的最大厚度不同的试样，利用热循环试验评价电阻值的变化，其中，所述接合层为包含钛的氮化物。
需要说明的是，作为制作方法，使热处理时的最高温度为表5的值，除此以外与实施例4的试样Nо.17的制作方法相同。需要说明的是，试样No.18与实施例4的试样No.17相同。
然后，用以下的方法测定各试样中的、作为包含钛的氮化物的接合层的最大厚度。首先，利用与实施例1相同的方法得到研磨面。然后，将该研磨面作为测定面，使用EPMA进行面分析，将在贯通导体的与贯通孔的内壁相接触的位置处存在钛及氮的层视为接合层。然后，由用SEM拍摄的照片测定接合层的最大厚度。
然后，对于得到的各试样，用与实施例1相同的方法进行热循环试验，记录与热循环试验前的电阻值相比电阻值增加100％以上时的循环次数。
将结果示于表5。
[表5]
Figure BDA0002395338390000161
如表5所示，与试样No.18、22相比，试样No.19～21的循环次数多达1800次以上。由该结果可知，贯通导体中，若在与贯通孔的内壁相接触的位置处具有接合层、且该接合层的最大厚度为3μm以上且10μm以下，则即使反复进行加热及冷却也可以使电阻值维持得更低，其中，所述接合层包含构成基体的成分和选自贯通导体所含的组A中的至少一种。
符号说明
1：基体
2：贯通导体
3：金属层
4：薄膜层
5：电子部件
10、10a、10b：电路基板
20：电子装置

Claims (10)

1.一种电路基板，其具备：
具有贯通孔的、由陶瓷形成的基体；和
位于所述贯通孔内的贯通导体，
所述贯通导体含有：作为主要成分的银及铜；选自组A即钛、锆、铪及铌中的至少一种；选自组B即钼、钽、钨、铼及锇中的至少一种；和第1合金，其包含银与铟或者银与锡中的任一组合，
在构成所述贯通导体的全部成分100质量％中，银及铜的合计为83质量％以上。
2.根据权利要求1所述的电路基板，其中，所述第1合金在所述贯通导体中所占的面积占有率为5面积％以上且25面积％以下。
3.根据权利要求1或2所述的电路基板，其中，关于所述贯通导体，在构成该贯通导体的全部成分100质量％中，所述铟或所述锡的含量为1.0质量％以上且3.0质量％以下。
4.根据权利要求1或2所述的电路基板，其中，所述贯通导体含有所述铜的颗粒，等效圆直径为5μm以下的所述铜的颗粒所占的面积占有率为5面积％以上且15面积％以下。
5.根据权利要求1或2所述的电路基板，其中，关于所述贯通导体，在构成该贯通导体的总质量100质量％中，氧的含量为0.15质量％以下。
6.根据权利要求1或2所述的电路基板，其中，所述贯通导体在与所述贯通孔的内壁相接触的位置处具有接合层，所述接合层包含构成所述基体的成分、和选自所述贯通导体所含的组A中的至少一种，该接合层的最大厚度为3μm以上且10μm以下。
7.根据权利要求1或2所述的电路基板，其具备位于所述基体上及所述贯通导体上的金属层。
8.根据权利要求7所述的电路基板，其中，在所述贯通导体与所述金属层之间具备薄膜层，该薄膜层的主要成分为钛或铬，
在构成所述薄膜层的全部成分100质量％中，钛或铬为90质量％以上。
9.根据权利要求8所述的电路基板，其中，在所述贯通导体与所述薄膜层的界面处具有第2合金，所述第2合金包含构成所述薄膜层的成分、和选自银、铜、铟及锡中的至少一种。
10.一种电子装置，其具备权利要求7至9中任一项所述的电路基板、和位于该电路基板的所述金属层上的电子部件。
CN201880056553.5A 2017-08-29 2018-08-27 电路基板及具备该电路基板的电子装置 Active CN111052879B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017164455 2017-08-29
JP2017-164455 2017-08-29
PCT/JP2018/031530 WO2019044752A1 (ja) 2017-08-29 2018-08-27 回路基板およびこれを備える電子装置

Publications (2)

Publication Number Publication Date
CN111052879A CN111052879A (zh) 2020-04-21
CN111052879B true CN111052879B (zh) 2023-03-31

Family

ID=65525670

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880056553.5A Active CN111052879B (zh) 2017-08-29 2018-08-27 电路基板及具备该电路基板的电子装置

Country Status (5)

Country Link
US (1) US10959320B2 (zh)
EP (1) EP3678459B1 (zh)
JP (1) JP6608562B2 (zh)
CN (1) CN111052879B (zh)
WO (1) WO2019044752A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011125874A1 (ja) * 2010-03-31 2011-10-13 京セラ株式会社 実装基板および実装基板の製造方法
CN102497724A (zh) * 2011-11-16 2012-06-13 金悦通电子（翁源）有限公司 一种高可靠性pcb板及其加工方法
JP2015142106A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置および半導体装置の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05246771A (ja) * 1991-03-15 1993-09-24 Toshiba Corp セラミックス−金属接合用組成物およびそれを用いたセラミックス−金属接合体
JPH0597532A (ja) * 1991-10-08 1993-04-20 Toshiba Corp 接合用組成物
JP3095490B2 (ja) * 1991-11-29 2000-10-03 株式会社東芝 セラミックス−金属接合体
JPH06329480A (ja) * 1993-05-20 1994-11-29 Noritake Co Ltd セラミックス−金属接合体およびその製造方法
JP3577109B2 (ja) * 1994-08-25 2004-10-13 株式会社東芝 メタライズ基板
JP3574738B2 (ja) * 1998-01-29 2004-10-06 京セラ株式会社 配線基板
JP3879276B2 (ja) * 1998-10-29 2007-02-07 株式会社村田製作所 セラミック多層基板の製造方法
JP2002043740A (ja) * 2000-07-24 2002-02-08 Matsushita Electric Works Ltd セラミック基板のスルーホールへの金属充填方法
JP2002289996A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 配線基板
JP4501464B2 (ja) * 2003-04-25 2010-07-14 株式会社デンソー 厚膜回路基板、その製造方法および集積回路装置
JP2006310779A (ja) * 2005-03-29 2006-11-09 Kyocera Corp 回路基板および電子装置
US7626274B2 (en) * 2006-02-03 2009-12-01 Texas Instruments Incorporated Semiconductor device with an improved solder joint
JP5430655B2 (ja) * 2009-05-27 2014-03-05 京セラ株式会社 ろう材およびこれを用いた放熱基体ならびに電子装置
KR101110361B1 (ko) * 2009-12-10 2012-04-05 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
JP5743503B2 (ja) * 2010-11-29 2015-07-01 京セラ株式会社 ろう材およびこれを用いた回路基板ならびに電子装置
JP5693940B2 (ja) * 2010-12-13 2015-04-01 株式会社トクヤマ セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法
JP2012138417A (ja) * 2010-12-24 2012-07-19 Panasonic Corp 多層配線基板及びその製造方法
EP2720520B1 (en) * 2011-06-08 2019-01-02 Kyocera Corporation Circuit board and electronic device provided with same
US8785790B2 (en) * 2011-11-10 2014-07-22 Invensas Corporation High strength through-substrate vias
US20130313687A1 (en) * 2012-01-13 2013-11-28 Zycube Co., Ltd. Through via/the buried via elrctrolde material and the said via structure and the said via manufacturing method
KR20150103653A (ko) * 2013-01-07 2015-09-11 가부시끼가이샤 아라이도 마테리아루 세라믹 배선 기판, 반도체 장치, 및 세라믹 배선 기판의 제조 방법
JP5922739B2 (ja) 2014-10-27 2016-05-24 株式会社トクヤマ セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法
WO2016175206A1 (ja) * 2015-04-27 2016-11-03 京セラ株式会社 回路基板およびこれを備える電子装置
JP6430886B2 (ja) * 2015-04-27 2018-11-28 京セラ株式会社 回路基板およびこれを備える電子装置
JP6396964B2 (ja) * 2015-09-29 2018-09-26 三ツ星ベルト株式会社 導電性ペースト並びに電子基板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011125874A1 (ja) * 2010-03-31 2011-10-13 京セラ株式会社 実装基板および実装基板の製造方法
CN102497724A (zh) * 2011-11-16 2012-06-13 金悦通电子（翁源）有限公司 一种高可靠性pcb板及其加工方法
JP2015142106A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US10959320B2 (en) 2021-03-23
EP3678459A1 (en) 2020-07-08
EP3678459A4 (en) 2021-06-02
JP6608562B2 (ja) 2019-11-20
WO2019044752A1 (ja) 2019-03-07
US20200163200A1 (en) 2020-05-21
JPWO2019044752A1 (ja) 2019-11-07
CN111052879A (zh) 2020-04-21
EP3678459B1 (en) 2022-09-21

Similar Documents

Publication Publication Date Title
JP5677585B2 (ja) 回路基板およびこれを備える電子装置
JP5349714B2 (ja) 回路基板およびこれを備える電子装置
JP5144288B2 (ja) プローブカード用配線基板およびプローブカード
WO2013191288A1 (ja) 回路基板およびこれを備える電子装置
US10923252B2 (en) Resistor, circuit board, and electronic device
CN111052879B (zh) 电路基板及具备该电路基板的电子装置
JP6114001B2 (ja) 導電性ペーストおよび回路基板ならびに電子装置
JP5806030B2 (ja) 回路基板およびこれを備える電子装置
JP6430886B2 (ja) 回路基板およびこれを備える電子装置
EP3355369A1 (en) Light emitting element-mounting substrate and light emitting apparatus
JP6122561B2 (ja) 回路基板およびこれを備える電子装置
CN107112291B (zh) 电路基板以及具备其的电子装置
JP5743916B2 (ja) 回路基板およびこれを備える電子装置
JP2018125341A (ja) 回路基板およびこれを備える電子装置
JP7027218B2 (ja) 回路基板およびこれを備える電子装置
TW202231398A (zh) 氧化銅糊料及電子零件之製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant