CN111052242A - 外围填充和局部电容 - Google Patents

外围填充和局部电容 Download PDF

Info

Publication number
CN111052242A
CN111052242A CN201880055583.4A CN201880055583A CN111052242A CN 111052242 A CN111052242 A CN 111052242A CN 201880055583 A CN201880055583 A CN 201880055583A CN 111052242 A CN111052242 A CN 111052242A
Authority
CN
China
Prior art keywords
capacitor
memory
access line
memory cell
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880055583.4A
Other languages
English (en)
Other versions
CN111052242B (zh
Inventor
C·J·卡瓦姆拉
S·J·德尔纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111052242A publication Critical patent/CN111052242A/zh
Application granted granted Critical
Publication of CN111052242B publication Critical patent/CN111052242B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

描述用于外围填充和局部电容的方法、系统和装置。可制造具有经连接以提供电容而非作为存储器单元操作的特定容器的存储器阵列。举例来说，具有一个或两个晶体管或其它切换组件和一个例如铁电或介电电容器等电容器的存储器单元可与共享共同存取线的一或多个容器电隔离，且隔离的容器可用作电容器。在一些实例中，所述电容器可用于滤波。或者，电容可用以升高或调节例如支持电路中的电压。

Description

外围填充和局部电容
交叉参考
本专利申请案要求川村(Kawamura)等人的第15/662,002号美国专利申请案的优先权，所述美国专利申请案的标题为“外围填充和局部电容(Periphery Fill andLocalized Capacitance)”、于2017年7月27日申请且明确地以全文引用的方式并入本文中。
背景技术
下文大体上涉及操作存储器阵列，且更具体地说，涉及外围填充和局部电容。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(random accessmemory，RAM)、只读存储器(read only memory，ROM)、动态RAM(dynamic RAM，DRAM)、同步动态RAM(synchronous dynamic RAM，SDRAM)、铁电RAM(ferroelectric RAM，FeRAM)、磁性RAM(magnetic RAM，MRAM)、电阻式RAM(resistive RAM，RRAM)、快闪存储器、相变存储器(phasechange memory，PCM)等。存储器装置可为易失性或非易失性的。例如FeRAM的非易失性存储器可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性特性。因此，与其它非易失性和易失性存储器装置相比，FeRAM装置可具有改进的性能。
一般来说，改进存储器装置可包含增大存储器单元密度、增大读取/写入速度、增大可靠性、增大数据保持、降低功率消耗或降低制造成本以及其它度量。不必要的或可避免的处理步骤可能会导致增大的制造成本。在存储器芯片上制造额外组件可能影响影响其它度量，例如电力消耗、延时等，在那些额外组件是以占用原本可用于存储器功能的芯片部分的方式制造的情况下尤其如此。因此，在可能时避免在存储器芯片上制造辅助组件可能是有利的。
附图说明
图1说明支持根据本公开的实例的特征和操作的实例存储器装置。
图2说明支持根据本公开的实例的特征和操作的实例电路图。
图3说明支持根据本公开的实例的特征和操作的实例电路图。
图4说明支持根据本公开的实例的特征和操作的实例电路图。
图5说明支持根据本公开的实例的特征和操作的实例电路图。
图6说明支持根据本公开的实例的特征和操作的实例存储器装置。
图7说明支持根据本公开的实例的特征和操作的实例存储器装置。
图8说明支持根据本公开的实例的特征和操作的系统的框图。
图9说明支持根据本公开的实例的特征和操作的装置的框图。
图10是说明根据本公开的实例的用于操作支持外围填充和局部电容的存储器装置的方法的流程图。
具体实施方式
存储器装置可制造有例如电容器等辅助组件，其中除了用于制造所述装置的存储器单元的那些处理步骤外，很少或没有额外处理步骤。例如，电容器可形成于与阵列的存储器单元相同类型的容器中，且其可形成于与阵列的单元相同或大致相同的平面中。电容器可耦合到阵列的存取线，且与阵列的单元电隔离。电容器可能占用原本对于存储器单元不适合或不优选的容器，因此利用存储器芯片的原本未使用的部分，同时仍提供用于总线稳定化、滤波、电压升高等的电容。在一些实例中，电容可用以升高或调节例如支持电路中的电压。此可使得电容可用于改善芯片或阵列操作而不增大阵列的裸片大小。
下文在存储器阵列的上下文中进一步描述上文所介绍的本公开的特征。接着描述支持外围填充和局部电容的存储器阵列的特定实例。进一步通过涉及外围填充和局部电容的设备图、系统图和流程图说明并参考其描述本公开的这些和其它特征。本公开可涉及任何非易失性存储器。尽管参考铁电电容器一些实例，但本公开不限于铁电存储器。
图1说明根据本公开的各种实施例的实例存储器阵列100。存储器阵列100也可称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可编程以存储两个状态，标示为逻辑0和逻辑1。在一些情况下，存储器单元105经配置以存储多于两个逻辑状态。存储器单元105可在电容器中存储表示可编程状态的电荷；例如带电和不带电电容器可分别表示两个逻辑状态。DRAM架构通常可使用此设计，且所用的电容器可包含具有线性或顺电性电极化特性的介电材料作为绝缘体。相比之下，铁电存储器单元可包含具有铁电体作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化特性；下文论述铁电存储器单元105的一些细节和优点。
可通过启动或选择存取线110和数字线115来对存储器单元105执行例如读取和写入等操作。存取线110还可称为字线110，且位线115还可称为数字线115。对字线和位线或其类似物的引用可互换，而不影响理解或操作。启动或选择字线110或数字线115可包含将电压施加到相应线。字线110和数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)，等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等。
根据图1的实例，存储器单元105的每一行连接到单个字线110，且存储器单元105的每一列连接到单个数字线115。通过启动一个字线110和一个数字线115(例如，将电压施加到字线110或数字线115)，可在其交叉点存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。
存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列形成于彼此的顶部上。与2D阵列相比，这可以增大可形成于于单个裸晶粒或衬底上的存储器单元的数目，这又可以降低生产成本或提高存储器阵列的性能，或这两者。
3D存储器阵列可包含形成于彼此之上的二维(2D)存储器阵列。与2D阵列相比，这可以增大可放置或创建于单个裸片或衬底上的存储器单元的数目，这又可以降低生产成本或提高存储器阵列的性能，或这两者。存储器阵列100可包含任何数目的层级。每一层级可经对准或定位以使得存储器单元105可跨越每一层级彼此近似对准。根据图1中所描绘的实例，存储器阵列100包括两个层级的存储器单元105并可因此被视为三维存储器阵列；层级的数目不限于两个。每一层级可对准或定位，使得存储器单元105可跨越每一层级彼此大致对准，从而形成存储器单元堆叠145。每一存储器单元105可包含与第一存取线电子通信的选择器装置和存储器元件。在一些实例中，每一存储器单元105可与第一存取线的第一区段电子通信。至少一个电容器可以与阵列共同的容器类型形成，且可与所述阵列的存取线耦合。电容器可与存储器单元105电隔离。在一些实例中，每一存储器单元105可含有多个选择器装置，使得存储器单元105可与第二存取线耦合。在一些实例中，每一存储器单元105可与第二存取线的第一区段电子通信。在一些实例中，存储器单元阵列105的至少一个存储器单元105和多个电容器中的每一电容器可与第二存取线耦合。
每行存储器单元105可连接到存取线110，且每列存储器单元105可连接到位线115。存取线110和位线115可基本上彼此垂直以产生阵列。如图1中所示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。即，位线115可与上存储器单元105的底部电极和下存储器单元105的顶部电极电子通信。其它配置可为可能的，例如，第三层可与下部层共享存取线110。一般来说，一个存储器单元105可位于例如存取线110和位线115等两个导电线的交叉点处。此交叉点可称为存储器单元的地址。目标存储器单元105可为位于通电字线110与位线115的交叉点处的存储器单元105；即，存取线110和位线115可通电以便在其交叉点处读取或写入存储器单元105。与相同存取线110或位线115电子通信(例如，连接到所述存取线或位线)的其它存储器单元105可称为非目标存储器单元105。类似地，每一存储器单元105可包含与第一存取线电子通信的选择器装置和存储器元件。在一些实例中，每一存储器单元105可与第一存取线的第一区段电子通信。至少一个电容器可以与阵列共同的容器类型形成，且可与所述阵列的存取线耦合。在一些实例中，每一电容器可与第一存取线的第二区段电子通信。每一存储器单元可与第一存取线(例如，存取线110)电子通信。存取线110可经配置以使得电容器可与存储器单元105电隔离。
如上文所论述，电极可耦合到存储器单元105和存取线110或位线115。术语电极可以指电导体，并在一些状况下可用作到存储器单元105的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列100的元件或组件之间的导电路径。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件与数字线电隔离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可为晶体管，且字线110可连接到晶体管的栅极。启动字线110导致在存储器单元105的电容器与其对应数字线115之间产生电连接或闭路。接着可存取数字线以读取或写入存储器单元105。每一存储器单元105可含有至少一个选择器装置和存储器元件，其可以与包含存储器单元的阵列共同的容器类型形成。字线110可连接到选择组件中的每一者，使得每一存储器单元可与以与阵列共同的容器类型形成且与字线110耦合的电容器电隔离。可通过行解码器120和列解码器130控制对存储器单元105的存取。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收的行地址启动适当字线110。类似地，列解码器130从存储器控制器140接收列地址，并启动适当数字线115。
在存取之后，存储器单元105可由感测组件125进行读取或感测以确定存储器单元105的存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应的数字线115上。铁电电容器的放电可由对铁电电容器的偏压或对铁电电容器施加电压引起。放电可引起数字线115的电压的变化，感测组件125可比较所述电压与参考电压(未展示)以便确定存储器单元105的所存储状态。举例来说，如果数字线115具有比参考电压更高的电压，则感测组件125可确定存储器单元105中的所存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器，以便检测和放大信号的差异，这可被称为锁存。检测到的存储器单元105的逻辑状态随后可通过列解码器130输出作为输出135。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与其电子通信。
此外，如果所施加的电压不导致电流流动，则可施加其它电压，直到感测组件125检测到电流为止。通过评估导致电流流动的电压，可确定存储器单元105的所存储的逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流流动。在其它情况下，可依序施加预定电压，直到检测到电流。同样，电流可施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻或总阈值电压。
存储器单元105可通过类似地启动相关字线110与数字线115来加以设定或写入，即逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。存储器单元105可含有多个选择器装置。每一选择器装置可为晶体管或薄膜晶体管(TFT)。每一晶体管的每一栅极可耦合到电压源，使得对应电荷可存储在存储器单元105中。另外或替代地，例如，每一晶体管的每一栅极可硬连线到电压源。对应电荷可表示逻辑“0”或逻辑“1”。
在一些存储器架构中，存取存储器单元105可降级或破坏所存储逻辑状态，且可执行重新写入或刷新操作以对存储器单元105返回原始逻辑状态。在DRAM中，举例来说，电容器可在感测操作期间部分或完全地放电，从而破坏所存储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，启动单个字线110可导致所述行中的全部存储器单元放电；因此，可能需要重新写入所述行中的若干或全部存储器单元105。
包含DRAM的一些存储器架构除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储的状态。举例来说，带电电容器可能会随时间推移通过漏电流而放电，从而使得所存储信息丢失。这些所谓的易失性存储器装置的刷新速率可能相对较高，例如，针对DRAM阵列的每秒数十次刷新操作，这会造成大量的功率消耗。随着存储器阵列越来越大，增大的功率消耗会抑制存储器阵列的部署或操作(例如，电源、发热、材料限制等)，尤其适用于依赖于例如电池的有限电源的移动装置。如下文所论述，铁电存储器单元105可具有可得到相对于其它存储器架构改进的性能的有益性质。举例来说，FeRAM可提供与DRAM相当的读取/写入速度，但可为非易失性的并允许增大的单元密度。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130和感测组件125)控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电等)。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140共址。存储器控制器140可产生行地址信号和列地址信号以便启动所要字线110和数字线115。存储器控制器140还可产生和控制在操作存储器阵列100期间使用的各种电压或电流。例如，它可在存取一或多个存储器单元105之后向字线110或数字线115施加放电电压。一般来说，本文所论述的所施加电压或电流的幅度、形状或持续时间可进行调整或变化，并且可针对在操作存储器阵列100时所论述的各种操作而不同。另外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如存储器阵列100的多个或所有单元可在其中所有存储器单元105或一组存储器单元105设置成单个逻辑状态的复位操作期间同时存取。
另外，例如，存储器控制器140可与多个电容器中的每一者电子通信，如上所述。多个电容器中的每一者可表示单独的存储器单元(例如，存储器单元105)，且多个电容器中的每一者可各自与第一存取线和第二存取线中的每一者的多个区段电子通信。存储器控制器140可为可操作的以存取来自与第一存取线(例如，存取线110)和支持电路电子通信的存储器单元阵列(例如，存储器阵列100)的每一存储器单元。存储器控制器140可进一步可操作以利用在存取存储器单元时与第一存取线电子通信的至少一个电容器电容性地耦合支持电路中的节点(例如，对节点处的电压进行滤波)，其中存储器单元与至少一个电容器与彼此电隔离，且其中至少一个电容器包括且存储器单元包括相同容器类型。
图2说明根据本公开的各种实施例的支持外围填充和局部电容的实例电路200。电路200包含存储器单元105-a，所述存储器单元可包含以与包含存储器单元105-a的阵列共同的容器类型形成的至少一个选择器装置和存储器元件。存储器单元105-a可为参考图1描述的存储器单元105的实例。电路200还可包含字线110-a、数字线115-a和感测组件125-a，其可分别为参考图1所描述的字线110、数字线115和感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如电容器205，其具有第一板(单元板230)和第二板(单元底部)215。
电路200为其部分的阵列或装置可包含可以与阵列共同的容器类型形成的一或多个额外电容器。所述一或多个额外电容器(未说明)可与存储器单元105-a电隔离。所述一或多个额外电容器可具有铁电材料或线性介电材料。铁电材料可具有可用于存储器组件的特定特性，如本文所描述，且此类材料可用以为电路200的部分或电路200为其部分的阵列的其它部分提供电容。
以下实例和参考电路200和图2进行的论述可提供用于理解例如图1中所描绘的示范性阵列的额外上下文。单元板230和单元底部215可以通过放置在它们之间的铁电材料电容性地耦合。单元板230和单元底部215的定向可在不改变存储器单元105-a的操作的情况下翻转。电路200还可包含选择组件220和参考线225。单元板230可通过板线210存取，且单元底部215可通过数字线115-a存取。如上文所描述，可通过充电或放电电容器205而存储各种状态。
可通过操作电路200中表示的各种元件来读取或感测电容器205的存储状态。电容器205可与数字线115-a成电子通信。举例来说，当选择组件220被撤销启动时，电容器205可与数字线115-a电隔离，且当选择组件220被启动时，电容器205可连接到数字线115-a。启动选择组件220可称为选择存储器单元105-a。在一些情况下，选择组件220为晶体管或TFT，且通过将电压施加到晶体管栅极来控制其操作，其中电压量值大于晶体管的阈值量值。字线110-a可启动选择组件220；例如，施加到字线110-a的电压施加到晶体管栅极。
在其它实例中，可切换选择组件220和电容器205的位置，使得选择组件220连接在板线210与单元板230之间，且使得电容器205在数字线115-a与选择组件220的另一端子之间。在此实施例中，选择组件220可保持与数字线115-a电子通信，且可与电容器205电隔离。举例来说，当选择组件220被撤销启动时，电容器205可与数字线115-a电隔离，且当选择组件220被启动时，电容器205可连接到数字线115-a。此配置可与用于读取和写入操作的替代定时和偏压相关联。
由于电容器205的极板之间存在铁电材料且如下文更详细地论述，电容器205在连接到数字线115-a之后可能并不放电。在一个方案中，为了感测由铁电电容器205存储的逻辑状态，可对字线110-a加偏压以选择存储器单元105-a且可将电压施加于板线210。在一些情况下，将数字线115-a虚拟地接地且接着与虚拟接地隔离，这可称为“浮动”，然后对板线210和字线110-a加偏压。对板线210加偏压可导致跨越电容器205的电压差(例如，板线210电压减去数字线115-a电压)。电压差可产生电容器205上的存储电荷的改变，其中存储电荷的改变的幅值可取决于电容器205的初始状态，例如，初始状态存储逻辑1还是逻辑0。这可基于存储在电容器205上的电荷而导致数字线115-a的电压的改变。通过改变到单元板230的电压来操作存储器单元105-a可被称作“移动单元板”。
数字线115-a的电压改变可取决于其本征电容。即，在电荷流动通过数字线115-a时，一些有限电荷可存储于数字线115-a中且所得电压取决于本征电容。本征电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有导致不可忽略的电容(例如，皮法(pF)的数量级)的长度。数字线115-a的所得电压接着可通过感测组件125-a与参考(例如，参考线225的电压)进行比较以便确定存储器单元105-a中的所存储逻辑状态。可以使用其它感测过程。
感测组件125-a可包含用以检测和放大信号差异的各种晶体管或放大器，其可被称作锁存。感测组件125-a可包含感测放大器，其接收且比较数字线115-a和参考线225的电压，所述参考线可为参考电压。感测放大器输出可基于所述比较而驱动到较高(例如，正)或较低(例如，负或接地)供应电压。举例来说，如果数字线115-a具有比参考线225高的电压，则可将感测放大器输出驱动到正供应电压。在一些情况下，感测放大器可另外将数字线115-a驱动到供应电压。感测组件125-a接着可锁存感测放大器的输出和/或数字线115-a的电压，其可用于确定存储器单元105-a中的存储状态，例如逻辑1。或者，如果数字线115-a具有与参考信号225相比较低的电压，则可以将感测放大器输出驱动到负或接地电压。感测组件125-a可类似地锁存感测放大器输出以确定存储器单元105-a中的存储状态，例如逻辑0。存储器单元105-a的锁存的逻辑状态可接着例如通过列解码器130作为输出135输出，参考图1所描述。
为了对存储器单元105-a进行写入，可跨越电容器205施加电压。可以使用各种方法。在一个实例中，可经由字线110-a启动选择组件220。可通过控制单元板230(通过板线210)和单元底部215(通过数字线115-a)的电压跨越电容器205施加电压。为了写入逻辑0，单元板230可取高，即，可将正电压施加于板线210，且单元底部215可取低，例如虚拟地接地或将负电压施加到数字线115-a。执行相反过程来写入逻辑1，其中单元板230取低且单元底部215取高。
图3说明根据本公开的各种实施例的支持外围填充和局部电容的实例电路300。电路300包含存储器单元305，所述存储器单元可包含以与包含存储器单元的阵列共同的容器类型形成的至少一个选择器装置和存储器元件。电路300可另外包含第一切换组件310、存储器元件315、第二切换组件320、第一存取线325、第一电子隔离件330、第二存取线335、第二电子隔离件340，和电容器345。第一存取线325可包含第一区段(未展示)和第二区段(未展示)，且第二存取线335可包含第一区段(未展示)和第二区段(未展示)。第一切换组件310和第二切换组件320可分别称为第一晶体管和第二电晶体或分别称为第一TFT和第二TFT。这些各种组件可为如参考图1和2所描述的组件的实例。
存储器单元305可经由第一切换组件310与第一存取线325耦合。位于存储器单元305内的存储器元件315可以与包含存储器单元305的阵列共同的容器类型形成。在一些情况下，存储器元件315可为铁电电容器或介电电容器。在其它实例中，每一存储器单元305可包含至少一个存储器元件，且存储器单元阵列的每一存储器元件可包含铁电电容器或介电电容器。
电容器345可表示以与阵列共同的容器类型形成且与第一存取线325耦合的电容器。电容器345可与存储器单元305电隔离，且可表示以与阵列共同的容器类型形成的多个电容器(例如，电容器345)。多个电容器可与第一存取线325耦合，且各自可与存储器单元305电隔离。在一些情况下，电容器345可经由第一切换组件310和第二切换组件320与第一存取线325耦合。在一些情况下，多个电容器中的每一电容器可以与存储器单元阵列中的每一存储器单元相同的容器类型形成。
如先前所提及，第一切换组件310和第二切换组件320可为晶体管或TFT。在一些实例中，每一晶体管(例如，第一切换组件310)的栅极可与电压源(未展示)耦合。在一些实例中，第一TFT和第二TFT中的每一者的栅极可硬连线到电压源(未展示)。电压可基于选择存储器单元305而施加到例如第一切换组件310。此可导致第一存取线325上的电荷。第一切换组件310可为栅极，其中第一存取线的电压量值可大于第一切换组件310的阈值量值。
在电压施加到第一切换组件310时，对应于逻辑“0”或逻辑“1”的电荷可存储在存储器元件315处。然而，第一电子隔离件330和第二电子隔离件340可防止对应电荷与电容器345共享。第一电子隔离件330和第二电子隔离件340可允许多个存储器单元图案化到存储器阵列(例如，参考图1所描述的存储器阵列100)的外围中。在一些实例中，可经由斩波掩模形成第一电子隔离件330和第二电子隔离件340。举例来说，第一电子隔离件330可以经由斩波掩模形成，从而导致存取线325被隔离成两个或更多个区段。在一些实例中，存取线325的第一区段可与存储器单元305耦合，且存取线325的第二区段可与电容器345耦合。电子隔离件330可导致存储器单元305与电容器345电隔离。在此类实例中，额外电压可施加到额外切换组件，其可导致多个逻辑值存储在多个经图案化存储器单元中。
额外存储器单元(例如，存储器单元305)可含有额外存储器元件(例如，存储器元件315)，其以与阵列共同的容器类型形成且经由额外切换组件与第一存取线325耦合。在一些情况下，每一存储器元件可包含铁电电容器或介电电容器。在一些情况下，多个电容器中的每一电容器包括铁电电容器或介电电容器。此外，控制电路(未展示)可耦合到存储器单元中的每一者(例如，存储器单元305)和电容器中的每一者(例如，电容器345)。每一存储器单元可位于控制电路之上。
此外，存储器控制器(未展示)可与多个电容器中的每一者(例如，电容器345)电子通信。存储器控制器可为可操作的以存取来自与第一存取线和支持电路电子通信的存储器单元阵列的存储器单元。存储器控制器可进一步可操作以利用在存取存储器单元时与第一存取线的第二区段电子通信的至少一个电容器电容性地耦合支持电路中的节点，其中存储器单元与至少一个电容器与彼此电隔离，且其中至少一个电容器包括且存储器单元中的每一者包括相同容器类型。在一些实例中，电容耦合可包含利用至少一个电容器电容性地耦合节点(例如，对节点处的电压进行优化、处理或滤波)。在其它实例中，电容耦合可包含通过至少一个电容器将电压供应到节点。在其它实例中，电容耦合可包含经由节点为至少一个电容器充电。
图4说明根据本公开的各种实施例的支持外围填充和局部电容的实例电路400。电路400包含存储器单元405，所述存储器单元可包含以与包含存储器单元的阵列共同的容器类型形成的至少一个选择器装置和存储器元件。电路400可另外包含第一切换组件410、电容器415、第一存取线420、第一电子隔离件425、第二存取线430、第二电子隔离件435，和电容器440。第一存取线420可包含第一区段(未展示)和第二区段(未展示)，且第二存取线430可包含第一区段(未展示)和第二区段(未展示)。第一切换组件410可称为晶体管或薄膜晶体管(TFT)。这些各种组件可为如参考图1和2所描述的组件的实例。
存储器单元405可经由第一切换组件410与第一存取线420耦合。位于存储器单元405内的存储器元件可以与包含存储器单元405的阵列共同的容器类型形成。在一些情况下，存储器元件可为铁电电容器或介电电容器。
电容器415可表示以与阵列共同的容器类型形成且与第一存取线420耦合的电容器415。电容器415可与存储器单元405电隔离，且可表示以与阵列共同的容器类型形成的多个电容器415。多个电容器415可与第一存取线耦合，且各自可与存储器单元405电隔离。在一些情况下，电容器415可经由第一切换组件与第一存取线420耦合，且多个电容器中的每一电容器415可经由额外切换组件与第一存取线420耦合。在一些情况下，多个电容器415中的每一电容器415可以与存储器单元阵列中的每一存储器单元相同的容器类型形成。
如先前所提及，第一切换组件410可为晶体管或TFT。在一些实例中，晶体管(例如，第一切换组件410)的栅极可与电压源(未展示)耦合。在一些实例中，TFT的栅极可硬连线到电压源。电压可基于选择存储器单元405而施加到第一切换组件410。此可导致第一存取线420或第二存取线430上的电荷。第一切换组件410可为栅极，其中第一存取线的电压量值可大于第一切换组件410的阈值量值。
在电压施加到第一切换组件410时，对应于逻辑“0”或逻辑“1”的电荷可存储在电容器415处。然而，第一电子隔离件425和第二电子隔离件435可防止对应电荷与电容器440共享。第一电子隔离件425和第二电子隔离件435可允许多个存储器单元图案化到存储器阵列(例如，参考图1所描述的存储器阵列100)的外围中。在一些实例中，可经由斩波掩模形成第一电子隔离件425和第二电子隔离件435。举例来说，第一电子隔离件425可以经由斩波掩模形成，从而导致存取线420被隔离成两个或更多个区段。在一些实例中，存取线420的第一区段可与存储器单元405耦合，且存取线420的第二区段可与电容器440耦合。电子隔离件425可导致存储器单元405与电容器440电隔离。在此类实例中，额外电压可施加到额外切换组件，其可导致多个逻辑值存储在多个经图案化存储器单元中。
额外存储器单元405可各自含有额外存储器元件，其以与阵列共同的容器类型形成且经由额外切换组件与第一存取线420耦合。在一些情况下，每一存储器元件可包含铁电电容器或介电电容器。在一些情况下，多个电容器中的每一电容器包括铁电电容器或介电电容器。此外，控制电路(未展示)可耦合到存储器单元中的每一者(例如，存储器单元405)和电容器中的每一者(例如，电容器440)。在一些实例中，控制电路可耦合到存储器单元阵列和多个电容器(例如，电容器440)，其中存储器单元阵列405和多个电容器位于控制电路之上。
此外，存储器控制器(未展示)可与多个电容器中的每一者(例如，电容器440)电子通信。存储器控制器可为可操作的以存取来自与第一存取线和支持电路电子通信的存储器单元阵列的存储器单元。存储器控制器可进一步可操作以利用在存取存储器单元时与第一存取线电子通信的至少一个电容器电容性地耦合支持电路中的节点(例如，对节点处的电压进行滤波)，其中存储器单元与至少一个电容器与彼此电隔离，且其中至少一个电容器包括且存储器单元包括相同容器类型。
图5说明根据本公开的各种实施例的支持外围填充和局部电容的实例电路500。电路500包含至少一个存取组件510，且可包含至少一个电容器515、第一存取线520、第一电子隔离件525、第二存取线530，和第二电子隔离件535。第一存取线520可包含第一区段(未展示)和第二区段(未展示)，且第二存取线530可包含第一区段(未展示)和第二区段(未展示)。存取组件510可称为切换组件或晶体管或TFT。这些各种组件可为如参考图1和2所描述的组件的实例。
电容器515可表示以与阵列共同的容器类型形成且与第一存取线520耦合的电容器515。电容器515可与以与阵列共同的容器类型形成的额外电容器515-a电隔离。多个电容器515可与第一存取线耦合，且各自可彼此电隔离。在一些情况下，电容器515-a可直接(即，经由短接或被短接的选择组件512)与第一存取线520耦合。举例来说，选择组件512可为存取装置，例如TFT，其中源极和漏极短接或直接联接到彼此。
如先前所提及，存取组件510可为晶体管或TFT。在一些实例中，晶体管(例如，存取组件510)的栅极可与电压源(未展示)耦合。在一些实例中，TFT的栅极可硬连线到电压源。在一些实例中，存取组件510可为短接到漏极的源极。电压可施加到存取组件510，其可导致第一存取线520或第二存取线530上的电荷。
在电压施加到存取组件510时，电荷可存储在电容器515处。然而，第一电子隔离件525和第二电子隔离件535可防止对应电荷与电容器515-a共享。第一电子隔离件525和第二电子隔离件535可允许多个电容器(例如，电容器515-a)图案化到存储器阵列(例如，参考图1所描述的存储器阵列100)的外围中。在一些实例中，可经由斩波掩模形成第一电子隔离件525和第二电子隔离件535。举例来说，第一电子隔离件525可以经由斩波掩模形成，从而导致存取线520被隔离成两个或更多个区段。在一些实例中，存取线520的第一区段可与电容器515耦合，且存取线520的第二区段可与电容器515-a耦合。电子隔离件525可导致电容器515与电容器515-a电隔离。在此实例中，额外电压可施加到额外存取组件(例如，存取组件510-a)，其可导致多个电荷存储在多个电容器中。
在一些情况下，每一电容器可为铁电电容器或介电电容器。此外，控制电路(未展示)可耦合到电容器中的每一者(例如，电容器515)。每一电容器单元可位于控制电路之上。此外，存储器控制器(未展示)可与多个电容器中的每一者(例如，电容器515)电子通信。存储器控制器可为可操作的以利用与第一存取线电子通信的至少一个电容器电容性地耦合支持电路中的节点(例如，对节点处的电压进行滤波)。
图6说明根据本公开的各种实施例的具有外围填充和局部电容的实例存储器阵列600。存储器阵列600可为参考图1所描述的存储器阵列100的实例，且可包含金属线605、位线610、存取线615、存取线617、容器620、互连件625、接点630，和阵列下CMOS(CuA)635。在一些实例中，互连件625可称为接点625或通孔625。这些各种组件可为如参考图1到5所描述的组件的实例。
位线610可称为数字线610，且可为参考图1所描述的数字线115的实例。存取线615可称为字线615，且可为参考图1所描述的字线110的实例。在一些实例中，存取线617可称为板线617，且可为参考图2所描述的板线210的实例。可通过启动或选择位线610、存取线615和存取线617对存储器阵列600执行操作，其可包含将电压施加到相应线。金属线605和互连件625可促进对位线610、存取线615和存取线617的存取，且可由例如金属(例如，硅(Si)、铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物等的导电材料制成。
容器620可表示与如参考图3到5所描述的阵列共同的容器类型。每一容器可与电容器(例如，如参考图5所描述的电容器515)和(在一些实例中)至少一个存取组件(例如，如参考图5所描述的存取组件510)电子通信或包含电容器和至少一个存取组件，其可称为切换组件或晶体管或TFT。每一容器620可经由至少一个存取组件与位线610、存取线615和存取线617电子通信。容器620可包含铁电电容器、介电电容器或顺电电容器。阵列600可为FeRAM或DRAM的阵列或两者的组合。
在电压施加到存取组件时，电荷可存储在位于容器620内的电容器处。每一容器620可经由第一电子隔离件(未展示)和第二电子隔离件(未展示)电隔离。第一电子隔离件和第二电子隔离件可分别为如参考图5所描述的第一电子隔离件525和如参考图5所描述的第二电子隔离件535的实例。因为多个电容器可与位线610、存取线615和存取线617耦合，因此第一电子隔离件和第二电子隔离件可防止对应电荷与多个容器620中的电容器共享。因此，多个电容器可图案化到存储器阵列600的外围中。
容器620可位于CuA 635之上。CuA可下伏于存储器阵列600下且包含支持电路。支持电路可利用在存取存储器单元时与第一存取线电子通信的至少一个电容器支持支持电路中的节点处的电容耦合(例如，对节点处的电压进行滤波)。存储器单元和至少一个电容器可彼此电隔离，且至少一个电容器与存储器单元可包含相同容器类型。CuA 635还可促进经由接点630的数据传送。举例来说，接点630可包含至少六十(60)个个别接点，且可将存储在存储器阵列600的外围中的数据传送到金属线605。
图7展示根据本公开的实施例的支持外围填充和局部电容的存储器阵列705的框图700。存储器阵列705可称为电子存储器设备，且可为如参考图1所描述的存储器阵列100的组件的实例。
存储器阵列705可包含一或多个存储器单元710、存储器控制器715、字线750、板线755(例如，参考图2所描述的板线210或如参考图6所描述的存取线617)、参考产生器730、感测组件735、数字线740、锁存器745、一或多个电容器760，和节点765。这些组件可以彼此电子通信，并且可以执行本文描述的一或多个功能。在一些情况下，存储器控制器715可包含偏压组件720和定时组件725。在一些情况下，感测组件735可充当参考产生器730。在其它情况下，参考产生器730可为任选的。
存储器控制器715可与字线750、数字线740、感测组件735和板线755电子通信，其可为参考图1和2描述的字线110、数字线115、感测组件125和板线210或如参考图6所描述的存取线617的实例。存储器阵列705还可包含参考产生器730和锁存器745。存储器阵列705的组件可彼此电子通信，且可执行参考图1到4描述的功能的各方面。在一些情况下，参考产生器730、感测组件735和锁存器745可为存储器控制器715的组件。
在一些实例中，数字线740与感测组件735和铁电存储器单元710的铁电电容器电子通信。铁电存储器单元710可为使用逻辑状态(例如，第一或第二逻辑状态)可写的。在一些实例中，电容器760可与数字线740电子通信。在其它实例中，电容器760可与一或多个额外电路(未展示)电子通信。电容器760可以例如与阵列共同的容器类型形成，且可与存储器单元710电隔离。另外或替代地，例如，电压可利用在存取存储器单元(例如，存储器单元710)时与第一存取线电子通信的至少一个电容器(例如，电容器760)电容性地耦合(例如，滤波)于节点765处。
字线750可与存储器控制器715和铁电存储器单元710的选择组件电子通信。板线755可与存储器控制器715和铁电存储器单元710的铁电电容器的板电子通信。感测组件735可与存储器控制器715、数字线740、锁存器745和参考线(未展示)电子通信，参考产生器730可与存储器控制器715和参考线(未展示)电子通信。感测控制线(未展示)可与感测组件735和存储器控制器715电子通信。这些组件可以经由其它组件、连接或总线与存储器阵列705内部和外部的其它组件(和上文未列出的组件)电子通信。
存储器控制器715可经配置以通过将电压施加到那些各个节点来启动字线750、板线755或数字线740。举例来说，偏压组件720可经配置以如上文所描述施加电压以操作存储器单元710来读取或写入存储器单元710。在一些情况下，存储器控制器715可包含行解码器、列解码器或这两者，如参考图1所描述。这可使存储器控制器715能够存取一或多个存储器单元105。偏压组件720还可将电压电位提供到参考产生器730以便产生用于感测组件735的参考信号。此外，偏压组件720可提供电压电位用于感测组件735的操作。
在一些情况下，存储器控制器715可以使用定时组件725来执行其操作。举例来说，定时组件725可控制各种字线选择或板偏压的定时，包含用于切换和电压施加以执行存储器功能的定时，所述功能如本文中所论述的读取和写入。在一些情况下，定时组件725可控制偏压组件720的操作。
参考产生器730可包含用以产生用于感测组件735的参考信号的各种组件。参考产生器730可包含经配置以产生参考信号的电路。在一些情况下，可以使用其它铁电存储器单元105来实施参考产生器730。感测组件735可比较来自存储器单元710(经由数字线740)的信号与来自参考产生器730的参考信号。在确定逻辑状态后，感测组件接着可以将输出存储在锁存器745中，其中可以根据存储器阵列705为其部分的电子装置的操作使用所述输出。感测组件735可包含与锁存器和铁电存储器单元成电子通信的感测放大器。
存储器控制器715和/或其各个子组件中的至少一些可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，则存储器控制器715和/或其各种子组件中的至少一些的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其设计成执行本公开中所描述功能的任何组合来执行。存储器控制器715和/或其各个子组件中的至少一些可以物理方式定位在各种位置处，包含分布成使得功能的部分由一或多个物理装置在不同物理位置处实施。在一些实例中，存储器控制器715和/或其各个子组件中的至少一些可为根据本公开的各种实施例的单独和相异组件。在其它实例中，根据本公开的各种实施例，存储器控制器715和/或其各个子组件中的至少一些可与一或多个其它硬件组件组合，包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本公开中描述的一或多个其它组件，或其组合。
存储器控制器715可存取来自与第一存取线电子通信的存储器单元阵列的存储器单元。此外，例如，存储器控制器715可利用在存取存储器单元710时与第一存取线电子通信的至少一个电容器760电容性地耦合支持电路中的节点765(例如，对电压进行滤波)。存储器单元710和至少一个电容器760可彼此电隔离，且至少一个电容器与存储器单元可包含相同容器类型。
另外或替代地，例如，存储器控制器715可选择耦合在存储器单元与第一存取线之间的第一选择器装置。存储器控制器715还可选择耦合在存储器单元与第二存取线之间的第二选择器装置。至少一个电容器可与第一存取线的第二区段和第二存取线的第二区段电子通信。在一些实例中，存储器控制器715可选择耦合在至少一个电容器与第一存取线之间的选择器装置。电容耦合可至少部分地基于选择选择器装置。在额外实例中，存储器控制器715可选择耦合在至少一个电容器与第二存取线之间的额外选择器装置。电容耦合可至少部分地基于选择额外选择器装置。
存储器控制器715可包含用于存取来自与第一存取线和支持电路电子通信的存储器单元阵列的存储器单元的构件。此外，存储器控制器715可包含用于利用在存取存储器单元时与第一存取线电子通信的至少一个电容器电容性地耦合(例如，滤波)支持电路中的节点的构件，其中存储器单元与至少一个电容器彼此电隔离，且其中至少一个电容器包括和存储器单元包括相同容器类型。
在上文所描述的方法和设备的一些实例中，存储器控制器715可包含用于选择可耦合在存储器单元与第一存取线之间的第一选择器装置的构件。上文所描述的方法和设备的一些实例可进一步包含用于选择可耦合在存储器单元与第二存取线之间的第二选择器装置的过程、特征、构件或指令，其中至少一个电容器可与第一存取线和第二存取线电子通信。
上文所描述的方法和设备的一些实例可进一步包含用于选择可耦合在至少一个电容器与第一存取线之间的选择器装置的过程、特征、构件或指令，其中电容耦合(例如，滤波)可至少部分地基于选择选择器装置。
此外，上文所描述的方法和设备的实例可包含用于选择可耦合在至少一个电容器与第二存取线之间的额外选择器装置的过程、特征、构件或指令，其中电容耦合(例如，滤波)可至少部分地基于选择额外选择器装置。
图8展示根据本公开的实施例的支持外围填充和局部电容的存储器控制器815的框图800。存储器控制器815可为参考图7所描述的存储器控制器715的方面的实例。存储器控制器815可包含偏压组件820、定时组件825、存取组件830、滤波组件835，和选择组件840。在一些实例中，滤波组件835可包含电容组件(未说明)。这些组件中的每一者可直接或间接地彼此通信(例如经由一或多个总线)。在一些实例中，这些组件可为可由控制器815执行的软件模块。
偏压组件820或定时组件825可分别致使控制器815实施类似于参考图7的偏压组件720和图7的定时组件725描述的操作的操作。
存取组件830可致使控制器815实施操作以存取来自与第一存取线和支持电路电子通信的存储器单元阵列的存储器单元。在一些实例中，存取存储器单元可包含选择耦合在存储器单元(例如，参考图3所描述的存储器单元305)与第一存取线(例如，参考图3所描述的第一存取线325)之间的第一选择器装置。
滤波组件835可致使控制器815实施操作以利用在存取存储器单元(例如，参考图3所描述的存储器单元305)时与第一存取线(例如，参考图3所描述的第一存取线325)电子通信的至少一个电容器(例如，参考图3所描述的电容器345)电容性地耦合支持电路中的节点(例如，对节点处的电压进行滤波)。在一些实例中，滤波组件835可致使控制器815电容性耦合支持电路中的节点，其中存储器单元与至少一个电容器彼此电隔离，且其中至少一个电容器包含且存储器单元包含相同容器类型。
选择组件840可致使控制器815实施操作以选择耦合在存储器单元(例如，参考图3所描述的存储器单元305)与第二存取线(例如，参考图3所描述的第二存取线335)之间的第二选择器装置。在一些实例中，选择组件840可致使控制器815选择耦合在存储器单元之间的第二选择器装置，其中至少一个电容器(例如，参考图3所描述的电容器345)与第一存取线(例如，参考图3所描述的第一存取线325)和第二存取线电子通信。在一些实例中，选择组件840可致使控制器815选择耦合在至少一个电容器与第一存取线之间的选择器装置，其中电容耦合是基于选择选择器装置。在一些实例中，选择组件840可致使控制器815选择耦合在至少一个电容器与第二存取线之间的额外选择器装置，其中电容耦合是基于选择额外选择器装置。
图9展示根据本公开的实施例包含支持外围填充和局部电容的装置905的系统900的图。装置905可为如上所述(例如，参考图1所描述)的存储器阵列100的实例或包含所述存储器阵列的组件。装置905可包含用于双向语音和数据通信的组件，包含用于发射和接收通信的组件，包含存储器控制器915、存储器单元920、基本输入/输出系统(BIOS)组件925、处理器930、I/O控制器935，和外围组件940。这些组件可经由一或多个总线(例如总线910)进行电子通信。
存储器控制器915可操作本文中所描述的一或多个存储器单元。具体地说，存储器控制器915可经配置以支持外围填充和局部电容。在一些情况下，存储器控制器915可以包含如参考图1描述的行解码器、列解码器或这两者(未示出)。
存储器单元920可存储信息(即，呈逻辑状态的形式)，如本文所描述。此外，例如，每一存储器单元920可包含以与包含每一存储器单元920的阵列共同的容器类型形成的选择器装置和存储器元件。
BIOS组件925可为包含作为固件操作的BIOS的软件组件，其可初始化且运行各种硬件组件。BIOS组件925还可管理处理器与例如外围组件、输入/输出控制组件等各种其它组件之间的数据流。BIOS组件925可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器930可包含智能硬件装置(例如通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况下，处理器930可经配置以使用存储器控制器来操作存储器阵列。在其它情况下，存储器控制器可集成到处理器930中。处理器930可经配置以执行存储在存储器中的计算机可读指令，以执行各种功能(例如，支持外围填充和局部电容的功能或任务)。
I/O控制器935可管理用于装置905的输入和输出信号。I/O控制器935还可管理未集成到装置905中的外围设备。在一些情况下，I/O控制器935可表示到外部外围设备的物理连接或端口。在一些情况下，I/O控制器935可利用例如
Figure BDA0002392890720000181
Figure BDA0002392890720000182
或另一已知操作系统等操作系统。在其它情况下，I/O控制器935可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或与这些装置交互。在一些情况下，I/O控制器935可实施为处理器的一部分。在一些情况下，用户可经由I/O控制器935或经由I/O控制器935所控制的硬件组件与装置905交互。
外围组件940可包含任何输入或输出装置，用于这类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入945可表示将输入提供到装置905或其组件的在装置905外部的装置或信号。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，输入945可由I/O控制器935管理，且可经由外围组件940与装置905交互。
输出950还可表示在装置905外部的装置或信号，其经配置以从装置905或任何其组件接收输出。输出950的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下，输出950可为通过外围组件940与与装置905介接的外围元件。在一些情况下，输出950可由I/O控制器935管理。
装置905的组件可包含经设计以执行其功能的电路。此可包含经配置以执行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。装置905可为计算机、服务器、手提电脑、笔记本电脑、平板计算机、移动电话、可佩戴电子装置、个人电子装置等。或者，装置905可为此类装置的部分或方面。
图10展示说明根据本公开的实施例的用于外围填充和局部电容的方法1000的流程图。方法1000的操作可由如本文中所描述的存储器阵列100或其组件实施。举例来说，方法1000的操作可以由如参考图7到9描述的存储器控制器来执行。在一些实例中，存储器阵列100可以执行一组代码以控制装置的功能元件从而执行下文描述的功能。另外或替代地，存储器阵列100可使用专用硬件执行下文描述的功能的方面。
在框1005处，存储器阵列100可存取来自与第一存取线的第一区段和支持电路电子通信的存储器单元阵列的存储器单元。可根据参考图1到图7所描述的方法而执行框1005的操作。在某些实例中，可由参考图7到图9所描述的存储器单元执行框1005的操作的方面。
在框1010处，存储器阵列100可利用在存取存储器单元时与第一存取线的第二区段电子通信的至少一个电容器电容性地耦合支持电路中的节点，其中存储器单元与至少一个电容器彼此电隔离，且其中至少一个电容器和存储器单元包括相同容器类型。存储器单元与至少一个电容器可彼此电隔离，且至少一个电容器可且存储器单元可包含相同容器类型。可根据参考图1到图7所描述的方法而执行框1010的操作。在某些实例中，可由参考图7到图9所描述的电压节点执行框1010的操作的方面。
在一些情况下，存取存储器单元可包含选择耦合在存储器单元与第一存取线的第一区段之间的第一选择器装置。此外，例如，所述方法可包含选择耦合在存储器单元与第二存取线的第一区段之间的第二选择器装置。至少一个电容器可与第一存取线和第二存取线电子通信。
在一些情况下，所述方法还可包含选择耦合在至少一个电容器与第一存取线的第二区段之间的选择器装置。电容耦合(例如，滤波)可至少部分地基于选择选择器装置。在额外实例中，所述方法可包含选择耦合在至少一个电容器与第二存取线的第一区段之间的额外选择器装置。电容耦合(例如，滤波)可至少部分地基于选择额外选择器装置。在其它实例中，利用至少一个电容器的支持电路中的节点的电容耦合可包含利用与第一存取线的第二区段电子通信的至少一个电容器对支持电路中的节点处的电压进行滤波。
描述一种设备。在一些实例中，所述设备可包含：用于存取来自与第一存取线的第一区段和支持电路电子通信的存储器单元阵列的存储器单元的构件；以及用于利用在存取所述存储器单元时与所述第一存取线的第二区段电子通信的至少一个电容器电容性地耦合所述支持电路中的节点的构件，其中所述存储器单元与所述至少一个电容器彼此电隔离，且其中所述至少一个电容器与所述存储器单元包括相同容器类型。
在一些实例中，所述用于存取所述存储器单元的构件可包含用于选择耦合在所述存储器单元与所述第一存取线的所述第一区段之间的第一选择器装置的构件和用于选择耦合在所述存储器单元与第二存取线的第一区段之间的第二选择器装置的构件，其中所述至少一个电容器与所述第一存取线和所述第二存取线电子通信。在一些实例中，所述设备可包含用于选择耦合在所述至少一个电容器与所述第一存取线的所述第二区段之间的选择器装置的构件，其中所述滤波至少部分地基于选择所述选择器装置。
在一些实例中，所述设备可包含用于选择耦合在所述至少一个电容器与第二存取线的第一区段之间的额外选择器装置的构件，其中所述电容耦合至少部分地基于选择所述额外选择器装置。在一些实例中，所述用于利用所述至少一个电容器电容性地耦合所述支持电路中的所述节点的构件可包含用于利用与所述第一存取线的所述第二区段电子通信的所述至少一个电容器对所述支持电路中的所述节点处的电压进行滤波的构件。
描述一种设备。所述设备可包含：存储器单元阵列，其与第一存取线的第一区段电子通信；多个电容器，其与所述第一存取线的第二区段电子通信，其中所述多个电容器中的每一者经由切换组件与所述第一存取线的所述第二区段电子通信；以及控制器，其与所述多个电容器中的每一者电子通信。在一些实例中，所述控制器可包含：用于存取来自与所述第一存取线的所述第一区段和支持电路电子通信的所述存储器单元阵列的存储器单元的构件；以及用于利用在存取所述存储器单元时与所述第一存取线的所述第二区段电子通信的至少一个电容器电容性地耦合所述支持电路中的节点的构件，其中所述存储器单元与所述至少一个电容器彼此电隔离，且其中所述至少一个电容器包括且所述存储器单元中的每一者包括相同容器类型。
在一些实例中，所述用于所述电容耦合的构件可包含以下各者中的至少一者：用于利用所述至少一个电容器对所述节点处的电压进行滤波的构件、用于通过所述至少一个电容器将电压供应到所述节点的构件，或用于经由所述节点对所述至少一个电容器进行充电的构件。在一些实例中，所述多个电容器中的每一电容器与所述存储器单元阵列中的每一存储器单元为相同容器类型。在一些实例中，所述存储器单元阵列中的每一存储器单元可包含额外切换组件，且其中所述切换组件和额外切换组件中的每一者可包含薄膜晶体管(TFT)。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或两个以上的实施例。
可使用多种不同技艺和技术中的任一者来表示本文中描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指保持为大致零伏特(0V)的电压但不与接地直接连接的电路节点。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大致0V。可使用如由运算放大器和电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0V。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可配置且可操作以在电路通电后即刻交换电子或信号。作为实例，经由开关(例如，晶体管)物理连接的两个组件电子通信，或可耦合而不管开关的状态(即，断开或闭合)。
如本文中所使用，术语“大体上”是指经修饰特征(例如由术语大体上修饰的动词或形容词)无需是绝对的但要足够接近以便实现特性的优点。
如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列100的元件或组件之间的导电路径。
术语“隔离”或“电隔离”是指组件之间的关系，其中电子当前不能够在其间流动；如果组件之间存在断路，则组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关打开时彼此分离。
如本文中所使用，术语“短接”是指其中在组件之间经由启动所讨论的两个组件之间的单个中间组件来建立导电路径的组件之间的关系。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为实现电子通信的组件(或线路)之间的电荷流动的动态操作。
本文中论述的装置(包含存储器阵列100)可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可以在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
本文中所论述的晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可以是导电的，并且可以包括经重掺杂半导体区，例如简并半导体区。源极与漏极可由轻掺杂半导体区或沟道分离。如果通道是n型(即，大部分载流子为电子)，则FET可称为n型FET。如果通道是p型(即，大部分载流子为电洞)，则FET可称为p型FET。沟道可以由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“启动”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销启动”。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图的形式展示众所周知的结构和装置以便避免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可以区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。若在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中之任一者。
可使用多种不同技艺和技术中的任一者来表示本文中描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，则功能可存储于计算机可读媒体上或作为一或多个指令或代码经由计算机可读媒体来传输。其它实例和实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。而且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性储存媒体可为可由通用或专用电脑存取之任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，可适当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(digitalsubscriber line，DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本文描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本公开的范围。因此，本公开不限于本文所述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (32)

1.一种电子存储器设备，其包括：
存储器单元，其包括以与包括所述存储器单元的阵列共同的容器类型形成的选择器装置和存储器元件，其中所述存储器元件经由所述选择器装置与第一存取线的第一区段耦合；以及
电容器，其以与所述阵列共同的所述容器类型形成且与所述第一存取线的第二区段耦合，其中所述电容器与所述存储器单元电隔离。
2.根据权利要求1所述的电子存储器设备，其中所述存储器单元包括：
第二选择器装置，其中所述存储器元件经由所述第二选择器装置与第二存取线的第一区段耦合，且其中所述电容器与所述第二存取线的第二区段耦合且与所述存储器单元电隔离。
3.根据权利要求2所述的电子存储器设备，其中所述电容器经由第一切换组件与所述第一存取线的所述第二区段耦合且经由第二切换组件与所述第二存取线的所述第二区段耦合。
4.根据权利要求3所述的电子存储器设备，其中所述第一切换组件和所述第二切换组件中的每一者包括薄膜晶体管TFT。
5.根据权利要求4所述的电子存储器设备，其中每一TFT的栅极耦合到电压源。
6.根据权利要求1所述的电子存储器设备，其进一步包括：
额外存储器单元，其包括以与所述阵列共同的所述容器类型形成的额外选择器装置和额外存储器元件，其中所述额外存储器元件经由所述额外选择器装置与所述第一存取线耦合，且以与所述阵列共同的所述容器类型形成的所述电容器与所述额外存储器单元电隔离。
7.根据权利要求1所述的电子存储器设备，其进一步包括：
多个电容器，其以与所述阵列共同的所述容器类型形成且与所述第一存取线的多个区段耦合，其中所述多个电容器中的每一者与所述存储器单元电隔离。
8.根据权利要求1所述的电子存储器设备，其中所述存储器元件包括铁电电容器或介电电容器。
9.根据权利要求1所述的电子存储器设备，其中以与所述阵列共同的所述容器类型形成的所述电容器包括铁电电容器或介电电容器。
10.一种存储器装置，其包括：
存储器单元阵列，所述存储器单元阵列与第一存取线耦合；
多个电容器，各自与所述第一存取线的多个区段耦合，其中所述多个电容器中的每一者与所述存储器单元阵列中的每一存储器单元隔离；以及
控制电路，其耦合到所述存储器单元阵列和所述多个电容器，其中所述存储器单元阵列和所述多个电容器位于所述控制电路之上。
11.根据权利要求10所述的存储器装置，其中所述多个电容器中的每一电容器经由第一切换组件与所述第一存取线的所述多个区段中的一个耦合，且所述存储器单元阵列中的每一存储器单元包括第二切换组件。
12.根据权利要求11所述的存储器装置，其中所述第一切换组件和所述第二切换组件中的每一者包括薄膜晶体管TFT。
13.根据权利要求12所述的存储器装置，其中耦合在所述多个电容器中的一者与所述第一存取线之间的每一TFT的栅极硬连线到电压源。
14.根据权利要求10所述的存储器装置，其中所述多个电容器中的每一电容器是以与所述存储器单元阵列中的每一存储器单元相同的容器类型形成。
15.根据权利要求10所述的存储器装置，其中所述存储器单元阵列中的至少一个存储器单元和所述多个电容器中的每一电容器与第二存取线耦合。
16.根据权利要求15所述的存储器装置，其中与所述第二存取线耦合的每一存储器单元包括存储器元件、第一晶体管和第二电晶体，且其中每一存储器元件经由所述第一晶体管与所述第一存取线的第一区段电子通信且经由所述第二晶体管与所述第二存取线的第二区段电子通信。
17.根据权利要求10所述的存储器装置，其中每一存储器单元包括至少一个存储器元件，且所述存储器单元阵列中的每一存储器元件包括铁电电容器或介电电容器。
18.根据权利要求10所述的存储器装置，其中所述多个电容器中的每一者包括铁电电容器或介电电容器。
19.一种方法，其包括：
存取来自与第一存取线的第一区段和支持电路电子通信的存储器单元阵列的存储器单元；以及
利用在存取所述存储器单元时与所述第一存取线的第二区段电子通信的至少一个电容器电容性地耦合所述支持电路中的节点，其中所述存储器单元与所述至少一个电容器彼此电隔离，且其中所述至少一个电容器与所述存储器单元包括相同容器类型。
20.根据权利要求19所述的方法，其中存取所述存储器单元包括：
选择耦合在所述存储器单元与所述第一存取线的所述第一区段之间的第一选择器装置；以及
选择耦合在所述存储器单元与第二存取线的第一区段之间的第二选择器装置，其中所述至少一个电容器与所述第一存取线和所述第二存取线电子通信。
21.根据权利要求19所述的方法，其进一步包括：
选择耦合在所述至少一个电容器与所述第一存取线的所述第二区段之间的选择器装置，其中所述滤波至少部分地基于选择所述选择器装置。
22.根据权利要求21所述的方法，其进一步包括：
选择耦合在所述至少一个电容器与第二存取线的第一区段之间的额外选择器装置，其中所述电容耦合至少部分地基于选择所述额外选择器装置。
23.根据权利要求19所述的方法，其中利用所述至少一个电容器电容性地耦合所述支持电路中的所述节点包括利用与所述第一存取线的所述第二区段电子通信的所述至少一个电容器对所述支持电路中的所述节点处的电压进行滤波。
24.一种电子存储器设备，其包括：
存储器单元阵列，其与第一存取线的第一区段电子通信；
多个电容器，其与所述第一存取线的第二区段电子通信，其中所述多个电容器中的每一者经由切换组件与所述第一存取线的所述第二区段电子通信；以及
控制器，其与所述多个电容器中的每一者电子通信，其中所述控制器可操作以：
存取来自与所述第一存取线的所述第一区段和支持电路电子通信的所述存储器单元阵列的存储器单元；以及
利用在存取所述存储器单元时与所述第一存取线的所述第二区段电子通信的至少一个电容器电容性地耦合所述支持电路中的节点，其中所述存储器单元与所述至少一个电容器彼此电隔离，且其中所述至少一个电容器包括且所述存储器单元中的每一者包括相同容器类型。
25.根据权利要求24所述的电子存储器设备，其中所述电容耦合包括以下各者中的至少一者：
利用所述至少一个电容器对所述节点处的电压进行滤波；
通过所述至少一个电容器将电压供应到所述节点；或
经由所述节点为所述至少一个电容器充电。
26.根据权利要求24所述的电子存储器设备，其中所述多个电容器中的每一电容器为与所述存储器单元阵列中的每一存储器单元相同的容器类型。
27.根据权利要求24所述的电子存储器设备，其中所述存储器单元阵列中的每一存储器单元包括额外切换组件，且其中所述切换组件和额外切换组件中的每一者包括薄膜晶体管TFT。
28.一种设备，其包括：
用于存取来自与第一存取线的第一区段和支持电路电子通信的存储器单元阵列的存储器单元的构件；以及
用于利用在存取所述存储器单元时与所述第一存取线的第二区段电子通信的至少一个电容器电容性地耦合所述支持电路中的节点的构件，其中所述存储器单元与所述至少一个电容器彼此电隔离，且其中所述至少一个电容器与所述存储器单元包括相同容器类型。
29.根据权利要求28所述的设备，其中所述用于存取所述存储器单元的构件包括：
用于选择耦合在所述存储器单元与所述第一存取线的所述第一区段之间的第一选择器装置的构件；以及
用于选择耦合在所述存储器单元与第二存取线的第一区段之间的第二选择器装置的构件，其中所述至少一个电容器与所述第一存取线和所述第二存取线电子通信。
30.根据权利要求28所述的设备，其进一步包括：
用于选择耦合在所述至少一个电容器与所述第一存取线的所述第二区段之间的选择器装置的构件，其中所述滤波至少部分地基于选择所述选择器装置。
31.根据权利要求30所述的设备，其进一步包括：
用于选择耦合在所述至少一个电容器与第二存取线的第一区段之间的额外选择器装置的构件，其中所述电容耦合至少部分地基于选择所述额外选择器装置。
32.根据权利要求28所述的设备，其中所述用于利用所述至少一个电容器电容性地耦合所述支持电路中的所述节点的构件包括用于利用与所述第一存取线的所述第二区段电子通信的所述至少一个电容器对所述支持电路中的所述节点处的电压进行滤波的构件。
CN201880055583.4A 2017-07-27 2018-07-24 外围填充和局部电容 Active CN111052242B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/662,002 2017-07-27
US15/662,002 US10163480B1 (en) 2017-07-27 2017-07-27 Periphery fill and localized capacitance
PCT/US2018/043521 WO2019023253A1 (en) 2017-07-27 2018-07-24 PERIPHERAL FILLING AND LOCALIZED CAPACITY

Publications (2)

Publication Number Publication Date
CN111052242A true CN111052242A (zh) 2020-04-21
CN111052242B CN111052242B (zh) 2021-04-06

Family

ID=64692364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880055583.4A Active CN111052242B (zh) 2017-07-27 2018-07-24 外围填充和局部电容

Country Status (7)

Country Link
US (3) US10163480B1 (zh)
EP (1) EP3646325A4 (zh)
JP (2) JP6777370B2 (zh)
KR (1) KR102248176B1 (zh)
CN (1) CN111052242B (zh)
SG (1) SG11202000594RA (zh)
WO (1) WO2019023253A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867653B2 (en) 2018-04-20 2020-12-15 Micron Technology, Inc. Access schemes for protecting stored data in a memory device
US10622050B2 (en) 2018-05-09 2020-04-14 Micron Technology, Inc. Ferroelectric memory plate power reduction
US10825827B2 (en) 2018-07-05 2020-11-03 Sandisk Technologies Llc Non-volatile memory with pool capacitor
US10847452B2 (en) * 2018-07-05 2020-11-24 Sandisk Technologies Llc Non-volatile memory with capacitors using metal under signal line or above a device capacitor
US10818685B2 (en) 2018-07-05 2020-10-27 Sandisk Technologies Llc Non-volatile memory with pool capacitor
US10789992B2 (en) 2018-07-05 2020-09-29 Sandisk Technologies Llc Non-volatile memory with capacitors using metal under pads
US11171115B2 (en) * 2019-03-18 2021-11-09 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US10854617B2 (en) 2019-04-09 2020-12-01 Micron Technology, Inc. Integrated components which have both horizontally-oriented transistors and vertically-oriented transistors
US11062763B2 (en) 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US12086410B1 (en) 2019-05-31 2024-09-10 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging with I/O switch embedded in a substrate or interposer
US11152343B1 (en) 2019-05-31 2021-10-19 Kepler Computing, Inc. 3D integrated ultra high-bandwidth multi-stacked memory
US11094699B1 (en) * 2020-05-28 2021-08-17 Micron Technology, Inc. Apparatuses including stacked horizontal capacitor structures and related methods, memory devices, and electronic systems
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11887690B2 (en) 2022-02-24 2024-01-30 Micron Technology, Inc. Signal development circuitry layouts in a memory device
US11984168B2 (en) 2022-06-08 2024-05-14 Sandisk Technologies Llc High speed toggle mode transmitter with capacitive boosting

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1666293A (zh) * 2002-05-06 2005-09-07 塞姆特里克斯公司 铁电存储器
CN107040255A (zh) * 2015-12-29 2017-08-11 英飞凌科技股份有限公司 用于可切换电容的系统和方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888733A (en) * 1988-09-12 1989-12-19 Ramtron Corporation Non-volatile memory cell and sensing method
US5218566A (en) * 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
JPH06259957A (ja) 1993-03-02 1994-09-16 Olympus Optical Co Ltd メモリ装置
US5373463A (en) 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments
JPH0684359A (ja) * 1993-08-13 1994-03-25 Hitachi Ltd 半導体メモリ
US5424975A (en) * 1993-12-30 1995-06-13 Micron Technology, Inc. Reference circuit for a non-volatile ferroelectric memory
JP3218844B2 (ja) * 1994-03-22 2001-10-15 松下電器産業株式会社 半導体メモリ装置
JPH09147577A (ja) 1995-11-24 1997-06-06 Sony Corp 強誘電体記憶装置
US5969979A (en) 1996-03-25 1999-10-19 Matsushita Electronics Corporation Ferroelectric memory device
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
US6256220B1 (en) * 1997-09-15 2001-07-03 Celis Semiconductor Corporation Ferroelectric memory with shunted isolated nodes
US5995406A (en) 1997-11-14 1999-11-30 Ramtron International Corporation Plate line segmentation in a 1T/1C ferroelectric memory
JP2000011649A (ja) 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP3169920B2 (ja) * 1998-12-22 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体記憶装置、その装置製造方法
KR100699421B1 (ko) 1999-02-23 2007-03-26 가부시키가이샤 히타치세이사쿠쇼 반도체집적회로장치
KR20010009697A (ko) 1999-07-13 2001-02-05 윤종용 차폐선을 구비한 반도체 집적회로
JP4047531B2 (ja) * 2000-10-17 2008-02-13 株式会社東芝 強誘電体メモリ装置
JP2002269972A (ja) * 2000-12-27 2002-09-20 Seiko Epson Corp 強誘電体メモリ装置および強誘電体キャパシタからなるメモリセルに対する動作方法
JP2003263886A (ja) 2002-03-08 2003-09-19 Fujitsu Ltd ビット線容量を最適化できる強誘電体メモリ
US6834023B2 (en) 2002-08-01 2004-12-21 Micron Technology, Inc. Method and apparatus for saving current in a memory device
US6834019B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Isolation device over field in a memory device
US7050319B2 (en) 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US6979849B2 (en) * 2003-12-31 2005-12-27 Micron Technology, Inc. Memory cell having improved interconnect
DE102004022425B4 (de) 2004-05-06 2006-12-28 Infineon Technologies Ag Integrierte Schaltungsanordnung zur Stabilisierung einer Spannung
JP2007004839A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7459362B2 (en) * 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
US7251154B2 (en) * 2005-08-15 2007-07-31 Micron Technology, Inc. Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
JP4493666B2 (ja) * 2007-01-30 2010-06-30 株式会社ルネサステクノロジ 強誘電体メモリ
US8059423B2 (en) * 2007-02-06 2011-11-15 Sanmina-Sci Corporation Enhanced localized distributive capacitance for circuit boards
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US7944732B2 (en) 2008-11-21 2011-05-17 Xilinx, Inc. Integrated capacitor with alternating layered segments
WO2010100673A1 (ja) 2009-03-04 2010-09-10 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの動作方法
US8284590B2 (en) 2010-05-06 2012-10-09 Boise State University Integratable programmable capacitive device
KR101988001B1 (ko) * 2012-03-13 2019-06-11 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치
JP5889734B2 (ja) 2012-07-03 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
KR102076602B1 (ko) * 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치
JP6299114B2 (ja) 2013-08-29 2018-03-28 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US9768181B2 (en) * 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
US9165647B1 (en) 2014-06-04 2015-10-20 Intel Corporation Multistage memory cell read
US9142271B1 (en) 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
JP2016081549A (ja) * 2014-10-17 2016-05-16 ローム株式会社 半導体記憶装置
US9858998B2 (en) 2015-09-09 2018-01-02 Toshiba Memory Corporation Semiconductor storage device and control method of semiconductor storage device with detecting levels of a multi-ary signal
US9792982B1 (en) 2016-03-31 2017-10-17 Arm Ltd. Method, system and device for read signal generation
US9922716B2 (en) * 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
US9947402B1 (en) 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10032496B1 (en) 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1666293A (zh) * 2002-05-06 2005-09-07 塞姆特里克斯公司 铁电存储器
CN107040255A (zh) * 2015-12-29 2017-08-11 英飞凌科技股份有限公司 用于可切换电容的系统和方法

Also Published As

Publication number Publication date
US10950286B2 (en) 2021-03-16
JP6777370B2 (ja) 2020-10-28
JP6946534B2 (ja) 2021-10-06
EP3646325A1 (en) 2020-05-06
US10163480B1 (en) 2018-12-25
CN111052242B (zh) 2021-04-06
EP3646325A4 (en) 2021-03-31
US20200143863A1 (en) 2020-05-07
JP2021007064A (ja) 2021-01-21
US20190172515A1 (en) 2019-06-06
WO2019023253A1 (en) 2019-01-31
US10559339B2 (en) 2020-02-11
KR102248176B1 (ko) 2021-05-06
SG11202000594RA (en) 2020-02-27
JP2020527820A (ja) 2020-09-10
KR20200023538A (ko) 2020-03-04

Similar Documents

Publication Publication Date Title
CN111052242B (zh) 外围填充和局部电容
US11699475B2 (en) Ferroelectric memory plate power reduction
CN110462740B (zh) 用于多层存储器阵列的多板线架构
CN110473575B (zh) 单元电压累积放电
US10878861B2 (en) Variable filter capacitance
CN110959176B (zh) 用于存储器装置中的锁存的偏移消除
TWI698867B (zh) 感測一記憶體單元
JP6894044B2 (ja) 仮想ページ・サイズを有するメモリ
CN110770834A (zh) 双模式铁电存储器单元的操作
CN118366500A (zh) 存储器板分割以减少操作功率
CN112088405B (zh) 用于存储器单元阵列的存取线管理的方法和设备
CN110998727B (zh) 减少存储器裸片中的线间电容耦合
CN112951292A (zh) 存储器单元阵列的存取线管理

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant