JP6777370B2 - 周辺充填および局在化容量 - Google Patents

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Description

クロスリファレンス
本特許出願は、２０１７年７月２７日に出願されたＫａｗａｍｕｒａらによる「Ｐｅｒｉｐｈｅｒｙ Ｆｉｌｌ ａｎｄ Ｌｏｃａｌｉｚｅｄ Ｃａｐａｃｉｔａｎｃｅ」という名称の米国特許出願第１５／６６２，００２号に対する優先権を主張する２０１８年７月２４日に出願されたＫａｗａｍｕｒａらによる「Ｐｅｒｉｐｈｅｒｙ Ｆｉｌｌ ａｎｄ Ｌｏｃａｌｉｚｅｄ Ｃａｐａｃｉｔａｎｃｅ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０４３５２１に対する優先権を主張するものであり、それらの各々は、本願の譲受人に与えられ、それらの各々は、本明細書にその全体において参照によって明示的に組み込まれる。
以下は、一般に、メモリ・アレイを動作させることに関し、より詳細には、周辺充填および局在化容量に関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスの構成要素は、メモリ・デバイス内に状態を書き込むまたはプログラムすることがある。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、延長された時間の期間にわたって記憶された論理状態を維持することがある。揮発性メモリ・デバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイス・アーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリ・デバイスおよび揮発性メモリ・デバイスと比較して、改善された性能を有することがある。
メモリ・デバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリ・セル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を減少させること、または製造コストを減少させることを含むことがある。不必要な、または避けられるプロセス・ステップは、増加された製造コストにつながることがある。追加の構成要素をメモリ・チップ上に製作することは、特に、それらの追加の構成要素が、他の方法ではメモリ機能に対して使用可能であり得たチップの部分を占有する様式で製作される場合、電力消費、待ち時間などの、他のメトリクスに影響を及ぼすことがある。したがって、可能なとき、付属的な構成要素をメモリ・チップ上に製作することを避けることは有利であることがある。
本開示の例による特徴および動作をサポートする例示的なメモリ・デバイスを図示する図である。 本開示の例による特徴および動作をサポートする例示的な回路図である。 本開示の例による特徴および動作をサポートする例示的な回路図である。 本開示の例による特徴および動作をサポートする例示的な回路図である。 本開示の例による特徴および動作をサポートする例示的な回路図である。 本開示の例による特徴および動作をサポートする例示的なメモリ・デバイスを図示する図である。 本開示の例による特徴および動作をサポートする例示的なメモリ・デバイスを図示する図である。 本開示の例による特徴および動作をサポートするシステムのブロック図である。 本開示の例による特徴および動作をサポートするデバイスのブロック図である。 本開示の例による周辺充填および局在化容量をサポートするメモリ・デバイスを動作させるための１つまたは複数の方法を図示するフローチャートである。
メモリ・デバイスは、デバイスのメモリ・セルを製作するために使用されるものを超えるプロセス・ステップをほとんどまたはまったく追加することなく、キャパシタなどの付属的な構成要素をもって製作され得る。キャパシタは、たとえば、アレイのメモリ・セルと同じタイプのコンテナ（ｃｏｎｔａｉｎｅｒ）内に形成されることがあり、それらのキャパシタは、アレイのセルと同じ、またはおおよそ同じ平面内に形成されることがある。キャパシタは、アレイのアクセス線に結合され、アレイのセルから電気的に絶縁されることがある。キャパシタは、他の方法ではメモリ・セルにとって適していない、または好ましくないであろうコンテナを占有することがあり、したがって、メモリ・チップの、他の方法では使用されない部分を活用し、それでもなお、バス安定化、フィルタリング、電圧ブースティングなどのための容量を提供する。いくつかの例では、容量は、たとえばサポート回路において電圧をブーストまたは調節するために使用されることがある。これは、アレイのダイ・サイズを増加させることなく、チップまたはアレイ動作を改善するために、容量を利用可能にすることがある。
上記で紹介した本開示の特徴は、以下でメモリ・アレイの文脈において、さらに説明される。次いで、具体的な例が、周辺充填および局在化容量をサポートするメモリ・アレイに関して説明される。本開示のこれらおよび他の特徴が、周辺充填および局在化容量に関係する装置図、システム図、およびフローチャートによってさらに図示され、これらを参照しながら説明される。本開示は、任意の不揮発性メモリに関係することがある。いくつかの例が、強誘電体キャパシタを参照しながら論じられるが、本開示は、強誘電体メモリに限定されない。
図１は、本開示のさまざまな実施形態による例示的なメモリ・アレイ１００を図示する。メモリ・アレイ１００は、電子的メモリ装置と呼ばれることもある。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリ・セル１０５を含む。各メモリ・セル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成される。メモリ・セル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄えることがある。たとえば、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表す。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として線形電気分極性または常誘電性電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリ・セルは、絶縁材料として強誘電体をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電材料は、非線形分極性を有する。強誘電体メモリ・セル１０５のいくつかの詳細および利点は、以下で説明される。
読み取りおよび書き込みなどの動作は、アクセス線１１０およびディジット線１１５を活性化または選択することによって、メモリ・セル１０５上で実行されてよい。アクセス線１１０は、ワード線１１０としても知られることがあり、ビット線１１５は、ディジット線１１５としても知られることがある。ワード線およびビット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。
図１の例によれば、メモリ・セル１０５の各行は単一のワード線１１０に接続され、メモリ・セル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）ことによって、単一のメモリ・セル１０５は、それらの交差点においてアクセスされ得る。メモリ・セル１０５にアクセスすることは、メモリ・セル１０５を読み取るまたは書き込むことを含むことがある。
メモリ・アレイ１００は、２次元（２Ｄ）メモリ・アレイが互いの頂部上に形成される、３次元（３Ｄ）メモリ・アレイであることがある。これは、２Ｄアレイと比較して、単一のダイまたは基板上に形成されることがあるメモリ・セルの数を増加させることがあり、これは、代わって、生産コストを減少させる、または、メモリ・アレイの性能を増加させる、または両方であることがある。
３Ｄメモリ・アレイは、互いの頂部上に形成される２次元（２Ｄ）メモリ・アレイを含むことがある。これは、２Ｄアレイと比較して、単一のダイまたは基板上に、置かれるまたは創出されることがあるメモリ・セルの数を増加させることがあり、これは、代わって、生産コストを減少させる、または、メモリ・アレイの性能を増加させる、または両方であることがある。メモリ・アレイ１００は、任意の数のレベルを含むことがある。各レベルは、メモリ・セル１０５が、各レベルにわたって互いとおおよそ位置合わせされ得るように、位置合わせまたは配置されることがある。図１において示される例によれば、メモリ・アレイ１００は、２つのレベルのメモリ・セル１０５を含み、したがって、３次元メモリ・アレイとみなされることがある。しかしながら、レベルの数は２に限定されない。各レベルは、メモリ・セル１０５が、メモリ・セル・スタック１４５を形成して、各レベルにわたって互いとおおよそ位置合わせされ得るように、位置合わせまたは配置されることがある。各メモリ・セル１０５は、第１のアクセス線と電子通信するセレクタ・デバイスおよびメモリ要素を含むことがある。いくつかの例では、各メモリ・セル１０５は、第１のアクセス線の第１のセグメントと電子通信することがある。少なくとも１つのキャパシタが、アレイに共通なコンテナ・タイプで形成されることがあり、アレイのアクセス線と結合されることがある。キャパシタは、メモリ・セル１０５から電気的に絶縁されることがある。いくつかの例では、各メモリ・セル１０５は、メモリ・セル１０５が第２のアクセス線と結合され得るように、複数のセレクタ・デバイスを含むことがある。いくつかの例では、各メモリ・セル１０５は、第２のアクセス線の第１のセグメントと電子通信することがある。いくつかの例では、メモリ・セル１０５のアレイの少なくとも１つのメモリ・セル１０５、および、複数のキャパシタの各キャパシタは、第２のアクセス線と結合されることがある。
メモリ・セル１０５の各行はアクセス線１１０に接続されることがあり、メモリ・セル１０５の各列はビット線１１５に接続されることがある。アクセス線１１０およびビット線１１５は、アレイを創出するために、互いに実質的に垂直であることがある。図１において示されるように、メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、ビット線１１５などの共通導電線を共有することがある。すなわち、ビット線１１５は、上部メモリ・セル１０５の底部電極、および、下部メモリ・セル１０５の頂部電極と電子通信することがある。他の構成が可能であることがあり、たとえば、第３の層が、下部層とアクセス線１１０を共有することがある。一般に、１つのメモリ・セル１０５は、アクセス線１１０およびビット線１１５などの２つの導電線の交差点において配されることがある。この交差点は、メモリ・セルのアドレスと呼ばれることがある。対象メモリ・セル１０５は、通電されたアクセス線１１０およびビット線１１５の交差点において配されるメモリ・セル１０５であることがある。すなわち、アクセス線１１０およびビット線１１５は、それらの交差点においてメモリ・セル１０５を読み取るまたは書き込むために通電されることがある。同じアクセス線１１０またはビット線１１５と電子通信する（たとえば、これらに接続される）他のメモリ・セル１０５は、対象外メモリ・セル１０５と呼ばれることがある。同様に、各メモリ・セル１０５は、第１のアクセス線と電子通信するセレクタ・デバイスおよびメモリ要素を含むことがある。いくつかの例では、各メモリ・セル１０５は、第１のアクセス線の第１のセグメントと電子通信することがある。少なくとも１つのキャパシタが、アレイに共通なコンテナ・タイプで形成されることがあり、アレイのアクセス線と結合されることがある。いくつかの例では、各キャパシタは、第１のアクセス線の第２のセグメントと電子通信することがある。各メモリ・セルは、第１のアクセス線（たとえば、アクセス線１１０）と電子通信することがある。アクセス線１１０は、キャパシタがメモリ・セル１０５から電気的に絶縁され得るように構成されることがある。
上記で論じられたように、電極は、メモリ・セル１０５、および、アクセス線１１０またはビット線１１５に結合されることがある。電極という用語は、電気導体を指すことがあり、場合によっては、メモリ・セル１０５への電気接点として用いられることがある。電極は、メモリ・アレイ１００の要素または構成要素間の導電性経路を提供する掃引線、ワイヤ、導電ライン、導電層などを含むことがある。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、選択構成要素によってディジット線から電気的に絶縁されることがある。ワード線１１０は、選択構成要素に接続されることがあり、これを制御することがある。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリ・セル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリ・セル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。各メモリ・セル１０５は、メモリ・セルを含むアレイに共通なコンテナ・タイプで形成されることがある少なくとも１つのセレクタ・デバイスおよびメモリ要素を含むことがある。ワード線１１０は、各メモリ・セルが、アレイに共通なコンテナ・タイプで形成されるキャパシタから電気的に絶縁され、ワード線１１０と結合され得るように、選択構成要素の各々に接続されることがある。メモリ・セル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化することがある。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。
アクセスすると、メモリ・セル１０５が、メモリ・セル１０５の記憶された状態を決定するために、感知構成要素１２５によって、読まれることがある、または感知されることがある。たとえば、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、この感知構成要素１２５は、メモリ・セル１０５の記憶された状態を決定するために基準電圧（図示せず）と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリ・セル１０５内の記憶された状態が論理１であったことと、その逆も同様であることを決定することがある。感知構成要素１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。
加えて、印加された電圧が電流の流れという結果にならない場合、他の電圧が、電流が感知構成要素１２５によって検出されるまで印加されることがある。電流の流れという結果になった電圧を評価することによって、メモリ・セル１０５の記憶された論理状態が決定されることがある。場合によっては、電圧は、電流の流れが検出されるまで、大きさにおいて上昇させられることがある。他の場合には、あらかじめ決定された電圧が、電流が検出されるまで、逐次的に印加されることがある。同様に、電流がメモリ・セル１０５に印加されることがあり、電流を創出するための電圧の大きさは、メモリ・セル１０５の電気抵抗または総閾値電圧に依存することがある。
メモリ・セル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリ・セル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるために、データ、たとえば入力／出力１３５を受け入れることがある。メモリ・セル１０５は、複数のセレクタ・デバイスを含むことがある。各セレクタ・デバイスは、トランジスタであってもよいし、薄膜トランジスタ（ＴＦＴ）であってもよい。各トランジスタの各ゲートは、対応する電荷がメモリ・セル１０５内に蓄えられ得るように、電圧源に結合されることがある。加えて、または代替的に、たとえば、各トランジスタの各ゲートは、電圧源にハードワイヤリングされることがある。対応する電荷は、論理「０」または論理「１」を表し得る。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすると、記憶された論理状態が劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリ・セルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリ・セル１０５は、再度書き込まれる必要があることがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失という結果になることがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ・レートは、比較的高くてよく、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であってよく、かなりの電力消費という結果になることがある。ますます大きくなるメモリ・アレイがあれば、増加された電力消費は、特にバッテリなどの有限電源に依拠するモバイル・デバイスの場合、メモリ・アレイの展開または動作（たとえば、電力供給、熱生成、材料制限など）を阻害することがある。以下で論じられるように、強誘電体メモリ・セル１０５は、他のメモリ・アーキテクチャと比較して改善された性能という結果になり得る有益な性質を有することがある。たとえば、ＦｅＲＡＭは、ＤＲＡＭに匹敵する読み取り／書き込み速度を供することがあるが、不揮発性であり、増加されたセル密度を可能とすることがある。
メモリ・コントローラ１４０は、さまざまな構成要素、たとえば、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通して、メモリ・セル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電など）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５のうちの１つまたは複数は、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリ・アレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することがある。一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリ・アレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。さらに、メモリ・アレイ１００内の１つの、複数の、またはすべてのメモリ・セル１０５は、同時にアクセスされることがある。たとえば、メモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされることがある。
さらに、たとえば、メモリ・コントローラ１４０は、上記で説明されたように、複数のキャパシタの各々と電子通信することがある。複数のキャパシタの各々は、別個のメモリ・セル（たとえば、メモリ・セル１０５）を表し得、複数のキャパシタの各々は、各々、第１のアクセス線および第２のアクセス線の各々の複数のセグメントと電子通信することがある。メモリ・コントローラ１４０は、第１のアクセス線（たとえば、アクセス線１１０）およびサポート回路と電子通信するメモリ・セルのアレイ（たとえば、メモリ・アレイ１００）からの各メモリ・セルにアクセスするように動作可能であることがある。メモリ・コントローラ１４０は、メモリ・セルにアクセスしている間、第１のアクセス線と電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させる（たとえば、ノードにおいて電圧をフィルタリングする）ようにさらに動作可能であることがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルは同じコンテナ・タイプを備える。
図２は、本開示のさまざまな実施形態による周辺充填および局在化容量をサポートする例示的な回路２００を図示する。回路２００は、メモリ・セル１０５−ａを含み、このメモリ・セル１０５−ａは、メモリ・セル１０５−ａを含むアレイに共通なコンテナ・タイプで形成される少なくとも１つのセレクタ・デバイスおよびメモリ要素を含むことがある。メモリ・セル１０５−ａは、図１を参照しながら説明されたようなメモリ・セル１０５の一例であることがある。回路２００は、ワード線１１０−ａと、ディジット線１１５−ａと、感知構成要素１２５−ａも含むことがあり、これらはそれぞれ、図１を参照しながら説明されたようなワード線１１０、ディジット線１１５、および感知構成要素１２５の例であることがある。メモリ・セル１０５−ａは、第１のプレートすなわちセル・プレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶構成要素を含むことがある。
回路２００がその一部であるアレイまたはデバイスは、アレイに共通なコンテナ・タイプで形成されることがある、１つまたは複数の追加のキャパシタを含むことがある。１つまたは複数の追加のキャパシタ（図示されない）は、メモリ・セル１０５−ａから電気的に絶縁されることがある。１つまたは複数の追加のキャパシタは、強誘電材料を有してもよいし、線形誘電材料を有してもよい。強誘電材料は、本明細書において説明されるように、メモリ構成要素にとって有用であるいくつかの性質を有することがあり、そのような材料は、回路２００の部分、または、回路２００がその一部であるアレイの他の部分に容量を提供するために活かされることがある。
以下の例、ならびに、回路２００および図２を参照しながら為される論考が、図１において示されるものなどの、例示的なアレイを理解するための追加の文脈を提供することがある。セル・プレート２３０とセル底部２１５は、それらの間に配置された強誘電材料を通して容量的に結合されることがある。セル・プレート２３０およびセル底部２１５の方角は、メモリ・セル１０５−ａの動作を変更することなく反転されることがある。回路２００は、選択構成要素２２０と、基準線２２５も含み得る。セル・プレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られるまたは感知されることがある。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、選択構成要素２２０が非活性化されるとき、ディジット線１１５−ａから電気的に絶縁可能であり、キャパシタ２０５は、選択構成要素２２０が活性化されるとき、ディジット線１１５−ａに接続可能である。選択構成要素２２０を活性化することは、メモリ・セル１０５−ａを選択することと呼ばれることがある。場合によっては、選択構成要素２２０はトランジスタまたはＴＦＴであり、その動作は、トランジスタ・ゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択構成要素２２０を活性化することがある。たとえば、ワード線１１０−ａに印加された電圧がトランジスタ・ゲートに印加される。
他の例では、選択構成要素２２０およびキャパシタ２０５の位置は、選択構成要素２２０がプレート線２１０とセル・プレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａと選択構成要素２２０の他の端子との間にあるように、交換されることがある。この実施形態では、選択構成要素２２０は、ディジット線１１５−ａと電子通信しているままであることがあり、キャパシタ２０５から電気的に絶縁されることがある。たとえば、キャパシタ２０５は、選択構成要素２２０が非活性化されるとき、ディジット線１１５−ａから電気的に絶縁可能であり、キャパシタ２０５は、選択構成要素２２０が活性化されるとき、ディジット線１１５−ａに接続可能である。この構成は、読み取り動作および書き込み動作のための選択タイミングおよびバイアスと関連づけられることがある。
キャパシタ２０５のプレート間の強誘電材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリ・セル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがあり、その後、プレート線２１０およびワード線１１０−ａはバイアスされる。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態。たとえば、記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セル・プレート２３０への電圧を変化させることによるメモリ・セル１０５−ａの動作は、「動くセル・プレート」と呼ばれることがある。
ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存する。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリ・セル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリ・セル１０５−ａ内の記憶された論理状態を決定するために、感知構成要素１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。
感知構成要素１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知構成要素１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧であることがある。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知構成要素１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知構成要素１２５−ａが、メモリ・セル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、メモリ・セル１０５−ａのラッチされた論理状態は、たとえば、図１を参照しながら説明されたように、列デコーダ１３０を通して、出力１３５として出力されることがある。
メモリ・セル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一例では、選択構成要素２２０が、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通しての）セル・プレート２３０および（ディジット線１１５−ａを通しての）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セル・プレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスは、論理１を書き込むために実行され、セル・プレート２３０はローとみなされ、セル底部２１５はハイとみなされる。
図３は、本開示のさまざまな実施形態による周辺充填および局在化容量をサポートする例示的な回路３００を図示する。回路３００は、メモリ・セル３０５を含み、このメモリ・セル３０５は、メモリ・セルを含むアレイに共通なコンテナ・タイプで形成される少なくとも１つのセレクタ・デバイスおよびメモリ要素を含むことがある。回路３００は、加えて、第１のスイッチング構成要素３１０と、メモリ要素３１５と、第２のスイッチング構成要素３２０と、第１のアクセス線３２５と、第１の電子絶縁３３０と、第２のアクセス線３３５と、第２の電子絶縁３４０と、キャパシタ３４５とを含むことがある。第１のアクセス線３２５は、第１のセグメント（示されない）と、第２のセグメント（示されない）とを含むことがあり、第２のアクセス線３３５は、第１のセグメント（示されない）と、第２のセグメント（示されない）とを含むことがある。第１のスイッチング構成要素３１０および第２のスイッチング構成要素３２０はそれぞれ、第１のトランジスタおよび第２のトランジスタと呼ばれることもあるし、それぞれ、第１のＴＦＴおよび第２のＴＦＴと呼ばれることもある。これらのさまざまな構成要素は、図１および図２を参照しながら説明されたような構成要素の例であることがある。
メモリ・セル３０５は、第１のスイッチング構成要素３１０を介して第１のアクセス線３２５と結合されることがある。メモリ・セル３０５内に配されるメモリ要素３１５は、メモリ・セル３０５を含むアレイに共通なコンテナ・タイプで形成されることがある。場合によっては、メモリ要素３１５は、強誘電体キャパシタまたは誘電体キャパシタであることがある。他の例では、各メモリ・セル３０５は、少なくとも１つのメモリ要素を含むことがあり、メモリ・セルのアレイの各メモリ要素は、強誘電体キャパシタまたは誘電体キャパシタを含むことがある。
キャパシタ３４５は、アレイに共通なコンテナ・タイプで形成され、第１のアクセス線３２５と結合されるキャパシタを表し得る。キャパシタ３４５は、メモリ・セル３０５から電気的に絶縁されることがあり、アレイに共通なコンテナ・タイプで形成される複数のキャパシタ（たとえば、キャパシタ３４５）を表し得る。複数のキャパシタが、第１のアクセス線３２５と結合されることがあり、各々は、メモリ・セル３０５から電気的に絶縁されることがある。場合によっては、キャパシタ３４５は、第１のスイッチング構成要素３１０および第２のスイッチング構成要素３２０を介して第１のアクセス線３２５と結合されることがある。場合によっては、複数のキャパシタの各キャパシタは、メモリ・セルのアレイの各メモリ・セルと同じコンテナ・タイプで形成されることがある。
以前に述べられたように、第１のスイッチング構成要素３１０および第２のスイッチング構成要素３２０は、トランジスタであってもよいし、ＴＦＴであってもよい。いくつかの例では、各トランジスタ（たとえば、第１のスイッチング構成要素３１０）のゲートは、電圧源（示されない）と結合されることがある。いくつかの例では、第１のＴＦＴおよび第２のＴＦＴの各々のゲートは、電圧源（示されない）にハードワイヤリングされることがある。たとえば、メモリ・セル３０５を選択したことに基づいて、第１のスイッチング構成要素３１０に電圧が印加されることがある。その結果、第１のアクセス線３２５上に電荷が生じ得る。第１のスイッチング構成要素３１０は、ゲートであることがあり、第１のアクセス線の電圧の大きさは、第１のスイッチング構成要素３１０の閾値の大きさよりも大きいことがある。
電圧が第１のスイッチング構成要素３１０に印加されるとき、論理「０」または論理「１」に対応する電荷が、メモリ要素３１５において蓄えられることがある。しかしながら、第１の電子絶縁３３０および第２の電子絶縁３４０は、対応する電荷がキャパシタ３４５と共有されることを防止することがある。第１の電子絶縁３３０および第２の電子絶縁３４０は、複数のメモリ・セルが、メモリ・アレイ（たとえば、図１を参照しながら説明されたようなメモリ・アレイ１００）の周辺にパターニングされることを可能とすることがある。いくつかの例では、第１の電子絶縁３３０および第２の電子絶縁３４０は、チョップ・マスクによって形成されることがある。たとえば、第１の電子絶縁３３０は、チョップ・マスクによって形成されることがあり、第１のアクセス線３２５が２つ以上のセグメントへと絶縁されるという結果になる。いくつかの例では、第１のアクセス線３２５の第１のセグメントは、メモリ・セル３０５と結合されることがあり、第１のアクセス線３２５の第２のセグメントは、キャパシタ３４５と結合されることがある。第１の電子絶縁３３０は、メモリ・セル３０５がキャパシタ３４５から電気的に絶縁されるという結果になることがある。そのような例では、追加の電圧が、追加のスイッチング構成要素に印加されることがあり、これは、複数の論理値が、複数のパターニングされたメモリ・セル内に記憶されるという結果になることがある。
追加のメモリ・セル（たとえば、メモリ・セル３０５）が、アレイに共通なコンテナ・タイプで形成される追加のメモリ要素（たとえば、メモリ要素３１５）を含み、追加のスイッチング構成要素を介して第１のアクセス線３２５と結合されることがある。場合によっては、各メモリ要素は、強誘電体キャパシタまたは誘電体キャパシタを含むことがある。場合によっては、複数のうちの各キャパシタは、強誘電体キャパシタまたは誘電体キャパシタを備える。加えて、制御回路（示されない）が、メモリ・セル（たとえば、メモリ・セル３０５）の各々、および、キャパシタ（たとえば、キャパシタ３４５）の各々に結合されることがある。各メモリ・セルは、制御回路の上方にあることがある。
加えて、メモリ・コントローラ（示されない）が、複数のキャパシタ（たとえば、キャパシタ３４５）の各々と電子通信することがある。メモリ・コントローラは、第１のアクセス線およびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスするように動作可能であることがある。メモリ・コントローラは、メモリ・セルにアクセスしている間、第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させるようにさらに動作可能であることがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルの各々は、同じコンテナ・タイプを備える。いくつかの例では、容量的結合は、少なくとも１つのキャパシタとノードを容量的に結合させること（たとえば、ノードにおいて電圧を精緻化すること、処理すること、またはフィルタリングすること）を含むことがある。他の例では、容量的結合は、少なくとも１つのキャパシタによって、ノードに電圧を供給することを含むことがある。他の例では、容量的結合は、ノードを介して少なくとも１つのキャパシタを充電することを含むことがある。
図４は、本開示のさまざまな実施形態による周辺充填および局在化容量をサポートする例示的な回路４００を図示する。回路４００は、メモリ・セル４０５を含み、このメモリ・セル４０５は、メモリ・セルを含むアレイに共通なコンテナ・タイプで形成される少なくとも１つのセレクタ・デバイスおよびメモリ要素を含むことがある。回路４００は、加えて、第１のスイッチング構成要素４１０と、キャパシタ４１５と、第１のアクセス線４２０と、第１の電子絶縁４２５と、第２のアクセス線４３０と、第２の電子絶縁４３５と、キャパシタ４４０とを含むことがある。第１のアクセス線４２０は、第１のセグメント（示されない）と、第２のセグメント（示されない）とを含むことがあり、第２のアクセス線４３０は、第１のセグメント（示されない）と、第２のセグメント（示されない）とを含むことがある。第１のスイッチング構成要素４１０は、トランジスタと呼ばれることもあるし、薄膜トランジスタ（ＴＦＴ）と呼ばれることもある。これらのさまざまな構成要素は、図１および図２を参照しながら説明されたような構成要素の例であることがある。
メモリ・セル４０５は、第１のスイッチング構成要素４１０を介して第１のアクセス線４２０と結合されることがある。メモリ・セル４０５内に配されるメモリ要素は、メモリ・セル４０５を含むアレイに共通なコンテナ・タイプで形成されることがある。場合によっては、メモリ要素は、強誘電体キャパシタまたは誘電体キャパシタであることがある。
キャパシタ４１５は、アレイに共通なコンテナ・タイプで形成され、第１のアクセス線４２０と結合されるキャパシタ４１５を表し得る。キャパシタ４１５は、メモリ・セル４０５から電気的に絶縁されることがあり、アレイに共通なコンテナ・タイプで形成される複数のキャパシタ４１５を表し得る。複数のキャパシタ４１５が、第１のアクセス線と結合されることがあり、各々は、メモリ・セル４０５から電気的に絶縁されることがある。場合によっては、キャパシタ４１５は、第１のスイッチング構成要素を介して第１のアクセス線４２０と結合されることがあり、複数のうちの各キャパシタ４１５は、追加のスイッチング構成要素を介して第１のアクセス線４２０と結合されることがある。場合によっては、複数のキャパシタ４１５の各キャパシタ４１５は、メモリ・セルのアレイの各メモリ・セルと同じコンテナ・タイプで形成されることがある。
以前に述べられたように、第１のスイッチング構成要素４１０は、トランジスタであってもよいし、ＴＦＴであってもよい。いくつかの例では、トランジスタ（たとえば、第１のスイッチング構成要素４１０）のゲートは、電圧源（示されない）と結合されることがある。いくつかの例では、ＴＦＴのゲートは、電圧源にハードワイヤリングされることがある。電圧が、メモリ・セル４０５を選択したことに基づいて、第１のスイッチング構成要素４１０に印加されることがある。これは、第１のアクセス線４２０または第２のアクセス線４３０上の電荷という結果になることがある。第１のスイッチング構成要素４１０は、ゲートであることがあり、第１のアクセス線の電圧の大きさは、第１のスイッチング構成要素４１０の閾値の大きさよりも大きいことがある。
電圧が第１のスイッチング構成要素４１０に印加されるとき、論理「０」または論理「１」に対応する電荷が、キャパシタ４１５において蓄えられることがある。しかしながら、第１の電子絶縁４２５および第２の電子絶縁４３５は、対応する電荷がキャパシタ４４０と共有されることを防止することがある。第１の電子絶縁４２５および第２の電子絶縁４３５は、複数のメモリ・セルが、メモリ・アレイ（たとえば、図１を参照しながら説明されたようなメモリ・アレイ１００）の周辺にパターニングされることを可能とすることがある。いくつかの例では、第１の電子絶縁４２５および第２の電子絶縁４３５は、チョップ・マスクによって形成されることがある。たとえば、第１の電子絶縁４２５は、チョップ・マスクによって形成されることがあり、第１のアクセス線４２０が２つ以上のセグメントへと絶縁されるという結果になる。いくつかの例では、第１のアクセス線４２０の第１のセグメントは、メモリ・セル４０５と結合されることがあり、第１のアクセス線４２０の第２のセグメントは、キャパシタ４４０と結合されることがある。第１の電子絶縁４２５は、メモリ・セル４０５がキャパシタ４４０から電気的に絶縁されるという結果になることがある。そのような例では、追加の電圧が、追加のスイッチング構成要素に印加されることがあり、これは、複数の論理値が、複数のパターニングされたメモリ・セル内に記憶されるという結果になることがある。
追加のメモリ・セル４０５が、各々、アレイに共通なコンテナ・タイプで形成される追加のメモリ要素を含み、追加のスイッチング構成要素を介して第１のアクセス線４２０と結合されることがある。場合によっては、各メモリ要素は、強誘電体キャパシタまたは誘電体キャパシタを含むことがある。場合によっては、複数のうちの各キャパシタは、強誘電体キャパシタまたは誘電体キャパシタを備える。加えて、制御回路（示されない）が、メモリ・セル（たとえば、メモリ・セル４０５）の各々、および、キャパシタ（たとえば、キャパシタ４４０）の各々に結合されることがある。いくつかの例では、制御回路は、メモリ・セルのアレイに、および、複数のキャパシタ（たとえば、キャパシタ４４０）に結合されることがあり、メモリ・セル４０５のアレイおよび複数のキャパシタは、制御回路の上方にある。
加えて、メモリ・コントローラ（示されない）が、複数のキャパシタ（たとえば、キャパシタ４４０）の各々と電子通信することがある。メモリ・コントローラは、第１のアクセス線およびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスするように動作可能であることがある。メモリ・コントローラは、メモリ・セルにアクセスしている間、第１のアクセス線と電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させる（たとえば、ノードにおいて電圧をフィルタリングする）ようにさらに動作可能であることがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを備える。
図５は、本開示のさまざまな実施形態による周辺充填および局在化容量をサポートする例示的な回路５００を図示する。回路５００は、少なくとも１つのアクセス構成要素５１０を含み、少なくとも１つのキャパシタ５１５と、第１のアクセス線５２０と、第１の電子絶縁５２５と、第２のアクセス線５３０と、第２の電子絶縁５３５とを含むことがある。第１のアクセス線５２０は、第１のセグメント（示されない）と、第２のセグメント（示されない）とを含むことがあり、第２のアクセス線５３０は、第１のセグメント（示されない）と、第２のセグメント（示されない）とを含むことがある。アクセス構成要素５１０は、スイッチング構成要素と呼ばれることもあるし、トランジスタまたはＴＦＴと呼ばれることもある。これらのさまざまな構成要素は、図１および図２を参照しながら説明されたような構成要素の例であることがある。
キャパシタ５１５は、アレイに共通なコンテナ・タイプで形成され、第１のアクセス線５２０と結合されるキャパシタ５１５を表し得る。キャパシタ５１５は、アレイに共通なコンテナ・タイプで形成される追加のキャパシタ５１５−ａから電気的に絶縁されることがある。複数のキャパシタ５１５が、第１のアクセス線と結合されることがあり、各々は、互いから電気的に絶縁されることがある。場合によっては、キャパシタ５１５−ａは、直接的に − すなわち、短絡、または、短絡された選択構成要素５１２を介して、第１のアクセス線５２０と結合されることがある。たとえば、選択構成要素５１２は、短絡された、または互いに直接的に連結されたソースおよびドレインをもつＴＦＴなどのアクセス・デバイスであることがある。
以前に述べられたように、アクセス構成要素５１０は、トランジスタであってもよいし、ＴＦＴであってもよい。いくつかの例では、トランジスタ（たとえば、アクセス構成要素５１０）のゲートは、電圧源（示されない）と結合されることがある。いくつかの例では、ＴＦＴのゲートは、電圧源にハードワイヤリングされることがある。いくつかの例では、アクセス構成要素５１０は、ソースからドレインに短絡されることがある。電圧が、アクセス構成要素５１０に印加されることがあり、これは、第１のアクセス線５２０または第２のアクセス線５３０上の電荷という結果になることがある。
電圧がアクセス構成要素５１０に印加されるとき、電荷が、キャパシタ５１５において蓄えられることがある。しかしながら、第１の電子絶縁５２５および第２の電子絶縁５３５は、対応する電荷がキャパシタ５１５−ａと共有されることを防止することがある。第１の電子絶縁５２５および第２の電子絶縁５３５は、複数のキャパシタ（たとえば、キャパシタ５１５−ａ）が、メモリ・アレイ（たとえば、図１を参照しながら説明されたようなメモリ・アレイ１００）の周辺にパターニングされることを可能とすることがある。いくつかの例では、第１の電子絶縁５２５および第２の電子絶縁５３５は、チョップ・マスクによって形成されることがある。たとえば、第１の電子絶縁５２５は、チョップ・マスクによって形成されることがあり、第１のアクセス線５２０が２つ以上のセグメントへと絶縁されるという結果になる。いくつかの例では、第１のアクセス線５２０の第１のセグメントは、キャパシタ５１５と結合されることがあり、第１のアクセス線５２０の第２のセグメントは、キャパシタ５１５−ａと結合されることがある。第１の電子絶縁５２５は、キャパシタ５１５がキャパシタ５１５−ａから電気的に絶縁されるという結果になることがある。そのような例では、追加の電圧が、追加のアクセス構成要素（たとえば、アクセス構成要素５１０−ａ）に印加されることがあり、これは、複数の電荷が、複数のキャパシタ内に蓄えられるという結果になることがある。
場合によっては、各キャパシタは、強誘電体キャパシタまたは誘電体キャパシタであることがある。加えて、制御回路（示されない）が、キャパシタ（たとえば、キャパシタ５１５）の各々に結合されることがある。各キャパシタ・セルは、制御回路の上方にあることがある。加えて、メモリ・コントローラ（示されない）が、複数のキャパシタ（たとえば、キャパシタ５１５）の各々と電子通信することがある。メモリ・コントローラは、第１のアクセス線と電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させる（たとえば、ノードにおいて電圧をフィルタリングする）ように動作可能であることがある。
図６は、本開示のさまざまな実施形態による周辺充填および局在化容量をもつ例示的なメモリ・アレイ６００を図示する。メモリ・アレイ６００は、図１を参照しながら説明されたようなメモリ・アレイ１００の一例であることがあり、金属線６０５と、ビット線６１０と、アクセス線６１５と、アクセス線６１７と、コンテナ６２０と、相互接続６２５と、接点６３０と、相補型金属酸化膜半導体（ＣＭＯＳ）アンダー・アレイ（ＣｕＡ）６３５とを含むことがある。いくつかの例では、相互接続６２５は、接点６２５と呼ばれることもあるし、ビア６２５と呼ばれることもある。これらのさまざまな構成要素は、図１から図５を参照しながら説明されたような構成要素の例であることがある。
ビット線６１０は、ディジット線６１０と呼ばれることがあり、図１を参照しながら説明されたようなディジット線１１５の一例であることがある。アクセス線６１５は、ワード線６１５と呼ばれることがあり、図１を参照しながら説明されたようなワード線１１０の一例であることがある。いくつかの例では、アクセス線６１７は、プレート線６１７と呼ばれることがあり、図２を参照しながら説明されたようなプレート線２１０の一例であることがある。動作は、電圧をそれぞれの線に印加することを含むことがある、ビット線６１０、アクセス線６１５、およびアクセス線６１７を活性化または選択することによって、メモリ・アレイ６００上で実行されてよい。金属線６０５および相互接続６２５は、ビット線６１０、アクセス線６１５、およびアクセス線６１７へのアクセスを容易にすることがあり、金属（たとえば、シリコン（Ｓｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。
コンテナ６２０は、図３から図５を参照しながら説明されたようなアレイに共通なコンテナ・タイプを表し得る。各コンテナは、キャパシタ（たとえば、図５を参照しながら説明されたようなキャパシタ５１５）と電子通信してもよいし、これを含んでもよく、いくつかの例では、スイッチング構成要素と呼ばれることもあるし、トランジスタまたはＴＦＴと呼ばれることもある、少なくとも１つのアクセス構成要素（たとえば、図５を参照しながら説明されたようなアクセス構成要素５１０）と電子通信してもよいし、これを含んでもよい。各コンテナ６２０は、少なくとも１つのアクセス構成要素を介して、ビット線６１０、アクセス線６１５、およびアクセス線６１７と電子通信することがある。コンテナ６２０は、強誘電体キャパシタ、誘電体キャパシタ、または常誘電体キャパシタを含むことがある。メモリ・アレイ６００は、ＦｅＲＡＭ、またはＤＲＡＭ、または両方の組み合わせのアレイであってよい。
電圧がアクセス構成要素に印加されるとき、電荷が、コンテナ６２０内に配されるキャパシタにおいて蓄えられることがある。各コンテナ６２０は、第１の電子絶縁（示されない）および第２の電子絶縁（示されない）を介して電気的に絶縁されることがある。第１の電子絶縁および第２の電子絶縁はそれぞれ、図５を参照しながら説明されたような第１の電子絶縁５２５、および、図５を参照しながら説明されたような第２の電子絶縁５３５の例であることがある。複数のキャパシタが、ビット線６１０、アクセス線６１５、およびアクセス線６１７と結合されることがあるので、第１および第２の電子絶縁は、対応する電荷が複数のコンテナ６２０においてキャパシタと共有されることを防止することがある。したがって、複数のキャパシタが、メモリ・アレイ６００の周辺にパターニングされることがある。
コンテナ６２０は、ＣｕＡ６３５の上方にあることがある。ＣｕＡは、メモリ・アレイ６００の下方にあり、サポート回路を含むことがある。サポート回路は、メモリ・セルにアクセスしている間の、第１のアクセス線と電子通信する少なくとも１つのキャパシタとの、サポート回路内のノードにおいての容量的結合（たとえば、ノードにおいての電圧のフィルタリング）をサポートすることがある。メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁されることがあり、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを含むことがある。ＣｕＡ６３５はまた、接点６３０を介したデータの転送を容易にすることがある。たとえば、接点６３０は、少なくとも六十（６０）の個々の接点を含むことがあり、メモリ・アレイ６００の周辺に記憶されるデータを金属線６０５に転送することがある。
図７は、本開示の実施形態による周辺充填および局在化容量をサポートするメモリ・アレイ７０５のブロック図７００を示す。メモリ・アレイ７０５は、電子的メモリ装置と呼ばれることがあり、図１を参照して説明されたメモリ・アレイ１００の構成要素の一例であることがある。
メモリ・アレイ７０５は、１つまたは複数のメモリ・セル７１０と、メモリ・コントローラ７１５と、ワード線７５０と、プレート線７５５（たとえば、図２を参照して説明されたようなプレート線２１０、または、図６を参照して説明されたようなアクセス線６１７）と、基準生成器７３０と、感知構成要素７３５と、ディジット線７４０と、ラッチ７４５と、１つまたは複数のキャパシタ７６０と、ノード７６５とを含むことがある。これらの構成要素は、互いと電子通信することがあり、本明細書において説明される機能のうちの１つまたは複数を実行することがある。場合によっては、メモリ・コントローラ７１５は、バイアス構成要素７２０と、タイミング構成要素７２５とを含むことがある。場合によっては、感知構成要素７３５は、基準生成器７３０として役立つことがある。他の場合には、基準生成器７３０は、任意選択であることがある。
メモリ・コントローラ７１５は、ワード線７５０、ディジット線７４０、感知構成要素７３５、およびプレート線７５５と電子通信することがあり、これらは、図１および図２を参照して説明されたワード線１１０、ディジット線１１５、感知構成要素１２５、およびプレート線２１０、または、図６を参照して説明されたようなアクセス線６１７の例であることがある。メモリ・アレイ７０５は、基準生成器７３０と、ラッチ７４５も含むことがある。メモリ・アレイ７０５の構成要素は、互いと電子通信することがあり、図１から図４を参照して説明された機能の態様を実行することがある。場合によっては、基準生成器７３０、感知構成要素７３５、およびラッチ７４５は、メモリ・コントローラ７１５の構成要素であることがある。
いくつかの例では、ディジット線７４０は、感知構成要素７３５および強誘電体メモリ・セル７１０の強誘電体キャパシタと電子通信する。強誘電体メモリ・セル７１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）を用いて書き込み可能であってよい。いくつかの例では、キャパシタ７６０は、ディジット線７４０と電子通信することがある。他の例では、キャパシタ７６０は、１つまたは複数の追加の回路（示されない）と電子通信することがある。キャパシタ７６０は、たとえば、アレイに共通なコンテナ・タイプで形成されることがあり、メモリ・セル７１０から電気的に絶縁されることがある。加えて、または代替的に、たとえば、メモリ・セル（たとえば、メモリ・セル７１０）にアクセスしている間、ノード７６５において、第１のアクセス線と電子通信する少なくとも１つのキャパシタ（たとえば、キャパシタ７６０）に電圧が容量的に結合される（たとえば、フィルタリングされる）ことがある。
ワード線７５０は、メモリ・コントローラ７１５および強誘電体メモリ・セル７１０の選択構成要素と電子通信することがある。プレート線７５５は、メモリ・コントローラ７１５および強誘電体メモリ・セル７１０の強誘電体キャパシタのプレートと電子通信することがある。感知構成要素７３５は、メモリ・コントローラ７１５、ディジット線７４０、ラッチ７４５、および基準線（示されない）と電子通信することがある。基準生成器７３０は、メモリ・コントローラ７１５および基準線（示されない）と電子通信することがある。感知制御線（示されない）は、感知構成要素７３５およびメモリ・コントローラ７１５と電子通信することがある。これらの構成要素は、他の構成要素、接続、またはバスを介して、上記で列挙されていない構成要素に加えて、メモリ・アレイ７０５の内部と外部の両方にある他の構成要素とも電子通信することがある。
メモリ・コントローラ７１５は、電圧をそれらのさまざまなノードに印加することによって、ワード線７５０、プレート線７５５、またはディジット線７４０を活性化するように構成されることがある。たとえば、バイアス構成要素７２０は、上記で説明されたように、メモリ・セル７１０を読み取るまたはこれに書き込むようにメモリ・セル７１０を動作させるために、電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ７１５は、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含むことがある。これによって、メモリ・コントローラ７１５が、１つまたは複数のメモリ・セル１０５にアクセスすることが可能になることがある。バイアス構成要素７２０はまた、感知構成要素７３５のための基準信号を生成するために基準生成器７３０に電位を提供することがある。加えて、バイアス構成要素７２０は、感知構成要素７３５の動作のための電位を提供することがある。
場合によっては、メモリ・コントローラ７１５は、その動作を、タイミング構成要素７２５を使用して実行することがある。たとえば、タイミング構成要素７２５は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレートバイアスのタイミングを制御する。場合によっては、タイミング構成要素７２５は、バイアス構成要素７２０の動作を制御することがある。
基準生成器７３０は、感知構成要素７３５のための基準信号を生成するためにさまざまな構成要素を含むことがある。基準生成器７３０は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準生成器７３０は、他の強誘電体メモリ・セル１０５を使用して実施されることがある。感知構成要素７３５は、メモリ・セル７１０からの（ディジット線７４０を通しての）信号を基準生成器７３０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知構成要素は、ラッチ７４５内の出力を記憶することがあり、それは、メモリ・アレイ７０５が一部である電子デバイスの動作に従って使用されることがある。感知構成要素７３５は、ラッチおよび強誘電体メモリ・セルと電子通信する感知増幅器を含むことがある。
メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、ハードウェア内で実施されてもよいし、プロセッサによって実行されるソフトウェア内で実施されてもよいし、ファームウェア内で実施されてもよいし、それらの任意の組み合わせで実施されてよい。プロセッサによって実行されるソフトウェア内で実施される場合、メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本開示において説明される機能を実行するように設計されたそれらの任意の組み合わせによって実行されてよい。メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、１つまたは複数の物理デバイスによって異なる物理的な場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。いくつかの例では、メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、本開示のさまざまな実施形態による別個の異なる構成要素であってよい。他の例では、メモリ・コントローラ７１５および／またはそのさまざまな副構成要素のうちの少なくともいくつかは、限定されるものではないが、Ｉ／Ｏ構成要素、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他の構成要素、または本開示のさまざまな実施形態によるそれらの組み合わせを含む、１つまたは複数の他のハードウェア構成要素と組み合わされてよい。
メモリ・コントローラ７１５は、第１のアクセス線と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスすることがある。加えて、たとえば、メモリ・コントローラ７１５は、メモリ・セル７１０にアクセスしている間、サポート回路内のノード７６５を、第１のアクセス線と電子通信する少なくとも１つのキャパシタ７６０に容量的に結合させる（たとえば、電圧をフィルタリングする）ことがある。メモリ・セル７１０、および、少なくとも１つのキャパシタ７６０は、互いから電気的に絶縁されることがあり、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを含むことがある。
加えて、または代替的に、たとえば、メモリ・コントローラ７１５は、メモリ・セルと第１のアクセス線との間に結合される第１のセレクタ・デバイスを選択することがある。メモリ・コントローラ７１５はまた、メモリ・セルと第２のアクセス線との間に結合される第２のセレクタ・デバイスを選択することがある。少なくとも１つのキャパシタは、第１のアクセス線の第２のセグメントおよび第２のアクセス線の第２のセグメントと電子通信することがある。いくつかの例では、メモリ・コントローラ７１５は、少なくとも１つのキャパシタと第１のアクセス線との間に結合されるセレクタ・デバイスを選択することがある。容量的結合は、セレクタ・デバイスを選択したことに少なくとも一部は基づくことがある。追加の例では、メモリ・コントローラ７１５は、少なくとも１つのキャパシタと第２のアクセス線との間に結合される追加のセレクタ・デバイスを選択することがある。容量的結合は、追加のセレクタ・デバイスを選択したことに少なくとも一部は基づくことがある。
メモリ・コントローラ７１５は、第１のアクセス線およびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスするための手段を含むことがある。加えて、メモリ・コントローラ７１５は、メモリ・セルにアクセスしている間、第１のアクセス線と電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させる（たとえば、フィルタリングする）ための手段を含むことがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを備える。
上記で説明された方法および装置のいくつかの例では、メモリ・コントローラ７１５は、メモリ・セルと第１のアクセス線との間に結合されることがある第１のセレクタ・デバイスを選択するための手段を含むことがある。上記で説明された方法および装置のいくつかの例は、メモリ・セルと第２のアクセス線との間に結合されることがある第２のセレクタ・デバイスを選択するためのプロセス、特徴、手段、または命令をさらに含むことがあり、少なくとも１つのキャパシタは、第１のアクセス線および第２のアクセス線と電子通信することがある。
上記で説明された方法および装置のいくつかの例は、少なくとも１つのキャパシタと第１のアクセス線との間に結合されることがあるセレクタ・デバイスを選択するためのプロセス、特徴、手段、または命令をさらに含むことがあり、容量的結合（たとえば、フィルタリング）は、セレクタ・デバイスを選択したことに少なくとも一部は基づくことがある。
加えて、上記で説明された方法および装置の例は、少なくとも１つのキャパシタと第２のアクセス線との間に結合されることがある追加のセレクタ・デバイスを選択するためのプロセス、特徴、手段、または命令を含むことがあり、容量的結合（たとえば、フィルタリング）は、追加のセレクタ・デバイスを選択したことに少なくとも一部は基づくことがある。
図８は、本開示の実施形態による周辺充填および局在化容量をサポートするメモリ・コントローラ８１５のブロック図８００を示す。メモリ・コントローラ８１５は、図７を参照して説明されたメモリ・コントローラ７１５の態様の一例であることがある。メモリ・コントローラ８１５は、バイアス構成要素８２０と、タイミング構成要素８２５と、アクセス構成要素８３０と、フィルタリング構成要素８３５と、選択構成要素８４０とを含むことがある。いくつかの例では、フィルタリング構成要素８３５は、容量的構成要素（図示されない）を含むことがある。これらの構成要素の各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信することがある。いくつかの例では、これらの構成要素は、コントローラ８１５によって実行可能なソフトウェア・モジュールであることがある。
バイアス構成要素８２０またはタイミング構成要素８２５は、それぞれ図７のバイアス構成要素７２０、および図７のタイミング構成要素７２５を参照して説明されたものと類似の動作をコントローラ８１５に実施させることがある。
アクセス構成要素８３０は、第１のアクセス線およびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスする動作をコントローラ８１５に実施させることがある。いくつかの例では、メモリ・セルにアクセスすることは、メモリ・セル（たとえば、図３を参照して説明されたようなメモリ・セル３０５）と第１のアクセス線（たとえば、図３を参照して説明されたような第１のアクセス線３２５）との間に結合される第１のセレクタ・デバイスを選択することを含むことがある。
フィルタリング構成要素８３５は、メモリ・セル（たとえば、図３を参照して説明されたようなメモリ・セル３０５）にアクセスしている間、第１のアクセス線（たとえば、図３を参照して説明されたような第１のアクセス線３２５）と電子通信する少なくとも１つのキャパシタ（たとえば、図３を参照して説明されたようなキャパシタ３４５）に、サポート回路内のノードを容量的に結合させる（たとえば、ノードの電圧をフィルタリングする）動作をコントローラ８１５に実施させることがある。いくつかの例では、フィルタリング構成要素８３５は、コントローラ８１５にサポート回路内のノードを容量的に結合させることがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを含む。
選択構成要素８４０は、メモリ・セル（たとえば、図３を参照して説明されたようなメモリ・セル３０５）と第２のアクセス線（たとえば、図３を参照して説明されたような第２のアクセス線３３５）との間に結合される第２のセレクタ・デバイスを選択する動作をコントローラ８１５に実施させることがある。いくつかの例では、選択構成要素８４０は、少なくとも１つのキャパシタ（たとえば、図３を参照して説明されたようなキャパシタ３４５）が第１のアクセス線（たとえば、図３を参照して説明されたような第１のアクセス線３２５）と電子通信するメモリ・セルと、第２のアクセス線との間に結合される第２のセレクタ・デバイスをコントローラ８１５に選択させることがある。いくつかの例では、選択構成要素８４０は、少なくとも１つのキャパシタと第１のアクセス線との間に結合されるセレクタ・デバイスをコントローラ８１５に選択させることがあり、容量的結合は、セレクタ・デバイスを選択したことに基づく。いくつかの例では、選択構成要素８４０は、少なくとも１つのキャパシタと第２のアクセス線との間に結合される追加のセレクタ・デバイスをコントローラ８１５に選択させることがあり、容量的結合は、追加のセレクタ・デバイスを選択したことに基づく。
図９は、本開示の実施形態による周辺充填および局在化容量をサポートするデバイス９０５を含むシステム９００の図を示す。デバイス９０５は、上記で説明されたような、たとえば図１を参照して説明されたようなメモリ・アレイ１００の構成要素の一例であってもよいし、これを含んでもよい。デバイス９０５は、メモリ・コントローラ９１５と、メモリ・セル９２０と、基本入力／出力システム（ＢＩＯＳ）構成要素９２５と、プロセッサ９３０と、Ｉ／Ｏコントローラ９３５と、周辺構成要素９４０とを含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことがある。これらの構成要素は、１つまたは複数のバス（たとえば、バス９１０）を介して電子通信することがある。
メモリ・コントローラ９１５は、本明細書に記載されるように、１つまたは複数のメモリ・セルを動作させることがある。具体的には、メモリ・コントローラ９１５は、周辺充填および局在化容量をサポートするように構成されることがある。場合によっては、メモリ・コントローラ９１５は、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含むことがある（図示せず）。
メモリ・セル９２０は、本明細書において説明されるように、情報を（すなわち、論理的な状態の形で）記憶することがある。加えて、たとえば、各メモリ・セル９２０は、各メモリ・セル９２０を含むアレイに共通なコンテナ・タイプで形成されるセレクタ・デバイスおよびメモリ要素を含むことがある。
ＢＩＯＳ構成要素９２５は、さまざまなハードウェア構成要素を初期化して走らせ得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素９２５はまた、プロセッサとさまざまな他の構成要素、たとえば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローを管理することがある。ＢＩＯＳ構成要素９２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリ内に記憶されたプログラムまたはソフトウェアを含むことがある。
プロセッサ９３０は、インテリジェント・ハードウェア・デバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理構成要素、個別のハードウェア構成要素、またはそれらの任意の組み合わせ）を含むことがある。場合によっては、プロセッサ９３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ９３０に統合されることがある。プロセッサ９３０は、さまざまな機能（たとえば、周辺充填および局在化容量をサポートする機能またはタスク）を実行するために、メモリ内に記憶されたコンピュータ可読命令を実行するように構成されることがある。
Ｉ／Ｏコントローラ９３５は、デバイス９０５のための入力信号および出力信号を管理し得る。Ｉ／Ｏコントローラ９３５は、デバイス９０５に統合されていない周辺機器も管理し得る。場合によっては、Ｉ／Ｏコントローラ９３５は、外部周辺機器への物理的接続またはポートを表すことがある。場合によっては、Ｉ／Ｏコントローラ９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコントローラ９３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表す、またはこれと相互作用することがある。場合によっては、Ｉ／Ｏコントローラ９３５は、プロセッサの一部として実施されることがある。場合によっては、ユーザは、Ｉ／Ｏコントローラ９３５を介して、またはＩ／Ｏコントローラ９３５によって制御されるハードウェア構成要素を介して、デバイス９０５と対話することがある。
周辺構成要素９４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含んでよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、または周辺構成要素相互接続（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットがあり得る。
入力９４５は、デバイス９０５またはその構成要素に入力を提供する、デバイス９０５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとの、またはこれとの間の、インタフェースを含んでもよい。場合によっては、入力９４５は、Ｉ／Ｏコントローラ９３５によって管理されることがあり、周辺構成要素９４０を介してデバイス９０５と相互作用することがある。
出力９５０は、デバイス９０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス９０５の外部にあるデバイスまたは信号を表すこともある。出力９５０の例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサ、またはプリント回路基板などがあり得る。場合によっては、出力９５０は、周辺構成要素９４０を介してデバイス９０５とインタフェースする周辺要素であってもよい。場合によっては、出力９５０は、Ｉ／Ｏコントローラ９３５によって管理されることがある。
デバイス９０５の構成要素は、それらの機能を遂行するように設計された回路を含むことがある。これは、本明細書において説明される機能を遂行するように構成された、さまざまな回路要素、たとえば、導電ライン、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、または、他の能動もしくは非能動素子を含むことがある。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、移動電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってよい。またはデバイス９０５は、そのようなデバイスの一部分であってもよいし、態様であってもよい。
図１０は、本開示の実施形態による周辺充填および局在化容量のための方法１０００を図示するフローチャートを示す。方法１０００の動作は、本明細書において説明されるメモリ・アレイ１００またはその構成要素によって実施されることがある。たとえば、方法１０００の動作は、図７から図９を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリ・アレイ１００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリ・アレイ１００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
ブロック１００５では、メモリ・アレイ１００は、第１のアクセス線の第１のセグメントおよびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスすることがある。ブロック１００５の動作は、図１から図７を参照して説明される方法により実行され得る。いくつかの例では、ブロック１００５の動作の態様は、図７から図９を参照して説明されるようなメモリ・セルによって実行されることがある。
ブロック１０１０では、メモリ・アレイ１００は、メモリ・セルにアクセスしている間、第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させることがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを備える。メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁されることがあり、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを含むことがある。ブロック１０１０の動作は、図１から図７を参照して説明される方法により実行され得る。いくつかの例では、ブロック１０１０の動作の態様は、図７から図９を参照して説明されるような電圧ノードによって実行されることがある。
場合によっては、メモリ・セルにアクセスすることは、メモリ・セルと第１のアクセス線の第１のセグメントとの間に結合される第１のセレクタ・デバイスを選択することを含むことがある。加えて、たとえば、方法は、メモリ・セルと第２のアクセス線の第１のセグメントとの間に結合される第２のセレクタ・デバイスを選択することを含むことがある。少なくとも１つのキャパシタは、第１のアクセス線および第２のアクセス線と電子通信することがある。
場合によっては、方法は、少なくとも１つのキャパシタと第１のアクセス線の第２のセグメントとの間に結合されるセレクタ・デバイスを選択することも含むことがある。容量的結合（たとえば、フィルタリング）は、セレクタ・デバイスを選択したことに少なくとも一部は基づくことがある。追加の例では、方法は、少なくとも１つのキャパシタと第２のアクセス線の第１のセグメントとの間に結合される追加のセレクタ・デバイスを選択することを含むことがある。容量的結合（たとえば、フィルタリング）は、追加のセレクタ・デバイスを選択したことに少なくとも一部は基づくことがある。他の例では、少なくとも１つのキャパシタとの、サポート回路内のノードの容量的結合は、第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタで、サポート回路内のノードにおいて電圧をフィルタリングすることを含むことがある。
装置について説明する。いくつかの例では、この装置は、第１のアクセス線の第１のセグメントおよびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスするための手段と、メモリ・セルにアクセスしている間、第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させるための手段とを含むことがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルは、同じコンテナ・タイプを備える。
いくつかの例では、メモリ・セルにアクセスするための手段は、メモリ・セルと第１のアクセス線の第１のセグメントとの間に結合される第１のセレクタ・デバイスを選択するための手段と、メモリ・セルと第２のアクセス線の第１のセグメントとの間に結合される第２のセレクタ・デバイスを選択するための手段とを含むことがあり、少なくとも１つのキャパシタは、第１のアクセス線および第２のアクセス線と電子通信する。いくつかの例では、この装置は、少なくとも１つのキャパシタと第１のアクセス線の第２のセグメントとの間に結合されるセレクタ・デバイスを選択するための手段を含むことがあり、フィルタリングは、セレクタ・デバイスを選択したことに少なくとも一部は基づく。
いくつかの例では、この装置は、少なくとも１つのキャパシタと第２のアクセス線の第１のセグメントとの間に結合される追加のセレクタ・デバイスを選択するための手段を含むことがあり、容量的結合は、追加のセレクタ・デバイスを選択したことに少なくとも一部は基づく。いくつかの例では、少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させるための手段は、第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタで、サポート回路内のノードにおいて電圧をフィルタリングするための手段を含むことがある。
装置について説明する。この装置は、第１のアクセス線の第１のセグメントと電子通信するメモリ・セルのアレイと、第１のアクセス線の第２のセグメントと電子通信する複数のキャパシタであって、複数のキャパシタの各々が、スイッチング構成要素を介して第１のアクセス線の第２のセグメントと電子通信する複数のキャパシタと、複数のキャパシタの各々と電子通信するコントローラとを含むことがある。いくつかの例では、コントローラは、第１のアクセス線の第１のセグメントおよびサポート回路と電子通信するメモリ・セルのアレイからのメモリ・セルにアクセスするための手段と、メモリ・セルにアクセスしている間、第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタと、サポート回路内のノードを容量的に結合させるための手段とを含むことがあり、メモリ・セルおよび少なくとも１つのキャパシタは、互いから電気的に絶縁され、少なくとも１つのキャパシタおよびメモリ・セルの各々は、同じコンテナ・タイプを備える。
いくつかの例では、容量的結合のための手段は、少なくとも１つのキャパシタで、ノードにおいて電圧をフィルタリングするための手段、少なくとも１つのキャパシタによって、ノードに電圧を供給するための手段、または、ノードを介して少なくとも１つのキャパシタを充電するための手段のうちの少なくとも１つを含むことがある。いくつかの例では、複数のキャパシタの各キャパシタは、メモリ・セルのアレイの各メモリ・セルと同じコンテナ・タイプである。いくつかの例では、メモリ・セルのアレイの各メモリ・セルは、追加のスイッチング構成要素を含むことがあり、スイッチング構成要素、および、追加のスイッチング構成要素の各々は、薄膜トランジスタ（ＴＦＴ）を含むことがある。
上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。さらに、方法のうちの２つ以上からの実施形態が組み合わされてよい。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。いくつかの図面は、信号を単一の信号として図示することがある。しかしながら、信号が信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
「電子通信」および「結合される」という用語は、構成要素間の電子流をサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含んでもよいし、中間構成要素を含んでもよい。互いと電子通信するまたは互いに結合された構成要素は、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成および動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つの構成要素は、電子通信をし、または、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず結合されることがある。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するとなるように十分に近いことを意味する。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合によっては、メモリ・セルまたはメモリ・アレイの他の構成要素への電気接点として用いられることがある。電極は、メモリ・アレイ１００の要素または構成要素間の導電性経路を提供する掃引線、ワイヤ、導電ライン、導電層などを含むことがある。
「絶縁された」または「電気的に絶縁された」という用語は、電子がそれらの間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開いているとき、互いから絶縁されることがある。
本明細書で使用されるとき、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化を介して構成要素間に導電性経路が確立される構成要素間の関係を指す。たとえば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じられているとき、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信する構成要素（または線）間の電荷の流れを可能にする動的な動作であることがある。
メモリ・アレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ形（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ形ＦＥＴと呼ばれることがある。チャネルがｐ形（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ形ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ形ＦＥＴまたはｐ−タイプ形に正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になるという結果になることがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的」という用語は、「一例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
添付の図では、類似の構成要素または特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素は、ダッシュおよび類似の構成要素を区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されることがある。
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実施されてもよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「〜に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「〜に基づく」という句は、「〜に少なくとも一部は基づく」という句と同じ様式で解釈されるべきでない。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクト・ディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラム・コード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモート・ソースから送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザ・ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー・ディスク、およびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。

Claims (32)

  1. メモリ・セルであって、前記メモリ・セルを備えるアレイに共通なコンテナ・タイプで形成されるセレクタ・デバイスおよびメモリ要素を備え、前記メモリ要素は、前記セレクタ・デバイスを介して第１のアクセス線の第１のセグメントと結合される、メモリ・セルと、
    前記アレイに共通な前記コンテナ・タイプで形成され、前記第１のアクセス線の第２のセグメントと結合されるキャパシタであって、前記メモリ・セルから電気的に絶縁されるキャパシタと、
    を備える電子メモリ装置。
  2. 前記メモリ・セルは第２のセレクタ・デバイスを備え、前記メモリ要素は、前記第２のセレクタ・デバイスを介して第２のアクセス線の第１のセグメントと結合され、前記キャパシタは、前記第２のアクセス線の第２のセグメントと結合され、且つ、前記メモリ・セルから電気的に絶縁される、請求項１に記載の電子メモリ装置。
  3. 前記キャパシタは、第１のスイッチング構成要素を介して前記第１のアクセス線の前記第２のセグメントと結合され、且つ、第２のスイッチング構成要素を介して前記第２のアクセス線の前記第２のセグメントと結合される、請求項２に記載の電子メモリ装置。
  4. 前記第１のスイッチング構成要素および前記第２のスイッチング構成要素の各々は、薄膜トランジスタ（ＴＦＴ）を備える、請求項３に記載の電子メモリ装置。
  5. 各ＴＦＴのゲートは、電圧源に結合される、請求項４に記載の電子メモリ装置。
  6. 前記アレイに共通な前記コンテナ・タイプで形成される追加のセレクタ・デバイスおよび追加のメモリ要素を備える追加のメモリ・セルをさらに備え、前記追加のメモリ要素は、前記追加のセレクタ・デバイスを介して前記第１のアクセス線と結合され、前記アレイに共通な前記コンテナ・タイプで形成される前記キャパシタは、前記追加のメモリ・セルから電気的に絶縁される、請求項１に記載の電子メモリ装置。
  7. 前記アレイに共通な前記コンテナ・タイプで形成され、且つ、前記第１のアクセス線の複数のセグメントと結合される複数のキャパシタをさらに備え、前記複数のキャパシタの各々は、前記メモリ・セルから電気的に絶縁される、請求項１に記載の電子メモリ装置。
  8. 前記メモリ要素は、強誘電体キャパシタまたは誘電体キャパシタを備える、請求項１に記載の電子メモリ装置。
  9. 前記アレイに共通な前記コンテナ・タイプで形成される前記キャパシタは、強誘電体キャパシタまたは誘電体キャパシタを備える、請求項１に記載の電子メモリ装置。
  10. 第１のアクセス線と結合されるメモリ・セルのアレイと、
    各々が前記第１のアクセス線の複数のセグメントと結合される複数のキャパシタであって、前記複数のキャパシタの各々は、メモリ・セルの前記アレイの各メモリ・セルから絶縁される、複数のキャパシタと、
    メモリ・セルの前記アレイおよび前記複数のキャパシタに結合される制御回路であって、メモリ・セルの前記アレイおよび前記複数のキャパシタは、前記制御回路の上方にある、制御回路と、
    を備えるメモリ・デバイス。
  11. 前記複数のキャパシタの各キャパシタは、第１のスイッチング構成要素を介して前記第１のアクセス線の前記複数のセグメントのうちの１つと結合され、メモリ・セルの前記アレイの各メモリ・セルは、第２のスイッチング構成要素を備える、請求項１０に記載のメモリ・デバイス。
  12. 前記第１のスイッチング構成要素および前記第２のスイッチング構成要素の各々は、薄膜トランジスタ（ＴＦＴ）を備える、請求項１１に記載のメモリ・デバイス。
  13. 前記複数のキャパシタのうちの１つと前記第１のアクセス線との間に結合される各ＴＦＴのゲートは、電圧源にハードワイヤリングされる、請求項１２に記載のメモリ・デバイス。
  14. 前記複数のキャパシタの各キャパシタは、メモリ・セルの前記アレイの各メモリ・セルと同じコンテナ・タイプで形成される、請求項１０に記載のメモリ・デバイス。
  15. メモリ・セルの前記アレイの少なくとも１つのメモリ・セルおよび前記複数のキャパシタの各キャパシタは、第２のアクセス線と結合される、請求項１０に記載のメモリ・デバイス。
  16. 前記第２のアクセス線と結合される各メモリ・セルは、メモリ要素と、第１のトランジスタと、第２のトランジスタとを備え、各メモリ要素は、前記第１のトランジスタを介して前記第１のアクセス線の第１のセグメントと電子通信し、且つ、前記第２のトランジスタを介して前記第２のアクセス線の第２のセグメントと電子通信する、請求項１５に記載のメモリ・デバイス。
  17. 各メモリ・セルが、少なくとも１つのメモリ要素を備え、メモリ・セルの前記アレイの各メモリ要素は、強誘電体キャパシタまたは誘電体キャパシタを備える、請求項１０に記載のメモリ・デバイス。
  18. 前記複数のキャパシタの各々は、強誘電体キャパシタまたは誘電体キャパシタを備える、請求項１０に記載のメモリ・デバイス。
  19. 第１のアクセス線の第１のセグメントおよびサポート回路と電子通信するメモリ・セルのアレイのうちのメモリ・セルにアクセスすることと、
    前記メモリ・セルにアクセスしている間、前記第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタに、前記サポート回路内のノードを容量的に結合することであって、前記メモリ・セルおよび前記少なくとも１つのキャパシタは、互いに電気的に絶縁され、前記少なくとも１つのキャパシタおよび前記メモリ・セルは、同じコンテナ・タイプを備える、ことと、
    を含む方法。
  20. 前記メモリ・セルにアクセスすることは、
    前記メモリ・セルと前記第１のアクセス線の前記第１のセグメントとの間に結合された第１のセレクタ・デバイスを選択することと、
    前記メモリ・セルと第２のアクセス線の第１のセグメントとの間に結合された第２のセレクタ・デバイスを選択することであって、前記少なくとも１つのキャパシタは、前記第１のアクセス線および前記第２のアクセス線と電子通信する、ことと
    を含む、請求項１９に記載の方法。
  21. 前記少なくとも１つのキャパシタと前記第１のアクセス線の前記第２のセグメントとの間に結合されたセレクタ・デバイスを選択することをさらに含み、前記容量的に結合することは、前記セレクタ・デバイスを選択することに少なくとも部分的に基づく、請求項１９に記載の方法。
  22. 前記少なくとも１つのキャパシタと第２のアクセス線の第１のセグメントとの間に結合された追加のセレクタ・デバイスを選択することをさらに含み、前記容量的に結合することは、前記追加のセレクタ・デバイスを選択することに少なくとも部分的に基づく、請求項２１に記載の方法。
  23. 前記少なくとも１つのキャパシタに、前記サポート回路内の前記ノードを容量的に結合することは、前記第１のアクセス線の前記第２のセグメントと電子通信する前記少なくとも１つのキャパシタで、前記サポート回路内の前記ノードの電圧をフィルタリングすることを含む、請求項１９に記載の方法。
  24. 第１のアクセス線の第１のセグメントと電子通信するメモリ・セルのアレイと、
    前記第１のアクセス線の第２のセグメントと電子通信する複数のキャパシタであって、前記複数のキャパシタの各々は、スイッチング構成要素を介して前記第１のアクセス線の前記第２のセグメントと電子通信する、複数のキャパシタと、
    前記複数のキャパシタの各々と電子通信するコントローラであって、
    前記第１のアクセス線の前記第１のセグメントおよびサポート回路と電子通信するメモリ・セルの前記アレイのうちのメモリ・セルにアクセスすることと、
    前記メモリ・セルにアクセスしている間、前記第１のアクセス線の前記第２のセグメントと電子通信する少なくとも１つのキャパシタに、前記サポート回路内のノードを容量的に結合することであって、前記メモリ・セルおよび前記少なくとも１つのキャパシタが、互いに電気的に絶縁され、前記少なくとも１つのキャパシタおよびメモリ・セルの前記アレイの各メモリ・セルが同じコンテナ・タイプを備える、ことと、
    を行うように動作可能であるコントローラと、
    を備える電子メモリ装置。
  25. 前記容量的に結合することは、
    前記少なくとも１つのキャパシタで、前記ノードの電圧をフィルタリングすること、
    前記少なくとも１つのキャパシタによって、前記ノードに電圧を供給すること、または、
    前記ノードを介して前記少なくとも１つのキャパシタを充電すること、
    のうちの少なくとも１つを含む、請求項２４に記載の電子メモリ装置。
  26. 前記複数のキャパシタの各キャパシタは、メモリ・セルの前記アレイの各メモリ・セルと同じコンテナ・タイプである、請求項２４に記載の電子メモリ装置。
  27. メモリ・セルの前記アレイの各メモリ・セルは、追加のスイッチング構成要素を備え、前記スイッチング構成要素、および、前記追加のスイッチング構成要素の各々は、薄膜トランジスタ（ＴＦＴ）を備える、請求項２４に記載の電子メモリ装置。
  28. 第１のアクセス線の第１のセグメントおよびサポート回路と電子通信するメモリ・セルのアレイのうちのメモリ・セルにアクセスする手段と、
    前記メモリ・セルにアクセスしている間、前記第１のアクセス線の第２のセグメントと電子通信する少なくとも１つのキャパシタに、前記サポート回路内のノードを容量的に結合する手段であって、前記メモリ・セルおよび前記少なくとも１つのキャパシタは、互いに電気的に絶縁され、前記少なくとも１つのキャパシタおよび前記メモリ・セルが、同じコンテナ・タイプを備える、手段と、
    を備える装置。
  29. 前記メモリ・セルにアクセスする前記手段は、
    前記メモリ・セルと前記第１のアクセス線の前記第１のセグメントとの間に結合された第１のセレクタ・デバイスを選択する手段と、
    前記メモリ・セルと第２のアクセス線の第１のセグメントとの間に結合された第２のセレクタ・デバイスを選択する手段であって、前記少なくとも１つのキャパシタは、前記第１のアクセス線および前記第２のアクセス線と電子通信する、手段と、
    を備える、請求項２８に記載の装置。
  30. 前記少なくとも１つのキャパシタと前記第１のアクセス線の前記第２のセグメントとの間に結合されたセレクタ・デバイスを選択する手段をさらに備え、前記容量的に結合することは、前記セレクタ・デバイスを選択することに少なくとも部分的に基づく、請求項２８に記載の装置。
  31. 前記少なくとも１つのキャパシタと第２のアクセス線の第１のセグメントとの間に結合された追加のセレクタ・デバイスを選択する手段をさらに備え、前記容量的に結合することは、前記追加のセレクタ・デバイスを選択することに少なくとも部分的に基づく、請求項３０に記載の装置。
  32. 前記少なくとも１つのキャパシタに、前記サポート回路内の前記ノードを容量的に結合する前記手段は、前記第１のアクセス線の前記第２のセグメントと電子通信する前記少なくとも１つのキャパシタで、前記サポート回路内の前記ノードの電圧をフィルタリングする手段を備える、請求項２８に記載の装置。
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