CN110676151A - 包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(soi)衬底及其形成方法 - Google Patents

包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(soi)衬底及其形成方法 Download PDF

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Abstract

本申请案的实施例涉及一种包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(SOI)衬底及其形成方法。在一些实施例中，非晶硅层沉积于高电阻率衬底上。执行快速热退火RTA以使所述非晶硅层结晶为多晶硅的陷阱丰富层，其中大多数晶粒是等轴的。绝缘层形成于所述陷阱丰富层上方。装置层形成于所述绝缘层上方，且包括半导体材料。等轴晶粒小于其它晶粒(例如，柱状晶粒)。由于所述陷阱丰富层中的大多数晶粒是等轴的，所以所述陷阱丰富层具有高晶界面积及高密度的载流子陷阱。所述高密度的载流子陷阱可例如减小寄生表面传导PSC的效应。

Description

包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(SOI)衬 底及其形成方法
技术领域
本发明实施例涉及包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(SOI)衬底及其形成方法。
背景技术
集成电路(IC)传统上已形成于块体半导体衬底上。近些年来，绝缘体上覆半导体(SOI)衬底已作为块体半导体衬底的替代出现。SOI衬底包括处置衬底、上覆于所述处置衬底的绝缘层及上覆于所述绝缘层的装置层。SOI衬底尤其导致减小的寄生电容、减小的泄漏电流、减小的闩锁及改进的半导体装置性能(例如，较低功率消耗及较高切换速度)。
发明内容
本发明的实施例涉及一种用于形成绝缘体上覆半导体(SOI)衬底的方法，所述方法包括：在高电阻率衬底上沉积非晶硅层；执行快速热退火(RTA)以使所述非晶硅层结晶为多晶硅的陷阱丰富层，其中大多数晶粒是等轴的；在所述陷阱丰富层上方形成绝缘层；及在所述绝缘层上方形成装置层，其中所述装置层包括半导体材料。
本发明的实施例涉及一种绝缘体上覆半导体(SOI)衬底，其包括：高电阻率衬底；陷阱丰富层，其上覆于所述高电阻率衬底，其中所述陷阱丰富层包括多晶硅，其中大多数晶粒是等轴的；绝缘层，其在所述陷阱丰富层上方；及装置层，其在所述绝缘层上方，其中所述装置层包括半导体材料。
本发明的实施例涉及一种用于形成半导体结构的方法，所述方法包括：在高电阻衬底上沉积非晶硅层；加热所述非晶硅层以使所述非晶硅层结晶为多晶硅的陷阱丰富层，其中所述加热遵循尖峰温度曲线；在所述陷阱丰富层上方形成绝缘层；及在所述绝缘层上方形成装置层，其中所述装置层包括半导体材料。
附图说明
在结合附图阅读时从下文详细描述最好地了解本揭露的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的简明起见，各种特征的尺寸可任意增大或减小。
图1A绘示包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(SOI)衬底的一些实施例的剖面图。
图1B绘示图1A的陷阱丰富层的一些实施例的放大剖面图。
图2绘示图1A的SOI衬底的一些替代实施例的剖面图，其中阻障层将陷阱丰富层与高电阻率衬底分开。
图3绘示图1A的SOI衬底的剖面图，其中SOI衬底经受衬底翘曲。
图4绘示针对图1A的SOI衬底的绝缘层的厚度曲线的一些实施例的图表。
图5绘示图1A的SOI衬底的一些实施例的俯视图。
图6绘示其中图1A的SOI衬底适用的半导体结构的一些实施例的剖面图。
图7、8A及图9至17绘示用于形成且使用包括具有小粒度的陷阱丰富层的SOI衬底的方法的一些实施例的一系列剖面图。
图8B绘示针对在图8A执行的热工艺的温度曲线的一些实施例的图表。
图18绘示图7、8A及图9至17的方法的一些实施例的框图。
具体实施方式
本揭露提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及布置的具体实例以简化本揭露。当然，这些仅为实例且不旨在限制。例如，在下文描述中一特征形成于第二特征上方或第二特征上可包含其中第一特征及第二特征形成为直接接触的实施例，且也可包含其中额外特征可形成于第一特征与第二特征之间，使得第一特征及第二特征可能未直接接触的实施例。此外，本揭露可在各种实例中重复参考数字及/或字母。此重复是用于简单及简明的目的，且本身不指定所讨论的各种实施例及/或配置之间的关系。
此外，为方便描述，空间相对术语(诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者)可在本文中用于描述一元件或特征与另一(些)元件或特征的关系，如图中所绘示。空间相对术语旨在涵盖除在图中所描绘的定向之外装置在使用或操作中的不同定向。设备可以其它方式(旋转90度或以其它定向)定向，且本文中使用的空间相对描述词可同样相应地解释。
绝缘体上覆半导体(SOI)衬底通常用于射频(RF)应用。此类SOI衬底可包括高电阻率衬底、上覆于所述高电阻率衬底的绝缘层及上覆于所述绝缘层的装置层。所述高电阻率衬底的高电阻率尤其可减小RF损耗、减小串扰且增大线性。但是，由于高电阻率衬底通常是硅，所以高电阻率衬底可能遭受寄生表面传导(PSC)。绝缘层中的固定电荷吸引高电阻率衬底中的移动电子，由此沿着高电阻率衬底的顶部表面形成低电阻率区域。
因为低电阻率区域具有低电阻率，所以低电阻率区域至少部分否定高电阻率衬底的益处。RF信号(例如，来自SOI衬底上的装置)可引发低电阻率区域中涡电流的形成。涡电流耗散RF信号且导致RF损耗，借此无源装置可具有低Q因数。此外，涡电流反射RF信号，由此增大串扰且减小线性(例如，增大二次谐波)。
为了抵消低电阻率区域的效应，可将多晶硅的陷阱丰富层放置于高电阻率衬底与绝缘层之间。陷阱丰富层的晶界充当移动电子的载流子陷阱，由此减小PSC。但是，陷阱丰富层通常通过在高温下将非晶硅缓慢加热成多晶硅而形成，借此陷阱丰富层具有大柱状晶粒。高温改进产量但这么做以大粒度为代价。归因于大柱状晶粒，陷阱丰富层具有低晶界面积及因此低陷阱密度，此限制陷阱丰富层在减小PSC方面的有效性。此外，陷阱丰富层通常通过单晶片外延工具形成，借此产量是低的。
本申请案的各种实施例涉及包括具有小粒度的陷阱丰富层的SOI衬底以及由所述方法产生的SOI衬底。在一些实施例中，非晶硅层沉积于高电阻率衬底上。执行快速热退火(RTA)以使非晶硅层结晶为多晶硅的陷阱丰富层，其中大多数晶粒是等轴的。绝缘层形成于陷阱丰富层上方。装置层形成于绝缘层上方，且包括半导体材料。
等轴晶粒小于其它晶粒(例如，柱状晶粒)。由于陷阱丰富层中的大多数晶粒是等轴的，所以陷阱丰富层具有高晶界面积及高密度的载流子陷阱。高密度的载流子陷阱可例如减小PSC的效应。通过减小PSC的效应，SOI衬底促进具有高Q因数、低串扰及高线性(例如，低二次谐波)的低RF损耗、无源装置。陷阱丰富层的小粒度也减小高电阻率衬底上的应力。减小的应力减小衬底翘曲及弯曲，且进一步减小高电阻率衬底的边缘处的错位及滑移。此继而可在SOI衬底的批量制造期间提高良率。更进一步，减小的应力提高形成于SOI衬底上的至少一些装置的栅极氧化物完整性(GOI)，借此可在SOI衬底上的装置的批量制造期间提高良率。
参考图1A，提供SOI衬底102的一些实施例的剖面图100A。SOI衬底102可例如用于RF应用及/或其它应用。在一些实施例中，SOI衬底102具有圆形顶部布局及/或具有约200、300或450毫米的直径。在其它实施例中，SOI衬底102具有某一其它形状及/或一些其它尺寸。此外，在一些实施例中，SOI衬底102为半导体晶片(例如，块体硅晶片)。SOI衬底102包括高电阻衬底104、陷阱丰富层106、绝缘层108及装置层110。
高电阻衬底104包括块体半导体区域104b及低电阻率区域104lr。为方便阐释，散列(hashing)已在块体半导体区域104b与低电阻率区域104lr间变动。高电阻衬底104可例如为或可包括单晶硅、某一其它硅材料、某一其它半导体材料或上述的任何组合。
块体半导体区域104b下伏于低电阻率区域104lr，且具有相较于低电阻率区域104lr的高电阻。高电阻减小衬底损耗，此改进SOI衬底102上的无源装置(图中未展示)的Q因数。高电阻可例如大于约1、3、4或10千欧/厘米(kΩ/cm)及/或可例如介于约1至4kΩ/cm之间，介于约4至10kΩ/cm之间或介于约1至10kΩ/cm之间。在一些实施例中，高电阻衬底104经轻度掺杂有p型或n型掺杂物以实现高电阻。低电阻率区域104lr沿着高电阻衬底104的顶部表面延伸且归因于PSC而形成。绝缘层108中的固定电荷吸引高电阻率衬底104中的移动电子，由此形成低电阻率区域104lr。
陷阱丰富层106上覆于高电阻衬底104且是或包括多晶硅。高百分比的陷阱丰富层106是通过等轴晶粒界定，而低百分比的陷阱丰富层106是通过柱状晶粒界定。高百分比可例如大于约80％、90％、95％或99％，及/或低百分比可例如小于约20％、10％、5％或1％。百分比可例如按陷阱丰富层106的总面积、陷阱丰富层106中的晶粒的总数或某一其它度量计算。柱状晶粒是大长形晶粒，使得柱状晶粒具有低晶界面积。等轴晶粒是具有大约相等尺寸的小晶粒，使得等轴晶粒具有高晶界面积。因为等轴晶粒组成大百分比的陷阱丰富层106，所以陷阱丰富层106具有高晶界面积及高密度的载流子陷阱。
载流子陷阱捕集形成低电阻率区域104lr的移动电子，由此减小低电阻率区域104lr的大小且减小PSC的效应。进一步，归因于高密度的载流子陷阱，载流子陷阱捕集大量移动电子，借此低电阻率区域104lr是小的。相应地，显著减小由RF信号在低电阻率区域104lr中引发的涡电流。通过显著减小涡电流，RF损耗可为低的且SOI衬底102上的无源装置可具有高Q因数。此外，通过显著减小涡电流，线性是高的(例如，二次谐波是低的)，且串扰是低的。相应地，陷阱丰富层106增强SOI衬底102以结合RF应用及其它应用使用。
在一些实施例中，陷阱丰富层106的厚度Ttr是介于约1至2微米之间，介于约1.0至1.5微米之间，或介于约1.5至2.0微米之间。如果厚度Ttr太小(例如，小于约1.0微米)，那么陷阱丰富层106可能在捕集移动电子及减小PSC的效应方面是低效的。如果厚度Ttr太大(例如，大于约2.0微米)，那么SOI衬底102可易于出现大量衬底翘曲。大量衬底翘曲可导致SOI衬底102的边缘处的不良GOI及错位，借此良率可能是低的。
绝缘层108上覆于陷阱丰富层106，且可为或可包括例如，氧化硅、富硅氧化物(SRO)、某一其它氧化物、碳化硅、氮化硅、某一其它介电质或上述的任何组合。在一些实施例中，绝缘层108的厚度Ti是介于约0.1至2微米之间，介于约0.1至1.0微米之间，介于约1.0至1.5微米之间，或介于约1.5至2.0微米之间。此外，在一些实施例中，绝缘层108具有低且小于约10、25或50纳米的总厚度变动(TTV)。TTV可能归因于例如，陷阱丰富层106中的小等轴晶粒而是低的。小等轴晶粒导致陷阱丰富层106具有相对光滑的顶部表面，借此绝缘层108可以低TTV形成(例如，通过热氧化)。
装置层110上覆于绝缘层108，且例如，可为或可包括单晶硅、某一其它硅、某一其它半导体材料或上述的任何组合。在一些实施例中，装置层110是或包括与高电阻衬底104相同的半导体材料。如下文所见，装置层110可例如支撑半导体装置及/或互连结构。半导体装置可为例如，金属氧化物半导体场效晶体管(MOSFET)或一些其它半导体装置。
参考图1B，提供图1A的陷阱丰富层106的一些实施例的放大剖面图100B。放大剖面图100B可例如在图1A的方框A内取得，且可例如代表陷阱丰富层106的剩余部分。陷阱丰富层106包括多个晶粒112。为方便绘示，仅一些晶粒112被标记为112。晶粒112界定载流子陷阱沿着其集中的晶界。如上所述，载流子陷阱捕集形成图1A的低电阻率区域104lr的移动电子，由此减小低电阻率区域104lr的大小。
多个晶粒112包括等轴晶粒112e，且在一些实施例中，进一步包括柱状晶粒112c。为方便绘示，仅一些等轴晶粒112e被标记为112。等轴晶粒112e可例如组成超过约80％、90％、95％或99％的陷阱丰富层106及/或可例如组成介于约80％至90％之间、介于90％至95％之间或介于95％至99％之间的陷阱丰富层106。柱状晶粒112c可例如组成小于约20％、10％、5％或1％的陷阱丰富层106及/或可例如组成介于约10％至20％之间、介于约5％至10％之间或介于约1％至5％之间的陷阱丰富层106。等轴晶粒112e及柱状晶粒112c的百分比可例如按陷阱丰富层106的总面积、陷阱丰富层106中的晶粒的总数或某一其它度量计算。在一些实施例中，晶粒112具有介于约10至100纳米之间，介于约10至50纳米之间或介于约50至100纳米之间及/或小于约100纳米，约50纳米或约10纳米的个别宽度W及/或个别深度(图中未展示)。注意，个别深度延伸至页面中且延伸出页面，且因此在图1B中不可见。
等轴晶粒112e是具有大约相等尺寸的小晶粒，使得等轴晶粒112e具有高晶界面积。在一些实施例中，如果等轴晶粒112e的所有尺寸(例如，高度H、宽度W及深度D)皆在尺寸的平均值(例如，(H+W+D)/3)的约30％、20％或10％内，则等轴晶粒112e具有大约相等尺寸。在一些实施例中，等轴晶粒112e的一个、一些或所有尺寸是介于约10至100纳米之间，介于约10至50纳米之间，或介于约50至100纳米之间。例如，等轴晶粒112e的最大尺寸可介于这些范围的一者之间。此外，在一些实施例中，等轴晶粒112e的一个(例如，最大尺寸)、一些或所有尺寸是小于约100、50或10纳米。例如，等轴晶粒112e的最大尺寸可小于这些阈值的一或多者。
柱状晶粒112c是大长形晶粒，使得柱状晶粒具有相较于等轴晶粒112e的低晶界面积。在一些实施例中，如果柱状晶粒112c的横向尺寸(例如，宽度W及深度D)在横向尺寸的平均值(例如，(W+D)/2)的约30％、20％或10％内，则柱状晶粒112c是长形的，且柱状晶粒112c的竖直尺寸(例如，高度H)是横向尺寸的平均值的约2、5、10或20倍。在一些实施例中，柱状晶粒112c的横向尺寸的一者(例如，最大横向尺寸)或所有是介于约10至100纳米之间，介于约10至50纳米之间，或介于约50至100纳米之间。例如，最大尺寸可介于这些范围的一者之间。
参考图2，提供图1A的SOI衬底102的一些替代实施例的剖面图200，其中阻障层202是介于陷阱丰富层106与高电阻率衬底104之间。阻障层202可例如是氧化硅、某一其它氧化物、某一其它介电材料或上述的任何组合。如下文所见，阻障层202可例如尤其使用外延工具促成陷阱丰富层106的形成。
参考图3，提供图1A的SOI衬底102的一些实施例的剖面图300，其中SOI衬底102具有衬底翘曲WARP。衬底翘曲WARP是SOI衬底102上的最低点与SOI衬底102上的最高点之间的分离。在一些实施例中，SOI衬底102上的最低点及最高点对应于SOI衬底102的中心102c及SOI衬底102的边缘102e，或反之亦然。衬底翘曲WARP可例如归因于SOI衬底102的各种层之间的不同晶格及/或热膨胀系数而发生(见图1A)。
如下文所见，通过运用RTA形成陷阱丰富层106，最小化衬底翘曲WARP。通过最小化衬底翘曲WARP，SOI衬底102承受较小应力，且较不易在SOI衬底102的边缘102e处滑移(即，错位)。此外，通过最小化衬底翘曲WARP，可改进形成于SOI衬底102上的半导体装置(图中未展示)的GOI。经改进GOI及衬底应力减小继而导致较高良率(例如，在SOI衬底102的批量制造期间及/或在SOI衬底102上的装置的批量制造期间)。
参考图4，图表400绘示针对图1A的绝缘层108的一些实施例的厚度曲线402。厚度曲线402描述依据沿着绝缘层108的位置变化的绝缘层108的厚度Ti。此外，厚度曲线402在绝缘层108的左边缘LE开始，且延伸超过绝缘层108的中心C至绝缘层108的右边缘RE。
如所绘示，厚度曲线402具有低的TTV。TTV是沿着厚度曲线402的最小厚度与沿着厚度曲线402的最大厚度之间的差。TTV可能例如归因于陷阱丰富层106中的大量小等轴晶粒而是低的。大量小等轴晶粒导致陷阱丰富层106具有光滑的顶部表面，借此绝缘层108以低TTV形成(例如，通过热氧化)。TTV可例如是低的，其中其小于约10、25或50纳米及/或介于约5至50纳米之间，介于约5至25纳米之间，或介于约25至50纳米之间。
参考图5，提供图1A的SOI衬底102的一些实施例的俯视图500。如绘示，SOI衬底102是圆形晶片，且包括布置成跨装置层110的网格的多个IC晶粒502。为方便绘示，仅一些IC晶粒502被标记为502。在一些实施例中，IC晶粒502的各者具有相同IC及/或IC晶粒502的各者包括多个半导体装置。
参考图6，提供其中图1A的SOI衬底102适用的半导体结构的一些实施例的剖面图600。半导体结构包括半导体结构的第一部分I处的多个有源装置602且进一步包括半导体结构的第二部分II处的多个无源装置604。半导体结构的第一部分I可例如用于逻辑应用，而半导体衬底的第二部分II可例如用于RF应用。
有源装置602在装置层110上方横向间隔且由装置层110部分界定。有源装置602可为例如，MOSFET、一些其它金属氧化物半导体(MOS)装置、一些其它绝缘栅极场效晶体管(IGFET)、一些其它半导体装置或上述的任何组合。在一些实施例中，有源装置602包括对应源极/漏极区域606、对应选择性导电通道608、对应栅极介电层610、对应栅极电极612及对应间隔件614。为方便绘示，源极/漏极区域606的仅一者被标记为606，选择性导电通道608的仅一者被标记为608，栅极介电层610的仅一者被标记为610，栅极电极612的仅一者被标记为612，且间隔件614的仅一者被标记为614。
源极/漏极区域606及选择性导电通道608是在装置层110中。源极/漏极区域606分别位于选择性导电通道608的末端处，且选择性导电通道608的各者从源极/漏极区域606的一者延伸至源极/漏极区域606的另一者。源极/漏极区域606具有第一掺杂类型且直接毗邻具有与第一掺杂类型相反的第二掺杂类型的装置层110的部分。栅极介电层610分别上覆于选择性导电通道608且栅极电极612分别上覆于栅极介电层610。栅极介电层610可为或可包括例如，氧化硅及/或某一其它介电材料，及/或栅极电极612可为或可包括例如，经掺杂多晶硅、金属、某一其它导电材料或上述的任何组合。间隔件614上覆于源极/漏极区域606且分别加衬栅极电极612的侧壁及栅极介电层610的侧壁。间隔件614可为或可包括例如，氧化硅、氮化硅、氮氧化硅、碳化硅、某一其它介电质或上述的任何组合。
在一些实施例中，隔离结构616分离有源装置602，且划定个别于有源装置602的装置层110的装置区域。为方便绘示，隔离结构616的仅一者被标记为616。隔离结构616可为或可包括例如，浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、一些其它沟槽隔离结构或一些其它隔离结构。在一些实施例中，隔离结构616完全延伸穿过装置层110至绝缘层108用于增强有源装置602之间的电隔离。此外，在一些实施例中，隔离结构616包括介电材料，诸如，例如氧化硅及/或某一其它介电材料。
后端工艺(BEOL)互连结构618覆盖SOI衬底102及有源装置602。BEOL互连结构618包括互连介电层620、多个导线622及多个通路624。为方便绘示，仅一些导线622被标记为622，且仅一些通路624被标记为624。互连介电层620可为或可包括例如，磷硅酸盐玻璃(PSG)、未掺杂硅玻璃(USG)、某一其它低k介电质、氧化硅、某一其它介电质或上述的任何组合。如本文中所使用，低k介电质可为或可包括例如，具有小于约3.9、3、2或1的介电常数k。
导线622及通路624交替堆叠在互连介电层620中且界定延伸至有源装置602及无源装置604的导电路径。注意，为方便绘示，导电路径仅被展示为延伸至有源装置602。导电路径可例如将有源装置602及/或无源装置604电耦合至其它装置(例如，其它有源装置及/或其它无源装置)、接触垫或一些其它结构。导线622及通路624可为或可包括例如，铜、铝铜、铝、钨、某一其它金属或上述的任何组合。在一些实施例中，导线622的最顶部导线比导线622的下伏导线厚。
无源装置604包括无源装置604r、无源电感器604i、无源电容器604c或上述的任何组合。此外，在一些实施例中，无源装置604包含传输线(图中未展示)。无源装置604可例如用于SOI衬底102的RF应用且陷阱丰富层106可例如通过减小串扰及改进线性(例如，减小二次谐波)而改进无源装置604的Q因数。
在一些实施例中，无源电阻器604r是介于SOI衬底102与BEOL互连结构618之间。在一些实施例中，无源电阻器604r包括堆叠于装置层110上的电阻层626及电阻器介电层628。电阻层626可例如为或可包括经掺杂多晶硅或具有所要电阻的某一其它导电材料。在其中电阻层626是或包括经掺杂多晶硅的一些实施例中，经掺杂多晶硅的掺杂浓度经变动以控制电阻层626的电阻。电阻器介电层628可例如为或可包括氧化硅、某一其它介电材料或上述的任何组合。
在一些实施例中，无源电感器604i是在BEOL互连结构618中及/或包括一或多个电感器导线630。为方便绘示，(若干)电感器导线630的仅一者被标记为630。在一些实施例中，(若干)电感器导线630横跨SOI衬底102上方的多个高度，且一或多个电感器通路632跨多个高度互连(若干)电感器导线630。为方便绘示，(若干)电感器通路632的仅一者被标记为632。(若干)电感器导线630及(若干)电感器通路632可为或可包括例如，铜、铝铜、铝、钨、某一其它金属或上述的任何组合。
在一些实施例中，无源电容器604c是在BEOL互连结构618中及/或包括一对电容器极板634及电容器介电层636。为方便绘示，电容器极板634的仅一者被标记为634。电容器极板634及电容器介电层636经堆叠为电容器介电层636介于电容器极板634之间。电容器极板634可为或可包括例如，铜、铝铜、铝、钨、某一其它金属或上述的任何组合。电容器介电层636可为或可包括例如，二氧化硅、某一其它介电材料或上述的任何组合。
虽然图3至6使用图1A中的SOI衬底102的实施例绘示及描述，但是将了解也可使用图2中的SOI衬底102的实施例。例如，在一些实施例中，在图6中，图2的阻障层202可布置于高电阻率衬底104与陷阱丰富层106之间。
参考图7、8A及图9至17，提供用于形成且使用包括具有小粒度的陷阱丰富层的SOI衬底的方法的一些实施例的一系列剖面图700、800A、900至1700。所述方法可例如经执行以形成图1A或2的SOI衬底，及/或可例如使用SOI衬底来形成图6的半导体结构。
如通过图7的剖面图700绘示，提供高电阻衬底104。在一些实施例中，高电阻衬底104具有圆形顶部布局及/或具有约200、300或450毫米的直径。在其它实施例中，高电阻衬底104具有某一其它形状及/或一些其它尺寸。此外，在一些实施例中，高电阻衬底104为半导体晶片(例如，块体硅晶片)。高电阻衬底104具有高电阻，且可为或可包括例如，单晶硅、某一其它硅材料、某一其它半导体材料或上述的任何组合。
高电阻衬底104的高电阻减小衬底损耗，此改进随后形成于所形成的SOI衬底上的无源装置(图中未展示)的Q因数。高电阻可例如大于约1、3、4或10kΩ/cm及/或可例如介于约1至4kΩ之间，介于约4至10kΩ之间，或介于约1至10kΩ之间。在一些实施例中，高电阻衬底104经轻度掺杂有p型或n型掺杂物以实现高电阻。此轻度掺杂可例如通过离子植入或某一其它掺杂工艺执行。
还通过图7的剖面图700绘示，在高电阻衬底104上形成非晶硅层106'。非晶硅层106'可例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、某一其它沉积工艺或上述的任何组合形成。在一些实施例中，非晶硅层106'在小于约摄氏600、550或500度(℃)的温度下形成以防止非晶硅层106'的结晶。
在一些实施例中，非晶硅层106'形成于外延反应器中。在一些这些实施例中，阻障层(图中未展示)在形成非晶硅层106'之前形成于高电阻衬底104上，因此外延反应器形成非晶硅而非单晶硅。在图2中关于元件202展示阻障层的实例。外延反应器可例如限于一次处理单个衬底。阻障层可例如为或可包括氧化硅及/或可例如在清洁高电阻率衬底104的同时形成。清洁可例如由RCA清洁工艺或某一其它清洁工艺执行。在一些实施例中，非晶硅层106'通过低压CVD(LPCVD)工艺工具形成。在一些这些实施例中，非晶硅层106'可同时形成于高电阻衬底104及多个其它高电阻衬底上以提高SOI衬底的批量形成期间的处理量。
在一些实施例中，非晶硅层106'的厚度Ta是介于约1至2微米之间，介于约1.0至1.5微米之间，或介于约1.5至2.0微米之间。如果厚度Ta太小(例如，小于约1.0微米)，那么随后由非晶硅层106'形成的陷阱丰富层在减小PSC方面将是低效的。如果厚度Ta太大(例如，大于约2.0微米)，那么SOI衬底102将易于出现大量衬底翘曲。大量衬底翘曲将导致SOI衬底102的边缘处的不良GOI及错位，借此良率可能是低的。
如通过图8A的剖面图800A绘示，在非晶硅层106'(见图7)上执行快速热退火(RTA)以将非晶硅层106'转换为多晶硅的陷阱丰富层106。RTA按快速的斜升速率斜升至高于约600℃的峰值温度，保持在峰值温度达短时间段，且按斜降速率自峰值温度斜降以使非晶硅层106'在块体成核(bulk nucleation)模式中结晶。
峰值温度可例如为约1000℃，介于约600至1500℃之间，介于约600至1000℃之间，或介于约1000至1500℃之间。斜升速率可例如为处于或高于约75、250或1000℃/秒，及/或可例如介于约75至250℃之间，介于约250至625℃之间，或介于约625至1000℃之间。斜降速率可例如为处于或高于75、90、250或1000℃/秒，及/或可例如介于约75至250℃之间，介于约250至625℃之间，或介于约625至1000℃之间。在一些实施例中，斜降速率及斜升速率是相同的。在一些实施例中，斜降速率小于或大于斜升速率。峰值温度下的短时间段可例如小于或为约0.001、1、5、10、20或30秒及/或可例如为约0.001至1秒，约1至10秒或约10至30秒。
在一些实施例中，RTA遵循通过图8B的图表800B绘示的尖峰温度曲线802。在一些实施例中，非晶硅层106'在RTA之前预热至预热温度。预热温度可例如介于约400至550℃之间，介于约400至500℃之间，或介于约500至550℃之间。在一些实施例中，RTA从预热温度斜升至峰值温度，及/或RTA从峰值温度斜降至预热温度。
在一些实施例中，用于执行RTA的工艺包括将非晶硅层106'预热至约500℃，按约75℃/秒使非晶硅层106'的加热斜升，直至达到约1000℃，在约1000℃下加热非晶硅层106'达约10秒且使非晶硅层106'的加热斜降。在其它实施例中，用于执行RTA的工艺包括将非晶硅层106'预热至约500℃，按约1000℃/秒使非晶硅层106'的加热斜升，直至约摄氏1000度，在约摄氏1000度下加热非晶硅层106'达约1毫秒且使非晶硅层106'的加热斜降。
通过使非晶硅层106'在块体成核模式中结晶，高百分比的陷阱丰富层106是等轴晶粒且低百分比的陷阱丰富层106是柱状晶粒。关于可例如在图8A的方框A内取得的图1B展示并且描绘等轴晶粒及柱状晶粒的实例。高百分比可例如大于约80％、90％、95％或99％，及/或低百分比可例如小于约20％、10％、5％或1％。百分比可例如按陷阱丰富层106的总面积、陷阱丰富层106中的晶粒的总数或某一其它度量计算。如果RTA期间的斜升速率是缓慢的(例如，小于约75℃)，则块体成核模式可不接管且陷阱丰富层106可取而代之具有高百分比的柱状晶粒及低百分比的等轴晶粒。
柱状晶粒是大长形晶粒，使得柱状晶粒具有低晶界面积及低陷阱密度。等轴晶粒是具有大约相等尺寸的小晶粒，使得等轴晶粒具有高晶界面积及高陷阱密度。因为等轴晶粒组成大百分比的陷阱丰富层106，所以陷阱丰富层106具有高晶界面积及高密度的载流子陷阱。如下文所见，高密度的载流子陷阱减小PSC。此外，因为等轴晶粒组成大百分比的陷阱丰富层106，所以陷阱丰富层106大体上具有小晶粒。此继而减小由陷阱丰富层106强加在高电阻率衬底104上的应力。减小的应力减小衬底翘曲及弯曲，且进一步减小高电阻率衬底104的边缘处的错位及/或滑移以在批量制造期间提高随后形成的装置的GOI及良率。
在一些实施例中，等轴晶粒的尺寸(例如，宽度、高度及深度)及/或柱状晶粒的横向尺寸(例如，宽度及深度)是介于约10至100纳米之间，介于约10至50纳米之间，或介于约50至100纳米之间且小于约100纳米，约50纳米或约10纳米。例如，等轴晶粒的最大尺寸及/或柱状晶粒的最大横向尺寸可介于这些范围的一者之间。在一些实施例中，等轴晶粒的一者、一些或所有各具有大约相等尺寸，其中大约相等尺寸(例如，高度H、宽度W及深度D)是在大约相等尺寸的平均值(例如，(H+W+D)/3)的约30％、20％或10％内。在一些实施例中，柱状晶粒的一者、一些或所有各具有大约相等横向尺寸，其中大约相等横向尺寸(例如，宽度W及深度D)是在横向尺寸的平均值(例如，(W+D)/2)的约30％、20％或10％内。在一些实施例中，柱状晶粒的一者、一些或所有各具有是横向尺寸的平均值的约2、5、10或20倍的竖直尺寸(例如，高度)。在一些实施例中，陷阱丰富层106的晶粒在陷阱丰富层106的底部处最小。
如通过图9的剖面图900绘示，在陷阱丰富层106上形成第一绝缘层108a。第一绝缘层108a可例如为氧化硅、氮化硅、某一其它介电质或上述的任何组合。此外，第一绝缘层108a可例如通过CVD、PVD、热氧化或某一其它沉积工艺形成。因为高百分比的陷阱丰富层106是小等轴晶粒，所以陷阱丰富层106的顶部表面是相对光滑的。因此，第一绝缘层108a具有基本上均匀的厚度Ti及低的TTV。
在形成第一绝缘层108a之后及/或同时，PSC可导致高电阻率衬底104中形成低电阻率区域104lr。例如，第一绝缘层108a中的固定电荷可吸引高电阻率衬底104中的移动电子，由此形成低电阻率区域104lr。低电阻率区域104lr上覆于高电阻率衬底104的块体半导体区域104b，且沿着高电阻衬底104的顶部表面延伸。此外，低电阻率区域104lr具有相较于块体半导体区域104b的低电阻。
因为高百分的陷阱丰富层106是小等轴晶粒，所以陷阱丰富层106具有高密度的载流子陷阱。进一步，因高密度的载流子陷阱，载流子陷阱捕集大量移动电子，借此低电阻率区域104lr是小的。相应地，由RF信号在低电阻率区域104lr中引发的涡电流显著减小。通过基本上减小涡电流，RF损耗可为低的且此后形成的无源装置可具有高Q因数。此外，通过基本上减小涡电流，线性是高的(例如，二次谐波是低的)，且串扰是低的。相应地，使用RTA形成陷阱丰富层106增强SOI衬底形成以结合RF应用及其它应用使用。
如通过图10的剖面图1000绘示，对第一绝缘层108a执行第一平坦化。第一平坦化减小第一绝缘层108a的厚度Ti。在一些实施例中，厚度Ti减小至介于约0.1至2微米之间，介于约0.1至1.25微米之间，或介于约1.25至2.0微米之间。第一平坦化也减小第一绝缘层108a的TTV。在一些实施例中，TTV减小至小于约10、25或50纳米。因为TTV在平坦化之前是低的(如关于图9论述)，第一平坦化可移除最小量的材料以实现所要TTV，由此减小成本。第一平坦化可例如通过化学机械研磨(CMP)或某一其它平坦化工艺执行。
如通过图11的剖面图1100绘示，提供装置衬底1102。在一些实施例中，装置衬底1102具有圆形顶部布局及/或具有约200、300或450毫米的直径。在其它实施例中，装置衬底1102具有某一其它形状及/或一些其它尺寸。在一些实施例中，装置衬底1102具有与高电阻率衬底104(见图10)相同的顶部布局，及/或是半导体晶片(例如，块体硅晶片)。在一些实施例中，装置衬底1102具有低于高电阻率衬底104的电阻及/或是或包括与高电阻率衬底104相同的半导体材料。装置衬底1102可为或可包括例如，单晶硅、某一其它硅材料、某一其它半导体材料或上述的任何组合。
如通过图11的剖面图1100绘示，在装置衬底1102上形成第二绝缘层108b。在一些实施例中，第二绝缘层108b是与第一绝缘层108a(见图10)相同的材料。第二绝缘层108b可例如为氧化硅、氮化硅、某一其它介电质或上述的任何组合。此外，第一绝缘层108a可例如通过CVD、PVD、热氧化或某一其它沉积工艺形成。
如通过图12的剖面图1200绘示，形成离子丰富层1202使其完全埋入于装置衬底1102中。如下文所见，离子丰富层1202埋入至的深度影响所形成的装置层的厚度。离子丰富层的离子可例如为或可包括氢离子及/或一些其它离子。在一些实施例中，离子丰富层1202是通过将离子1204离子埋入至装置衬底1102中而形成。
如通过图13的剖面图1300绘示，将装置衬底1102及第二绝缘层108b竖直翻转且接合至第一绝缘层108a，使得第一绝缘层108a及第二绝缘层108b夹置于陷阱丰富层106与装置衬底1102之间。接合可例如通过熔合接合或某一其它接合工艺执行。
如通过图14的剖面图1400绘示，使装置衬底1102沿着离子丰富层1202分裂，由此留下接合至第一绝缘层108a的装置衬底1102(下文装置层110)的一部分。高电阻率衬底104、陷阱丰富层106、第一绝缘层108a及第二绝缘层108b及装置层110共同界定SOI衬底102。在一些实施例中，用于使装置衬底1102分裂的工艺包括退火。退火导致微孔隙(或气泡)在离子丰富层1202处形成(见图13)，由此使装置衬底1102沿着离子丰富层1202分裂。此外，退火强化第一绝缘层108a与第二绝缘层108b之间的接合。
如通过图15的剖面图1500绘示，对装置层110执行第二平坦化。第一平坦化减小装置层110的厚度Td，且也减小装置层110的TTV。第二平坦化可例如通过CMP或某一其它平坦化工艺执行。
如通过图16的剖面图1600绘示，在SOI衬底102上形成装置。在一些实施例中，有源装置602形成于SOI衬底102上所形成的半导体结构的第一部分I处。此外，在一些实施例中，无源电阻器604r形成于SOI衬底102上所形成的半导体结构的第二部分II处。
有源装置602在装置层110上方横向间隔且由装置层110部分界定。有源装置602可为例如，MOSFET、一些其它MOS装置、一些其它半导体装置或上述的任何组合。在一些实施例中，有源装置602包括对应源极/漏极区域606、对应选择性导电通道608、对应栅极介电层610、对应栅极电极612及对应间隔件614。为方便绘示，源极/漏极区域606的仅一者被标记为606，选择性导电通道608的仅一者被标记为608，栅极介电层610的仅一者被标记为610，栅极电极612的仅一者被标记为612，且间隔件614的仅一者被标记为614。源极/漏极区域606及选择性导电通道608是在装置层110中。源极/漏极区域606分别位于选择性导电通道608的末端处，且选择性导电通道608的各者从源极/漏极区域606的一者延伸至源极/漏极区域606的另一者。栅极介电层610分别上覆于选择性导电通道608且栅极电极612分别上覆于栅极介电层610。间隔件614上覆于源极/漏极区域606且分别加衬栅极电极612的侧壁。
在其中栅极介电层610是或包括氧化物的一些实施例中，栅极介电层610的GOI是高的。栅极介电层610可归因于通过RTA形成陷阱丰富层106而具有高GOI。如上文描述，RTA减小衬底翘曲，此改进GOI。经改进GOI可例如提高有源装置602的批量制造期间的良率。
在一些实施例中，用于形成有源装置602的工艺包括在装置层110中形成隔离结构616，从而划定个别于有源装置602的装置区域1602。隔离结构616可为或可包括例如，STI结构、DTI结构、一些其它沟槽隔离结构或某一其它隔离结构。此后，沉积覆盖装置层110的介电层，且沉积覆盖介电层的导电层。将导电层及介电层图案化(例如，通过光刻/蚀刻工艺)成栅极电极612及栅极介电层610。将掺杂物植入至装置区域1602中，其中栅极电极612处在适当位置中以界定源极/漏极区域606的轻度掺杂部分，且形成覆盖源极/漏极区域606及栅极电极612的间隔层。间隔层经回蚀刻以形成间隔件614，且掺杂物经植入至装置区域1602中，其中间隔件614处在适当位置中以扩大源极/漏极区域606。
无源电阻器604r包括堆叠于装置层110上的电阻层626及电阻器介电层628。在一些实施例中，用于形成无源电阻器604r的工艺包括沉积覆盖装置层110的电阻器介电层628，且进一步沉积覆盖电阻器介电层628的电阻层626。在一些实施例中，电阻器介电层628及用于形成栅极介电层610的介电层是同一个。此后，将电阻器介电层628及电阻层626图案化(例如，通过光刻/蚀刻工艺)成无源电阻器604r。
如通过图17的剖面图1700绘示，在装置层110上方形成BEOL互连结构618。BEOL互连结构618包括互连介电层620、多个导线622及多个通路624。为方便绘示，仅一些导线622被标记为622，且仅一些通路624被标记为624。导线622及通路624交替堆叠在互连介电层620中且界定使SOI衬底102上的装置(例如，有源装置602)互连的导电路径。
在一些实施例中，形成BEOL互连结构618的工艺包括通过单镶嵌工艺形成最底层的通路624，且随后通过单镶嵌工艺形成最底层的导线622。此外，在一些实施例中，工艺包括通过重复执行双镶嵌工艺而形成剩余层的通路624及剩余层的导线622。在一些实施例中，单镶嵌工艺包括沉积互连介电层620的一部分，图案化具有用于单层导电特征(例如，一层通路或一层导线)的开口的互连介电层620及用导电材料填充开口以形成单层导电特征。在一些实施例中，双镶嵌工艺包括沉积互连介电层的一部分，图案化具有用于两层导电特征(例如，一层通路及一层导线)的开口的互连介电层620及用导电材料填充开口以形成两层导电特征。
还通过图17的剖面图1700绘示，在BEOL互连结构618中形成无源电感器604i。无源电感器604i包括一或多个电感器导线630。为方便绘示，(若干)电感器导线630的仅一者被标记为630。在一些实施例中，(若干)电感器导线630横跨SOI衬底102上方的多个高度，且无源电感器604i包括跨多个高度使(若干)电感器导线630互连的一或多个电感器通路632。为方便绘示，(若干)电感器通路632的仅一者被标记为632。无源电感器604i可例如经形成具有通路624及导线622。此外，无源电感器604i可例如以与通路624及/或导线622相同的方式形成，及/或可例如使用单镶嵌工艺及/或双镶嵌工艺形成。
还通过图17的剖面图1700绘示，在BEOL互连结构618中形成无源电容器604c。无源电容器604c包括一对电容器极板634及一电容器介电层636。为方便绘示，电容器极板634的仅一者被标记为634。电容器极板634及电容器介电层636经堆叠为电容器介电层636介于电容器极板634之间。无源电容器604c在BEOL互连结构618部分形成之后形成。在一些实施例中，用于形成无源电容器604c的工艺包括在部分形成的BEOL互连结构618上方沉积第一极板层，在第一极板层上方沉积电容器介电层，且在电容器介电层上方沉积第二极板层。接着将第一极板层及第二极板层及电容器介电层图案化(例如，通过光刻/蚀刻工艺)成无源电容器604c，且BEOL互连结构618的形成继续。
虽然图7至17绘示使用装置衬底1102的分裂形成SOI衬底102，但是将了解形成SOI衬底102的其它方法适于其它实施例中。但是，在这些其它实施例中，陷阱丰富层106仍如关于图7及8绘示及描述般形成。此外，虽然图16及17绘示装置(例如，无源电容器604c)形成于SOI衬底102上，但是这些装置的一者、一些或所有可省略。类似地，虽然图16及17绘示SOI衬底102上的特定装置类型的形成，但是其它装置类型可形成于SOI衬底102上。
参考图18，提供图7、8A及图9至17的方法的一些实施例的框图1800。
在1802，在高电阻率衬底上沉积非晶硅层。参见例如图7。
在1804，在非晶硅层上执行RTA以在块体成核模式中将非晶硅层转换为多晶硅的陷阱丰富层。参见例如图8A。通过在块体成核模式中使非晶硅层结晶，形成具有高百分比的等轴晶粒及低百分比的柱状晶粒的陷阱丰富层。柱状晶粒是大长形晶粒，使得柱状晶粒具有低晶界面积及低陷阱密度。等轴晶粒是具有大约相等尺寸的小晶粒，使得等轴晶粒具有高晶界面积及高陷阱密度。
因为小晶粒组成大百分比的陷阱丰富层，所以由陷阱丰富层强加在高电阻率衬底上的应力是低的，且衬底翘曲是低的。此继而减小高电阻率衬底的边缘处的错位及/或滑移，且提高此后形成的装置的GOI。前者可在批量形成SOI衬底时提高良率，而后者可在批量形成SOI衬底上的装置时提高良率。
因为等轴晶粒组成大百分比的陷阱丰富层，所以陷阱丰富层具有高晶界面积及高密度的载流子陷阱。载流子陷阱捕集导致高电阻率衬底中的PSC的移动电子，由此最小化PSC。通过最小化PSC，RF损耗可为低的且SOI衬底上的无源装置可具有高Q因数。此外，线性可为高的(例如，第二谐波可为低的)，且串扰可为低的。相应地，陷阱丰富层增强SOI衬底以结合RF应用及其它应用使用。
在1806，在陷阱丰富层上沉积第一绝缘层。参见例如图9。
在1808，对第一绝缘层执行平坦化。参见例如图10。因为高百分比的陷阱丰富层是等轴晶粒，所以陷阱丰富层的顶部表面是相对光滑的。这导致第一绝缘层具有基本上均匀的厚度及低的TTV。此外，因为在平坦化之前TTV是低的，所以第一平坦化可将最小量的材料从第一绝缘层移除以实现所要TTV，由此减小成本。
在1810，在装置衬底上形成第二绝缘层。参见例如图11。
在1812，形成离子丰富层使其埋入于装置衬底中。参见例如图12。
在1814，将第一绝缘层及第二绝缘层接合在一起，使得第一绝缘层及第二绝缘层是介于装置衬底与陷阱丰富层之间。参见例如图13。
在1816，使装置衬底沿着离子丰富层分裂以界定装置层。参见例如图14。
在1818，对装置层执行平坦化。参见例如图15。
在1820，在装置层上形成装置。参见例如图16。
在1822，形成覆盖装置层及装置的BEOL互连结构。参见例如图17。
虽然在本文中将图18的框图1800绘示及描述为一系列动作或事件，但是将了解这些动作或事件的所绘示排序不以限制意义解释。例如，一些动作可按不同顺序发生及/或与除本文中绘示及/或描述的动作或事件以外的其它动作或事件同时发生。此外，可能无需所有所绘示动作来实施本文中描述的一或多个方面或实施例，且本文中描绘的动作的一者或多者可在一或多个单独动作及/或阶段中执行。
在一些实施例中，本申请案提供用于形成SOI衬底的方法，所述方法包括：在高电阻率衬底上沉积非晶硅层；执行RTA以使非晶硅层结晶为多晶硅的陷阱丰富层，其中大多数晶粒是等轴的；在陷阱丰富层上方形成绝缘层；及在绝缘层上方形成装置层，其中装置层包含半导体材料。在一些实施例中，RTA的执行包括按高于约摄氏75度/秒的斜升速率使非晶硅层的加热斜升，直至达到高于约摄氏600度的高温。在一些实施例中，RTA的执行包含在加热非晶硅层达小于约10秒的短时间段之后使非晶硅层的加热斜降。在一些实施例中，RTA形成具有高百分比的等轴晶粒的陷阱丰富层，且其中高百分比是大于晶粒总数的约80％。在一些实施例中，所述方法进一步包含在高电阻率衬底上方形成阻障氧化物层，其中通过外延工具在阻障氧化物层上方沉积非晶硅层。在一些实施例中，在多衬底工艺工具内将非晶硅层同时沉积于高电阻率衬底及多个其它高电阻率衬底上。在一些实施例中，绝缘层的形成包含：在陷阱丰富层上沉积绝缘层；及对绝缘层执行平坦化。在一些实施例中，装置层的形成包含：在装置衬底上沉积第二绝缘层；透过第二绝缘层将离子植入至装置衬底中以形成埋入于装置衬底中的离子丰富层；将第二绝缘层接合至绝缘层，使得绝缘层及第二绝缘层是介于装置衬底与陷阱丰富层之间；及使装置衬底沿着离子丰富层分裂以移除装置衬底的一部分，其中装置衬底的剩余部分界定装置层。在一些实施例中，所述方法进一步包含在通过绝缘层形成的同时，沿着高电阻率衬底的顶部表面在高电阻率衬底中形成低电阻率区域，其中低电阻率区域具有低于高电阻率衬底的块体的电阻。
在一些实施例中，本申请案提供SOI衬底，其包含：高电阻率衬底；陷阱丰富层，其上覆于所述高电阻率衬底，其中所述陷阱丰富层包含多晶硅，其中大多数晶粒是等轴的；绝缘层，其在所述陷阱丰富层上方；及装置层，其在所述绝缘层上方，其中所述装置层包含半导体材料。在一些实施例中，陷阱丰富层中的至少约80％的多晶硅晶粒是等轴晶粒。在一些实施例中，陷阱丰富层中的小于约20％的多晶硅晶粒是柱状晶粒。在一些实施例中，大多数晶粒具有小于约100纳米的最大尺寸。在一些实施例中，高电阻率衬底包含低电阻率区域及块体半导体区域，其中所述块体半导体区域下伏于所述低电阻率区域且具有大于所述低电阻率区域的电阻的高电阻。在一些实施例中，高电阻率衬底具有大于约1kΩ/cm的高电阻。在一些实施例中，SOI衬底进一步包含介于高电阻率衬底与陷阱丰富层之间的介电阻障层。
在一些实施例中，本申请案提供用于形成半导体结构的方法，所述方法包括：在高电阻衬底上沉积非晶硅层；加热非晶硅层以使非晶硅层结晶为多晶硅的陷阱丰富层，其中加热遵循尖峰温度曲线；在陷阱丰富层上方形成绝缘层；及在绝缘层上方形成装置层，其中装置层包含半导体材料。在一些实施例中，加热包含使温度按高于约摄氏75度/秒的斜升速率斜升，直至达到高于约摄氏600度的高温。在一些实施例中，加热形成具有高百分比的等轴晶粒及低百分比的柱状晶粒的陷阱丰富层，其中所述高百分比是大于晶粒总数的约80％，且其中所述低百分比是小于晶粒总数的约20％。在一些实施例中，所述方法进一步包含：形成覆盖装置层且由装置层部分界定的半导体装置；及形成覆盖半导体装置及装置层的互连结构，其中互连结构包含导线及通路的交替堆叠。
上文概括数个实施例的特征，使得本领域的技术人员可更好地了解本揭露的方面。本领域的技术人员应了解其等可易于使用本揭露作为设计或修改用于执行本文中介绍的实施例的相同目的及/或实现相同优点的其它工艺及结构的基础。本领域的技术人员也应认识到这些等效构造不偏离本揭露的精神及范围，且其可在本文中作出各种变化、替换及更改，而不脱离本揭露的精神及范围。
符号说明
100A 剖面图
100B 放大剖面图
102 绝缘体上覆半导体(SOI)衬底
102c 衬底的中心
102e 衬底的边缘
104 高电阻衬底
104b 块体半导体区域
104lr 低电阻率区域
106 陷阱丰富层
106' 非晶硅层
108 绝缘层
108a 第一绝缘层
108b 第二绝缘层
110 装置层
112 晶粒
112c 柱状晶粒
112e 等轴晶粒
200 剖面图
202 阻障层
300 剖面图
400 图表
402 厚度曲线
500 俯视图
502 IC晶粒
600 剖面图
602 有源装置
604 无源装置
604c 无源电容器
604i 无源电感器
604r 无源装置
606 源极/漏极区域
608 选择性导电通道
610 栅极介电层
612 栅极电极
614 间隔件
616 隔离结构
618 后端工艺(BEOL)互连结构
620 互连介电层
622 导线
624 通路
626 无源电容器
628 电阻器介电层
630 电感器导线
632 电感器通路
634 电容器极板
636 电容器介电层
700 剖面图
800A 剖面图
800B 图表
802 尖峰温度曲线
900 剖面图
1000 剖面图
1100 剖面图
1102 装置衬底
1200 剖面图
1202 离子丰富层
1204 离子
1300 剖面图
1400 剖面图
1500 剖面图
1600 剖面图
1602 装置区域
1700 剖面图
1800 框图
1802 动作
1804 动作
1806 动作
1808 动作
1810 动作
1812 动作
1814 动作
1816 动作
1818 动作
1820 动作
1822 动作
I 第一部分
II 第二部分
A 方框
H 高度
Ta 厚度
Td 厚度
Ti 厚度
Ttr 厚度
W 宽度
WARP 衬底翘曲

Claims (1)

1.一种用于形成绝缘体上覆半导体SOI衬底的方法，所述方法包括：
在高电阻率衬底上沉积非晶硅层；
执行快速热退火RTA以使所述非晶硅层结晶为多晶硅的陷阱丰富层，其中大多数晶粒是等轴的；
在所述陷阱丰富层上方形成绝缘层；及
在所述绝缘层上方形成装置层，其中所述装置层包括半导体材料。
CN201910588433.6A 2018-07-02 2019-07-02 包括具有小粒度的陷阱丰富层的绝缘体上覆半导体(soi)衬底及其形成方法 Pending CN110676151A (zh)

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