CN115513136A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN115513136A
CN115513136A CN202210150371.2A CN202210150371A CN115513136A CN 115513136 A CN115513136 A CN 115513136A CN 202210150371 A CN202210150371 A CN 202210150371A CN 115513136 A CN115513136 A CN 115513136A
Authority
CN
China
Prior art keywords
layer
stop layer
etch stop
sacrificial substrate
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210150371.2A
Other languages
English (en)
Inventor
陈祈铭
陈奎铭
刘柏均
喻中一
蔡嘉雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115513136A publication Critical patent/CN115513136A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体装置的制造方法至少包括以下步骤。提供牺牲衬底。在牺牲衬底上形成外延层。在外延层上形成刻蚀终止层。将碳原子植入到刻蚀终止层中。在刻蚀终止层上形成顶盖层以及元件层。将处置衬底接合到元件层。从处置衬底移除牺牲衬底、外延层以及具有碳原子的刻蚀终止层。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及一种半导体装置的制造方法。更具体来说，本发明实施例涉及一种刻蚀终止层中含有碳原子的半导体装置的制造方法。
背景技术
传统的绝缘层上半导体(silicon-on-insulator，SOI)CMOS装置通常在诸如埋入氧化物(buried oxide，BOX)层的绝缘体层上具有薄硅层(也被称为有源层)。有源装置，例如MOS晶体管(MOSFET)，形成在有源层内的有源区中。有源区中的有源装置通过BOX层与衬底隔开。SOI衬底在减少与反向体效应(reverse body effect)、装置闩锁(latch-up)、软错误率(soft-error rates)以及接面电容(junction capacitance)相关的问题方面特别有用。因此，SOI技术可实现更高的速度性能、更高的封装密度和更低的功耗。
发明内容
一种半导体装置的制造方法包括至少以下步骤。提供牺牲衬底。在所述牺牲衬底上形成外延层。在所述外延层上形成刻蚀终止层。将碳原子植入所述刻蚀终止层中。在所述刻蚀终止层上形成顶盖层以及元件层。将处置衬底接合到所述元件层。从所述处置衬底移除所述牺牲衬底、所述外延层以及具有所述碳原子的所述刻蚀终止层。
一种半导体装置的制造方法包括至少以下步骤。提供牺牲衬底。在所述牺牲衬底上形成刻蚀终止层。所述刻蚀终止层的一部分被氧化以在所述牺牲衬底与剩余的所述刻蚀终止层之间形成氧化物层。在所述剩余的所述刻蚀终止层上形成顶盖层。执行第一刻蚀工艺以移除所述牺牲衬底。执行第二刻蚀工艺以移除所述氧化物层。执行第三刻蚀工艺以移除所述剩余的所述刻蚀终止层。所述第一刻蚀工艺、所述第二刻蚀工艺以及所述第三刻蚀工艺的刻蚀剂不同。
一种半导体装置的制造方法包括至少以下步骤。提供牺牲衬底。在所述牺牲衬底上形成刻蚀终止层。将氧原子植入所述刻蚀终止层中。执行热退火工艺以将所述刻蚀终止层的下部转换为氧化物层。在所述刻蚀终止层上形成顶盖层。在所述顶盖层上形成元件层。将处置衬底接合到所述元件层。从所述处置衬底移除所述牺牲衬底、所述氧化物层以及所述刻蚀终止层。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1K是根据本公开的一些实施例的半导体装置的制造工艺的示意性剖视图。
图2A至图2M是根据本公开的一些替代性实施例的半导体装置的制造工艺的示意性剖视图。
图3是根据本公开的一些替代性实施例的半导体装置的制造工艺的中间阶段的示意性剖视图。
附图标号说明
10、20：半导体装置
100、100’：牺牲衬底
200：外延层
300、1300：氧化物层
400、402、1200：刻蚀终止层
500：顶盖层
600：晶体管
602：栅极介电层
604：栅极
606：间隙壁
608：源极/漏极区
700、1102：介电层
800：接触图案
802：通孔图案
804：布线图案
900：处置衬底
1002、1004：导电接触件
1100：电源轨
1104：导电图案
1106：导通孔
1200a：第一刻蚀终止层
1200b：第二刻蚀终止层
DL：元件层
GS：栅极结构
IP1、IP2：离子植入工艺
OP：氧原子
TA：热退火工艺
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述元件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用附图标号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
图1A至图1K是根据本公开的一些实施例的半导体装置10的制造工艺的示意性剖视图。参照图1A，提供牺牲衬底100。在一些实施例中，牺牲衬底100包括半导体材料。举例来说，牺牲衬底100包括硅。在一些实施例中，牺牲衬底100包括单晶硅。在一些替代性实施例中，牺牲衬底100包括多晶硅。在一些实施例中，牺牲衬底100重掺杂有掺杂剂。举例来说，牺牲衬底100掺杂有p型掺杂剂，例如硼或BF2。也就是说，在一些实施例中，牺牲衬底100被称为P+硅晶片。
在一些实施例中，牺牲衬底100随后经受外延及/或氧化操作，并且在进一步减薄操作期间被完全移除。因此，牺牲衬底100可以是档次较低的非常便宜的晶片。举例来说，牺牲衬底100是测试晶片或甚至是机械晶片。在一些实施例中，牺牲衬底100具有无缺陷的顶表面以能够在其上进行高质量的外延生长，且牺牲衬底100具有低翘曲特性以维持随后的接合操作。
在一些实施例中，牺牲衬底100具有非常宽范围的掺杂程度。例如，掺杂浓度介于约1x18cm-3到1x20cm-3的范围。选择掺杂浓度的下限(这将导致晶片电阻率约为0.1Ohm-cm)能够使得在后续工艺中移除牺牲衬底100时保持高刻蚀速率。掺杂浓度的上限(这将导致电阻率约为10-3Ohm-cm)是根据在其上生长无缺陷的外延层的能力来决定。
如图1A所示，在牺牲衬底100上形成外延层200。在一些实施例中，外延层200外延生长在牺牲衬底100上。在一些实施例中，选择诸如温度、进料气体等的外延条件以提供高质量(例如，无缺陷)的外延膜和高产量。与牺牲衬底100类似，外延层200也包括半导体材料。举例来说，外延层200包括硅。在一些实施例中，外延层200包括单晶硅。在一些替代性实施例中，外延层200包括多晶硅。在一些实施例中，外延层200轻掺杂有掺杂剂。举例来说，外延层200掺杂有p型掺杂剂，例如硼或BF2。也就是说，在一些实施例中，外延层200被称为P-硅层。在一些实施例中，牺牲衬底100和外延层200具有相同的导电类型。在一些实施例中，牺牲衬底100的掺杂浓度大于外延层200的掺杂浓度。
在一些实施例中，在牺牲衬底100以及外延层200上形成氧化物层300。在一些实施例中，氧化物层300形成为部分包裹牺牲衬底100以及外延层200。举例来说，氧化物层300形成为覆盖牺牲衬底100的底表面和侧壁。同时，氧化物层300也覆盖了外延层200的侧壁。如图1A所示，氧化物层300不覆盖外延层200的顶表面。换言之，在这个阶段，外延层200的顶表面被暴露出。
在一些实施例中，氧化物层300是通过氧化牺牲衬底100以及外延层200而形成的。举例来说，牺牲衬底100的底表面、牺牲衬底100的侧壁以及外延层200的侧壁被氧化以将牺牲衬底100的一部分和外延层200的一部分转变为氧化物层300。在一些实施例中，选择氧化条件以在氧化物层300和牺牲衬底100之间以及在氧化物层300和外延层200之间形成高质量(例如，无缺陷)的氧化物以及高质量界面。在一些实施例中，氧化工艺包括热氧化，例如干氧化。在一些实施例中，牺牲衬底100以及外延层200被热氧化到等于期望的埋入氧化物(buried oxide，BOX)的厚度的厚度，例如在约20nm至200nm之间。然而，本公开并不限于此。在一些替代性实施例中，大于200nm的BOX厚度是期望的。如上所述，牺牲衬底100以及外延层200包括硅。因此，氧化物层300可以包括SiO2。需要说明的是，氧化物层300的形成方法不限于氧化工艺。在一些替代性实施例中，通过在牺牲衬底100以及外延层200上沉积氧化物材料而不消耗牺牲衬底100以及外延层200来形成氧化物层300。在一些实施例中，氧化物材料包括SiO2或其他合适的氧化物。在一些实施例中，氧化物层300通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或其他合适的方法沉积。在一些实施例中，氧化物层300可以充分防止掺杂剂(例如硼)或杂质从牺牲层100以及外延层200扩散出去。
参照图1B，在外延层200上形成刻蚀终止层402。在一些实施例中，刻蚀终止层402的材料包括SiGe:B。也就是说，刻蚀终止层402是通过在外延层200上沉积SiGe:B层来形成的。在一些实施例中，SiGe:B层通过外延沉积工艺沉积。在一些实施例中，外延沉积包括选择性外延沉积工艺。也就是说，刻蚀终止层402沉积在外延层200上，而不沉积在氧化物层300上。如图1B所示，刻蚀终止层402与下伏的外延层200直接接触。在一些实施例中，刻蚀终止层402处于单晶态(single-crystalline state)。然而，本公开并不限于此。在一些替代性实施例中，刻蚀终止层402可以处于多晶态(polycrystalline state)。
参照图1B以及图1C，在外延层200上形成刻蚀终止层402之后，对刻蚀终止层402进行离子植入工艺IP1。在一些实施例中，通过离子植入工艺IP1将碳原子植入到刻蚀终止层402中，从而形成覆盖在外延层200上的刻蚀终止层400。在一些实施例中，刻蚀终止层400由SiGeC:B制成。在一些实施例中，离子植入工艺IP1的植入能量介于约5keV到约100keV的范围。在一些实施例中，刻蚀终止层400中的碳含量介于约0.5％至约2.0％的范围，且刻蚀终止层400中的锗含量介于约25％至约30％的范围。另一方面，刻蚀终止层400中硼的浓度介于约1x1020原子/cm3到约3x1020原子/cm3的范围。
尽管图1B以及图1C示出了在形成由SiGe:B制成的刻蚀终止层402之后才植入碳原子，但是本公开并不限于此。在一些替代性实施例中，可以在刻蚀终止层402的外延沉积工艺期间引入碳原子。也就是说，在刻蚀终止层402的形成完成后，刻蚀终止层402已经包括SiGeC:B。
参照图1D，在刻蚀终止层400上形成顶盖层500。在一些实施例中，顶盖层500的材料包括元素半导体材料，例如硅、锗、镓、砷等。然而，本公开并不限于此。在一些替代性实施例中，顶盖层500的材料包括合金半导体，例如硅锗、碳化硅锗、磷化砷镓、磷化镓铟等。在一些实施例中，顶盖层500还包括其他特征，例如各种掺杂区、埋入层及/或外延层。举例来说，取决于设计要求，顶盖层500包括各种掺杂区(例如，p型阱或n型阱)。掺杂区掺杂有p型掺杂剂，例如硼或BF2，及/或n型掺杂剂，例如磷或砷。此外，掺杂区可以直接形成在顶盖层500上、在P阱结构中、在N阱结构中、在双阱结构中或者采用凸起结构。在一些实施例中，图1D中所示的结构被称为绝缘体上硅(silicon-on-insulator，SOI)衬底。
参照图1E，在顶盖层500上形成多个晶体管600。在一些实施例中，每一晶体管600包括栅极结构GS、一对间隙壁606以及源极/漏极(source/drain，S/D)区608。在一些实施例中，栅极结构GS包括栅极介电层602以及栅极604。栅极介电层602以及栅极604按照从下到上的顺序形成在顶盖层500上。栅极介电层602包括氧化硅、氮化硅、氮氧化硅、高k介电材料或其组合。需要说明的是，高k介电材料一般为介电常数大于4的介电材料。高k介电材料包括金属氧化物。用于高k介电材料的金属氧化物的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或其组合的氧化物。在一些实施例中，栅极介电层602通过合适的工艺形成，例如CVD、PVD、ALD、可流动化学气相沉积(flowable chemical vapor deposition，FCVD)、热氧化、UV-臭氧氧化或其组合。
如图1E所示，栅极604形成在栅极介电层602上。在一些实施例中，栅极604通过借由合适的工艺(例如ALD、CVD、PVD、电镀或其组合)来沉积金属材料而形成。在一些实施例中，栅极604包括TiN、WN、TaN、Ru、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。尽管未绘示出，但栅极604可以是多层结构。换言之，在一些实施例中，栅极604包括阻障层、功函数层或其组合。
在一些实施例中，间隙壁606形成在栅极结构GS旁。举例来说，间隙壁606形成在栅极介电层602的侧壁以及栅极604的侧壁上。间隙壁606由氧化硅、氮化硅、氧氮化硅、碳化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低k介电材料或其组合形成。需要说明的是，低k介电材料一般为介电常数低于3.9的介电材料。间隙壁606可以为具有包括一个或多个衬层(liner layer)的多层结构。衬层包括介电材料，例如氧化硅、氮化硅及/或其他合适的材料。间隙壁606的形成可以通过沉积合适的介电材料以及各向异性地刻蚀掉介电材料来实现。
如上所述，顶盖层500可以包括各种掺杂区。在一些实施例中，这些掺杂区用作晶体管600的S/D区608。在一些实施例中，S/D区608掺杂有p型掺杂剂。然而，本公开并不限于此。在一些替代性实施例中，S/D区608掺杂有n型掺杂剂。在一些实施例中，通过刻蚀或其他合适的工艺移除部分的顶盖层500，并且通过外延生长在中空区域中形成掺杂剂。举例来说，包括SiGe、SiC或其他合适材料的外延层形成S/D区608。然而，本公开并不限于此。在一些替代性实施例中，掺杂剂通过离子植入被掺杂到S/D区608中。
在一些实施例中，顶盖层500还包括隔离区(未绘示出)，且所述隔离区被形成以隔离相邻的晶体管600。隔离区利用隔离技术，例如局部氧化硅(local oxidation ofsilicon，LOCOS)或浅沟槽隔离(shallow trench isolation，STI)来将各种区电性隔离。在一些实施例中，隔离区包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或其组合。
如图1E所示，晶体管600是平面金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管。然而，本公开并不限于此。在一些替代性实施例中，晶体管600可以是鳍式场效应(Fin Field-Effect，FinFET)晶体管或其他类型的晶体管。
在一些实施例中，在晶体管600的形成期间，图1E中所示的结构会经受各种高温工艺。举例来说，源极/漏极区608的外延生长的工艺温度介于约420℃至约500℃的范围。通过去耦合等离子体氮化(decoupled plasma nitridation，DPN)及/或后氮化退火(postnitridation annealing，PNA)处理栅极介电层602的工艺温度介于约350℃至约650℃的范围。通过快速热退火(rapid thermal annealing，RTA)以及快速退火(flash annealing)进一步加工晶体管600的工艺温度分别介于约850℃至约950℃的范围以及约1050℃至约1150℃的范围。通常，这些高温工艺会导致刻蚀终止层中的硼原子扩散到相邻的外延层200以及相邻的顶盖层500中，从而导致装置性能下降。然而，如上所述，刻蚀终止层400植入了碳原子。这些碳原子能够阻止硼原子从刻蚀终止层400中扩散出。也就是说，通过在刻蚀终止层400中植入碳原子，硼原子被困在刻蚀终止层400内，从而可以充分消除硼扩散的问题。这样，可以确保后续形成的装置的性能。
如图1E所示，在晶体管600上形成介电层700以及接触图案800。在一些实施例中，介电层700形成为包封晶体管600。介电层700包括例如氧化硅、氧氮化硅、碳掺杂氧化硅(例如，SiCOH)及/或它们的组合。在一些实施例中，介电层700通过FCVD、CVD、高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDPCVD)、次大气压化学气相沉积(sub-atmospheric chemical vapor deposition，SACVD)、旋涂或其他合适的方法形成为合适的厚度。为简单起见，介电层700在图1E中被绘示为一个块状层，但应理解的是，介电层700可由多个介电层构成。
在一些实施例中，接触图案800嵌入在介电层700中。在一些实施例中，每一接触图案800包括通孔图案802以及布线图案804。如图1E所示，通孔图案802垂直延伸而布线图案804水平延伸。也就是说，通孔图案802可以垂直于布线图案804。在一些实施例中，通孔图案802的一端连接到布线图案804且另一端连接到晶体管600的栅极604。也就是说，接触图案800与晶体管600电连接。在一些实施例中，接触图案800包括具有优良导电性的金属材料。举例来说，接触图案800包括铜、钨、钴、其合金或其组合。
在一些实施例中，晶体管600、介电层700以及接触图案800被统称为元件层DL。举例来说，如图1E所示，元件层DL形成在顶盖层500上。
参照图1F，将处置衬底900与元件层DL接合。举例来说，处置衬底900与介电层700接合。在一些实施例中，处置衬底900通过熔接接合(fusion bonding)与元件层DL接合。取决于未来的应用，处置衬底900可以是具有可接合特性(例如，低表面粗糙度及低翘曲)的廉价机械支撑板。在一些实施例中，处置衬底900不具有有源元件以及无源元件。在一些实施例中，处置衬底900也不具有布线。举例来说，处置衬底900可以是空白衬底，且纯粹用作支撑组件而不提供任何信号传输功能。在一些实施例中，处置衬底900包括硅。在一些实施例中，处置衬底900包括单晶硅。在一些替代性实施例中，处置衬底900包括多晶硅。
在一些实施例中，在接合工艺之前，借由标准湿化学RCA清洁浴步骤清洁衬底或晶片，以将颗粒、有机物以及金属污染物移除，然后用Marangoni或合适的工艺干燥。在一些实施例中，在等离子体中处理一个或两个衬底以额外激活表面，从而提高接合成功率。可以使用独立的等离子体工具或积体在接合工具中的等离子体模块。
参照图1F以及图1G，将图1F所示的结构颠倒过来。此后，移除氧化物层300。在一些实施例中，通过刻蚀工艺及/或平坦化工艺移除氧化物层300。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。在一些实施例中，用于湿式刻蚀的刻蚀剂包括稀释的氢氟酸(diluted hydrofluoric acid，DHF)等。另一方面，干式刻蚀包括例如反应离子刻蚀(reactive ion etch，RIE)、电感耦合等离子体(inductivelycoupled plasma，ICP)刻蚀、电子回旋共振(electron cyclotron resonance，ECR)刻蚀、中性束刻蚀(neutral beam etch，NBE)等。在一些实施例中，平坦化工艺包括机械研磨工艺及/或化学机械抛光(chemical mechanical polishing，CMP)工艺。
在将氧化物层300完全移除后，对牺牲衬底100进行第一刻蚀工艺，以移除牺牲衬底100。在一些实施例中，第一刻蚀工艺包括干式刻蚀工艺或湿式刻蚀工艺。干式刻蚀工艺包括例如RIE、ICP刻蚀、ECR刻蚀、NBE等。当第一刻蚀工艺为湿式刻蚀工艺时，用于移除牺牲衬底100的刻蚀剂包括氢氟酸(hydrofluoric acid，HF)、硝酸(nitric acid，HNO3)和乙酸(acetic acid；CH3COOH)的组合。也就是说，第一刻蚀工艺是氢氟酸/硝酸/乙酸(HNA)刻蚀。在一些实施例中，用于第一刻蚀工艺的刻蚀剂对于牺牲衬底100的材料具有第一刻蚀速率并且对于外延层200的材料具有第二刻蚀速率。在一些实施例中，第二刻蚀速率小于第一刻蚀速率。例如，第一刻蚀速率比第二刻蚀速率快约90至约100倍。因此，外延层200可以用作第一刻蚀工艺的刻蚀终止层。也就是说，牺牲衬底100可以被完全移除，而外延层200几乎没有被损坏。
参照图1G以及图1H，对外延层200进行第二刻蚀工艺以移除外延层200。在一些实施例中，第二刻蚀工艺包括干式刻蚀工艺或湿式刻蚀工艺。干式刻蚀工艺包括例如RIE、ICP刻蚀、ECR刻蚀、NBE等。当第二刻蚀工艺为湿式刻蚀工艺时，移除外延层200的刻蚀剂包括四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)。在一些实施例中，用于第二刻蚀工艺的刻蚀剂对于外延层200的材料具有第三刻蚀速率并且对于刻蚀终止层400的材料具有第四刻蚀速率。在一些实施例中，第四刻蚀速率小于第三刻蚀速率。例如，第三刻蚀速率比第四刻蚀速率快约90至约100倍。因此，刻蚀终止层400可以用作第二刻蚀工艺的刻蚀终止层。也就是说，外延层200可以被完全移除，而刻蚀终止层400几乎没有被损坏。
参照图1H以及图1I，对刻蚀终止层400进行第三刻蚀工艺以移除刻蚀终止层400。在一些实施例中，第三刻蚀工艺包括干式刻蚀工艺或湿式刻蚀工艺。干式刻蚀工艺包括例如RIE、ICP刻蚀、ECR刻蚀、NBE等。当第三刻蚀工艺是湿式刻蚀工艺时，用于移除刻蚀终止层400的刻蚀剂包括氢氟酸、过氧化氢(hydrogen peroxide，H2O2)和乙酸的组合。在一些实施例中，用于第三刻蚀工艺的刻蚀剂对于刻蚀终止层400的材料具有第五刻蚀速率并且对于顶盖层500的材料具有第六刻蚀速率。在一些实施例中，第六刻蚀速率小于第五刻蚀速率。例如，第五刻蚀速率比第六刻蚀速率快约50至约100倍。因此，顶盖层500可以用作第三刻蚀工艺的刻蚀终止层。也就是说，刻蚀终止层400可以被完全移除，而顶盖层500几乎没有被损坏。
在一些实施例中，通过采用不同刻蚀剂的三步刻蚀工艺，可以有效地控制牺牲层100、外延层200以及刻蚀终止层400的移除。因此，顶盖层500的厚度在整个顶盖层500上可以非常均匀，且顶盖层500的总厚度变化(total thickness variation，TTV)可为低的。在一些实施例中，顶盖层500的TTV介于约500到约1500埃的范围。也就是说，如图1I所示的顶盖层500的顶表面基本上是平坦的。
参照图1J，在顶盖层500中形成多个导电接触件1002。在一些实施例中，导电接触件1002嵌入在顶盖层500中。举例来说，导电接触件1002穿透顶盖层500而与晶体管600的源极/漏极区608直接接触。换言之，导电接触件1002与晶体管600的源极/漏极区608电连接。
如图1J所示，在顶盖层500以及介电层700中形成多个导电接触件1004。在一些实施例中，导电接触件1004嵌入在顶盖层500以及介电层700中。举例来说，导电接触件1004穿透顶盖层500且进一步延伸到介电层700中以与接触图案800的布线图案804直接接触。如上所述，接触图案800与晶体管600的栅极604电连接。因此，导电接触件1004通过接触图案800与晶体管600电连接。
在一些实施例中，导电接触件1002、1004的材料与接触图案800的材料相同。然而，本公开并不限于此。在一些替代性实施例中，导电接触件1002、1004与接触图案800可以由不同的材料制成。在一些实施例中，导电接触件1002、1004包括具有优良导电性的金属材料。举例来说，导电接触件1002、1004包括铜、钨、钴、其合金或其组合。
参照图1K，在顶盖层500的与元件层DL相对的面上形成电源轨(power rail)1100以得到半导体装置10。在一些实施例中，电源轨1100包括介电层1102、多个导电图案1104以及多个导通孔1106。为简单起见，介电层1102被绘示为单个介电层，且导电图案1104被绘示为嵌入在介电层1102中。然而，从制造工艺的角度来看，介电层1102由至少两个介电层构成，且导电图案1104夹在两个相邻的介电层之间。在一些实施例中，位于不同水平高度的导电图案1104通过导通孔1106相互连接。换言之，导电图案1104通过导通孔1106彼此电连接。
在一些实施例中，介电层1102包括氧化硅、氧氮化硅、碳掺杂氧化硅(例如，SiCOH)及/或其组合。然而，本公开并不限于此。在一些替代性实施例中，介电层1102包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)或任何其他合适的聚合物系介电材料。介电层1102可通过合适的制造技术形成，例如旋涂、CVD、PECVD等。在一些实施例中，导电图案1104以及导通孔1106的材料包括铝、钛、铜、镍、钨或其合金。导电图案1104以及导通孔1106可以通过电镀、沉积及/或光刻和刻蚀形成。在一些实施例中，导电图案1104以及下伏的导通孔1106可以同时形成。值得注意的是，图1K中所示的介电层1102的数量、导电图案1104的数量以及导通孔1106的数量仅用于例示说明，且本发明并不以此为限。在一些替代性实施例中，取决于电路设计，可以形成更少或更多层的介电层1102、导电图案1104或导通孔1106。
如图1K所示，电源轨1100通过导电接触件1002、1004与元件层DL电连接。举例来说，导电接触件1002电连接电源轨1100的导电图案1104与晶体管600的源极/漏极区608。同时，导电接触件1004电连接电源轨1100的导电图案1104与晶体管600的栅极结构GS。在一些实施例中，电源轨1100用作晶体管600的接地或电源。
图2A至图2M是根据本公开的一些替代性实施例的半导体装置20的制造工艺的示意性剖视图。参照图2A，提供牺牲衬底100’。在一些实施例中，牺牲衬底100’包括半导体材料。举例来说，牺牲衬底100’包括硅。在一些实施例中，牺牲衬底100’包括单晶硅。在一些替代性实施例中，牺牲衬底100’包括多晶硅。在一些实施例中，牺牲衬底100’轻掺杂有掺杂剂。举例来说，牺牲衬底100’掺杂有p型掺杂剂，例如硼或BF2。也就是说，在一些实施例中，牺牲衬底100’被称为P-硅晶片。在一些实施例中，在进一步减薄操作期间牺牲衬底100’被完全移除。因此，牺牲衬底100’可以是档次较低的非常便宜的晶片。举例来说，牺牲衬底100’是测试晶片或甚至是机械晶片。
参照图2B，在牺牲衬底100’上形成刻蚀终止层1200。在一些实施例中，刻蚀终止层1200的材料包括SiGe。也就是说，刻蚀终止层1200是通过在牺牲衬底100’上沉积SiGe层而形成的。在一些实施例中，SiGe层通过外延沉积工艺沉积。在一些实施例中，外延沉积包括选择性外延沉积工艺。在一些实施例中，刻蚀终止层1200形成为约30nm至约100nm的厚度。在一些实施例中，刻蚀终止层1200中的锗的含量在约20％至约30％的范围内。如图2B所示，刻蚀终止层1200与下伏的牺牲衬底100’直接接触。在一些实施例中，刻蚀终止层1200处于单晶态。然而，本公开并不限于此。在一些替代性实施例中，刻蚀终止层1200可以处于多晶态。
参照图2C，在牺牲衬底100’上形成刻蚀终止层1200之后，对刻蚀终止层1200上执行离子植入工艺IP2。在一些实施例中，通过离子植入工艺IP2将氧原子OP植入到刻蚀终止层1200中。在一些实施例中，氧原子OP被植入到以刻蚀终止层1200的沿厚度方向较深的深度中，而使得氧原子OP相较于刻蚀终止层1200的顶表面更靠近刻蚀终止层1200的底表面。然而，氧原子OP没有到达刻蚀终止层1200的底表面。也就是说，在离子植入工艺IP2之后，牺牲衬底100’与植入到刻蚀终止层1200中的氧原子OP间隔开。在一些实施例中，离子植入工艺IP2的植入能量介于约5keV到约100keV的范围。在一些实施例中，氧原子OP的掺杂浓度介于约1x1017cm-3到约3x1017cm-3的范围。在这个阶段，氧原子OP随机分散在刻蚀终止层1200的下部。
参照图2D以及图2E，对经掺杂的刻蚀终止层1200执行热退火工艺TA以将刻蚀终止层1200的一部分(即下部)转变为氧化物层1300。在一些实施例中，热退火工艺TA在约1200℃至约1300℃范围内的温度下进行。在一些实施例中，热退火工艺TA的持续时间在约5小时至约8小时的范围内。在一些实施例中，图2D中所示的结构被放置在充满氮气的腔室中且热退火工艺TA在氮气环境中进行。在一些实施例中，氧化物层1300包括SiO2。在一些实施例中，在执行热退火工艺TA之后，剩余的刻蚀终止层1200中的SiGe处于完全松弛状态(fullyrelaxed state)。如上所述，刻蚀终止层1200包括锗。在一些实施例中，刻蚀终止层1200中的锗原子会在热退火工艺TA期间推挤刻蚀终止层1200中掺杂的氧原子OP，从而允许形成的氧化物层1300具有平滑的表面。换句话说，锗原子允许形成的氧化物层1300自对准(self-aligned)。举例来说，可在氧化物层1300与剩余的刻蚀终止层1200之间看到平滑的界面。在一些实施例中，氧原子OP可以在热退火工艺TA期间被锗原子进一步向下推挤以到达原始的刻蚀终止层1200的底表面。因此，在热退火工艺TA之后形成的氧化物层1300可与牺牲衬底100’直接接触，且在氧化物层1300与牺牲衬底100’之间可以看到平滑的界面。也就是说，氧化物层1300形成在牺牲衬底100’与剩余的刻蚀终止层1200之间。然而，本公开并不限于此。在一些替代性实施例中，氧原子OP没有到达原始的刻蚀终止层1200的底表面，因此形成的氧化物层1300嵌入在剩余的刻蚀终止层1200中。这种情况如图3所示。图3是根据本公开的一些替代性实施例的半导体装置20的制造工艺的中间阶段的示意性剖视图。参照图3，当氧原子OP未到达原始的刻蚀终止层1200的底表面时，所得结构可具有下述从下到上的堆叠：牺牲层100’、第一刻蚀终止层1200a(即原始的刻蚀终止层1200的底部)、氧化物层1300(即通过氧化原始的刻蚀终止层1200的中间部分获得的层)以及第二刻蚀终止层1200b(即原始的刻蚀终止层1200的顶部)。在一些实施例中，第一刻蚀终止层1200a的厚度显著地小于氧化物层1300的厚度。类似地，第一刻蚀终止层1200a的厚度显著地小于第二刻蚀终止层1200b的厚度。
通常，在牺牲衬底与刻蚀终止层之间形成氧化物层通常需要接合两种不同的衬底(即，将衬底与牺牲衬底接合且将衬底与刻蚀终止层接合)。然而，这样的工艺通常成本较高，并且需要精确的接合精度。如图2C以及图2D所示，氧化物层1300是通过氧化刻蚀终止层1200的一部分形成的。由于氧化物层1300可以通过将氧原子OP植入到刻蚀终止层1200中然后进行热退火工艺TA来容易地形成，因此可以有效地降低制造成本并且可以充分简化工艺复杂度。
参照图2F，在刻蚀终止层1200上形成顶盖层500。图2F中的顶盖层500与图1D中的顶盖层500类似，故在此不再赘述。在一些实施例中，图2F中所示的结构可以被称为SOI衬底。
参照图2G，在顶盖层500上形成元件层DL。在一些实施例中，元件层DL包括晶体管600、介电层700以及接触图案800。图2G中的元件层DL、晶体管600、介电层700以及接触图案800分别与图1E中的元件层DL、晶体管600、介电层700以及接触图案800类似，故在此不再赘述。
参照图2H，将处置衬底900与元件层DL接合。图2H中的处置衬底900与图1F中的处置衬底类似，故在此不再赘述。
参照图2H以及图2I，将图2H所示的结构颠倒过来。此后，对牺牲衬底100’进行第一刻蚀工艺以移除牺牲衬底100’。在一些实施例中，第一刻蚀工艺包括干式刻蚀工艺或湿式刻蚀工艺。干式刻蚀工艺包括例如RIE、ICP刻蚀、ECR刻蚀、NBE等。当第一刻蚀工艺为湿式刻蚀工艺时，用于移除牺牲层100’的刻蚀剂包括四甲基氢氧化铵(TMAH)。在一些实施例中，刻蚀剂中TMAH的化学含量为约2％至约3％。举例来说，刻蚀剂中TMAH的化学含量约为2.38％。在一些实施例中，用于第一刻蚀工艺的刻蚀剂对于牺牲衬底100’的材料具有第一刻蚀速率并且对于氧化物层1300的材料具有第二刻蚀速率。在一些实施例中，第二刻蚀速率小于第一刻蚀速率。例如，第一刻蚀速率比第二刻蚀速率快约900至约1000倍。因此，氧化物层1300可以用作第一刻蚀工艺的刻蚀终止层。也就是说，牺牲衬底100’可以被完全移除，而氧化物层1300几乎没有被损坏。
参照图2I以及图2J，对氧化物层1300进行第二刻蚀工艺以移除氧化物层1300。在一些实施例中，第二刻蚀工艺包括干式刻蚀工艺或湿式刻蚀工艺。干式刻蚀工艺包括例如RIE、ICP刻蚀、ECR刻蚀、NBE等。当第二刻蚀工艺为湿式刻蚀工艺时，移除氧化物层1300的刻蚀剂包括稀释的氢氟酸(DHF)。在一些实施例中，在DHF中，水与氢氟酸的比例为约100:1。在一些实施例中，用于第二刻蚀工艺的刻蚀剂对于氧化物层1300的材料具有第三刻蚀速率并且对于刻蚀终止层1200的材料具有第四刻蚀速率。在一些实施例中，第四刻蚀速率小于第三刻蚀速率。例如，第三刻蚀速率比第四刻蚀速率快约90至约100倍。因此，刻蚀终止层1200可以用作第二刻蚀工艺的刻蚀终止层。也就是说，氧化物层1300可以被完全移除，而刻蚀终止层1200几乎没有被损坏。
参照图2J以及图2K，对刻蚀终止层1200进行第三刻蚀工艺以移除刻蚀终止层1200。在一些实施例中，第三刻蚀工艺包括干式刻蚀工艺或湿式刻蚀工艺。干式刻蚀工艺包括例如RIE、ICP刻蚀、ECR刻蚀、NBE等。当第三刻蚀工艺是湿式刻蚀工艺时，用于移除刻蚀终止层1200的刻蚀剂包括氢氟酸(HF)、过氧化氢(H2O2)和乙酸(CH3COOH)的组合。在一些实施例中，HF:H2O2:CH3COOH的比率为约1:2:3。在一些实施例中，用于第三刻蚀工艺的刻蚀剂对于刻蚀终止层1200的材料具有第五刻蚀速率并且对于顶盖层500的材料具有第六刻蚀速率。在一些实施例中，第六刻蚀速率小于第五刻蚀速率。例如，第五刻蚀速率比第六刻蚀速率快约50至约100倍。因此，顶盖层500可以用作第三刻蚀工艺的刻蚀终止层。也就是说，刻蚀终止层1200可以被完全移除，而顶盖层500几乎没有被损坏。
在一些实施例中，通过采用不同刻蚀剂的三步刻蚀工艺，可以有效地控制牺牲层100’、氧化物层1300以及刻蚀终止层1200的移除。因此，顶盖层500的厚度在整个顶盖层500上可以非常均匀，且顶盖层500的TTV可为低的。在一些实施例中，顶盖层500的TTV介于约500到约1500埃的范围。也就是说，如图2K所示的顶盖层500的顶表面基本上是平坦的。
参照图2L，在顶盖层500中形成多个导电接触件1002。同时，在顶盖层500以及介电层700中形成多个导电接触件1004。图2L中的导电接触件1002以及导电接触件1004分别与图1J中的导电接触件1002以及导电接触件1004相似，故在此不再赘述。
参照图2M，在顶盖层500的与元件层DL相对的面上形成电源轨1100以得到半导体装置20。图2M中的电源轨1100与图1K中的电源轨1100类似，故在此不再赘述。在一些实施例中，电源轨1100用作晶体管600的接地或电源。
根据本公开的一些实施例，一种半导体装置的制造方法包括以下步骤。提供牺牲衬底。在所述牺牲衬底上形成外延层。在所述外延层上形成刻蚀终止层。将碳原子植入所述刻蚀终止层中。在所述刻蚀终止层上形成顶盖层以及元件层。将处置衬底接合到所述元件层。从所述处置衬底移除所述牺牲衬底、所述外延层以及具有所述碳原子的所述刻蚀终止层。
根据本公开的一些实施例，所述半导体装置的制造方法更包括形成覆盖所述牺牲衬底的侧壁以及底表面的氧化物层。
根据本公开的一些实施例，所述氧化物层形成为进一步覆盖所述外延层的侧壁。
根据本公开的一些实施例，所述半导体装置的制造方法更包括在移除所述牺牲衬底之前移除所述氧化物层。
根据本公开的一些实施例，所述半导体装置的制造方法更包括在所述顶盖层的与所述元件层相对的面上形成电源轨。
根据本公开的一些实施例，所述半导体装置的制造方法更包括形成穿透所述顶盖层的导电接触件以电连接所述电源轨与所述元件层。
根据本公开的一些实施例，在所述外延层上形成所述刻蚀终止层包括在所述外延层上沉积SiGe:B层。
根据本公开的一些实施例，移除所述牺牲衬底、所述外延层以及具有所述碳原子的所述刻蚀终止层包括至少以下步骤。使用氢氟酸(hydrofluoric acid，HF)、硝酸(nitricacid，HNO3)和乙酸(acetic acid，CH3COOH)的组合移除所述牺牲衬底。使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)移除所述外延层。使用氢氟酸、过氧化氢(hydrogen peroxide，H2O2)和乙酸的组合移除所述刻蚀终止层。
根据本公开的一些替代性实施例，一种半导体装置的制造方法包括至少以下步骤。提供牺牲衬底。在所述牺牲衬底上形成刻蚀终止层。所述刻蚀终止层的一部分被氧化以在所述牺牲衬底与剩余的所述刻蚀终止层之间形成氧化物层。在所述剩余的所述刻蚀终止层上形成顶盖层。执行第一刻蚀工艺以移除所述牺牲衬底。执行第二刻蚀工艺以移除所述氧化物层。执行第三刻蚀工艺以移除所述剩余的所述刻蚀终止层。所述第一刻蚀工艺、所述第二刻蚀工艺以及所述第三刻蚀工艺的刻蚀剂不同。
根据本公开的一些替代性实施例，所述刻蚀终止层由SiGe形成且所述氧化物层由SiO2形成。
根据本公开的一些替代性实施例，所述刻蚀终止层中的锗的含量在约20％至约30％的范围内。
根据本公开的一些替代性实施例，所述第一刻蚀工艺的所述刻蚀剂包括四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)，所述第二刻蚀工艺的所述刻蚀剂包括稀释的氢氟酸(diluted hydrofluoric acid，DHF)，且所述第三刻蚀工艺的所述刻蚀剂包括氢氟酸(hydrofluoric acid，HF)、过氧化氢(hydrogen peroxide，H2O2)和乙酸(aceticacid，CH3COOH)的组合。
根据本公开的一些替代性实施例，一种半导体装置的制造方法包括至少以下步骤。提供牺牲衬底。在所述牺牲衬底上形成刻蚀终止层。将氧原子植入所述刻蚀终止层中。执行热退火工艺以将所述刻蚀终止层的下部转换为氧化物层。在所述刻蚀终止层上形成顶盖层。在所述顶盖层上形成元件层。将处置衬底接合到所述元件层。从所述处置衬底移除所述牺牲衬底、所述氧化物层以及所述刻蚀终止层。
根据本公开的一些替代性实施例，所述氧化物层形成在所述牺牲衬底与所述刻蚀终止层之间。
根据本公开的一些替代性实施例，所述氧原子的掺杂浓度介于约1x1017cm-3到约3x1017cm-3的范围。
根据本公开的一些替代性实施例，所述热退火工艺在约1200℃至约1300℃范围内的温度下进行。
根据本公开的一些替代性实施例，所述半导体装置的制造方法更包括在所述顶盖层的与所述元件层相对的面上形成电源轨。
根据本公开的一些替代性实施例，形成所述元件层包括形成栅极结构，且所述的半导体装置的制造方法更包括形成穿透所述顶盖层的导电接触件以电连接所述电源轨与所述栅极结构。
根据本公开的一些替代性实施例，移除所述牺牲衬底、所述氧化物层以及所述刻蚀终止层包括至少以下步骤。使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)移除所述牺牲衬底。使用稀释的氢氟酸(diluted hydrofluoric acid，DHF)移除所述氧化物层。使用氢氟酸(hydrofluoric acid，HF)、过氧化氢(hydrogen peroxide，H2O2)和乙酸(acetic acid，CH3COOH)的组合移除所述刻蚀终止层。
根据本公开的一些替代性实施例，所述氢氟酸:所述过氧化氢:所述乙酸的比率约为1:2:3。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (10)

1.一种半导体装置的制造方法，包括：
提供牺牲衬底；
在所述牺牲衬底上形成外延层；
在所述外延层上形成刻蚀终止层；
将碳原子植入所述刻蚀终止层中；
在所述刻蚀终止层上形成顶盖层以及元件层；
将处置衬底接合到所述元件层；以及
从所述处置衬底移除所述牺牲衬底、所述外延层以及具有所述碳原子的所述刻蚀终止层。
2.根据权利要求1所述的半导体装置的制造方法，还包括形成覆盖所述牺牲衬底的侧壁以及底表面的氧化物层。
3.根据权利要求1所述的半导体装置的制造方法，其中在所述外延层上形成所述刻蚀终止层包括在所述外延层上沉积SiGe:B层。
4.一种半导体装置的制造方法，包括：
提供牺牲衬底；
在所述牺牲衬底上形成刻蚀终止层；
氧化所述刻蚀终止层的一部分以在所述牺牲衬底与剩余的所述刻蚀终止层之间形成氧化物层；
在所述剩余的所述刻蚀终止层上形成顶盖层；
执行第一刻蚀工艺以移除所述牺牲衬底；
执行第二刻蚀工艺以移除所述氧化物层；以及
执行第三刻蚀工艺以移除所述剩余的所述刻蚀终止层，其中所述第一刻蚀工艺、所述第二刻蚀工艺以及所述第三刻蚀工艺的刻蚀剂不同。
5.根据权利要求4所述的半导体装置的制造方法，其中所述刻蚀终止层由SiGe形成且所述氧化物层由SiO2形成。
6.根据权利要求4所述的半导体装置的制造方法，其中所述第一刻蚀工艺的所述刻蚀剂包括四甲基氢氧化铵，所述第二刻蚀工艺的所述刻蚀剂包括稀释的氢氟酸，且所述第三刻蚀工艺的所述刻蚀剂包括氢氟酸、过氧化氢和乙酸的组合。
7.一种半导体装置的制造方法，包括：
提供牺牲衬底；
在所述牺牲衬底上形成刻蚀终止层；
将氧原子植入所述刻蚀终止层中；
执行热退火工艺以将所述刻蚀终止层的下部转换为氧化物层；
在所述刻蚀终止层上形成顶盖层；
在所述顶盖层上形成元件层；
将处置衬底接合到所述元件层；以及
从所述处置衬底移除所述牺牲衬底、所述氧化物层以及所述刻蚀终止层。
8.根据权利要求7所述的半导体装置的制造方法，其中所述氧化物层形成在所述牺牲衬底与所述刻蚀终止层之间。
9.根据权利要求7所述的半导体装置的制造方法，其中所述氧原子的掺杂浓度介于约1x1017cm-3到约3x1017cm-3的范围。
10.根据权利要求7所述的半导体装置的制造方法，其中所述热退火工艺在约1200℃至约1300℃范围内的温度下进行。
CN202210150371.2A 2021-08-30 2022-02-18 半导体装置的制造方法 Pending CN115513136A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/461,991 2021-08-30
US17/461,991 US11923237B2 (en) 2021-08-30 2021-08-30 Manufacturing method of semiconductor device

Publications (1)

Publication Number Publication Date
CN115513136A true CN115513136A (zh) 2022-12-23

Family

ID=84500673

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210150371.2A Pending CN115513136A (zh) 2021-08-30 2022-02-18 半导体装置的制造方法

Country Status (3)

Country Link
US (3) US11923237B2 (zh)
CN (1) CN115513136A (zh)
TW (1) TW202310171A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US9570431B1 (en) 2015-07-28 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer for integrated packages

Also Published As

Publication number Publication date
TW202310171A (zh) 2023-03-01
US20230377946A1 (en) 2023-11-23
US20240170326A1 (en) 2024-05-23
US11923237B2 (en) 2024-03-05
US20230065473A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US11842965B2 (en) Backside power rail structure and methods of forming same
US11450757B2 (en) FinFET device and methods of forming
US10872776B2 (en) Structure and formation method of semiconductor device structure
CN110838488A (zh) 半导体装置与其形成方法
US10204985B2 (en) Structure and formation method of semiconductor device structure
US10453741B2 (en) Method for forming semiconductor device contact
US20060118918A1 (en) Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
CN106531686B (zh) 互连结构和其制造方法及半导体器件
CN106531805B (zh) 互连结构及其制造方法以及使用互连结构的半导体器件
KR102418726B1 (ko) 반도체 디바이스 및 방법
US11557510B2 (en) Spacers for semiconductor devices including backside power rails
KR20210133850A (ko) 반도체 디바이스 및 방법
US20240186179A1 (en) Methods of Forming Spacers for Semiconductor Devices Including Backside Power Rails
JP2011238780A (ja) 半導体装置及びその製造方法
US9954067B2 (en) Semiconductor device and manufacturing method thereof
US20220367187A1 (en) Semiconductor Device and Method of Manufacture
US11646238B2 (en) Dual crystal orientation for semiconductor devices
US11923237B2 (en) Manufacturing method of semiconductor device
CN112750824A (zh) 半导体装置
US8039339B2 (en) Separate layer formation in a semiconductor device
US20110278678A1 (en) Semiconductor device and method for manufacturing same
US11855040B2 (en) Ion implantation with annealing for substrate cutting
US11532628B2 (en) Semiconductor device and method
US20230411492A1 (en) Structure and formation method of semiconductor device with gate stack

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination