CN113948446A - 半导体工艺以及半导体结构 - Google Patents
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Abstract
本申请提供了一种半导体工艺以及半导体结构，该半导体工艺包括：提供第一基底和第二基底，第一基底包括依次层叠的第一衬底、富陷阱层以及致密层，第二基底包括依次层叠的第二衬底以及有源层；在第一基底的裸露表面上形成介电层，形成第一键合基底，和/或，在第二基底的裸露表面上形成介电层，形成第二键合基底；以介电层作为键合界面，对以下之一进行键合：第一基底和第二键合基底、第一键合基底和第二基底、第一键合基底和第二键合基底，得到键合结构；去除键合结构的第二衬底，以使得有源层裸露。本申请通过在富陷阱层上形成致密层，可得到表面较为平坦的富陷阱层。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体工艺以及半导体结构。
背景技术
随着微电子技术的不断发展，高性能与集成度的多功能IC(Integrated CircuitChip，集成电路)研发对材料的要求越来越高，绝缘体上硅SOI(Silicon-on-Insulator)材料是新型的集成电路材料，被诸多学者誉为“21世纪的新型硅基集成电路技术”。与体硅相比，SOI具有无闩锁、高速、低压、低功耗和抗辐照等优点。此外，高集成度的要求，使得金属氧化物半导体场效应晶体管MOSFET的尺寸不断减小，相应的栅氧化物厚度也不断减小。
现有技术中，HR(High resistivity，高电阻率)SOI的制作过程中，为了缓解重结晶造成的表面粗糙度以及电荷捕获均匀性的问题，会在HR硅衬底上设置足够厚的多晶硅层，再经过平坦化步骤移除一定厚度的多晶硅，使得移除后的多晶硅层的厚度达到预定厚度。这增加了HR SOI的工艺复杂度。
因此，亟需一种方法，来简化现有技术中HR SOI的制作工艺。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体工艺以及半导体结构，以解决现有技术中HR SOI的制作工艺较为复杂的问题。
根据本发明实施例的一个方面，提供了一种半导体工艺，包括：提供第一基底和第二基底，所述第一基底包括依次层叠的第一衬底、富陷阱层以及致密层，所述第二基底包括依次层叠的第二衬底以及有源层；在所述第一基底的裸露表面上形成介电层，形成第一键合基底，和/或，在所述第二基底的裸露表面上形成所述介电层，形成第二键合基底；以所述介电层作为键合界面，对以下之一进行键合：所述第一基底和所述第二键合基底、所述第一键合基底和所述第二基底、所述第一键合基底和所述第二键合基底，得到键合结构；去除所述键合结构的所述第二衬底，以使得所述有源层裸露。
可选地，提供所述第一基底，包括：提供所述第一衬底；向所述第一衬底所在的反应室中通入预定气体，以在所述第一衬底的裸露表面上形成所述富陷阱层，所述预定气体包括硅烷、乙硅烷、丙硅烷、甲烷以及甲基硅烷中的至少一种；在300℃～1000℃温度范围内，在所述富陷阱层的裸露表面上沉积致密材料，形成所述致密层。
可选地，提供所述第二基底，包括：提供第二预备基底，所述第二预备基底包括依次层叠的第二衬底和预备有源层；在所述预备有源层中形成射频部件，或者在所述预备有源层的裸露表面上形成所述射频部件，得到所述有源层。
可选地，提供所述第二预备基底，包括：提供第二预备衬底；在所述第二预备衬底中形成离子层，所述离子层沿预定方向将所述第二预备衬底分成所述第二衬底和所述预备有源层，所述预定方向垂直于所述第二预备衬底的厚度方向，去除所述键合结构的所述第二衬底，包括：对所述键合结构进行热处理，使得所述键合结构沿所述离子层断裂，以去除所述第二衬底。
可选地，在提供第一基底和第二基底之后，在所述第一基底的裸露表面上形成介电层，形成第一键合基底之前，所述半导体工艺还包括：对所述第一基底进行退火处理；去除所述致密层，在所述第一基底的裸露表面上形成介电层，形成第一键合基底，包括：在所述富陷阱层的裸露表面上形成所述介电层，形成所述第一键合基底。
可选地，对所述第一基底进行退火处理，包括：在500℃～1500℃温度范围内对所述第一基底进行退火。
可选地，所述富陷阱层的材料包括非晶硅或者多晶硅，所述致密层的材料包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
可选地，所述第一衬底的材料包括碳化硅、锗以及电阻率大于100欧姆·cm的单晶硅中的至少一种。
可选地，所述富陷阱层的厚度为100nm～2000nm，所述介电层的厚度为0.1nm～20nm，所述致密层的厚度为5nm～200nm。
根据本发明实施例的另一方面，还提供了一种半导体结构，所述半导体结构为采用任一种所述的半导体工艺制作得到的。
根据本发明的实施例，所述的半导体工艺中，第二基底包括依次层叠的第二衬底以及有源层，第一基底包括依次叠置的第一衬底、富陷阱层以及致密层，所述致密层可以抑制高温过程中所述富陷阱层表面由于重结晶导致的形变，保证所述富陷阱层的远离所述第一衬底的表面较为平坦，表面粗糙度较低；然后，在所述第一基底上和/或在所述第二基底上形成介电层，并对形成了所述介电层的两个基底进行键合，得到键合结构，即包括三种情况，第一种，在所述第一基底上形成所述介电层，形成第一键合基底，对所述第一键合基底和所述第二基底进行键合；第二种，在所述第二基底上形成介电层，形成第二键合基底，对所述第一基底和所述第二键合基底进行键合；第三种，分别在所述第一基底和所述第二基底上形成介电层，形成第一键合基底和第二键合基底，对所述第一键合基底和所述第二键合基底进行键合；最后，去除所述键合结构中的所述第二衬底，使得所述有源层裸露。相比现有技术中在第一衬底上形成较厚的多晶硅层，再对多晶硅层进行平坦化得到富陷阱层造成制作工艺较为复杂的问题，本申请的所述半导体工艺，通过在富陷阱层上形成致密层，可得到表面较为平坦的富陷阱层，这样保证了制作工艺较为简单，工艺成本较低。并且，本申请的所述富陷阱层的厚度较小，保证了其电荷捕获能力较强，保证了得到的半导体结构的性能较好。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的半导体工艺生成的流程示意图；
图2至图5示出了根据本申请的半导体工艺在不同工艺步骤后形成的结构示意图；
图6示出了根据本申请的实施例的半导体结构的示意图。
其中，上述附图包括以下附图标记：
100、第一衬底；101、富陷阱层；102、致密层；200、第二衬底；201、有源层；202、离子层；300、介电层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术中所说的，现有技术中HR SOI的制作工艺较为复杂，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体工艺以及半导体结构。
根据本申请的实施例，提供了一种半导体工艺。
图1是根据本申请实施例的半导体工艺的流程图。如图1所示，该方法包括以下步骤：
步骤S101，提供第一基底和第二基底，如图2所示，上述第一基底包括依次层叠的第一衬底100、富陷阱层101以及致密层102，如图4所示，上述第二基底包括依次层叠的第二衬底200以及有源层201；
步骤S102，在上述第一基底的裸露表面上形成介电层，形成第一键合基底，和/或，如图4所示，在上述第二基底的裸露表面上形成上述介电层300，形成第二键合基底；
步骤S103，以上述介电层300作为键合界面，对以下之一进行键合：上述第一基底和上述第二键合基底、上述第一键合基底和上述第二基底、上述第一键合基底和上述第二键合基底，得到如图5所示的键合结构；
步骤S104，去除上述键合结构的上述第二衬底200，以使得上述有源层201裸露，得到如图6所示的结构。
上述的半导体工艺中，第二基底包括依次层叠的第二衬底以及有源层，第一基底包括依次叠置的第一衬底、富陷阱层以及致密层，上述致密层可以抑制高温过程中上述富陷阱层表面由于重结晶导致的形变，保证上述富陷阱层的远离上述第一衬底的表面较为平坦，表面粗糙度较低；然后，在上述第一基底上和/或在上述第二基底上形成介电层，并对形成了上述介电层的两个基底进行键合，得到键合结构，即包括三种情况，第一种，在上述第一基底上形成上述介电层，形成第一键合基底，对上述第一键合基底和上述第二基底进行键合；第二种，在上述第二基底上形成介电层，形成第二键合基底，对上述第一基底和上述第二键合基底进行键合；第三种，分别在上述第一基底和上述第二基底上形成介电层，形成第一键合基底和第二键合基底，对上述第一键合基底和上述第二键合基底进行键合；最后，去除上述键合结构中的上述第二衬底，使得上述有源层裸露。相比现有技术中在第一衬底上形成较厚的多晶硅层，再对多晶硅层进行平坦化得到富陷阱层造成制作工艺较为复杂的问题，本申请的上述半导体工艺，通过在富陷阱层上形成致密层，可得到表面较为平坦的富陷阱层，这样保证了制作工艺较为简单，工艺成本较低。并且，本申请的上述富陷阱层的厚度较小，保证了其电荷捕获能力较强，保证了得到的半导体结构的性能较好。
具体地，上述致密层为高致密性的材料构成的功能层。
根据本申请的一种具体的实施例，上述富陷阱层的材料包括非晶硅或者多晶硅。更为具体的一种实施例中，上述富陷阱层的材料为非晶硅或者多晶硅。提供上述第一基底，包括：提供上述第一衬底100；向上述第一衬底100所在的反应室中通入预定气体，以在上述第一衬底100的裸露表面上形成上述富陷阱层101，上述预定气体包括硅烷、乙硅烷、丙硅烷、甲烷以及甲基硅烷中的至少一种；在300℃～1000℃温度范围内，在上述富陷阱层101的裸露表面上沉积致密材料，形成上述致密层102，得到如图2所示的第一基底。这样可以较为简单快捷地得到上述第一基底。
一种具体的实施例中，向上述第一衬底所在的反应室中通入上述预定气体的过程中，上述反应室的温度范围为500℃～900℃。
在实际的应用过程中，可以采用现有技术中任意可行的方法形成上述富陷阱层以及上述致密层，另一种具体的实施例中，采用低压力化学气相沉积法(LPCVD，Low PressureChemical Vapor Deposition)或者离子体增强化学的气相沉积法(Plasma EnhancedChemical Vapor Deposition，PECVD)在上述第一衬底的裸露表面上形成上述富陷阱层。采用低压力化学气相沉积法、离子体增强化学的气相沉积法、高密度等离子体化学气相沉积(HDPCVD，High Density Plasma Chemical Vapor Deposition)、有机金属化学气相沉积法(MOCVD，Metal-Organic Chemical Vapor Deposition)、原子层沉积法(ALD，Atomic LayerDeposition)或者物理气相沉积法(PVD，Physical Vapor Deposition)来在上述富陷阱层的裸露表面上沉积上述致密层。
在实际的应用过程中，上述致密层的材料可以选择现有技术中任意可行的材料，根据本申请的一种具体的实施例，上述致密层的材料包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
为了进一步地保证得到上述第二基底的工艺较为简单，根据本申请的另一种具体的实施例，提供上述第二基底，包括：提供第二预备基底，上述第二预备基底包括依次层叠的第二衬底和预备有源层；在上述预备有源层中形成射频部件，或者在上述预备有源层的裸露表面上形成上述射频部件，得到上述有源层。
上述有源层可以包括半导体材料、介电材料、铁电材料和/或子结构体，上述有源层可以包括至少一个腔和在上述腔上的至少一个悬挂元件。
根据本申请的一种具体的实施例，在得到上述键合结构后，可以对上述键合结构进行加热，以增强键合强度，加热温度通常为10℃～125℃，加热持续时间为10s～2h。
根据本申请的再一种具体的实施例，如图4所示，提供上述第二预备基底，包括：提供第二预备衬底；在上述第二预备衬底中形成离子层202，上述离子层202沿预定方向将上述第二预备衬底分成上述第二衬底200和上述预备有源层，上述预定方向垂直于上述第二预备衬底的厚度方向，去除上述键合结构的上述第二衬底，包括：对上述键合结构进行热处理，使得上述键合结构沿上述离子层断裂，以去除上述第二衬底。
具体地，可以通过向上述第二预备衬底中注入物质，以在上述第二预备衬底中形成离子层。
当然，去除上述键合结构的上述第二衬底并不限于上述的方法，本领域技术人员可以采用现有技术中任意可行的方法去除上述第二衬底。本申请的又一种具体的实施例中，去除上述键合结构的上述第二衬底，以使得上述有源层裸露，包括：刻蚀上述键合结构，以去除上述第二衬底，使得上述有源层裸露。再一种具体的实施例中，去除上述键合结构的上述第二衬底，以使得上述有源层裸露，包括：对上述键合结构进行化学机械抛光，以去除上述第二衬底，使得上述有源层裸露。
根据本申请的另一种具体的实施例，在提供第一基底和第二基底之后，在上述第一基底的裸露表面上形成介电层，形成第一键合基底之前，上述半导体工艺还包括：对上述第一基底进行退火处理；去除上述致密层102，得到如图3所示的结构，在上述第一基底的裸露表面上形成介电层，形成第一键合基底，包括：在上述富陷阱层的裸露表面上形成上述介电层，形成上述第一键合基底。
在实际的应用过程中，在上述第一基底的裸露表面上形成介电层，包括：对第一基底进行氧化，形成上述介电层，即对上述富陷阱层进行氧化，以形成上述介电层。当然，也可以采用化学沉积来在上述第一基底的裸露表面上形成上述介电层。当在上述第一基底的裸露表面上以及上述第二基底的裸露表面上分别形成上述介电层，分别得到上述第一键合基底和上述第二键合基底，对上述第一键合基底和上述第二键合基底键合，得到上述键合结构后，上述键合结构中两个上述介电层形成隐埋介电层。
一种具体的实施例中，对上述第一基底进行退火处理，包括：在500℃～1500℃温度范围内对上述第一基底进行退火。上述退火处理可以采用炉管退火或者快速退火。去除上述致密层，包括：对退火处理后的上述第一基底进行刻蚀，以去除上述致密层102，得到如图3所示的结构。刻蚀方法可以为干法刻蚀或者湿法刻蚀。
需要说明的是，上述形成第一基底以及第二基底的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。上述基底中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底或者硅锗彻底。在其他实施例中，上述衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如GaAs、InP或者SiC等，还可以为一种材料制成的块状衬底，或者是由不同材料的堆叠制成的复合材料衬底，至少一种单晶材料位于衬底的主表面处。当然，其还可以为现有技术中可行的其他衬底。一种具体的实施例中，上述第一衬底的材料包括碳化硅、锗以及电阻率大于100欧姆·cm的单晶硅中的至少一种。
为了保证得到的半导体结构中，射频开关所需的插入损耗以及谐波畸变较小，隔离性能较好，上述第一衬底的材料包括电阻率大于100欧姆·cm的单晶硅。
在实际的应用过程中，为了上述半导体工艺得到的半导体结构的性能较好，上述富陷阱层的厚度为100nm～2000nm，上述介电层的厚度为0.1nm～20nm，上述致密层的厚度为5nm～200nm。当然，上述富陷阱层、上述介电层以及上述致密层的厚度并不限于上述的厚度范围，本领域技术人员可以根据实际情况确定上述富陷阱层、上述介电层以及上述致密层的厚度。再一种具体的实施例中，上述富陷阱层的厚度还可以为10nm～500nm。这样上述富陷阱层可以更为高效地捕获存在于表面处的电荷。
根据本发明实施例的另一方面，还提供了一种半导体结构，上述半导体结构为采用任一种上述的半导体工艺制作得到的。
上述的半导体结构由任一种上述的半导体工艺制作得到。相比现有技术中在第一衬底上形成较厚的多晶硅层，再对多晶硅层进行平坦化得到富陷阱层造成制作工艺较为复杂的问题，本申请的上述半导体工艺，通过在富陷阱层上形成致密层，上述致密层可以抑制高温过程中上述富陷阱层表面由于重结晶导致的形变，保证上述富陷阱层的远离上述第一衬底的表面较为平坦，表面粗糙度较低，从而得到表面较为平坦的富陷阱层，这样保证了上述半导体结构的制作工艺较为简单，工艺成本较低。并且，本申请的上述富陷阱层的厚度较小，保证了其电荷捕获能力较强，保证了得到的半导体结构的性能较好。
一种具体的实施例中，上述半导体结构为HR SOI。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请上述的半导体工艺中，第二基底包括依次层叠的第二衬底以及有源层，第一基底包括依次叠置的第一衬底、富陷阱层以及致密层，上述致密层可以抑制高温过程中上述富陷阱层表面由于重结晶导致的形变，保证上述富陷阱层的远离上述第一衬底的表面较为平坦，表面粗糙度较低；然后，在上述第一基底上和/或在上述第二基底上形成介电层，并对形成了上述介电层的两个基底进行键合，得到键合结构，即包括三种情况，第一种，在上述第一基底上形成上述介电层，形成第一键合基底，对上述第一键合基底和上述第二基底进行键合；第二种，在上述第二基底上形成介电层，形成第二键合基底，对上述第一基底和上述第二键合基底进行键合；第三种，分别在上述第一基底和上述第二基底上形成介电层，形成第一键合基底和第二键合基底，对上述第一键合基底和上述第二键合基底进行键合；最后，去除上述键合结构中的上述第二衬底，使得上述有源层裸露。相比现有技术中在第一衬底上形成较厚的多晶硅层，再对多晶硅层进行平坦化得到富陷阱层造成制作工艺较为复杂的问题，本申请的上述半导体工艺，通过在富陷阱层上形成致密层，可得到表面较为平坦的富陷阱层，这样保证了制作工艺较为简单，工艺成本较低。并且，本申请的上述富陷阱层的厚度较小，保证了其电荷捕获能力较强，保证了得到的半导体结构的性能较好。
2)、本申请上述的半导体结构由任一种上述的半导体工艺制作得到。相比现有技术中在第一衬底上形成较厚的多晶硅层，再对多晶硅层进行平坦化得到富陷阱层造成制作工艺较为复杂的问题，本申请的上述半导体工艺，通过在富陷阱层上形成致密层，上述致密层可以抑制高温过程中上述富陷阱层表面由于重结晶导致的形变，保证上述富陷阱层的远离上述第一衬底的表面较为平坦，表面粗糙度较低，从而得到表面较为平坦的富陷阱层，这样保证了上述半导体结构的制作工艺较为简单，工艺成本较低。并且，本申请的上述富陷阱层的厚度较小，保证了其电荷捕获能力较强，保证了得到的半导体结构的性能较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体工艺，其特征在于，包括：
提供第一基底和第二基底，所述第一基底包括依次层叠的第一衬底、富陷阱层以及致密层，所述第二基底包括依次层叠的第二衬底以及有源层；
在所述第一基底的裸露表面上形成介电层，形成第一键合基底，和/或，在所述第二基底的裸露表面上形成所述介电层，形成第二键合基底；
以所述介电层作为键合界面，对以下之一进行键合：所述第一基底和所述第二键合基底、所述第一键合基底和所述第二基底、所述第一键合基底和所述第二键合基底，得到键合结构；
去除所述键合结构的所述第二衬底，以使得所述有源层裸露。
2.根据权利要求1所述的半导体工艺，其特征在于，提供所述第一基底，包括：
提供所述第一衬底；
向所述第一衬底所在的反应室中通入预定气体，以在所述第一衬底的裸露表面上形成所述富陷阱层，所述预定气体包括硅烷、乙硅烷、丙硅烷、甲烷以及甲基硅烷中的至少一种；
在300℃～1000℃温度范围内，在所述富陷阱层的裸露表面上沉积致密材料，形成所述致密层。
3.根据权利要求1所述的半导体工艺，其特征在于，提供所述第二基底，包括：
提供第二预备基底，所述第二预备基底包括依次层叠的第二衬底和预备有源层；
在所述预备有源层中形成射频部件，或者在所述预备有源层的裸露表面上形成所述射频部件，得到所述有源层。
4.根据权利要求3所述的半导体工艺，其特征在于，
提供所述第二预备基底，包括：
提供第二预备衬底；
在所述第二预备衬底中形成离子层，所述离子层沿预定方向将所述第二预备衬底分成所述第二衬底和所述预备有源层，所述预定方向垂直于所述第二预备衬底的厚度方向，去除所述键合结构的所述第二衬底，包括：
对所述键合结构进行热处理，使得所述键合结构沿所述离子层断裂，以去除所述第二衬底。
5.根据权利要求1所述的半导体工艺，其特征在于，在提供第一基底和第二基底之后，在所述第一基底的裸露表面上形成介电层，形成第一键合基底之前，所述半导体工艺还包括：
对所述第一基底进行退火处理；
去除所述致密层，
在所述第一基底的裸露表面上形成介电层，形成第一键合基底，包括：
在所述富陷阱层的裸露表面上形成所述介电层，形成所述第一键合基底。
6.根据权利要求5所述的半导体工艺，其特征在于，对所述第一基底进行退火处理，包括：
在500℃～1500℃温度范围内对所述第一基底进行退火。
7.根据权利要求1至5中任一项所述的半导体工艺，其特征在于，所述富陷阱层的材料包括非晶硅或者多晶硅，所述致密层的材料包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
8.根据权利要求1至5中任一项所述的半导体工艺，其特征在于，所述第一衬底的材料包括碳化硅、锗以及电阻率大于100欧姆·cm的单晶硅中的至少一种。
9.根据权利要求1至5中任一项所述的半导体工艺，其特征在于，所述富陷阱层的厚度为100nm～2000nm，所述介电层的厚度为0.1nm～20nm，所述致密层的厚度为5nm～200nm。
10.一种半导体结构，其特征在于，所述半导体结构为采用权利要求1至9中任一项所述的半导体工艺制作得到的。
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| CN202111147872.7A CN113948446A (zh) | 2021-09-28 | 2021-09-28 | 半导体工艺以及半导体结构 |
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| CN (1) | CN113948446A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114078884A (zh) * | 2022-01-19 | 2022-02-22 | 广东省大湾区集成电路与系统应用研究院 | 一种半导体器件及其制造方法 |
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2021
- 2021-09-28 CN CN202111147872.7A patent/CN113948446A/zh active Pending
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