TW202006797A - 包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(soi)基板及其形成方法及其形成方法 - Google Patents

包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(soi)基板及其形成方法及其形成方法 Download PDF

Info

Publication number
TW202006797A
TW202006797A TW108123317A TW108123317A TW202006797A TW 202006797 A TW202006797 A TW 202006797A TW 108123317 A TW108123317 A TW 108123317A TW 108123317 A TW108123317 A TW 108123317A TW 202006797 A TW202006797 A TW 202006797A
Authority
TW
Taiwan
Prior art keywords
layer
substrate
trap
grains
rich layer
Prior art date
Application number
TW108123317A
Other languages
English (en)
Inventor
鄭有宏
吳政達
杜友倫
蔡敏瑛
艾力克斯 歐尼科
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006797A publication Critical patent/TW202006797A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2006—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2206—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/263—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/09—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/095—Devices sensitive to infrared, visible or ultraviolet radiation comprising amorphous semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申請案之各種實施例係關於一種用於形成包括具有小粒度之一陷阱豐富層之一絕緣體上覆半導體(SOI)基板之方法以及所得SOI基板。在一些實施例中，一非晶矽層沉積於一高電阻率基板上。執行一快速熱退火(RTA)以使該非晶矽層結晶為多晶矽之一陷阱豐富層，其中大多數晶粒係等軸的。一絕緣層形成於該陷阱豐富層上方。一裝置層形成於該絕緣層上方，且包括一半導體材料。等軸晶粒小於其他晶粒(例如，柱狀晶粒)。由於該陷阱豐富層中之大多數晶粒係等軸的，故該陷阱豐富層具有一高晶界面積及一高密度之載子陷阱。該高密度之載子陷阱可例如減小寄生表面傳導(PSC)之效應。

Description

包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(SOI)基板及其形成方法及其形成方法
本發明實施例係有關包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(SOI)基板及其形成方法。
積體電路(IC)傳統上已形成於塊體半導體基板上。近些年來，絕緣體上覆半導體(SOI)基板已作為塊體半導體基板之替代出現。一SOI基板包括一處置基板、上覆於該處置基板之一絕緣層及上覆於該絕緣層之一裝置層。SOI基板尤其導致減小之寄生電容、減小之洩漏電流、減小之閂鎖及改良之半導體裝置效能(例如，較低功率消耗及較高切換速度)。
本發明的一實施例係關於一種用於形成一絕緣體上覆半導體(SOI)基板之方法，該方法包括：在一高電阻率基板上沉積一非晶矽層；執行一快速熱退火(RTA)以使該非晶矽層結晶為多晶矽之一陷阱豐富層，其中大多數晶粒係等軸的；在該陷阱豐富層上方形成一絕緣層；及在該絕緣層上方形成一裝置層，其中該裝置層包括一半導體材料。
本發明的一實施例係關於一種絕緣體上覆半導體(SOI)基板，其包括：一高電阻率基板；一陷阱豐富層，其上覆於該高電阻率基板，其中該陷阱豐富層包括多晶矽，其中大多數晶粒係等軸的；一絕緣層，其在該陷阱豐富層上方；及一裝置層，其在該絕緣層上方，其中該裝置層包括一半導體材料。
本發明的一實施例係關於一種用於形成一半導體結構之方法，該方法包括：在一高電阻基板上沉積一非晶矽層；加熱該非晶矽層以使該非晶矽層結晶為多晶矽之一陷阱豐富層，其中該加熱遵循一尖峰溫度曲線；在該陷阱豐富層上方形成一絕緣層；及在該絕緣層上方形成一裝置層，其中該裝置層包括一半導體材料。
本揭露提供用於實施本揭露之不同構件之許多不同實施例或實例。下文描述組件及配置之具體實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下文描述中一構件形成於一第二構件上方或一第二構件上可包含其中第一構件及第二構件形成為直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間，使得第一構件及第二構件可能未直接接觸之實施例。此外，本揭露可在各種實例中重複參考數字及/或字母。此重複係用於簡單及簡明之目的，且本身不指定所討論之各種實施例及/或組態之間之一關係。
此外，為方便描述，空間相對術語(諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者)可在本文中用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在涵蓋除在圖中所描繪之定向之外裝置在使用或操作中之不同定向。設備可以其他方式(旋轉90度或以其他定向)定向，且本文中使用之空間相對描述詞可同樣相應地解釋。
絕緣體上覆半導體(SOI)基板通常用於射頻(RF)應用。此一SOI基板可包括一高電阻率基板、上覆於該高電阻率基板之一絕緣層及上覆於該絕緣層之一裝置層。該高電阻率基板之高電阻率尤其可減小RF損耗、減小串擾且增大線性。但是，由於高電阻率基板通常係矽，故高電阻率基板可能遭受寄生表面傳導(PSC)。絕緣層中之固定電荷吸引高電阻率基板中之移動電子，由此沿著高電阻率基板之一頂部表面形成一低電阻率區域。
因為低電阻率區域具有低電阻率，所以低電阻率區域至少部分否定高電阻率基板的益處。RF信號(例如，來自SOI基板上之裝置)可引發低電阻率區域中渦電流之形成。渦電流耗散RF信號且導致RF損耗，藉此被動裝置可具有低Q因數。此外，渦電流反射RF信號，由此增大串擾且減小線性(例如，增大二次諧波)。
為了抵消低電阻率區域之效應，可將多晶矽之一陷阱豐富層放置於高電阻率基板與絕緣層之間。陷阱豐富層之晶界充當移動電子之載子陷阱，由此減小PSC。但是，陷阱豐富層通常藉由在高溫下將非晶矽緩慢加熱成多晶矽而形成，藉此陷阱豐富層具有大柱狀晶粒。高溫改良產量但這麼做以大粒度為代價。歸因於大柱狀晶粒，陷阱豐富層具有低晶界面積及因此低陷阱密度，此限制陷阱豐富層在減小PSC方面之有效性。此外，陷阱豐富層通常藉由一單晶圓磊晶工具形成，藉此產量係低的。
本申請案之各種實施例係關於包括具有小粒度之陷阱豐富層之一SOI基板以及由該方法產生之SOI基板。在一些實施例中，一非晶矽層沉積於一高電阻率基板上。執行一快速熱退火(RTA)以使非晶矽層結晶為多晶矽之陷阱豐富層，其中大多數晶粒係等軸的。一絕緣層形成於陷阱豐富層上方。一裝置層形成於絕緣層上方，且包括一半導體材料。
等軸晶粒小於其他晶粒(例如，柱狀晶粒)。由於陷阱豐富層中之大多數晶粒係等軸的，故陷阱豐富層具有高晶界面積及高密度之載子陷阱。高密度之載子陷阱可例如減小PSC之效應。藉由減小PSC之效應，SOI基板促進具有高Q因數、低串擾及高線性(例如，低二次諧波)之低RF損耗、被動裝置。陷阱豐富層之小粒度亦減小高電阻率基板上之應力。減小之應力減小基板翹曲及彎曲，且進一步減小高電阻率基板之邊緣處之錯位及滑移。此繼而可在SOI基板之批量製造期間提高良率。更進一步，減小之應力提高形成於SOI基板上之至少一些裝置之閘極氧化物完整性(GOI)，藉此可在SOI基板上之裝置之批量製造期間提高良率。
參考圖1A，提供SOI基板102之一些實施例之一剖面圖100A。SOI基板102可例如用於RF應用及/或其他應用。在一些實施例中，SOI基板102具有一圓形頂部佈局及/或具有約200、300或450毫米之一直徑。在其他實施例中，SOI基板102具有某一其他形狀及/或一些其他尺寸。此外，在一些實施例中，SOI基板102係一半導體晶圓(例如，一塊體矽晶圓)。SOI基板102包括一高電阻基板104、一陷阱豐富層106、一絕緣層108及一裝置層110。
高電阻基板104包括一塊體半導體區域104b及一低電阻率區域104lr。為方便闡釋，雜湊(hashing)已在塊體半導體區域104b與低電阻率區域104lr間變動。高電阻基板104可例如為或可包括單晶矽、某一其他矽材料、某一其他半導體材料或上述之任何組合。
塊體半導體區域104b下伏於低電阻率區域104lr，且具有相較於低電阻率區域104lr之高電阻。高電阻減小基板損耗，此改良SOI基板102上之被動裝置(未展示)之Q因數。高電阻可例如大於約1、3、4或10千歐/厘米(kΩ/cm)及/或可例如介於約1至4 kΩ/cm之間，介於約4至10 kΩ/cm之間或介於約1至10 kΩ/cm之間。在一些實施例中，高電阻基板104經輕度摻雜有p型或n型摻雜物以達成高電阻。低電阻率區域104lr沿著高電阻基板104之一頂部表面延伸且歸因於PSC而形成。絕緣層108中之固定電荷吸引高電阻率基板104中之移動電子，由此形成低電阻率區域104lr。
陷阱豐富層106上覆於高電阻基板104且係或包括多晶矽。高百分比之陷阱豐富層106係藉由等軸晶粒界定，而低百分比之陷阱豐富層106係藉由柱狀晶粒界定。高百分比可例如大於約80%、90%、95%或99%，及/或低百分比可例如小於約20%、10%、5%或1%。百分比可例如按陷阱豐富層106之總面積、陷阱豐富層106中之晶粒之總數或某一其他度量計算。柱狀晶粒係大長形晶粒，使得柱狀晶粒具有低晶界面積。等軸晶粒係具有大約相等尺寸之小晶粒，使得等軸晶粒具有高晶界面積。因為等軸晶粒組成大百分比之陷阱豐富層106，所以陷阱豐富層106具有高晶界面積及高密度之載子陷阱。
載子陷阱捕集形成低電阻率區域104lr之移動電子，由此減小低電阻率區域104lr之大小且減小PSC之效應。進一步，歸因於高密度之載子陷阱，載子陷阱捕集大量移動電子，藉此低電阻率區域104lr係小的。相應地，顯著減小由RF信號在低電阻率區域104lr中引發之渦電流。藉由顯著減小渦電流，RF損耗可為低的且SOI基板102上之被動裝置可具有高Q因數。此外，藉由顯著減小渦電流，線性係高的(例如，二次諧波係低的)，且串擾係低的。相應地，陷阱豐富層106增強SOI基板102以結合RF應用及其他應用使用。
在一些實施例中，陷阱豐富層106之厚度Ttr 係介於約1至2微米之間，介於約1.0至1.5微米之間，或介於約1.5至2.0微米之間。若厚度Ttr 太小(例如，小於約1.0微米)，則陷阱豐富層106可能在捕集移動電子及減小PSC之效應方面係低效的。若厚度Ttr 太大(例如，大於約2.0微米)，則SOI基板102可易於出現大量基板翹曲。大量基板翹曲可導致SOI基板102之邊緣處之不良GOI及錯位，藉此良率可能係低的。
絕緣層108上覆於陷阱豐富層106，且可為或可包括例如，氧化矽、富矽氧化物(SRO)、某一其他氧化物、碳化矽、氮化矽、某一其他介電質或上述之任何組合。在一些實施例中，絕緣層108之厚度Ti 係介於約0.1至2微米之間，介於約0.1至1.0微米之間，介於約1.0至1.5微米之間，或介於約1.5至2.0微米之間。此外，在一些實施例中，絕緣層108具有低且小於約10、25或50奈米之總厚度變動(TTV)。TTV可能歸因於例如，陷阱豐富層106中之小等軸晶粒而係低的。小等軸晶粒導致陷阱豐富層106具有相對光滑的一頂部表面，藉此絕緣層108可以低TTV形成(例如，藉由熱氧化)。
裝置層110上覆於絕緣層108，且例如，可為或可包括單晶矽、某一其他矽、某一其他半導體材料或上述之任何組合。在一些實施例中，裝置層110係或包括與高電阻基板104相同之半導體材料。如下文所見，裝置層110可例如支撐半導體裝置及/或一互連結構。半導體裝置可為例如，金屬氧化物半導體場效電晶體(MOSFET)或一些其他半導體裝置。
參考圖1B，提供圖1A之陷阱豐富層106之一些實施例之一放大剖面圖100B。放大剖面圖100B可例如在圖1A之方框A內取得，且可例如代表陷阱豐富層106之剩餘部分。陷阱豐富層106包括複數個晶粒112。為方便繪示，僅一些晶粒112被標記為112。晶粒112界定載子陷阱沿著其集中之晶界。如上所述，載子陷阱捕集形成圖1A之低電阻率區域104lr之移動電子，由此減小低電阻率區域104lr之大小。
複數個晶粒112包括等軸晶粒112e，且在一些實施例中，進一步包括柱狀晶粒112c。為方便繪示，僅一些等軸晶粒112e被標記為112。等軸晶粒112e可例如組成超過約80%、90%、95%或99%之陷阱豐富層106及/或可例如組成介於約80%至90%之間、介於90%至95%之間或介於95%至99%之間之陷阱豐富層106。柱狀晶粒112c可例如組成小於約20%、10%、5%或1%之陷阱豐富層106及/或可例如組成介於約10%至20%之間、介於約5%至10%之間或介於約1%至5%之間之陷阱豐富層106。等軸晶粒112e及柱狀晶粒112c之百分比可例如按陷阱豐富層106之總面積、陷阱豐富層106中之晶粒之總數或某一其他度量計算。在一些實施例中，晶粒112具有介於約10至100奈米之間，介於約10至50奈米之間或介於約50至100奈米之間及/或小於約100奈米，約50奈米或約10奈米之個別寬度W及/或個別深度(未展示)。注意，個別深度延伸至頁面中且延伸出頁面，且因此在圖1B中不可見。
等軸晶粒112e係具有大約相等尺寸之小晶粒，使得等軸晶粒112e具有高晶界面積。在一些實施例中，若等軸晶粒112e之所有尺寸(例如，高度H、寬度W及深度D)皆在尺寸之平均值(例如，(H+W+D)/3)之約30%、20%或10%內，則等軸晶粒112e具有大約相等尺寸。在一些實施例中，等軸晶粒112e之一個、一些或所有尺寸係介於約10至100奈米之間，介於約10至50奈米之間，或介於約50至100奈米之間。例如，等軸晶粒112e之最大尺寸可介於此等範圍之一者之間。此外，在一些實施例中，等軸晶粒112e之一個(例如，最大尺寸)、一些或所有尺寸係小於約100、50或10奈米。例如，等軸晶粒112e之最大尺寸可小於此等臨限值之一或多者。
柱狀晶粒112c係大長形晶粒，使得柱狀晶粒具有相較於等軸晶粒112e之低晶界面積。在一些實施例中，若柱狀晶粒112c之橫向尺寸(例如，寬度W及深度D)在橫向尺寸之平均值(例如，(W+D)/2)之約30%、20%或10%內，則柱狀晶粒112c係長形的，且柱狀晶粒112c之一垂直尺寸(例如，高度H)係橫向尺寸之平均值之約2、5、10或20倍。在一些實施例中，柱狀晶粒112c之橫向尺寸之一者(例如，最大橫向尺寸)或所有係介於約10至100奈米之間，介於約10至50奈米之間，或介於約50至100奈米之間。例如，最大尺寸可介於此等範圍之一者之間。
參考圖2，提供圖1A之SOI基板102之一些替代實施例之一剖面圖200，其中一阻障層202係介於陷阱豐富層106與高電阻率基板104之間。阻障層202可例如係氧化矽、某一其他氧化物、某一其他介電材料或上述之任何組合。如下文所見，阻障層202可例如尤其使用一磊晶工具促成陷阱豐富層106之形成。
參考圖3，提供圖1A之SOI基板102之一些實施例之一剖面圖300，其中SOI基板102具有基板翹曲WARP。基板翹曲WARP係SOI基板102上之最低點與SOI基板102上之最高點之間之分離。在一些實施例中，SOI基板102上之最低點及最高點對應於SOI基板102之中心102c及SOI基板102之邊緣102e，或反之亦然。基板翹曲WARP可例如歸因於SOI基板102之各種層之間之不同晶格及/或熱膨脹係數而發生(見圖1A)。
如下文所見，藉由運用RTA形成陷阱豐富層106，最小化基板翹曲WARP。藉由最小化基板翹曲WARP，SOI基板102承受較小應力，且較不易在SOI基板102之邊緣102e處滑移(即，錯位)。此外，藉由最小化基板翹曲WARP，可改良形成於SOI基板102上之半導體裝置(未展示)之GOI。經改良GOI及基板應力減小繼而導致較高良率(例如，在SOI基板102之批量製造期間及/或在SOI基板102上之裝置之批量製造期間)。
參考圖4，一圖表400繪示針對圖1A之絕緣層108之一些實施例之一厚度曲線402。厚度曲線402描述依據沿著絕緣層108之位置變化之絕緣層108之厚度Ti 。此外，厚度曲線402在絕緣層108之一左邊緣LE開始，且延伸超過絕緣層108之一中心C至絕緣層108之一右邊緣RE。
如繪示，厚度曲線402具有低的TTV。TTV係沿著厚度曲線402之最小厚度與沿著厚度曲線402之最大厚度之間之差。TTV可能例如，歸因於陷阱豐富層106中之大量小等軸晶粒而係低的。大量小等軸晶粒導致陷阱豐富層106具有光滑的一頂部表面，藉此絕緣層108以低TTV形成(例如，藉由熱氧化)。TTV可例如係低的，其中其小於約10、25或50奈米及/或介於約5至50奈米之間，介於約5至25奈米之間，或介於約25至50奈米之間。
參考圖5，提供圖1A之SOI基板102之一些實施例之一俯視圖500。如繪示，SOI基板102係一圓形晶圓，且包括配置成跨裝置層110之一網格之多個IC晶粒502。為方便繪示，僅一些IC晶粒502被標記為502。在一些實施例中，IC晶粒502之各者具有相同IC及/或IC晶粒502之各者包括複數個半導體裝置。
參考圖6，提供其中圖1A之SOI基板102適用之一半導體結構之一些實施例之一剖面圖600。半導體結構包括半導體結構之一第一部分I處之複數個主動裝置602且進一步包括半導體結構之一第二部分II處之複數個被動裝置604。半導體結構之第一部分I可例如用於邏輯應用，而半導體基板之第二部分II可例如用於RF應用。
主動裝置602在裝置層110上方橫向間隔且由裝置層110部分界定。主動裝置602可為例如，MOSFET、一些其他金屬氧化物半導體(MOS)裝置、一些其他絕緣閘極場效電晶體(IGFET)、一些其他半導體裝置或上述之任何組合。在一些實施例中，主動裝置602包括對應源極/汲極區域606、對應選擇性導電通道608、對應閘極介電層610、對應閘極電極612及對應間隔件614。為方便繪示，源極/汲極區域606之僅一者被標記為606，選擇性導電通道608之僅一者被標記為608，閘極介電層610之僅一者被標記為610，閘極電極612之僅一者被標記為612，且間隔件614之僅一者被標記為614。
源極/汲極區域606及選擇性導電通道608係在裝置層110中。源極/汲極區域606分別位於選擇性導電通道608之末端處，且選擇性導電通道608之各者自源極/汲極區域606之一者延伸至源極/汲極區域606之另一者。源極/汲極區域606具有一第一摻雜類型且直接毗鄰具有與第一摻雜類型相反之一第二摻雜類型之裝置層110之部分。閘極介電層610分別上覆於選擇性導電通道608且閘極電極612分別上覆於閘極介電層610。閘極介電層610可為或可包括例如，氧化矽及/或某一其他介電材料，及/或閘極電極612可為或可包括例如，經摻雜多晶矽、金屬、某一其他導電材料或上述之任何組合。間隔件614上覆於源極/汲極區域606且分別加襯閘極電極612之側壁及閘極介電層610之側壁。間隔件614可為或可包括例如，氧化矽、氮化矽、氮氧化矽、碳化矽、某一其他介電質或上述之任何組合。
在一些實施例中，隔離結構616分離主動裝置602，且劃定個別於主動裝置602之裝置層110之裝置區域。為方便繪示，隔離結構616之僅一者被標記為616。隔離結構616可為或可包括例如，淺溝槽隔離(STI)結構、深溝槽隔離(DTI)結構、一些其他溝槽隔離結構或一些其他隔離結構。在一些實施例中，隔離結構616完全延伸穿過裝置層110至絕緣層108用於增強主動裝置602之間之電隔離。此外，在一些實施例中，隔離結構616包括一介電材料，諸如，例如氧化矽及/或某一其他介電材料。
一後端製程(BEOL)互連結構618覆蓋SOI基板102及主動裝置602。BEOL互連結構618包括一互連介電層620、複數根導線622及複數個通路624。為方便繪示，僅一些導線622被標記為622，且僅一些通路624被標記為624。互連介電層620可為或可包括例如，磷矽酸鹽玻璃(PSG)、未摻雜矽玻璃(USG)、某一其他低k介電質、氧化矽、某一其他介電質或上述之任何組合。如本文中所使用，一低k介電質可為或可包括例如，具有小於約3.9、3、2或1之介電常數k。
導線622及通路624交替堆疊在互連介電層620中且界定延伸至主動裝置602及被動裝置604之導電路徑。注意，為方便繪示，導電路徑僅被展示為延伸至主動裝置602。導電路徑可例如將主動裝置602及/或被動裝置604電耦合至其他裝置(例如，其他主動裝置及/或其他被動裝置)、接觸墊或一些其他結構。導線622及通路624可為或可包括例如，銅、鋁銅、鋁、鎢、某一其他金屬或上述之任何組合。在一些實施例中，導線622之最頂部導線比導線622之下伏導線厚。
被動裝置604包括一被動裝置604r、一被動電感器604i、一被動電容器604c或上述之任何組合。此外，在一些實施例中，被動裝置604包含一傳輸線(未展示)。被動裝置604可例如用於SOI基板102之RF應用且陷阱豐富層106可例如藉由減小串擾及改良線性(例如，減小二次諧波)而改良被動裝置604之Q因數。
在一些實施例中，被動電阻器604r係介於SOI基板102與BEOL互連結構618之間。在一些實施例中，被動電阻器604r包括堆疊於裝置層110上之一電阻層626及一電阻器介電層628。電阻層626可例如為或可包括經摻雜多晶矽或具有所要電阻之某一其他導電材料。在其中電阻層626係或包括經摻雜多晶矽之一些實施例中，經摻雜多晶矽之一摻雜濃度經變動以控制電阻層626之電阻。電阻器介電層628可例如為或可包括氧化矽、某一其他介電材料或上述之任何組合。
在一些實施例中，被動電感器604i係在BEOL互連結構618中及/或包括一或多個電感器導線630。為方便繪示，(若干)電感器導線630之僅一者被標記為630。在一些實施例中，(若干)電感器導線630橫跨SOI基板102上方之多個高度，且一或多個電感器通路632跨多個高度互連(若干)電感器導線630。為方便繪示，(若干)電感器通路632之僅一者被標記為632。(若干)電感器導線630及(若干)電感器通路632可為或可包括例如，銅、鋁銅、鋁、鎢、某一其他金屬或上述之任何組合。
在一些實施例中，被動電容器604c係在BEOL互連結構618中及/或包括一對電容器極板634及一電容器介電層636。為方便繪示，電容器極板634之僅一者被標記為634。電容器極板634及電容器介電層636經堆疊為電容器介電層636介於電容器極板634之間。電容器極板634可為或可包括例如，銅、鋁銅、鋁、鎢、某一其他金屬或上述之任何組合。電容器介電層636可為或可包括例如，二氧化矽、某一其他介電材料或上述之任何組合。
雖然圖3至圖6使用圖1A中之SOI基板102之實施例繪示及描述，但是將暸解亦可使用圖2中之SOI基板102之實施例。例如，在一些實施例中，在圖6中，圖2之阻障層202可配置於高電阻率基板104與陷阱豐富層106之間。
參考圖7、圖8A及圖9至圖17，提供用於形成且使用包括具有小粒度之一陷阱豐富層之一SOI基板之一方法之一些實施例之一系列剖面圖700、800A、900至1700。該方法可例如經執行以形成圖1A或圖2之SOI基板，及/或可例如使用SOI基板來形成圖6之半導體結構。
如藉由圖7之剖面圖700繪示，提供一高電阻基板104。在一些實施例中，高電阻基板104具有一圓形頂部佈局及/或具有約200、300或450毫米之一直徑。在其他實施例中，高電阻基板104具有某一其他形狀及/或一些其他尺寸。此外，在一些實施例中，高電阻基板104係一半導體晶圓(例如，一塊體矽晶圓)。高電阻基板104具有一高電阻，且可為或可包括例如，單晶矽、某一其他矽材料、某一其他半導體材料或上述之任何組合。
高電阻基板104之高電阻減小基板損耗，此改良隨後形成於所形成之SOI基板上之被動裝置(未展示)之Q因數。高電阻可例如大於約1、3、4或10 kΩ/cm及/或可例如介於約1至4 kΩ之間，介於約4至10 kΩ之間，或介於約1至10 kΩ之間。在一些實施例中，高電阻基板104經輕度摻雜有p型或n型摻雜物以達成高電阻。此輕度摻雜可例如藉由離子植入或某一其他摻雜製程執行。
亦藉由圖7之剖面圖700繪示，在高電阻基板104上形成一非晶矽層106'。非晶矽層106'可例如藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、某一其他沉積製程或上述之任何組合形成。在一些實施例中，非晶矽層106'在小於約攝氏600、550或500度(℃)之溫度下形成以防止非晶矽層106'之結晶。
在一些實施例中，非晶矽層106'形成於一磊晶反應器中。在一些此等實施例中，一阻障層(未展示)在形成非晶矽層106'之前形成於高電阻基板104上，因此磊晶反應器形成非晶矽而非單晶矽。在圖2中關於元件202展示阻障層之一實例。磊晶反應器可例如限於一次處理單個基板。阻障層可例如為或可包括氧化矽及/或可例如在清潔高電阻率基板104的同時形成。清潔可例如由RCA清潔製程或某一其他清潔製程執行。在一些實施例中，非晶矽層106'藉由一低壓CVD (LPCVD)製程工具形成。在一些此等實施例中，非晶矽層106'可同時形成於高電阻基板104及多個其他高電阻基板上以提高SOI基板之批量形成期間之處理量。
在一些實施例中，非晶矽層106'之厚度Ta 係介於約1至2微米之間，介於約1.0至1.5微米之間，或介於約1.5至2.0微米之間。若厚度Ta 太小(例如，小於約1.0微米)，則隨後由非晶矽層106'形成之一陷阱豐富層在減小PSC方面將係低效的。若厚度Ta 太大(例如，大於約2.0微米)，則SOI基板102將易於出現大量基板翹曲。大量基板翹曲將導致SOI基板102之邊緣處之不良GOI及錯位，藉此良率可能係低的。
如藉由圖8A之剖面圖800A繪示，在非晶矽層106' (見圖7)上執行一快速熱退火(RTA)以將非晶矽層106'轉換為多晶矽之一陷阱豐富層106。RTA按快速之一斜升速率斜升至高於約600℃之一峰值溫度，保持在峰值溫度達一短時間段，且按一斜降速率自峰值溫度斜降以使非晶矽層106'在塊體成核(bulk nucleation)模式中結晶。
峰值溫度可例如為約1000℃，介於約600至1500℃之間，介於約600至1000℃之間，或介於約1000至1500℃之間。斜升速率可例如為處於或高於約75、250或1000℃/秒，及/或可例如介於約75至250℃之間，介於約250至625℃之間，或介於約625至1000℃之間。斜降速率可例如為處於或高於75、90、250或1000℃/秒，及/或可例如介於約75至250℃之間，介於約250至625℃之間，或介於約625至1000℃之間。在一些實施例中，斜降速率及斜升速率係相同的。在一些實施例中，斜降速率小於或大於斜升速率。峰值溫度下之短時間段可例如小於或為約0.001、1、5、10、20或30秒及/或可例如為約0.001至1秒，約1至10秒或約10至30秒。
在一些實施例中，RTA遵循藉由圖8B之圖表800B繪示之一尖峰溫度曲線802。在一些實施例中，非晶矽層106'在RTA之前預熱至一預熱溫度。預熱溫度可例如介於約400至550℃之間，介於約400至500℃之間，或介於約500至550℃之間。在一些實施例中，RTA自預熱溫度斜升至峰值溫度，及/或RTA自峰值溫度斜降至預熱溫度。
在一些實施例中，用於執行RTA之一製程包括將非晶矽層106'預熱至約500℃，按約75℃/秒使非晶矽層106'之加熱斜升，直至達到約1000℃，在約1000℃下加熱非晶矽層106'達約10秒且使非晶矽層106'的加熱斜降。在其他實施例中，用於執行RTA之一製程包括將非晶矽層106'預熱至約500℃，按約1000℃/秒使非晶矽層106'之加熱斜升，直至約攝氏1000度，在約攝氏1000度下加熱非晶矽層106'達約1毫秒且使非晶矽層106'的加熱斜降。
藉由使非晶矽層106'在塊體成核模式中結晶，高百分比之陷阱豐富層106係等軸晶粒且低百分比之陷阱豐富層106係柱狀晶粒。關於可例如在圖8A之方框A內取得之圖1B展示並且描繪等軸晶粒及柱狀晶粒之實例。高百分比可例如大於約80%、90%、95%或99%，及/或低百分比可例如小於約20%、10%、5%或1%。百分比可例如按陷阱豐富層106之總面積、陷阱豐富層106中之晶粒之總數或某一其他度量計算。若RTA期間之斜升速率係緩慢的(例如，小於約75℃)，則塊體成核模式可不接管且陷阱豐富層106可取而代之具有高百分比之柱狀晶粒及低百分比之等軸晶粒。
柱狀晶粒係大長形晶粒，使得柱狀晶粒具有低晶界面積及低陷阱密度。等軸晶粒係具有大約相等尺寸之小晶粒，使得等軸晶粒具有高晶界面積及高陷阱密度。因為等軸晶粒組成大百分比之陷阱豐富層106，所以陷阱豐富層106具有高晶界面積及高密度之載子陷阱。如下文所見，高密度之載子陷阱減小PSC。此外，因為等軸晶粒組成大百分比之陷阱豐富層106，所以陷阱豐富層106大體上具有小晶粒。此繼而減小由陷阱豐富層106強加在高電阻率基板104上之應力。減小之應力減小基板翹曲及彎曲，且進一步減小高電阻率基板104之邊緣處之錯位及/或滑移以在批量製造期間提高隨後形成之裝置之GOI及良率。
在一些實施例中，等軸晶粒之尺寸(例如，寬度、高度及深度)及/或柱狀晶粒之橫向尺寸(例如，寬度及深度)係介於約10至100奈米之間，介於約10至50奈米之間，或介於約50至100奈米之間且小於約100奈米，約50奈米或約10奈米。例如，等軸晶粒之最大尺寸及/或柱狀晶粒之最大橫向尺寸可介於此等範圍之一者之間。在一些實施例中，等軸晶粒之一者、一些或所有各具有大約相等尺寸，其中大約相等尺寸(例如，高度H、寬度W及深度D)係在大約相等尺寸之平均值(例如，(H+W+D)/3)之約30%、20%或10%內。在一些實施例中，柱狀晶粒之一者、一些或所有各具有大約相等橫向尺寸，其中大約相等橫向尺寸(例如，寬度W及深度D)係在橫向尺寸之平均值(例如，(W+D)/2)之約30%、20%或10%內。在一些實施例中，柱狀晶粒之一者、一些或所有各具有係橫向尺寸之平均值之約2、5、10或20倍之一垂直尺寸(例如，高度)。在一些實施例中，陷阱豐富層106之晶粒在陷阱豐富層106之底部處最小。
如藉由圖9之剖面圖900繪示，在陷阱豐富層106上形成一第一絕緣層108a。第一絕緣層108a可例如為氧化矽、氮化矽、某一其他介電質或上述之任何組合。此外，第一絕緣層108a可例如藉由CVD、PVD、熱氧化或某一其他沉積製程形成。因為高百分比之陷阱豐富層106係小等軸晶粒，所以陷阱豐富層106之頂部表面係相對光滑的。因此，第一絕緣層108a具有實質上均勻之一厚度Ti 及低之一TTV。
在形成第一絕緣層108a之後及/或同時，PSC可導致高電阻率基板104中形成低電阻率區域104lr。例如，第一絕緣層108a中之固定電荷可吸引高電阻率基板104中之移動電子，由此形成低電阻率區域104lr。低電阻率區域104lr上覆於高電阻率基板104之一塊體半導體區域104b，且沿著高電阻基板104之一頂部表面延伸。此外，低電阻率區域104lr具有相較於塊體半導體區域104b之一低電阻。
因為高百分之陷阱豐富層106係小等軸晶粒，所以陷阱豐富層106具有高密度之載子陷阱。進一步，因高密度之載子陷阱，載子陷阱捕集大量移動電子，藉此低電阻率區域104lr係小的。相應地，由RF信號在低電阻率區域104lr中引發之渦電流顯著減小。藉由實質上減小渦電流，RF損耗可為低的且此後形成之被動裝置可具有高Q因數。此外，藉由實質上減小渦電流，線性係高的(例如，二次諧波係低的)，且串擾係低的。相應地，使用RTA形成陷阱豐富層106增強SOI基板形成以結合RF應用及其他應用使用。
如藉由圖10之剖面圖1000繪示，對第一絕緣層108a執行一第一平坦化。第一平坦化減小第一絕緣層108a之厚度Ti 。在一些實施例中，厚度Ti 減小至介於約0.1至2微米之間，介於約0.1至1.25微米之間，或介於約1.25至2.0微米之間。第一平坦化亦減小第一絕緣層108a之TTV。在一些實施例中，TTV減小至小於約10、25或50奈米。因為TTV在平坦化之前係低的(如關於圖9論述)，第一平坦化可移除最小量之材料以達成所要TTV，由此減小成本。第一平坦化可例如藉由一化學機械拋光(CMP)或某一其他平坦化製程執行。
如藉由圖11之剖面圖1100繪示，提供一裝置基板1102。在一些實施例中，裝置基板1102具有一圓形頂部佈局及/或具有約200、300或450毫米之一直徑。在其他實施例中，裝置基板1102具有某一其他形狀及/或一些其他尺寸。在一些實施例中，裝置基板1102具有與高電阻率基板104 (見圖10)相同之頂部佈局，及/或係一半導體晶圓(例如，一塊體矽晶圓)。在一些實施例中，裝置基板1102具有低於高電阻率基板104之一電阻及/或係或包括與高電阻率基板104相同之半導體材料。裝置基板1102可為或可包括例如，單晶矽、某一其他矽材料、某一其他半導體材料或上述之任何組合。
如藉由圖11之剖面圖1100繪示，在裝置基板1102上形成一第二絕緣層108b。在一些實施例中，第二絕緣層108b係與第一絕緣層108a (見圖10)相同之材料。第二絕緣層108b可例如為氧化矽、氮化矽、某一其他介電質或上述之任何組合。此外，第一絕緣層108a可例如藉由CVD、PVD、熱氧化或某一其他沉積製程形成。
如藉由圖12之剖面圖1200繪示，形成一離子豐富層1202使之完全埋入於裝置基板1102中。如下文所見，離子豐富層1202埋入至之深度影響所形成之一裝置層之厚度。離子豐富層之離子可例如為或可包括氫離子及/或一些其他離子。在一些實施例中，離子豐富層1202係藉由將離子1204離子埋入至裝置基板1102中而形成。
如藉由圖13之剖面圖1300繪示，將裝置基板1102及第二絕緣層108b垂直翻轉且接合至第一絕緣層108a，使得第一絕緣層108a及第二絕緣層108b夾置於陷阱豐富層106與裝置基板1102之間。接合可例如藉由熔合接合或某一其他接合製程執行。
如藉由圖14之剖面圖1400繪示，使裝置基板1102沿著離子豐富層1202分裂，由此留下接合至第一絕緣層108a之裝置基板1102 (下文裝置層110)之一部分。高電阻率基板104、陷阱豐富層106、第一絕緣層108a及第二絕緣層108b及裝置層110共同界定一SOI基板102。在一些實施例中，用於使裝置基板1102分裂之一製程包括退火。退火導致微孔隙(或氣泡)在離子豐富層1202處形成(見圖13)，由此使裝置基板1102沿著離子豐富層1202分裂。此外，退火強化第一絕緣層108a與第二絕緣層108b之間之接合。
如藉由圖15之剖面圖1500繪示，對裝置層110執行一第二平坦化。第一平坦化減小裝置層110之一厚度Td ，且亦減小裝置層110之TTV。第二平坦化可例如藉由一CMP或某一其他平坦化製程執行。
如藉由圖16之剖面圖1600繪示，在SOI基板102上形成裝置。在一些實施例中，主動裝置602形成於SOI基板102上所形成之一半導體結構之一第一部分I處。此外，在一些實施例中，一被動電阻器604r形成於SOI基板102上所形成之半導體結構之一第二部分II處。
主動裝置602在裝置層110上方橫向間隔且由裝置層110部分界定。主動裝置602可為例如，MOSFET、一些其他MOS裝置、一些其他半導體裝置或上述之任何組合。在一些實施例中，主動裝置602包括對應源極/汲極區域606、對應選擇性導電通道608、對應閘極介電層610、對應閘極電極612及對應間隔件614。為方便繪示，源極/汲極區域606之僅一者被標記為606，選擇性導電通道608之僅一者被標記為608，閘極介電層610之僅一者被標記為610，閘極電極612之僅一者被標記為612，且間隔件614之僅一者被標記為614。源極/汲極區域606及選擇性導電通道608係在裝置層110中。源極/汲極區域606分別位於選擇性導電通道608之末端處，且選擇性導電通道608之各者自源極/汲極區域606之一者延伸至源極/汲極區域606之另一者。閘極介電層610分別上覆於選擇性導電通道608且閘極電極612分別上覆於閘極介電層610。間隔件614上覆於源極/汲極區域606且分別加襯閘極電極612之側壁。
在其中閘極介電層610係或包括氧化物之一些實施例中，閘極介電層610之GOI係高的。閘極介電層610可歸因於藉由RTA形成陷阱豐富層106而具有高GOI。如上文描述，RTA減小基板翹曲，此改良GOI。經改良GOI可例如提高主動裝置602之批量製造期間之良率。
在一些實施例中，用於形成主動裝置602之一製程包括在裝置層110中形成隔離結構616，從而劃定個別於主動裝置602之裝置區域1602。隔離結構616可為或可包括例如，STI結構、DTI結構、一些其他溝槽隔離結構或某一其他隔離結構。此後，沉積覆蓋裝置層110之一介電層，且沉積覆蓋介電層之一導電層。將導電層及介電層圖案化(例如，藉由光微影/蝕刻製程)成閘極電極612及閘極介電層610。將摻雜物植入至裝置區域1602中，其中閘極電極612處在適當位置中以界定源極/汲極區域606之輕度摻雜部分，且形成覆蓋源極/汲極區域606及閘極電極612之一間隔層。間隔層經回蝕刻以形成間隔件614，且摻雜物經植入至裝置區域1602中，其中間隔件614處在適當位置中以擴大源極/汲極區域606。
被動電阻器604r包括堆疊於裝置層110上之一電阻層626及一電阻器介電層628。在一些實施例中，用於形成被動電阻器604r之一製程包括沉積覆蓋裝置層110之電阻器介電層628，且進一步沉積覆蓋電阻器介電層628之電阻層626。在一些實施例中，電阻器介電層628及用於形成閘極介電層610之介電層係同一個。此後，將電阻器介電層628及電阻層626圖案化(例如，藉由一光微影/蝕刻製程)成被動電阻器604r。
如藉由圖17之剖面圖1700繪示，在裝置層110上方形成一BEOL互連結構618。BEOL互連結構618包括一互連介電層620、複數根導線622及複數個通路624。為方便繪示，僅一些導線622被標記為622，且僅一些通路624被標記為624。導線622及通路624交替堆疊在互連介電層620中且界定使SOI基板102上之裝置(例如，主動裝置602)互連之導電路徑。
在一些實施例中，形成BEOL互連結構618之一製程包括藉由一單鑲嵌製程形成一最底層之通路624，且隨後藉由單鑲嵌製程形成一最底層之導線622。此外，在一些實施例中，製程包括藉由重複執行雙鑲嵌製程而形成剩餘層之通路624及剩餘層之導線622。在一些實施例中，單鑲嵌製程包括沉積互連介電層620之一部分，圖案化具有用於單層導電構件(例如，一層通路或一層導線)之開口之互連介電層620及用導電材料填充開口以形成單層導電構件。在一些實施例中，雙鑲嵌製程包括沉積互連介電層之一部分，圖案化具有用於兩層導電構件(例如，一層通路及一層導線)之開口之互連介電層620及用導電材料填充開口以形成兩層導電構件。
亦藉由圖17之剖面圖1700繪示，在BEOL互連結構618中形成一被動電感器604i。被動電感器604i包括一或多個電感器導線630。為方便繪示，(若干)電感器導線630之僅一者被標記為630。在一些實施例中，(若干)電感器導線630橫跨SOI基板102上方之多個高度，且被動電感器604i包括跨多個高度使(若干)電感器導線630互連之一或多個電感器通路632。為方便繪示，(若干)電感器通路632之僅一者被標記為632。被動電感器604i可例如經形成具有通路624及導線622。此外，被動電感器604i可例如以與通路624及/或導線622相同之方式形成，及/或可例如使用單鑲嵌製程及/或雙鑲嵌製程形成。
亦藉由圖17之剖面圖1700繪示，在BEOL互連結構618中形成一被動電容器604c。被動電容器604c包括一對電容器極板634及一電容器介電層636。為方便繪示，電容器極板634之僅一者被標記為634。電容器極板634及電容器介電層636經堆疊為電容器介電層636介於電容器極板634之間。被動電容器604c在BEOL互連結構618部分形成之後形成。在一些實施例中，用於形成被動電容器604c之一製程包括在部分形成之BEOL互連結構618上方沉積一第一極板層，在第一極板層上方沉積一電容器介電層，且在電容器介電層上方沉積一第二極板層。接著將第一極板層及第二極板層及電容器介電層圖案化(例如，藉由光微影/蝕刻製程)成被動電容器604c，且BEOL互連結構618之形成繼續。
雖然圖7至圖17繪示使用裝置基板1102之分裂形成SOI基板102，但是將暸解形成SOI基板102之其他方法適於其他實施例中。但是，在此等其他實施例中，陷阱豐富層106仍如關於圖7及圖8繪示及描述般形成。此外，雖然圖16及圖17繪示裝置(例如，被動電容器604c)形成於SOI基板102上，但是此等裝置之一者、一些或所有可省略。類似地，雖然圖16及圖17繪示SOI基板102上之特定裝置類型之形成，但是其他裝置類型可形成於SOI基板102上。
參考圖18，提供圖7、圖8A及圖9至圖17之方法之一些實施例之一方塊圖1800。
在1802，在一高電阻率基板上沉積一非晶矽層。見，例如，圖7。
在1804，在非晶矽層上執行RTA以在塊體成核模式中將非晶矽層轉換為多晶矽之一陷阱豐富層。見，例如，圖8A。藉由在塊體成核模式中使非晶矽層結晶，形成具有高百分比之等軸晶粒及低百分比之柱狀晶粒之陷阱豐富層。柱狀晶粒係大長形晶粒，使得柱狀晶粒具有低晶界面積及低陷阱密度。等軸晶粒係具有大約相等尺寸之小晶粒，使得等軸晶粒具有高晶界面積及高陷阱密度。
因為小晶粒組成大百分比之陷阱豐富層，所以由陷阱豐富層強加在高電阻率基板上之應力係低的，且基板翹曲係低的。此繼而減小高電阻率基板之邊緣處之錯位及/或滑移，且提高此後形成之裝置之GOI。前者可在批量形成SOI基板時提高良率，而後者可在批量形成SOI基板上之裝置時提高良率。
因為等軸晶粒組成大百分比之陷阱豐富層，所以陷阱豐富層具有高晶界面積及高密度之載子陷阱。載子陷阱捕集導致高電阻率基板中之PSC之移動電子，由此最小化PSC。藉由最小化PSC，RF損耗可為低的且SOI基板上之被動裝置可具有高Q因數。此外，線性可為高的(例如，第二諧波可為低的)，且串擾可為低的。相應地，陷阱豐富層增強SOI基板以結合RF應用及其他應用使用。
在1806，在陷阱豐富層上沉積一第一絕緣層。見，例如，圖9。
在1808，對第一絕緣層執行一平坦化。見，例如，圖10。因為高百分比之陷阱豐富層係等軸晶粒，所以陷阱豐富層之頂部表面係相對光滑的。此導致第一絕緣層具有實質上均勻之一厚度及低之一TTV。此外，因為在平坦化之前TTV係低的，所以第一平坦化可將最小量之材料自第一絕緣層移除以達成一所要TTV，由此減小成本。
在1810，在一裝置基板上形成一第二絕緣層。見，例如，圖11。
在1812，形成一離子豐富層使之埋入於裝置基板中。見，例如，圖12。
在1814，將第一絕緣層及第二絕緣層接合在一起，使得第一絕緣層及第二絕緣層係介於裝置基板與陷阱豐富層之間。見，例如，圖13。
在1816，使裝置基板沿著離子豐富層分裂以界定一裝置層。見，例如，圖14。
在1818，對裝置層執行一平坦化。見，例如，圖15。
在1820，在裝置層上形成裝置。見，例如，圖16。
在1822，形成覆蓋裝置層及裝置之一BEOL互連結構。見，例如，圖17。
雖然在本文中將圖18之方塊圖1800繪示及描述為一系列動作或事件，但是將暸解此等動作或事件之所繪示排序不以限制意義解釋。例如，一些動作可按不同順序發生及/或與除本文中繪示及/或描述之動作或事件以外之其他動作或事件同時發生。此外，可能無需所有所繪示動作來實施本文中描述之一或多個態樣或實施例，且本文中描繪之動作之一者或多者可在一或多個單獨動作及/或階段中執行。
在一些實施例中，本申請案提供用於形成一SOI基板之一方法，該方法包括：在一高電阻率基板上沉積一非晶矽層；執行一RTA以使非晶矽層結晶為多晶矽之一陷阱豐富層，其中大多數晶粒係等軸的；在陷阱豐富層上方形成一絕緣層；及在絕緣層上方形成一裝置層，其中裝置層包含一半導體材料。在一些實施例中，RTA之執行包括按高於約攝氏75度/秒之一斜升速率使非晶矽層之加熱斜升，直至達到高於約攝氏600度之一高溫。在一些實施例中，RTA之執行包含在加熱非晶矽層達小於約10秒之一短時間段之後使非晶矽層之加熱斜降。在一些實施例中，RTA形成具有高百分比之等軸晶粒之陷阱豐富層，且其中高百分比係大於晶粒總數之約80%。在一些實施例中，該方法進一步包含在高電阻率基板上方形成一阻障氧化物層，其中藉由一磊晶工具在阻障氧化物層上方沉積非晶矽層。在一些實施例中，在多基板製程工具內將非晶矽層同時沉積於高電阻率基板及多個其他高電阻率基板上。在一些實施例中，絕緣層之形成包含：在陷阱豐富層上沉積絕緣層；及對絕緣層執行一平坦化。在一些實施例中，裝置層之形成包含：在一裝置基板上沉積一第二絕緣層；透過第二絕緣層將離子植入至裝置基板中以形成埋入於裝置基板中之一離子豐富層；將第二絕緣層接合至絕緣層，使得絕緣層及第二絕緣層係介於裝置基板與陷阱豐富層之間；及使裝置基板沿著離子豐富層分裂以移除裝置基板之一部分，其中裝置基板之一剩餘部分界定裝置層。在一些實施例中，該方法進一步包含在藉由絕緣層形成的同時，沿著高電阻率基板之一頂部表面在高電阻率基板中形成一低電阻率區域，其中低電阻率區域具有低於高電阻率基板之一塊體之一電阻。
在一些實施例中，本申請案提供一SOI基板，其包含：一高電阻率基板；一陷阱豐富層，其上覆於該高電阻率基板，其中該陷阱豐富層包含多晶矽，其中大多數晶粒係等軸的；一絕緣層，其在該陷阱豐富層上方；及一裝置層，其在該絕緣層上方，其中該裝置層包含一半導體材料。在一些實施例中，陷阱豐富層中之至少約80%之多晶矽晶粒係等軸晶粒。在一些實施例中，陷阱豐富層中之小於約20%之多晶矽晶粒係柱狀晶粒。在一些實施例中，大多數晶粒具有小於約100奈米之最大尺寸。在一些實施例中，高電阻率基板包含一低電阻率區域及一塊體半導體區域，其中該塊體半導體區域下伏於該低電阻率區域且具有大於該低電阻率區域之電阻之一高電阻。在一些實施例中，高電阻率基板具有大於約1 kΩ/cm之一高電阻。在一些實施例中，SOI基板進一步包含介於高電阻率基板與陷阱豐富層之間之一介電阻障層。
在一些實施例中，本申請案提供用於形成一半導體結構之一方法，該方法包括：在一高電阻基板上沉積一非晶矽層；加熱非晶矽層以使非晶矽層結晶為多晶矽之一陷阱豐富層，其中加熱遵循一尖峰溫度曲線；在陷阱豐富層上方形成一絕緣層；及在絕緣層上方形成一裝置層，其中裝置層包含一半導體材料。在一些實施例中，加熱包含使溫度按高於約攝氏75度/秒之一斜升速率斜升，直至達到高於約攝氏600度之一高溫。在一些實施例中，加熱形成具有高百分比之等軸晶粒及低百分比之柱狀晶粒之陷阱豐富層，其中該高百分比係大於晶粒總數之約80%，且其中該低百分比係小於晶粒總數之約20%。在一些實施例中，該方法進一步包含：形成覆蓋裝置層且由裝置層部分界定之一半導體裝置；及形成覆蓋半導體裝置及裝置層之一互連結構，其中互連結構包含導線及通路之一交替堆疊。
上文概括數個實施例之構件，使得熟習此項技術者可更好地暸解本揭露之態樣。熟習此項技術者應暸解其等可易於使用本揭露作為設計或修改用於執行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之基礎。熟習此項技術者亦應認識到此等等效構造不偏離本揭露之精神及範疇，且其等可在本文中作出各種變化、替換及更改，而不脫離本揭露之精神及範疇。
100A‧‧‧剖面圖 100B‧‧‧放大剖面圖 102‧‧‧絕緣體上覆半導體(SOI)基板 102c‧‧‧基板之中心 102e‧‧‧基板之邊緣 104‧‧‧高電阻基板 104b‧‧‧塊體半導體區域 104lr‧‧‧低電阻率區域 106‧‧‧陷阱豐富層 106'‧‧‧非晶矽層 108‧‧‧絕緣層 108a‧‧‧第一絕緣層 108b‧‧‧第二絕緣層 110‧‧‧裝置層 112‧‧‧晶粒 112c‧‧‧柱狀晶粒 112e‧‧‧等軸晶粒 200‧‧‧剖面圖 202‧‧‧阻障層 300‧‧‧剖面圖 400‧‧‧圖表 402‧‧‧厚度曲線 500‧‧‧俯視圖 502‧‧‧IC晶粒 600‧‧‧剖面圖 602‧‧‧主動裝置 604‧‧‧被動裝置 604c‧‧‧被動電容器 604i‧‧‧被動電感器 604r‧‧‧被動裝置 606‧‧‧源極/汲極區域 608‧‧‧選擇性導電通道 610‧‧‧閘極介電層 612‧‧‧閘極電極 614‧‧‧間隔件 616‧‧‧隔離結構 618‧‧‧後端製程(BEOL)互連結構 620‧‧‧互連介電層 622‧‧‧導線 624‧‧‧通路 626‧‧‧被動電容器 628‧‧‧電阻器介電層 630‧‧‧電感器導線 632‧‧‧電感器通路 634‧‧‧電容器極板 636‧‧‧電容器介電層 700‧‧‧剖面圖 800A‧‧‧剖面圖 800B‧‧‧圖表 802‧‧‧尖峰溫度曲線 900‧‧‧剖面圖 1000‧‧‧剖面圖 1100‧‧‧剖面圖 1102‧‧‧裝置基板 1200‧‧‧剖面圖 1202‧‧‧離子豐富層 1204‧‧‧離子 1300‧‧‧剖面圖 1400‧‧‧剖面圖 1500‧‧‧剖面圖 1600‧‧‧剖面圖 1602‧‧‧裝置區域 1700‧‧‧剖面圖 1800‧‧‧方塊圖 1802‧‧‧動作 1804‧‧‧動作 1806‧‧‧動作 1808‧‧‧動作 1810‧‧‧動作 1812‧‧‧動作 1814‧‧‧動作 1816‧‧‧動作 1818‧‧‧動作 1820‧‧‧動作 1822‧‧‧動作 I‧‧‧第一部分 II‧‧‧第二部分 A‧‧‧方框 H‧‧‧高度 Ta‧‧‧厚度 Td‧‧‧厚度 Ti‧‧‧厚度 Ttr‧‧‧厚度 W‧‧‧寬度 WARP‧‧‧基板翹曲
在結合附圖閱讀時從下文詳細描述最好地暸解本揭露之態樣。注意，根據行業中之標準實踐，各種構件未按比例繪製。實際上，為了討論之簡明起見，各種構件之尺寸可任意增大或減小。
圖1A繪示包括具有小粒度之一陷阱豐富層之一絕緣體上覆半導體(SOI)基板之一些實施例之一剖面圖。
圖1B繪示圖1A之陷阱豐富層之一些實施例之一放大剖面圖。
圖2繪示圖1A之SOI基板之一些替代實施例之一剖面圖，其中一阻障層將陷阱豐富層與一高電阻率基板分開。
圖3繪示圖1A之SOI基板之一剖面圖，其中SOI基板經受基板翹曲。
圖4繪示針對圖1A之SOI基板之一絕緣層之一厚度曲線之一些實施例之一圖表。
圖5繪示圖1A之SOI基板之一些實施例之一俯視圖。
圖6繪示其中圖1A之SOI基板適用之一半導體結構之一些實施例之一剖面圖。
圖7、圖8A及圖9至圖17繪示用於形成且使用包括具有小粒度之一陷阱豐富層之一SOI基板之一方法之一些實施例之一系列剖面圖。
圖8B繪示針對在圖8A執行之一熱製程之一溫度曲線之一些實施例之一圖表。
圖18繪示圖7、圖8A及圖9至圖17之方法之一些實施例之一方塊圖。
1800‧‧‧方塊圖
1802‧‧‧動作
1804‧‧‧動作
1806‧‧‧動作
1808‧‧‧動作
1810‧‧‧動作
1812‧‧‧動作
1814‧‧‧動作
1816‧‧‧動作
1818‧‧‧動作
1820‧‧‧動作
1822‧‧‧動作

Claims (1)

  1. 一種用於形成一絕緣體上覆半導體(SOI)基板之方法，該方法包括： 在一高電阻率基板上沉積一非晶矽層； 執行一快速熱退火(RTA)以使該非晶矽層結晶為多晶矽之一陷阱豐富層，其中大多數晶粒係等軸的； 在該陷阱豐富層上方形成一絕緣層；及 在該絕緣層上方形成一裝置層，其中該裝置層包括一半導體材料。
TW108123317A 2018-07-02 2019-07-02 包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(soi)基板及其形成方法及其形成方法 TW202006797A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/024,962 US10923503B2 (en) 2018-07-02 2018-07-02 Semiconductor-on-insulator (SOI) substrate comprising a trap-rich layer with small grain sizes
US16/024,962 2018-07-02

Publications (1)

Publication Number Publication Date
TW202006797A true TW202006797A (zh) 2020-02-01

Family

ID=69008309

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108123317A TW202006797A (zh) 2018-07-02 2019-07-02 包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(soi)基板及其形成方法及其形成方法

Country Status (3)

Country Link
US (1) US10923503B2 (zh)
CN (1) CN110676151A (zh)
TW (1) TW202006797A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
WO2020180940A1 (en) * 2019-03-04 2020-09-10 Board Of Regents, The University Of Texas System Silicon-on-oxide-on-silicon
CN112420915B (zh) * 2020-11-23 2022-12-23 济南晶正电子科技有限公司 复合衬底的制备方法、复合薄膜及电子元器件
CN112671363A (zh) * 2020-12-29 2021-04-16 济南晶正电子科技有限公司 复合衬底、复合薄膜及其制备方法，及射频声表面波器件
CN112951708B (zh) * 2021-01-26 2022-03-25 济南晶正电子科技有限公司 一种复合衬底及其制备方法、复合薄膜
CN112951709B (zh) * 2021-01-27 2022-05-27 济南晶正电子科技有限公司 一种半导体衬底、电子元器件以及半导体衬底的制备方法
CN112993159A (zh) * 2021-02-05 2021-06-18 上海华虹宏力半导体制造有限公司 无源集成器件的制备方法
US20220320319A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
CN115863348A (zh) * 2021-09-24 2023-03-28 联华电子股份有限公司 绝缘体覆硅基板及其制作方法
CN113948446A (zh) * 2021-09-28 2022-01-18 苏州华太电子技术有限公司 半导体工艺以及半导体结构
EP4287239A1 (en) * 2022-06-02 2023-12-06 Imec VZW A low loss semiconductor substrate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066547A (en) * 1997-06-20 2000-05-23 Sharp Laboratories Of America, Inc. Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method
KR100573480B1 (ko) * 2003-06-30 2006-04-24 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 제조 방법
KR101547574B1 (ko) * 2007-12-03 2015-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치용 ｔｆｔ 배치
US8508994B2 (en) * 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US9385088B2 (en) * 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
US9099526B2 (en) * 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8859302B2 (en) * 2011-02-28 2014-10-14 International Business Machines Corporation Structure and method for adjusting threshold voltage of the array of transistors
US20190164834A1 (en) * 2011-06-28 2019-05-30 Monolithic 3D Inc. Methods to produce a 3d semiconductor memory device and system
FR3019373A1 (fr) * 2014-03-31 2015-10-02 St Microelectronics Sa Procede de fabrication d'une plaque de semi-conducteur adaptee pour la fabrication d'un substrat soi et plaque de substrat ainsi obtenue
JP6678238B2 (ja) * 2015-10-30 2020-04-08 シンポアー インコーポレイテッド 多孔膜を介した膜透過エッチングにより流体キャビティを作製する方法及びそれにより製造された構造体並びにかかる構造体の使用
US9691871B1 (en) * 2015-12-18 2017-06-27 Stmicroelectronics (Crolles 2) Sas Process for forming a layer of equiaxed titanium nitride and a MOSFET device having a metal gate electrode including a layer of equiaxed titanium nitride

Also Published As

Publication number Publication date
CN110676151A (zh) 2020-01-10
US20200006385A1 (en) 2020-01-02
US10923503B2 (en) 2021-02-16

Similar Documents

Publication Publication Date Title
TW202006797A (zh) 包括具有小粒度之陷阱豐富層的絕緣體上覆半導體(soi)基板及其形成方法及其形成方法
US10510880B2 (en) Trench power MOSFET
JP7298852B2 (ja) 反り低減トレンチコンデンサ
TW201743445A (zh) 高壓電晶體裝置及其製造方法
TWI696242B (zh) 用於形成薄的絕緣體上半導體基板的方法
US11342326B2 (en) Self-aligned etch in semiconductor devices
US7768078B2 (en) Power semiconductor device having improved performance and method
KR101342873B1 (ko) 실리콘 게르마늄을 가진 프로그램 가능 퓨즈
JP5285260B2 (ja) 電界効果トランジスタ（ｆｅｔ）デバイスを形成する方法
TW201017878A (en) Self-aligned planar double-gate process by self-aligned oxidation
TWI515893B (zh) 垂直式功率金氧半場效電晶體與其形成方法
TW201351651A (zh) 半導體裝置及其製造方法
US10985240B2 (en) Semiconductor device having diode devices with different barrier heights and manufacturing method thereof
US20210408247A1 (en) Source/drain contacts and methods of forming same
CN103165536A (zh) 栅极边缘位错的夹断控制
TWI423343B (zh) 半導體積體電路裝置及其製造方法
TWI503983B (zh) 半導體裝置及其製造方法
US20180097109A1 (en) Semiconductor device
CN116153863A (zh) 半导体元件及其制作方法
CN1957476A (zh) 平面双栅极半导体器件
US20220367410A1 (en) Ion Implantation with Annealing for Substrate Cutting
WO2013161331A1 (ja) 相補型半導体装置及びその製造方法
TWI848208B (zh) 積體電路的裝置及其製造方法
US11545577B2 (en) Semiconductor structure with in-device high resistivity polycrystalline semiconductor element and method
JP2013045953A (ja) 半導体装置およびその製造方法