CN112951708B - 一种复合衬底及其制备方法、复合薄膜 - Google Patents

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Abstract

本申请提供一种复合衬底及其制备方法、复合薄膜，其中，所述复合衬底从下至上依次包括衬底层、第一多晶硅层、氧化截止层以及绝缘层；其中，所述氧化截止层的厚度小于所述第一多晶硅层的厚度和所述绝缘层的厚度中的最小值。采用上述复合衬底，第一多晶硅层具有低应力，同时氧化截止层降低第一多晶硅层和绝缘层的层间界面粗糙度，提高氧化形成的绝缘层厚度均匀性，避免电子元器件因绝缘层厚度均匀性差和第一多晶硅层与绝缘层的层间界面粗糙度大导致的功耗增加。

Description

一种复合衬底及其制备方法、复合薄膜
技术领域
本申请涉及半导体技术领域，尤其涉及一种复合衬底及其制备方法、复合薄膜。
背景技术
在电子元器件制备的过程中，很多薄膜材料是由淀积工艺形成，够满足电子元器件向小型化、低功耗、高性能方向发展的要求。其中，一种薄膜材料从上至下依次包括有有源层、绝缘层和半导体衬底层，有源层与绝缘层为主要的功能层，能够实现光、电、声等信号的传播，在CPU芯片、存储器、放大器、滤波器、调制器等器件中都展现出良好的应用性能。
当绝缘层与半导体衬底层直接接触时，绝缘层靠近半导体衬底层的界面上会存在很多的缺陷能级。缺陷能级能够吸引载流子，半导体衬底层中的载流子被绝缘层中的缺陷能级吸引至绝缘层与半导体衬底层界面附近，从而在半导体衬底层产生表面寄生电导效应(Parasitic Surface Conductance，PSC)，表面寄生电导效应导致制备的电子元器件功耗增加。
目前，为了减少绝缘层与半导体衬底层之间的载流子数量，抑制半导体衬底层产生表面寄生电导效应，通常是在绝缘层和半导体衬底层之间引入富含载流子陷阱的陷阱层。由于多晶硅层氧化制备的绝缘层致密性高、缺陷少等特征，现有技术中，通常采用多晶硅层作为陷阱层，通过对多晶硅层进行氧化来制备绝缘层。
然而，多晶硅层氧化的过程中，多晶硅层中的晶粒发生重构，导致氧化形成的绝缘层厚度均匀性差以及多晶硅层中和绝缘层的层间界面粗糙度大，基于上述技术方案所制备的电子元器件还是会存在功耗增加的问题。
发明内容
本申请提供一种复合衬底及其制备方法、复合薄膜，以解决现有技术中氧化形成的绝缘层厚度均匀性差以及多晶硅层和绝缘层的层间界面粗糙度大，制备的电子元器件还是会存在功耗增加的问题。
本申请的第一方面，提供一种复合衬底，所述复合衬底从下至上依次包括衬底层、第一多晶硅层、氧化截止层以及绝缘层；其中，所述氧化截止层的厚度小于所述第一多晶硅层的厚度和所述绝缘层的厚度中的最小值。
可选的，所述氧化截止层的厚度大于等于100nm、小于等于500nm；所述氧化截止层靠近所述绝缘层的侧面的粗糙度小于5nm；所述第一多晶硅层靠近所述绝缘层的侧面的粗糙度小于5nm；所述绝缘层的厚度偏差小于60nm。
可选的，所述衬底层为硅、金刚石、蓝宝石、碳化硅、氮化硅、氧化铝、石英、铌酸锂、钽酸锂和氮化铝中的一种；所述氧化截止层为碳化硅、氮化硅、氮化铝和氧化铝中的一种。
本申请的第二方面，提供一种复合薄膜，所述复合薄膜从下到上依次包括如第一方面任一项所述的复合衬底和功能薄膜层；其中，所述复合衬底中的绝缘层做平坦化处理，且与所述功能薄膜层键合。
可选的，所述功能薄膜层为铌酸锂、钽酸锂、石英、砷化镓、陶瓷和四硼酸锂中的一种。
可选的，利用离子注入法结合键合分离法，或者，利用键合法结合研磨抛光法，将所述绝缘层与所述功能薄膜层键合。
本申请的第三方面，提供一种复合衬底的制备方法，包括：
在衬底层上生长第一多晶硅层；
在所述第一多晶硅层上沉积氧化截止层；
在所述氧化截止层上生长第二多晶硅层，得到待氧化衬底；
将所述待氧化衬底在第二温度下氧化，直至所述第二多晶硅层被氧化形成预定厚度的绝缘层，得到复合衬底；其中，所述复合衬底从下至上依次包括衬底层、第一多晶硅层、氧化截止层以及绝缘层。
可选的，将所述待氧化衬底在第二温度下氧化之前，还包括：
将所述待氧化衬底在第一温度下退火；所述第一温度大于第二温度。
可选的，将所述待氧化衬底在第一温度下退火包括：
将所述待氧化衬底在大于等于900℃、小于等于1100℃的温度下退火至少3h，至多24h。
可选的，将所述待氧化衬底在第二温度下氧化，直至所述第二多晶硅层氧化形成预定厚度的绝缘层，得到复合衬底包括：
将退火后的所述待氧化衬底在大于等于800℃、小于等于1000℃的温度下氧化至少10h，至多30h，直至所述第二多晶硅层氧化形成厚度大于等于500nm、小于等于2μm的绝缘层，得到复合衬底。
本申请提供一种复合衬底及其制备方法、复合薄膜，其中，所述复合衬底从下至上依次包括衬底层、第一多晶硅层、氧化截止层以及绝缘层；其中，所述氧化截止层的厚度小于所述第一多晶硅层的厚度和所述绝缘层的厚度中的最小值。采用上述复合衬底，第一多晶硅层具有低应力，同时氧化截止层降低第一多晶硅层和绝缘层的层间界面粗糙度，提高氧化形成的绝缘层厚度均匀性，避免电子元器件因绝缘层厚度均匀性差和第一多晶硅层与绝缘层的层间界面粗糙度大导致的功耗增加。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种复合衬底的结构示意图；
图2为本申请实施例提供的一种复合薄膜的结构示意图；
图3为本申请实施例提供的一种复合薄膜制备的结构示意图；
图4为本申请实施例提供的一种复合衬底的制备方法的结构示意图；
图5为本申请实施例提供的一种复合衬底的制备方法的流程示意图；
图6为本申请一个实施例中待氧化衬底退火氧化的结构示意图。
其中，110-衬底层；120-第一多晶硅层；130-氧化截止层；140-第二多晶硅；150-绝缘层；160-功能薄膜层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如本申请背景技术所述，现有技术中，当绝缘层与半导体衬底层直接接触时，绝缘层靠近半导体衬底层的界面上会存在很多的缺陷能级。缺陷能级能够吸引载流子，半导体衬底层中的载流子被绝缘层中的缺陷能级吸引至绝缘层与半导体衬底层界面附近，从而在半导体衬底层产生表面寄生电导效应。基于绝缘层与半导体衬底层直接接触制备的薄膜材料所制备的电子元器件会增加功耗。为了减少绝缘层与半导体衬底层之间的载流子数量，抑制半导体衬底层产生表面寄生电导效应，通常是在绝缘层和半导体衬底层之间引入富含载流子陷阱的陷阱层。现有技术中，通常采用多晶硅层作为陷阱层，并通过氧化多晶硅层制备绝缘层。氧化多晶硅层制备的绝缘层致密性高、缺陷少。
然而，多晶硅层氧化的过程中，多晶硅层中的晶粒发生重构，导致氧化形成的绝缘层厚度均匀性差以及多晶硅层和绝缘层的层间界面粗糙度大，基于上述技术方案所制备的电子元器件还是会存在功耗增加的问题。
因此，为了解决上述问题，本申请实施例提供一种复合衬底，参见图1，图1为本申请实施例提供的一种复合衬底的结构示意图，所述复合衬底从下至上依次包括衬底层110、第一多晶硅层120、氧化截止层130以及绝缘层150；其中，氧化截止层130的厚度小于第一多晶硅层120的厚度和绝缘层150的厚度中的最小值。
氧化截止层130的作用是保护第一多晶硅层120不被氧化，降低第一多晶硅层120和绝缘层150的层间界面粗糙度。
本申请提供一种复合衬底，所述复合衬底从下至上依次包括衬底层110、第一多晶硅层120、氧化截止层130以及绝缘层150；其中，氧化截止层130的厚度小于第一多晶硅层120的厚度和绝缘层150的厚度中的最小值。采用上述复合衬底，第一多晶硅层120具有低应力，同时氧化截止层130降低第一多晶硅层120和绝缘层150的层间界面粗糙度，提高氧化形成的绝缘层150厚度均匀性，避免电子元器件因绝缘层150厚度均匀性差和第一多晶硅层120与绝缘层150的层间界面粗糙度大导致的功耗增加。
在一具体实施例中，氧化截止层130的厚度大于等于100nm、小于等于500nm；氧化截止层130靠近绝缘层150的侧面的粗糙度小于5nm，优选的，氧化截止层130靠近绝缘层150的侧面的粗糙度小于1nm；第一多晶硅层120靠近绝缘层150的侧面的粗糙度小于5nm，优选的，第一多晶硅层120靠近绝缘层150的侧面的粗糙度小于1nm；绝缘层150的厚度偏差小于60nm，优选的，绝缘层150的厚度偏差小于40nm。
在一具体实施例中，所述衬底层110为硅、金刚石、蓝宝石、碳化硅、氮化硅、氧化铝、石英、铌酸锂、钽酸锂和氮化铝中的一种，衬底层110的材质可以根据需要选择，本步骤不做具体限定；氧化截止层130为碳化硅、氮化硅、氮化铝和氧化铝中的一种，氧化截止层130的材质可以根据需要选择，本实施例不做具体限定。
基于本申请前述实施例所提供的复合衬底，本申请实施例还提供了一种复合薄膜，参见图2，复合薄膜包括前述实施例中的复合衬底和功能薄膜层160；其中，参见图3，所述复合衬底中的绝缘层150做平坦化处理，且与功能薄膜层160键合；其中，功能薄膜层160为铌酸锂、钽酸锂、石英、砷化镓、陶瓷和四硼酸锂。
利用离子注入法结合键合分离法，或者，利用键合法结合研磨抛光法，将绝缘层150与功能薄膜层160键合，本申请实施例不做具体限定。
当选择利用离子注入法结合键合分离法时，其方案包括：对功能薄膜晶圆进行离子注入，形成具有薄膜层、分离层和余料层三层结构的功能薄膜晶圆；采用等离子体键合的方式制备形成键合体；将键合体在高温下保温；其中，保温温度为100℃～600℃，保温时间1min～48h，直至余料层从键合体上分离下来，在绝缘层上形成薄膜层，再将薄膜层抛光减薄至50nm-3000nm形成功能薄膜层，得到具有纳米级厚度的复合薄膜。
其中，所注入的离子为通过热处理能够生成气体的离子，例如：氢离子或者氦离子，注入氢离子时，注入剂量可以为3×1016ions/cm2-8×1016ions/cm2，注入的能量可以为120KeV-400KeV；注入氦离子时，注入剂量可以为1×1016ions/cm2-1×1017ions/cm2，注入的能量可以为50KeV-1000KeV。通过调整离子注入深度来调整薄膜层的厚度，具体地，离子注入的深度越大，所制备的薄膜层的厚度越大；相反，离子注入的深度越小，所制备的薄膜层的厚度越小。
键合体保温的目的是提升键合体的键合力，使其大于10MPa，并且能够恢复离子注入对薄膜层的损伤，使得所获得的薄膜层接近晶圆的性质。在热处理过程中，分离层内形成有气泡，例如，氢离子形成氢气，氦离子形成氦气等，随着热处理进展，分离层内的气泡连成一片，最后分离层裂开，将余质层与薄膜层分离，从而使余质层由键合体上剥离下来。
当选择利用键合法结合研磨抛光法，其方案包括：对功能薄膜晶圆工艺面进行清洗，采用等离子体键合的方法将清洗后的功能薄膜晶圆的工艺面与二氧化硅层进行键合，形成键合体；将键合体放入加热设备内在高温下进行保温，在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行；其中，保温温度为100℃～600℃，保温时间1min～48h，此环节可以提升键合体的键合力，使其大于10MPa；采用机械研磨的方式减薄至1μm-102μm，然后抛光至400nm-100μm，得到具有微米级厚度的复合薄膜。
在离子注入之后，进行键合之前，通常需要对两个相接触的键合面进行清洗，以增强键合效果。
本申请实施例部分还提供一种复合衬底的制备方法，参见图4，图4为本申请实施例提供的一种复合衬底的制备方法的结构示意图。
具体的，如图5所示，所述制备方法包括以下步骤：
步骤S11，在衬底层110上生长第一多晶硅层120。
本步骤中，衬底层110作为支撑衬底，可以为硅、金刚石、蓝宝石、碳化硅、氮化硅、氧化铝、石英、铌酸锂、钽酸锂或氮化铝。衬底层110的材质可以根据需要选择，本步骤不做具体限定。第一多晶硅层120在生长时需要比较高的温度，在温度大于等于580℃、小于等于660℃的条件下，在衬底层110上制备一层第一多晶硅层120，本步骤对第一多晶硅层120的制备方式不做具体限定，例如可以采用LPCVD；优选地，在温度大于等于590℃、小于等于630℃的条件下制备第一多晶硅层120，此温度范围下生长的第一多晶硅层120中的晶粒较小，因此制备的第一多晶硅层120的应力也较小，然后对第一多晶硅层120进行清洗，以清除第一多晶硅层120上颗粒沾污和部分金属杂质。
步骤S12，在第一多晶硅层120上沉积氧化截止层130。
本步骤中，沉积后的氧化截止层130的厚度小于第一多晶硅层120的厚度和绝缘层150的厚度中的最小值，氧化截止层130的厚度大于等于100nm、小于等于500nm。沉积后的氧化截止层130需要进行清洗，以清除氧化截止层130上颗粒沾污和部分金属杂质。氧化截止层130的作用是当将第二多晶硅层140氧化至氧化截止层130时停止氧化，同时保护第一多晶硅层120不被氧化，降低氧化后第一多晶硅层120和绝缘层150的层间界面粗糙度。氧化截止层130的材料可以为碳化硅、氮化硅、氮化铝或氧化铝，氧化截止层130的材质可以根据需要选择，本步骤不做具体限定。
步骤S13，在氧化截止层130上生长第二多晶硅层140，得到待氧化衬底。
本步骤中，生长后的第二多晶硅层140需要进行清洗，以清除第二多晶硅层140上颗粒沾污和部分金属杂质。待氧化衬底从下至上依次为衬底层110、第一多晶硅层120、氧化截止层130以及第二多晶硅层140。
步骤S14，将待氧化衬底在第二温度下氧化，直至第二多晶硅层140被氧化形成预定厚度的绝缘层150，得到复合衬底；其中，所述复合衬底从下至上依次包括衬底层110、第一多晶硅层120、氧化截止层130以及绝缘层150。
本步骤中，将待氧化衬底在大于等于800℃、小于等于1000℃的温度下氧化至少10h，至多30h，直至所述第二多晶硅层氧化形成厚度大于等于500nm、小于等于2μm的绝缘层，得到复合衬底；第二多晶硅层140被氧化形成绝缘层150时厚度变大，例如第二多晶硅层140厚度为500nm,氧化后形成800nm厚的二氧化硅层(绝缘层)。
参见图6，在本步骤之前，还可以将待氧化衬底在第一温度下退火，第一温度大于第二温度。即在大于等于900℃、小于等于1100℃的温度下退火至少3h，至多24h，使待氧化衬底中的第一多晶硅层120和第二多晶硅层140中的晶粒进行充分重构，进一步提高第二多晶硅层140氧化后形成绝缘层150的厚度均匀性以及进一步降低氧化后第一多晶硅层120和绝缘层150的层间界面粗糙度。
步骤S11-S14中，第一多晶硅层120和第二多晶硅层140的制备方法为真空环境中，在温度大于等于580℃、小于等于660℃，压力大于等于100mottor、小于等于300mottor，硅源流量大于等于100sccm、小于等于1000sccm的条件下加热至少10h，至多24h。其中，硅源可以为甲硅烷(SiH4)、一氯硅烷(SiH3Cl)、二氯硅烷(SiH2Cl2)、三氯硅烷(HSiCl3)、四氯化硅(SiCl4)或者上述物质与氢气的混合物。
由上述公开的制备方法可以看出，本申请实施例公开的复合衬底的制备方法，过程简单，易操作，适合大范围推广应用。
本申请实施例中，复合衬底结构部分的实施例与制备方法部分的实施例可以相互参见，此处不再赘述。
为了使本申请的方案更清楚，本申请实施例进一步公开了具体示例。
实施例1(离子注入法结合键合分离法)
1)准备硅衬底层，对硅衬底层进行清洗。
2)将步骤1)中清洗后的硅衬底层置于真空环境中，在温度为620℃，压力为150mottor的条件下，通入气体流量为500sccm的甲硅烷(SiH4)沉积18h，沉积厚度为1μm的第一多晶硅层，并对第一多晶硅层进行清洗。
3)将硅衬底层和第一多晶硅层置于真空环境中，在温度为720℃，压力为220mottor的条件下，通入气体流量比为1:1的氨气(NH3)和二氯硅烷(SiH2Cl2)沉积1.5h，沉积厚度为150nm的氮化硅层(氧化截止层)，并对氮化硅层进行清洗。
4)将硅衬底层、第一多晶硅层和氮化硅层置于真空环境中，在温度为590℃，压力为200mottor的条件下，通入气体流量为200sccm的二氯硅烷(SiH2Cl2)和200sccm的氢气(H2)沉积12h，沉积厚度为500nm的第二多晶硅层，并对第二多晶硅层进行清洗。
5)将硅衬底层、第一多晶硅层、氮化硅层和第二多晶硅层形成的待氧化衬底置于温度为950℃的条件下氧化15h，将第二多晶硅层氧化为厚度为800nm的二氧化硅层(绝缘层)，并对二氧化硅层进行清洗。
6)将步骤5)中的二氧化硅层研磨抛光至700nm。
7)准备与硅衬底层相同尺寸的铌酸锂晶圆，采用离子注入的方法，将氦离子(He+)注入铌酸锂晶片中，氦离子的注入能量为200KeV，剂量为4×1016ions/cm2，形成具有薄膜层、分离层和余料层三层结构的铌酸锂晶圆。
8)采用等离子体键合的方法将离子注入后的铌酸锂晶圆的薄膜层与硅衬底的二氧化硅层进行键合，形成键合体；然后将键合体放入加热设备内在高温下进行保温，直至余料层从键合体上分离下来，在二氧化硅层上形成铌酸锂薄膜层。保温工艺在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行，保温温度为400℃，保温时间3h。
9)之后对铌酸锂薄膜层进行抛光减薄至400nm形成铌酸锂功能薄膜层，得到具有纳米级厚度的铌酸锂单晶复合薄膜。
可见，实施例1是采用离子注入结合键合分离的方法，氧化截止层为氮化硅，绝缘层为二氧化硅，功能薄膜层为铌酸锂，功能薄膜层是离子注入后，再与隔离层键合分离制得。
实施例2(键合法结合研磨抛光法)
1)准备硅衬底层，对硅衬底层进行清洗。
2)将步骤1)中清洗后的硅衬底层置于真空环境中，在温度为650℃，压力为250mottor的条件下，通入气体流量为400sccm的一氯硅烷(SiH3Cl)沉积20h，沉积厚度为1.2μm的第一多晶硅层，并对第一多晶硅层进行清洗。
3)将硅衬底层和第一多晶硅层置于真空环境中，在温度为750℃，压力为260mottor的条件下，通入气体流量比为1:1的氨气(NH3)和二氯硅烷(SiH2Cl2)沉积22h，沉积厚度为160nm的氮化硅层(氧化截止层)，并对氮化硅层进行清洗。
4)将硅衬底层、第一多晶硅层和氮化硅层置于真空环境中，在温度为600℃，压力为250mottor的条件下，通入气体流量为300sccm的二氯硅烷(SiH2Cl2)和300sccm的氢气(H2)沉积11h，沉积厚度为500nm的第二多晶硅层，并对第二多晶硅层进行清洗。
5)将硅衬底层、第一多晶硅层、氮化硅层和第二多晶硅层形成的待氧化衬底置于温度为1000℃的条件下氧化12h，将第二多晶硅层氧化为厚度为800nm的二氧化硅层(绝缘层)，并对二氧化硅层进行清洗。
6)将步骤5)中的二氧化硅层研磨抛光至700nm。
7)准备与单晶硅衬底相同尺寸的铌酸锂晶圆，对工艺面进行清洗，采用等离子体键合的方法将清洗后的铌酸锂晶圆的工艺面与步骤6)制备的二氧化硅层进行键合，形成键合体；然后将键合体放入加热设备内在高温下进行保温，保温工艺在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行，保温温度为400℃，保温时间3h，此环节可以提升键合力大于10MPa。
8)之后对铌酸锂单晶薄膜采用机械研磨的方式减薄至22μm，然后抛光至20μm，得到具有微米级厚度的铌酸锂单晶复合薄膜。
可见，实施例2是采用直接键合结合研磨抛光的方法，氧化截止层为氮化硅，绝缘层为二氧化硅，功能薄膜层为铌酸锂，功能薄膜层直接与隔离层键合，然后研磨抛光制得。
实施例3(离子注入结合键合分离方法)
1)准备硅衬底层，对硅衬底层进行清洗。
2)将步骤1)中清洗后的硅衬底层置于真空环境中，在温度为620℃，压力为150mottor的条件下，通入气体流量为500sccm的甲硅烷(SiH4)沉积18h，沉积厚度为1μm的第一多晶硅层，并对第一多晶硅层进行清洗。
3)将硅衬底层和第一多晶硅层置于真空环境中，在温度为900℃，压力为220mottor的条件下，通入气体流量比为1.5:1的甲基三氯硅烷(CH3SiCl3)和氢气(H2)沉积2h，沉积厚度为150nm的碳化硅层(氧化截止层)，并对碳化硅层进行清洗。
4)将硅衬底层、第一多晶硅层和碳化硅层置于真空环境中，在温度为590℃，压力为200mottor的条件下，通入气体流量为200sccm的二氯硅烷(SiH2Cl2)和200sccm的氢气(H2)沉积12h，沉积厚度为500nm的第二多晶硅层，并对第二多晶硅层进行清洗。
5)将硅衬底层、第一多晶硅层、碳化硅层和第二多晶硅层形成的待氧化衬底置于温度为1000℃的条件下退火8h。
6)将步骤5)中退火后的待氧化衬底置于温度为950℃的条件下氧化15h，将第二多晶硅层氧化为厚度为800nm的二氧化硅层(绝缘层)，并对二氧化硅层进行清洗。
7)将步骤6)中的二氧化硅层研磨抛光至700nm。
8)准备与硅衬底层相同尺寸的铌酸锂晶圆，采用离子注入的方法，将氦离子(He+)注入铌酸锂晶片中，氦离子的注入能量为200KeV，剂量为4×1016ions/cm2，形成具有薄膜层、分离层和余料层三层结构的铌酸锂晶圆。
9)采用等离子体键合的方法将离子注入后的铌酸锂晶圆的薄膜层与硅衬底的二氧化硅层进行键合，形成键合体；然后将键合体放入加热设备内在高温下进行保温，直至余料层从键合体上分离下来，在二氧化硅层上形成铌酸锂薄膜层。保温工艺在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行，保温温度为400℃，保温时间3h。
10)之后对铌酸锂薄膜层进行抛光减薄至400nm形成铌酸锂功能薄膜层，得到具有纳米级厚度的铌酸锂单晶复合薄膜。
可见，实施例3是采用离子注入结合键合分离的方法，在待氧化衬底氧化之前经过退火处理，氧化截止层为碳化硅，绝缘层为二氧化硅，功能薄膜层为铌酸锂，功能薄膜层是离子注入后，再与隔离层键合分离制得。
实施例4(键合法结合研磨抛光法)
1)准备硅衬底层，对硅衬底层进行清洗。
2)将步骤1)中清洗后的硅衬底层置于真空环境中，在温度为650℃，压力为250mottor的条件下，通入气体流量为400sccm的一氯硅烷(SiH3Cl)沉积20h，沉积厚度为1.2μm的第一多晶硅层，并对第一多晶硅层进行清洗。
3)将硅衬底层和第一多晶硅层置于真空环境中，在温度为1000℃，压力为250mottor的条件下，通入气体流量比为1.5:1的甲基三氯硅烷(CH3SiCl3)和氢气(H2)沉积1.5h，沉积厚度为160nm的碳化硅层(氧化截止层)，并对碳化硅层进行清洗。
4)将硅衬底层、第一多晶硅层和碳化硅层置于真空环境中，在温度为600℃，压力为250mottor的条件下，通入气体流量为300sccm的二氯硅烷(SiH2Cl2)和300sccm的氢气(H2)沉积11h，沉积厚度为500nm的第二多晶硅层，并对第二多晶硅层进行清洗。
5)将硅衬底层、第一多晶硅层、碳化硅层和第二多晶硅层形成的待氧化衬底置于温度为1100℃的条件下退火2h。
6)将步骤5)中退火后的待氧化衬底置于温度为1000℃的条件下氧化12h，将第二多晶硅层氧化为厚度为800nm的二氧化硅层(绝缘层)，并对二氧化硅层进行清洗。
7)将步骤6)中的二氧化硅层研磨抛光至700nm。
8)准备与单晶硅衬底相同尺寸的铌酸锂晶圆，对工艺面进行清洗，采用等离子体键合的方法将清洗后的铌酸锂晶圆的工艺面与步骤7)制备的二氧化硅层进行键合，形成键合体；然后将键合体放入加热设备内在高温下进行保温，保温工艺在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行，保温温度为400℃，保温时间3h，此环节可以提升键合力大于10MPa。
9)之后对铌酸锂单晶薄膜采用机械研磨的方式减薄至22μm，然后抛光至20μm，得到具有微米级厚度的铌酸锂单晶复合薄膜。
可见，实施例4是采用直接键合结合研磨抛光的方法，在待氧化衬底氧化之前经过退火处理，氧化截止层为碳化硅，绝缘层为二氧化硅，功能薄膜层为铌酸锂，功能薄膜层直接与隔离层键合，然后研磨抛光制得。
另外，在上述实施例的基础上，还可以衍生其他的实施例，例如：在各实施例的基础上，将实施例中的功能薄膜层替换为钽酸锂、砷化镓、石英、或者硅，其他工艺参数均可以不用改变或者根据需要改变；也就是说，本领域技术人员可以根据上述实施例自行组合替换材料以及工艺参数，本申请不做具体限定。
上述实施例1和3是采用离子注入结合键合分离的方法制备，可得到具有纳米级厚度的铌酸锂单晶薄膜；实施例2和4是采用直接键合结合研磨抛光的方法制备，得到具有微米级厚度的铌酸锂单晶薄膜。
以上结合具体实施方式和范例性实例对本申请进行了详细说明，不过这些说明并不能理解为对本申请的限制。本领域技术人员理解，在不偏离本申请精神和范围的情况下，可以对本申请技术方案及其实施方式进行多种等价替换、修饰或改进，这些均落入本申请的范围内。本申请的保护范围以所附权利要求为准。

Claims (9)

1.一种复合薄膜，其特征在于，所述复合薄膜从下到上依次包括复合衬底和功能薄膜层(160)；其中，所述复合衬底中的绝缘层(150)做平坦化处理，且与所述功能薄膜层(160)键合；
所述复合衬底从下至上依次包括衬底层(110)、第一多晶硅层(120)、氧化截止层(130)以及绝缘层(150)；其中，所述氧化截止层(130)的厚度小于所述第一多晶硅层(120)的厚度和所述绝缘层(150)的厚度中的最小值。
2.根据权利要求1所述的复合薄膜，其特征在于，在所述复合衬底中,所述氧化截止层(130)的厚度大于等于100nm、小于等于500nm；所述氧化截止层(130)靠近所述绝缘层(150)的侧面的粗糙度小于5nm；所述第一多晶硅层(120)靠近所述绝缘层(150)的侧面的粗糙度小于5nm；所述绝缘层(150)的厚度偏差小于60nm。
3.根据权利要求1所述的复合薄膜，其特征在于，在所述复合衬底中,所述衬底层(110)为硅、金刚石、蓝宝石、碳化硅、氮化硅、氧化铝、石英、铌酸锂、钽酸锂和氮化铝中的一种；所述氧化截止层(130)为碳化硅、氮化硅、氮化铝和氧化铝中的一种。
4.根据权利要求1所述的复合薄膜，其特征在于，所述功能薄膜层(160)为铌酸锂、钽酸锂、石英、砷化镓、陶瓷和四硼酸锂中的一种。
5.根据权利要求1所述的复合薄膜，其特征在于，利用离子注入法结合键合分离法，或者，利用键合法结合研磨抛光法，将所述绝缘层(150)与所述功能薄膜层(160)键合。
6.根据权利要求1所述的复合薄膜，其特征在于，所述复合衬底的制备方法，包括：
在衬底层上生长第一多晶硅层；
在所述第一多晶硅层上沉积氧化截止层；
在所述氧化截止层上生长第二多晶硅层，得到待氧化衬底；
将所述待氧化衬底在第二温度下氧化，直至所述第二多晶硅层被氧化形成预定厚度的绝缘层，得到复合衬底；其中，所述复合衬底从下至上依次包括衬底层、第一多晶硅层、氧化截止层以及绝缘层。
7.根据权利要求6所述的复合薄膜，其特征在于，在所述复合衬底的制备方法中，将所述待氧化衬底在第二温度下氧化之前，还包括：
将所述待氧化衬底在第一温度下退火；所述第一温度大于第二温度。
8.根据权利要求7所述的复合薄膜，其特征在于，在所述复合衬底的制备方法中，将所述待氧化衬底在第一温度下退火包括：
将所述待氧化衬底在大于等于900℃、小于等于1100℃的温度下退火至少3h，至多24h。
9.根据权利要求8所述的复合薄膜，其特征在于，在所述复合衬底的制备方法中，将所述待氧化衬底在第二温度下氧化，直至所述第二多晶硅层氧化形成预定厚度的绝缘层，得到复合衬底包括：
将退火后的所述待氧化衬底在大于等于800℃、小于等于1000℃的温度下氧化至少10h，至多30h，直至所述第二多晶硅层氧化形成厚度大于等于500nm、小于等于2μm的绝缘层，得到复合衬底。
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US10923503B2 (en) * 2018-07-02 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator (SOI) substrate comprising a trap-rich layer with small grain sizes
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CN110828298A (zh) * 2019-11-14 2020-02-21 济南晶正电子科技有限公司 单晶薄膜复合基板及其制造方法
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