CN110649000A - 具有电容器的半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供具有电容器的半导体器件及其制造方法。半导体器件具有衬底和电容器结构，衬底中具有隔离结构，电容器结构位于隔离结构的顶表面上。电容器结构包括半导体材料图案和镶嵌在半导体材料图案中的绝缘体图案。半导体材料图案和绝缘体图案位于隔离结构上的相同水平面上。

Description

具有电容器的半导体器件及其制造方法
技术领域
本发明的实施例涉及具有电容器的半导体器件及其制造方法。
背景技术
随着半导体器件和/或电子元件尺寸缩小的迅速发展，更多小型器件和/或组件将被集成到给定区域中，导致各种半导体器件和/或电子组件产生高集成密度。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底，所述衬底中具有隔离结构；电容器结构，所述电容器结构位于所述隔离结构的顶表面上，其中所述电容器结构包括半导体材料图案和镶嵌在所述半导体材料图案中的绝缘体图案，其中所述半导体材料图案和所述绝缘体图案位于所述隔离结构上的相同水平面上。
本发明的另一实施例提供了一种半导体器件，包括：衬底，所述衬底中具有隔离结构；电容器结构，所述电容器结构位于所述隔离结构的顶表面上，其中所述电容器结构包括半导体材料图案和填充在所述半导体材料图案中的绝缘体图案，其中所述半导体材料图案和所述绝缘体图案与所述隔离结构的顶表面接触，所述半导体材料图案和所述绝缘体图案的界面垂直于所述隔离结构的顶表面。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在衬底中形成隔离结构以限定隔离区域；在所述隔离结构上形成半导体材料图案；通过对所述隔离区域中的所述半导体材料图案执行第一离子注入工艺，在所述半导体材料图案中形成具有第一掺杂浓度的轻掺杂部分；通过对所述隔离区域中的所述半导体材料图案执行第二离子注入工艺，在所述半导体材料图案中形成至少一个重掺杂部分，其中所述至少一个重掺杂部分的掺杂浓度高于所述第一掺杂浓度；以及在所述隔离区域中的所述衬底上形成覆盖所述半导体材料图案的绝缘体材料层，其中所述绝缘体材料层至少填充所述半导体材料图案的间隙。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1至图7是根据本发明公开的一些实施例的半导体器件制造方法中的各个阶段的截面示意图。
图8至图10是根据本发明公开的一些实施例的示出包括电容器结构的一部分结构的俯视示意图。
图11是根据本发明公开的一些实施例的示出包括电容器结构的一部分结构的立体示意图。
图12A是根据本发明公开的一些实施例的示出包括电容器结构的一部分结构的立体示意图。
图12B和图12C分别是根据本发明公开的一些示例性实施例的沿图12A中截面线I-I和II-II截取的结构的截面示意图。
图13是根据本发明公开的一些实施例的示出电容器结构的截面示意图。
图14是根据本发明公开的一些实施例的示出包括电容器结构的一部分结构的立体示意图。
图15是示出与电容器连接的逆变器的电路图。
具体实施方式
以下公开为实现所述主题的不同功能提供了诸多不同的实施例或者实例。以下描述组件、值、操作、材料、布置等的具体示例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。仍预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可能会在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同方位。该装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
另外，这里可以使用诸如“第一”、“第二”、“第三”、“第四”等术语，以便于描述，以描述类似或不同的如图所示的元件或特征，并可以根据描述的存在或上下文的顺序进行互换使用。
应当理解，本发明的以下实施例提供了可以在各种具体环境中实施的可应用概念。本发明讨论的具体实施例仅仅是说明性的，并涉及包含一种以上类型的半导体器件的集成结构，并不旨在限制本发明的范围。本发明公开的实施例描述了由一个或多个半导体电容器形成的集成结构的示例性制造工艺以及由此制造的集成结构。本发明公开的某些实施例涉及包括半导体电容器和其他半导体器件的结构。其他实施例涉及包括位于绝缘隔离结构上的多晶硅-绝缘体-多晶硅电容器(PIP)结构的半导体器件。衬底和/或晶圆可在其中包括一种或多种类型的集成电路或电子元件。所述半导体器件可形成在块状半导体衬底或硅/锗绝缘体衬底上。实施例旨在提供进一步的解释，但不用于限制本发明的范围。
图1至图7是根据本发明公开的一些实施例所述，半导体器件制造方法中的各个阶段的截面示意图。如图1至图7所示，从左到右的三个部分分别表示隔离区域IR的沿Y轴和X轴的截面的示意图和有源区AR的截面示意图。图8至图10是根据本发明公开的一些实施例所述，示出隔离区域IR中的一部分结构的俯视示意图。图11是根据本发明公开的一些实施例所述，示出在隔离区域IR中包括电容器结构的结构的立体示意图。
参考图1，在一些实施例中，提供了其中具有一个或多个隔离结构110的衬底100。如图1所示，在一些实施例中，隔离结构110限定有源区域AR和分离及隔离有源区域AR的隔离区域IR。在一些实施例中，在有源区域AR中形成一个或多个有源元件，比如，晶体管、二极管、光电器件等，而在隔离区域IR中形成一个或多个无源元件，比如，电容器。在一些实施例中，衬底100包括在隔离区域IR中形成有一个或多个半导体电容器的电容器区域。在一些实施例中，衬底100包括在有源区域AR中形成有一个或多个晶体管的晶体管区域。
在一些实施例中，衬底100是半导体衬底。在一个实施例中，衬底100包括晶体硅衬底(例如，晶圆)。在某些实施例中，衬底100可以是掺杂半导体衬底(例如，p型衬底或n型衬底)。在某些实施例中，根据设计要求，衬底100包括一个或多个掺杂区域或各种类型的掺杂区域。在一些实施例中，掺杂区域掺杂有p型和/或n型掺杂剂。例如，作为非限制性目的，p型掺杂剂是硼或BF 2，n型掺杂剂是磷或砷。掺杂区域可被配置用于n型金属氧化物半导体(MOS)晶体管或p型MOS(PMOS)晶体管。在一些替代性实施例中，衬底100由其他合适的元素半导体制成，比如，金刚石或锗；合适的化合物半导体，比如，砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，比如，碳化硅锗、磷化镓砷或磷化镓铟。
如图1所示，在一些实施例中，在衬底100中形成一个以上的隔离结构110。在某些实施例中，隔离结构110是沟槽隔离结构。沟槽隔离结构的形成包括用光致抗蚀剂图案(未示出)部分地覆盖衬底100、图案化衬底100以在衬底100中形成沟槽以及用绝缘体材料填充该沟槽。例如，光致抗蚀剂图案包括具有与隔离结构的预定位置对应的开口的预定图案。在一些实施例中，如图1所示，隔离结构110的顶表面111与衬底100的顶表面100S基本上齐平。在一些实施例中，衬底100的顶表面100S与隔离结构110的顶表面111基本上齐平。在一个实施例中，在将绝缘材料填充到沟槽中之后，执行平坦化工艺，比如，执行机械研磨工艺或化学机械抛光工艺，以去除额外的绝缘材料。在一些实施例中，隔离结构110的绝缘体材料包括氧化硅、氮化硅、氮氧化硅、旋涂电介质材料或低k电介质材料。在一个实施例中，隔离结构110的绝缘体材料可通过高密度等离子体化学气相沉积(HDP-CVD)、低于大气压的CVD(SACVD)或通过旋涂形成。
图1中所示的隔离结构110的数量仅用于说明，在一些替代实施例中，可根据实际设计要求形成两个以上的隔离结构。在一些实施例中，隔离结构110包括浅沟槽隔离结构。在其他实施例中，隔离结构110包括硅的局部氧化(LOCOS)结构。在一些实施例中，隔离结构110被成形为环形、条形或块状并布置在有源区域的旁边或与之平行，应当理解，隔离结构的形状和尺寸不受本发明实施例的限制。在一个实施例中，可执行可选的清洁工艺以去除衬底100的原生氧化物。可使用稀释的氢氟酸(DHF)酸或其他合适的清洁溶液进行清洁过程。在一个实施例中，可执行隔离注入工艺以增强隔离效果。
参考图1，扩散区域120形成在有源区域AR内的衬底100中(例如，在晶体管区域内)。扩散区域120是掺杂有一种导电类型的掺杂剂的阱区。在一些实施例中，扩散区域120是N型阱(N阱)区域。在一个实施例中，在CMOS工艺之后，扩散区域120掺杂有磷作为用于PMOS晶体管的N阱区域。在一些实施例中，扩散区域120是P型阱(P阱)区域。在一个实施例中，在CMOS工艺之后，扩散区域120掺杂有硼作为用于NMOS晶体管的P阱区域。在某些实施例中，通过使用部分地覆盖衬底100作为掩模的光致抗蚀剂图案(未示出)对露出的衬底100执行离子注入来形成扩散区域120，并执行热处理以进一步将掺杂剂驱动到衬底中以形成扩散区域120。在一个实施例中，扩散区域120形成在由光致抗蚀剂图案暴露的区域中，扩散区域120(s)仅形成在有源区域AR中。在一些实施例中，扩散区域120比隔离结构110深。也就是说，隔离结构110的深度(从衬底100的顶表面100S测量)小于扩散区域120的深度。
在一些实施例中，如图2的右部所示，在衬底100上和有源区域AR中的扩散区域120上形成介电图案132和半导体材料图案134，而如图2的中部和左部所示，半导体材料图案135、136形成在衬底100上和隔离区域IR中的隔离结构110上。在一些实施例中，介电图案132的形成包括形成保护隔离区域IR的掩模图案(未示出)、形成覆盖衬底100的有源区域AR的介电材料层(未示出)，以及图案化该介电材料层以在有源区域AR中形成介电图案132。在一个实施例中，用于形成介电图案132的介电材料包括诸如氧化硅的氧化物材料。在一个实施例中，用于形成介电图案132的介电材料包括氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，半导体材料图案134、135、136的形成包括在衬底100上覆盖地形成半导体材料并图案化半导体材料，以在有源区域AR中形成半导体材料图案134，并在隔离区域IR中形成半导体材料图案135、136。在该实施例中，用于形成半导体材料图案134、135、136的半导体材料包括掺杂或未掺杂的多晶硅。半导体材料可通过化学气相沉积(CVD)形成，比如，低压CVD(LPCVD)或等离子体增强CVD(PECVD)或结晶或非晶硅。
在某些实施例中，如图2的右部所示，半导体材料沉积在有源区域AR中的介电材料层上，介电材料层和半导体材料的图案化可包括执行一个或多个蚀刻工艺以使用相同的掩模图案同时或依次蚀刻介电材料层和半导体材料。在一些实施例中，半导体材料图案134和介电图案132被图案化为有源区域AR中的堆叠条形结构130。在一个实施例中，堆叠结构130可用作栅极堆叠，且半导体材料图案134和介电图案132用作堆叠结构130的栅极电极和栅极介电层。
在某些实施例中，如图2的左部和中部所示，半导体材料沉积在衬底100上并直接沉积在隔离区域IR中的隔离结构110上，且半导体材料的图案化可包括执行一个或多个蚀刻工艺以蚀刻半导体材料。在一些实施例中，形成在有源区域AR和隔离区域IR中的半导体材料在相同的工艺中被图案化。在一些实施例中，形成在有源区域AR和隔离区域IR中的半导体材料通过不同的工艺单独被图案化。
图8是根据本发明公开的一些实施例所述，示出包括图案化结构135和136的一部分结构的俯视示意图。在一些实施例中，参考图8，半导体材料图案136和135被成形为环形结构和由环形结构围绕，但在其间具有间隙或间隙G的岛状结构。半导体材料图案135与半导体材料图案136的环形结构间隔开，其中在Y轴方向上具有距离D1，在X轴方向上具有距离D2。在一个实施例中，半导体材料图案136的环形结构包括在Y轴(Y部分)上延伸的半导体材料图案136的部分136Y和在X轴(X部分)中延伸的半导体材料图案136的部分136X。在一个实施例中，Y部分136Y的宽度W2小于X部分136X的宽度W1。在另一个实施例中，Y部分136Y的宽度W2大于X部分136X的宽度W1。在另一个实施例中，Y部分136Y的宽度W2基本等于X部分136X的宽度W1。
在一些其他实施例中，隔离区域IR中的半导体材料可被图案化成基本上平行布置的多于一个的条形结构。
在一些实施例中，半导体材料图案134、135和136通过在有源区域AR和隔离区域IR中图案化相同的半导体材料来形成。也就是说，半导体材料图案134、135和136的材料是相同的。另外，半导体材料图案135和136的形成可通过用于在CMOS工艺中形成栅极堆叠结构的一些或部分工艺来实现。
在一些实施例中，如图3的右部所示，在衬底100中，轻掺杂漏极(LDD)区域140形成在扩散区域120内的堆叠结构130的两个相对侧以及在有源区域AR内(例如在晶体管区内)。在某些实施例中，LDD区域140是轻掺杂区域，其导电类型的掺杂剂不同于扩散区域120的导电类型。在一些实施例中，扩散区域120是N阱区域，LDD区域140是P型轻掺杂区域。在一些实施例中，扩散区域120是P阱区域，LDD区域140是N型轻掺杂区域。在一个实施例中，在CMOS工艺之后，LDD区域140用掺杂剂进行轻掺杂作为NMOS和/或PMOS晶体管的LDD区域。在形成LDD区域140之后，去除光致抗蚀剂图案PR1。
在一个实施例中，LDD区域140具有第一掺杂浓度。在某些实施例中，如图3所示，通过使用堆叠结构130和部分地覆盖作为掩模的隔离结构110的光致抗蚀剂图案PR1对暴露的衬底100执行离子注入，在有源区域AR中形成LDD区域140。在一个实施例中，LDD区域140仅形成在有源区域AR中。在一些实施例中，LDD区域140比隔离结构110和扩散区域120浅。在某些实施例中，在LDD区域140是用于制造NMOS晶体管的N型轻掺杂区域的情况下，诸如磷原子的N型掺杂剂可掺杂有每平方厘米1*1013至1*1015个原子的掺杂剂浓度，且离子注入工艺可提供20至100keV的掺杂能量，例如作为非限制性目的。
在一些实施例中，LDD区域140形成在衬底100中并沿着堆叠结构130的侧壁130S形成。在一些实施例中，形成在堆叠结构130的两个相对侧的LDD区域140是具有相同掺杂浓度和相同延伸宽度的对称LDD区域。在替代实施例中，形成在堆叠结构130的两个相对侧的LDD区域140是具有不同延伸宽度的不对称LDD区域。通常，通过在晶体管中形成LDD区域，可有效地改善漏电流和热载流子效应。
图9是根据本发明公开的一些实施例所述，示出包括图案化结构135和136的一部分结构的俯视示意图。在一些实施例中，如图3中左部和中部所示，隔离区域IR中的半导体材料图案136进行轻掺杂进行轻掺杂部分136A中。在图3的左部中，X部分136X被部分掺杂以形成轻掺杂部分136A，而Y部分136Y被掺杂到轻掺杂部分136A中，如图3的中部所示。在一个实施例中，通过相同的离子注入工艺在隔离区域IR中形成轻掺杂部分136A，以在有源区域AR中形成LDD区域140。在某些实施例中，在由光致抗蚀剂图案PR1暴露的区域中形成轻掺杂部分136A，且仅在隔离区域IR中形成轻掺杂部分136A。在一个实施例中，光致抗蚀剂图案PR1保护半导体材料图案135和部分半导体材料图案136不被注入，以便通过掺杂Y部分136Y与X部分136X的一部分来形成轻掺杂部分136A。参考图3和图9，半导体材料图案136的环形结构包括X部分136X的轻掺杂部分136A(如图9中的环形结构)和未掺杂部分136U。在一些实施例中，在用于形成LDD区域140和轻掺杂部分136A的离子注入工艺中，未掺杂半导体材料图案135。
在一些实施例中，隔离区域IR中的轻掺杂部分136A和未掺杂部分136U以及有源区域AR中的LDD区域140由相同的离子注入工艺形成。也就是说，可使用相同的掺杂条件，且这些部分/区域中的掺杂浓度相同。在一些实施例中，轻掺杂部分136A的掺杂浓度与LDD区域140的第一掺杂浓度基本相同。另外，可通过在CMOS工艺中形成LDD区域的一些或部分工艺来实现轻掺杂部分136A和未掺杂部分136U的形成。
如图4所示，在一些实施例中，在有源区域AR中的堆叠结构130的侧壁130S上形成间隔物150，并在半导体材料图案135和136的侧壁上形成间隔物150。在某些实施例中，间隔物150的形成包括在衬底100上形成间隔物材料层(未示出)、共形地覆盖堆叠的条形结构130并共形地覆盖半导体材料图案135和136，以及回蚀间隔物材料层，以形成间隔物150。在一些实施例中，间隔物材料层由一种或多种介电材料形成，比如，氧化硅、氮化硅、碳氮氧化硅(SiCON)、碳氮化硅(SiCN)或其组合。在一些实施例中，间隔物150可以是单层或多层结构。
在一些实施例中，形成在有源区域AR中的堆叠结构130的侧壁130S上和形成在隔离区域IR中的半导体材料图案135和136的侧壁上的间隔物150由相同的间隔物材料层形成并通过相同的回蚀工艺形成。在一些其他实施例中，由于隔离区域IR可在隔离物150的形成期间被掩膜，所以间隔物150仅形成在有源区域AR中的堆叠结构130的侧壁130S上，而在半导体材料图案135和136的侧壁上没有形成间隔物150。
在一些实施例中，参考图5的右部，在衬底100中，源/漏极(S/D)区域160形成在扩散区域120内的堆叠结构130的两个相对侧以及在有源区域AR内(例如在晶体管区内)。在某些实施例中，S/D区域160是重掺杂区域，其掺杂剂的导电类型与LDD区域140的掺杂剂相同，但不同于扩散区域120的掺杂剂。在一些实施例中，扩散区域120是N阱区域，S/D区域160是P型重掺杂区域。在一些实施例中，扩散区域120是P阱区域，S/D区域160是N型重掺杂区域。在一个实施例中，在CMOS工艺之后，S/D区域160用掺杂剂进行重掺杂作为NMOS和/或PMOS晶体管的源极和漏极区域。在一个实施例中，在形成S/D区域160之后，去除光致抗蚀剂图案PR2。
在一个实施例中，S/D区域160的第二掺杂浓度大于LDD区域140的第一掺杂浓度。在某些实施例中，如图5所示，通过使用间隔物150、堆叠结构130和部分地覆盖作为掩模的隔离结构110的光致抗蚀剂图案PR2对暴露的衬底100执行离子注入，在有源区域AR中形成S/D区域160。在一个实施例中，S/D区域160仅形成在有源区域AR中。在一些实施例中，S/D区域160比隔离结构110和扩散区域120浅，但比LDD区域140深。在某些实施例中，在S/D区域160是用于制造NMOS晶体管的N型重掺杂区域的情况下，诸如磷原子的N型掺杂剂可掺杂有每平方厘米1*1015至1*1016个原子的掺杂剂浓度，离子注入工艺可提供3至50keV的掺杂能量，例如作为非限制性目的。在一个实施例中，在离子注入工艺期间，堆叠结构130的半导体材料图案134也被掺杂并成为掺杂半导体材料图案134B。
在一些实施例中，S/D区域160在衬底100中并沿着堆叠结构130旁边的间隔物150的外侧壁形成。在某些实施例中，沟道区域145位于S/D区域160之间和堆叠结构130下方的衬底100中(在扩散区域120内)，且S/D区域160位于沟道区域145旁边。在一些实施例中，形成在堆叠结构130的两个相对侧的S/D区域160是具有相同掺杂浓度和相同延伸宽度的对称源极和漏极区域。在替代实施例中，形成在堆叠结构130的两个相对侧的S/D区域160是具有不同延伸宽度的不对称源极和漏极区域。
图10是根据本发明公开的一些实施例所述，示出包括图案化结构135B和136的一部分结构的俯视示意图。在一些实施例中，如图5的左部和中部所示，半导体材料图案135和隔离区域IR中的未掺杂部分136U(图3和图9)分别掺杂到重掺杂部分135B和136B中。在5的左部中，部分掺杂X部分136X以形成重掺杂部分136B，而X部分136X的轻掺杂部分136A则不进一步掺杂并保持轻掺杂。如图5的中部所示，Y部分136Y未被进一步掺杂并保持为轻掺杂部分136A，但是未覆盖的半导体材料图案135被重掺杂到重掺杂部分135B中。在一个实施例中，通过相同的离子注入工艺在隔离区域IR中形成重掺杂部分135B和136B，以在有源区域AR中形成S/D区域160。在某些实施例中，在由光致抗蚀剂图案PR2暴露的区域中形成重掺杂部分135B和136B，且仅在隔离区域IR中形成重掺杂部分135B和136B。在一个实施例中，光致抗蚀剂图案PR2保护轻掺杂部分136A，但暴露半导体材料图案135和部分半导体材料图案136，以便通过掺杂半导体材料图案135和未掺杂部分136U来形成重掺杂部分135B和136B。参考图5和图10，半导体材料图案136的环形结构包括X部分136X的轻掺杂部分136A(如图10中的环形结构)和重掺杂部分136B。在一些实施例中，在用于形成S/D区域160和重掺杂部分136B的离子注入工艺中，半导体材料图案135被掺杂到重掺杂部分135B中。
在一些实施例中，隔离区域IR中的重掺杂部分135B和136B以及有源区域AR中的S/D区域160由相同的离子注入工艺形成。也就是说，可使用相同的掺杂条件，且这些部分/区域中的掺杂浓度相同。在一些实施例中，重掺杂部分135B和136B的掺杂浓度与S/D区域160的第二掺杂浓度基本相同。另外，重掺杂部分135B和136B的形成可通过用于在CMOS工艺中形成源极和漏极区域的一些或部分工艺来实现。
参考图6，在一些实施例中，通过硅化在掺杂半导体材料图案134、S/D区160和重掺杂部分135B和136B上形成硅化物顶层170。在一些实施例中，自对准硅化(自对准硅化物)工艺通常包括在MOS晶体管工艺中，以降低S/D区域和硅栅极的电阻。在一个实施例中，自对准硅化工艺包括在衬底100上形成一层难熔金属、使S/D区域和半导体材料图案的表面处的硅或半导体材料与金属进行热反应以形成金属硅化物层，以及然后除去未反应的金属。在某些实施例中，在完成自对准硅化工艺之前，不去除光致抗蚀剂图案PR2。在一些实施例中，不打算用硅化物形成的区域由掩模材料(未示出)保护，该掩模材料随后被去除。在一些实施例中，例如，硅化物顶层170的材料是(作为非限制性目的)Ni、Co、Ti、Cu、Mo、Ta、W、Er、Zr、Pt、Yb、Gd、Dy的硅化物或任何两个的合金。在一个实施例中，硅化物顶层170的材料是硅化钛、硅化钴、硅化镍或镍铂硅化物。
参考图7，在一些实施例中，层间介电(ILD)层180形成为衬底100上方的覆盖层，以完全覆盖有源区域AR中的堆叠结构130、S/D区160和隔离结构110，并完全覆盖隔离区域IR中的部分135B、136A和136B。在一个实施例中，ILD层180的材料可包括氧化硅。在一个实施例中，ILD层180的材料可包括硅酸盐玻璃，比如，磷硅酸盐玻璃(PSG)和硼磷硅酸盐玻璃(BPSG)。在一个实施例中，ILD层180的材料可包括低k介电材料。在某些实施例中，ILD层180还可被平坦化并被其上的钝化层(未示出)覆盖。
图11是根据本发明公开的一些实施例所述，示出包括电容器结构的一部分结构的立体示意图。可按照图1至图5和图7所示的工艺步骤制造图11的结构。在图11中仅示出了隔离区域IR中的一部分结构。如图11所示，该结构包括在部分135B、136A和136B的侧壁上形成的间隔物150，而待形成的触点的位置标记为CT。在图11中，轻掺杂部分136A形成环形结构，重掺杂部分135B像小岛一样位于环形结构的中间并与环形结构间隔开。在图11中，在轻掺杂部分136A和重掺杂部分136B之间形成ILD层180。ILD层180也形成在轻掺杂部分136A和重掺杂部分136B的环形结构的外部。
图12A是根据本发明公开的一些实施例所述，示出包括电容器结构的一部分结构的立体示意图。可按照图1至图3、图5和图7所示的工艺步骤制造图12A的结构。图12B和图12C分别是根据本发明公开的一些示例性实施例所述，沿图12A中截面线I-I和II-II截取的结构的截面示意图。也就是说，为了说明的目的，图12A至图12C中不存在间隔物和硅化物层。
然后，如图7所示，在一些实施例中，在ILD层180中形成多个触点190。在一些实施例中，触点190分别连接至掺杂半导体材料图案134、S/D区160和重掺杂部分135B和136B上的硅化物顶层170。在一些实施例中，触点190的形成包括在ILD层上方形成图案化的掩模层(未示出)，并使用图案化的掩模层作为掩模来干法蚀刻ILD层，以形成暴露硅化物顶层170的开口。在某些实施例中，ILD层180还可在其中包括蚀刻停止层(未示出)。此后，沉积导电材料并将其填充到触点开口中以形成触点190。导电材料是包括铝、铜、钨或其合金的金属层，且导电材料可通过例如CVD工艺形成。
在替代实施例中，形成在隔离区域中的ILD层180还可包括填充在隔离区域IR中的部分135B、136A和136B之间的可选绝缘体材料(未示出)。绝缘体材料的形成包括依次沉积氧化硅层、氮化硅层以及覆盖并填充在隔离区IR中的部分135B、136A和136B之间的氧化硅层。
在一些实施例中，如图7的左部和中部所示，ILD层180填充隔离区域IR中的部分135B、136A和136B之间的间隙/间隔G。如图7和图12A所示，位于隔离结构110上的部分135B、136A和136B以及填充在部分135B、136A和136B之间的ILD层180构成电容器结构10C。在图12A中，ILD层180填充在重掺杂部分135B与包括轻掺杂部分136A和重掺杂部分136B的环形结构之间。如图12A至图12C所示，电容器结构10C是覆盖在隔离结构110的顶表面111(作为水平面)上的水平结构。在某些实施例中，当半导体材料是多晶硅时，电容器结构10C包括作为多晶硅部分的部分135B、136A和136B以及填充在部分135B、136A和136B之间的ILD层180作为沿着水平面布置的多晶硅-绝缘体-多晶硅(PIP)电容器结构的绝缘体部分(ID)。在一些实施例中，轻掺杂部分136A和绝缘体部分ID(ILD层180)之间的界面IF1基本垂直于隔离结构110的顶表面111的水平面。在一些实施例中，重掺杂部分135B和绝缘体部分ID(ILD层180)之间的界面IF2基本垂直于隔离结构110的顶表面111的水平面。如果将填充有绝缘体部分ID的部分135B、136B和136A布置在相同的水平(相同的水平面)并直接在隔离结构110上，则电容器结构10C的这种配置与垂直堆叠的三层电容器结构非常不同。也就是说，电容器结构10C可被认为是水平型电容器。
参考图12B和图12C，重掺杂部分135B、轻掺杂部分136A和夹在其间的绝缘ILD层180可用作多晶硅绝缘体多晶硅(PIP)电容器的栅极、块(轻掺杂体)和绝缘体。PIP电容器电极板的掺杂特性导致电容变化，其中电容随施加电压的变化而变化。当电极板(即重掺杂部分135B和轻掺杂部分136A)的掺杂剂类型(或掺杂剂浓度)不同时，PIP电容器是可变电容器。PIP电容器的电容随着施加至栅极的电压的增加而增加。在一个实施例中，当重掺杂部分135B和136B是N型重掺杂部分，且轻掺杂部分136A是N型轻掺杂部分时，电容器是可变电容器。在一个实施例中，当重掺杂部分135B是N型重掺杂部分、重掺杂部分136B是P型重掺杂部分、轻掺杂部分136A是P型轻掺杂部分时，电容器是可变电容器。在一个实施例中，当重掺杂部分135B是P型重掺杂部分、重掺杂部分136B是N型重掺杂部分、轻掺杂部分136A是N型轻掺杂部分时，电容器是可变电容器。在一个实施例中，当重掺杂部分135B和136B是P型重掺杂部分，且轻掺杂部分136A是P型轻掺杂部分时，电容器是可变电容器。
根据一些实施例，在先前的工艺之后，用于形成MOS晶体管的栅极电极的半导体材料层或多晶硅层也用于形成重掺杂部分135B、轻掺杂部分136A，后二者用作PIP电容器的上电极和下电极。在一些实施例中，用作上电极的半导体材料层或多晶硅层的部分可掺杂有源/漏极注入物，而用作下电极的半导体材料层或多晶硅层的其他部分可掺杂有LDD注入物。
如图12B和图12C所示，轻掺杂部分136A与重掺杂部分135B间隔开，其中在X轴方向上具有距离D3并在Y轴方向上具有距离D4。当绝缘ILD层180填充在部分135B和136A之间的空间之间时，填充在部分135B和136A之间的ILD层180形成为在X轴方向上的厚度等于D3，且在Y轴方向上的厚度等于D4。由于电容器结构10C是水平型电容器，所以通过改变重掺杂部分135B和轻掺杂部分136A之间的距离，可容易地调整绝缘体的厚度。因此，基于产品要求，可通过在MOS制造工艺期间修改半导体材料图案的布局或配置来设计或调整电容器结构的电容。在这种情况下，不需要使用额外的掩模并执行额外的工艺来具体地形成不同厚度的栅极氧化物(尤其是更厚的栅极氧化物)，以形成电容器结构。而且，随着绝缘体的局部变薄减小，水平型电容器的绝缘体或介电完整性得到改善。因此，可形成水平型电容器结构而无需形成添加物多晶硅层和/或执行额外的注入工艺。电容器结构的形成与CMOS制造工艺兼容并更具成本效益。此外，电容器结构形成在非有源区域或隔离区域中并位于隔离结构上，这节省了更多的布局区域以形成有源元件。
在另一些实施例中，如图13所示，电容器结构13C位于隔离结构IS上，且具有环形重掺杂部分HP2以及位于重掺杂部分HP2中间并与该重掺杂部分间隔开的重掺杂部分HP1。而且，电容器结构13C具有夹在并位于重掺杂部分HP1和HP2之间的绝缘体部分ID。环形重掺杂部分HP2的功能类似于图12A所示的重掺杂部分136B。重掺杂部分HP1的功能类似于图12A所示的重掺杂部分135B。与图12A的结构不同的是，图13的电容器结构没有轻掺杂部分。当重掺杂部分HP1和HP2具有相同的导电类型并具有相同的掺杂浓度时，电容器结构13C用作恒定电容器。
图14是根据本发明公开的一些实施例所述，示出包括电容器结构的一部分结构的立体示意图。参考图14，在一些实施例中，电容器结构14C是水平型电容器，并位于隔离结构IS上。在一些实施例中，结构14C包括第一重掺杂部分HP1和第二重掺杂部分HP2。第一和第二重掺杂部分成形为条形结构并平行布置。在一些实施例中，结构14C包括位于第二重掺杂部分HP2旁边并位于第一和第二重掺杂部分HP1和HP2之间的轻掺杂部分LP。而且，电容器结构14C具有夹在轻掺杂部分LP和第一重掺杂部分HP1之间并位于重掺杂部分HP1和HP2之间的绝缘体部分ID。第一重掺杂部分HP1和第二重掺杂部分HP2的功能类似于图12A中所示的重掺杂部分135B、136B。轻掺杂部分LP的功能类似于图12A中所示的轻掺杂部分136A。因此，电容器结构14C用作MOS电容器，并响应于变化的偏压而具有可变电容。
根据一些实施例，在先前的工艺之后，电容器结构14C的轻掺杂部分可由用于形成MOS晶体管的栅极电极的半导体材料层或多晶硅层形成。在一些实施例中，重掺杂部分HP1和HP2可掺杂有源/漏极注入物，而轻掺杂部分可掺杂有LDD注入物。
图15是示出与电容器C连接的逆变器1500的电路图。在一个示例性实施例中，逆变器1500包括P型MOS(PMOS)晶体管1502和N型MOS(NMOS)晶体管1504。在图15中，PMOS晶体管1502电连接至电源或高压电源HV Vdd，而NMOS晶体管1504电连接至接地GND。电容器C与输出端子连接，并还连接至接地GND。在一些实施例中，电容器C是恒定电容器并与逆变器1500电连接。在某些实施例中，电容器C包括如上所述的电容器结构或由该电容器结构形成。在一个实施例中，电容器C具有上电极E1和下电极E2，它们类似于图13所示的电容器结构13C的重掺杂部分HP1和HP2。在一个实施例中，电容器C具有上电极E1和下电极E2，它们类似于图12A中所示的电容器结构10C的重掺杂部分135B和轻掺杂部分136A。如上所述，电容器结构的可能应用不受本发明提供的实施例的限制，且电容器结构可适用于任何电路或与不同电子器件组合使用。
根据一些实施例，一种半导体器件包括隔离结构和电容器结构，所述电容器结构位于所述隔离结构的顶表面上。所述电容器结构包括半导体材料图案和镶嵌在所述半导体图案中的绝缘体图案。所述半导体材料图案和所述绝缘体图案位于所述隔离结构上的相同水平面上。
在上述半导体器件中，其中，所述半导体材料图案包括第一重掺杂部分和第二重掺杂部分，所述绝缘体图案位于所述第一重掺杂部分和所述第二重掺杂部分之间。
在上述半导体器件中，其中，所述第一重掺杂部分和所述第二重掺杂部分具有相同的掺杂浓度。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度。
在上述半导体器件中，其中，所述第一重掺杂部分和所述第二重掺杂部分以及所述轻掺杂部分是平行排列的条形结构，所述绝缘体图案与所述第一重掺杂部分和所述轻掺杂部分接触，所述轻掺杂部分与所述第二重掺杂部分和所述绝缘体图案接触。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第一重掺杂部分和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度。
在上述半导体器件中，其中，所述轻掺杂部分包括环形结构，所述第一重掺杂部分位于所述环形结构内并通过所述绝缘体图案与所述轻掺杂部分隔离，所述绝缘体图案位于所述第一重掺杂部分和所述轻掺杂部分之间，所述第二重掺杂部分是布置在所述轻掺杂部分的相对侧的条形结构并与所述轻掺杂部分接触。
根据一些实施例，一种半导体器件包括隔离结构和电容器结构，所述电容器结构位于所述隔离结构的顶表面上。所述电容器结构包括半导体材料图案和填充在所述半导体图案中的绝缘体图案。所述半导体材料图案和所述绝缘体图案与所述隔离结构的顶表面接触，所述半导体材料图案和所述绝缘体图案的界面基本垂直于所述隔离结构的顶表面。
在上述半导体器件中，其中，所述半导体材料图案包括第一重掺杂部分和第二重掺杂部分，所述绝缘体图案位于所述第一重掺杂部分和所述第二重掺杂部分之间。
在上述半导体器件中，其中，所述第一重掺杂部分和所述第二重掺杂部分具有相同的导电类型并具有相同的掺杂浓度。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，其中所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度，所述第一重掺杂部分的导电类型不同于所述轻掺杂部分和所述第二重掺杂部分的导电类型。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第二重掺杂部分之间，所述第一重掺杂部分和所述第二重掺杂部分以及所述轻掺杂部分是平行排列的条形结构，所述绝缘体图案与所述第一重掺杂部分和所述轻掺杂部分接触，所述轻掺杂部分与所述第二重掺杂部分和所述绝缘体图案接触。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第一重掺杂部分和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案与所述第一重掺杂部分和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，其中所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度，所述第一重掺杂部分的导电类型不同于所述轻掺杂部分和所述第二重掺杂部分的导电类型。
在上述半导体器件中，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案与所述第一重掺杂部分和所述第二重掺杂部分之间，所述轻掺杂部分包括环形结构，其中所述第一重掺杂部分位于所述环形结构内并通过所述绝缘体图案与所述轻掺杂部分隔离，所述绝缘体图案位于所述第一重掺杂部分和所述轻掺杂部分之间，所述第二重掺杂部分是布置在所述轻掺杂部分的相对侧的条形结构并与所述轻掺杂部分接触。
根据一些实施例，一种制造半导体器件的方法包括至少以下步骤。在衬底中形成隔离结构以限定隔离区域。在所述隔离结构上形成半导体材料图案。通过对所述隔离区域中的所述半导体材料图案执行第一离子注入工艺，在所述半导体材料图案中形成具有第一掺杂浓度的轻掺杂部分。通过对所述隔离区域中的所述半导体材料图案执行第二离子注入工艺，在所述半导体材料图案中执行一个重掺杂部分。所述至少一个重掺杂部分的掺杂浓度高于所述第一掺杂浓度。在所述隔离区域中的所述衬底上形成覆盖所述半导体材料图案的绝缘体材料层。所述绝缘体材料层至少填充所述半导体材料图案的间隙。
在上述方法中，还包括在所述衬底的有源区域中形成晶体管，其中执行所述第一离子注入工艺以在所述半导体材料图案中形成所述轻掺杂部分并在相同的注入工艺中在所述晶体管中形成轻掺杂区域。
在上述方法中，其中，执行所述第二离子注入工艺以在所述半导体材料图案中形成至少一个重掺杂部分并在相同的注入工艺中在所述晶体管中形成源极区域和漏极区域。
在上述方法中，其中，所述形成半导体材料图案包括直接在所述隔离结构的顶表面上形成半导体材料，形成所述绝缘体材料层包括形成填充进所述半导体材料图案的间隙中并与所述隔离结构的顶表面接触的绝缘体材料。
前述概述了若干实施例的特征，使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应当理解，他们可以容易地使用本发明作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本发明介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (10)

1.一种半导体器件，包括：
衬底，所述衬底中具有隔离结构；
电容器结构，所述电容器结构位于所述隔离结构的顶表面上，其中所述电容器结构包括半导体材料图案和镶嵌在所述半导体材料图案中的绝缘体图案，其中所述半导体材料图案和所述绝缘体图案位于所述隔离结构上的相同水平面上。
2.根据权利要求1所述的半导体器件，其中，所述半导体材料图案包括第一重掺杂部分和第二重掺杂部分，所述绝缘体图案位于所述第一重掺杂部分和所述第二重掺杂部分之间。
3.根据权利要求2所述的半导体器件，其中，所述第一重掺杂部分和所述第二重掺杂部分具有相同的掺杂浓度。
4.根据权利要求3所述的半导体器件，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度。
5.根据权利要求4所述的半导体器件，其中，所述第一重掺杂部分和所述第二重掺杂部分以及所述轻掺杂部分是平行排列的条形结构，所述绝缘体图案与所述第一重掺杂部分和所述轻掺杂部分接触，所述轻掺杂部分与所述第二重掺杂部分和所述绝缘体图案接触。
6.根据权利要求3所述的半导体器件，其中，所述半导体材料图案还包括轻掺杂部分，所述轻掺杂部分位于所述绝缘体图案和所述第一重掺杂部分和所述第二重掺杂部分之间，所述绝缘体图案夹在所述第一重掺杂部分和所述轻掺杂部分之间，所述轻掺杂部分的掺杂浓度低于所述第一重掺杂部分和所述第二重掺杂部分的掺杂浓度。
7.根据权利要求6所述的半导体器件，其中，所述轻掺杂部分包括环形结构，所述第一重掺杂部分位于所述环形结构内并通过所述绝缘体图案与所述轻掺杂部分隔离，所述绝缘体图案位于所述第一重掺杂部分和所述轻掺杂部分之间，所述第二重掺杂部分是布置在所述轻掺杂部分的相对侧的条形结构并与所述轻掺杂部分接触。
8.一种半导体器件，包括：
衬底，所述衬底中具有隔离结构；
电容器结构，所述电容器结构位于所述隔离结构的顶表面上，其中所述电容器结构包括半导体材料图案和填充在所述半导体材料图案中的绝缘体图案，其中所述半导体材料图案和所述绝缘体图案与所述隔离结构的顶表面接触，所述半导体材料图案和所述绝缘体图案的界面垂直于所述隔离结构的顶表面。
9.根据权利要求8所述的半导体器件，其中，所述半导体材料图案包括第一重掺杂部分和第二重掺杂部分，所述绝缘体图案位于所述第一重掺杂部分和所述第二重掺杂部分之间。
10.一种制造半导体器件的方法，包括：
在衬底中形成隔离结构以限定隔离区域；
在所述隔离结构上形成半导体材料图案；
通过对所述隔离区域中的所述半导体材料图案执行第一离子注入工艺，在所述半导体材料图案中形成具有第一掺杂浓度的轻掺杂部分；
通过对所述隔离区域中的所述半导体材料图案执行第二离子注入工艺，在所述半导体材料图案中形成至少一个重掺杂部分，其中所述至少一个重掺杂部分的掺杂浓度高于所述第一掺杂浓度；以及
在所述隔离区域中的所述衬底上形成覆盖所述半导体材料图案的绝缘体材料层，其中所述绝缘体材料层至少填充所述半导体材料图案的间隙。
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