TW202002311A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置及其製造方法。半導體裝置具有基底及電容器結構，所述基底在其中具有隔離結構，所述電容器結構位於隔離結構的頂部表面上。電容器結構包括半導體材料圖案及鑲嵌在半導體材料圖案中的絕緣體圖案。半導體材料圖案及絕緣體圖案位於隔離結構上的相同水平層處。

Description

半導體裝置及其製造方法
隨著縮減半導體裝置及/或電子組件尺寸的快速發展，更多小裝置及/或組件將整合至給予區域中，從而帶起各種半導體裝置及/或電子組件的高積體密度。
以下揭露內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述組件、值、操作、材料、配置或其類似者的特定實例以簡化本揭露。當然，這些組件、值、操作、材料、配置或其類似者僅為實例且不意欲為限制性的。可預期其他組件、值、操作、材料、配置或其類似者。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或上可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為了易於描述，空間相對術語，諸如「下方（beneath）」、「在…下方（below）」、「下部（lower）」、「在…上方（above）」、「上部（upper）」以及其類似者在本文中可用於描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
另外，為了易於描述，諸如「第一」、「第二」、「第三」、「第四」以及其類似者的術語在本文中可用於描述如圖式中所示出的類似或不同元件或特徵，且可取決於存在的次序或描述的上下文互換使用。
應瞭解，本揭露的以下實施例提供可在廣泛多種特定上下文中體現的許多適用的概念。本文中所論述的特定實施例僅為說明性的且是關於含有多於一種類型的半導體裝置的積體結構且不意欲限制本揭露的範疇。本揭露的實施例描述經形成具有一或多個半導體電容器的積體結構的例示性製造製程及由此製造的積體結構。本揭露的某些實施例與包含半導體電容器及其它半導體裝置的結構有關。其他實施例涉及包含位於絕緣隔離結構上的多晶矽-絕緣體-多晶矽（polysilicon-insulator-polysilicon；PIP）電容器結構的半導體裝置。基底及/或晶圓可包含在其中的一或多種類型的積體電路或電子組件。半導體裝置可形成於塊狀半導體基底或絕緣層上矽/鍺基底上。實施例意欲提供其他解釋但並不用於限制本揭露的範疇。
圖1至圖7為根據本揭露的一些實施例的半導體裝置的製造方法中的不同階段的示意性橫截面圖。自圖1至圖7，自左至右三個部分分別表示沿隔離區IR的Y軸及X軸的橫截面的示意圖及主動區AR的示意性橫截面視圖。圖8至圖10為繪示根據本揭露的一些實施例的隔離區IR中的結構的一部分的示意性俯視圖。圖11為繪示根據本揭露的一些實施例的包含隔離區IR中的電容器結構的結構的示意性透視圖。
參考圖1，在一些實施例中，提供其中具有一或多個隔離結構110的基底100。如圖1中所示，在一些實施例中，隔離結構110定義主動區AR以及分離且隔離主動區AR的隔離區IR。在一些實施例中，諸如電晶體、二極體、光電裝置或其類似者的一或多個主動組件形成於主動區AR中，而諸如電容器的一或多個被動組件形成於隔離區IR中。在一些實施例中，基底100包含在隔離區IR中形成有一或多個半導體電容器的電容器區。在一些實施例中，基底100包含在主動區AR中形成有一或多個電晶體的電晶體區。
在一些實施例中，基底100為半導體基底。在一個實施例中，基底100包括晶矽（crystalline silicon）基底（例如，晶圓）。在某些實施例中，基底100可為摻雜半導體基底（例如，p型基底或n型基底）。在某些實施例中，取決於設計要求，基底100包括一或多個摻雜區或各種類型的摻雜區。在一些實施例中，摻雜區摻雜有p型或n型摻雜劑。對於非限制性目的實例，p型摻雜劑為硼或BF2 ，且n型摻雜劑為磷或砷。摻雜區可配置為用於n型金屬氧化物半導體（metal-oxide-semiconductor；MOS）電晶體或p型MOS（PMOS）電晶體。在一些替代性實施例中，基底100可由以下各者製成：其他合適的元素半導體，諸如鑽石或鍺；合適的化合物半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，諸如碳化矽鍺、磷化鎵砷或磷化鎵銦。
如圖1中所示，在一些實施例中，多於一個隔離結構110形成於基底100中。在某些實施例中，隔離結構110為溝渠隔離（trench isolation）結構。渠溝隔離結構的形成包含用光阻圖案（未繪示）部分地覆蓋基底100，圖案化基底100以在基底100中形成溝渠且用絕緣體材料填充溝渠。舉例來說，光阻圖案包含具有開口的預定圖案，所述開口對應於隔離結構的預定位置。在一些實施例中，如圖1中所示，隔離結構110的頂部表面111與基底100的頂部表面100S實質上等高。在一些實施例中，基底100的頂部表面100S與隔離結構110的頂部表面111實質上等高。在一個實施例中，在溝渠中填充絕緣體材料之後，執行諸如機械研磨製程或化學機械拋光製程的平坦化製程以移除額外絕緣體材料。在一些實施例中，隔離結構110的絕緣體材料包含氧化矽、氮化矽、氮氧化矽、旋塗介電材料或低介電常數（low-k）的介電材料。在一個實施例中，隔離結構110的絕緣體材料可藉由高密度電漿化學氣相沈積（high-density-plasma chemical vapor deposition；HDP-CVD）、次大氣壓化學氣相沈積（sub-atmospheric CVD；SACVD）或藉由旋塗形成。
圖1中所示的隔離結構110的數目僅用於說明，在一些替代實施例中，可根據實際設計要求來形成多於兩個隔離結構。在一些實施例中，隔離結構110包含淺溝渠隔離（shallow trench isolation）結構。在其他實施例中，隔離結構110包含矽局部氧化（local oxidation of silicon，LOCOS）結構。在一些實施例中，隔離結構110成形為環、條帶或塊且配置在主動區旁邊或平行排列，且應理解，隔離結構的形狀及大小不受本文實施例限制。在一個實施例中，可執行可選的清潔製程以移除基底100的原生氧化物。清潔製程可使用稀釋氫氟酸（DHF）或其他適合的清潔溶液執行。在一個實施例中，可執行隔離植入製程以增強隔離效果。
參考圖1，擴散區120在基底100中形成於主動區AR內（例如電晶體區內）。擴散區120為摻雜有一種導電類型摻雜劑的井區。在一些實施例中，擴散區120為N型井（N井）區。在一個實施例中，在CMOS製程之後，擴散區120摻雜有磷以作為用於PMOS電晶體的N井區。在一些實施例中，擴散區120為P型井（P井）區。在一個實施例中，在CMOS製程之後，擴散區120摻雜有硼以作為用於NMOS電晶體的P井區。在某些實施例中，藉由使用部分地覆蓋基底100的光阻圖案（未繪示）作為罩幕，對暴露出的基底100執行離子植入而形成擴散區120，且執行熱製程以進一步使摻雜劑進入基底以形成擴散區120。在一個實施例中，擴散區120形成於由光阻圖案所暴露出的區域中，且擴散區120僅形成於主動區AR中。在一些實施例中，擴散區120比隔離結構110更深。亦即，隔離結構110的深度（自基底100的頂部表面100S量測）小於擴散區120的深度。
在一些實施例中，如圖2的右邊部分所示，介電圖案132及半導體材料圖案134形成於基底100上方及主動區AR中的擴散區120上，而如圖2的中間部分及左側部分所示，半導體材料圖案135及半導體材料圖案136形成於基底100上方及隔離區IR中的隔離結構110上。在一些實施例中，介電圖案132的形成包含：形成保護隔離區IR的罩幕圖案（未繪示）；形成覆蓋基底100的主動區AR的介電材料層（未繪示）；及圖案化介電材料層以在主動區AR中形成介電圖案132。在一個實施例中，用於形成介電圖案132的介電材料包含諸如氧化矽的氧化物材料。在一個實施例中，用於形成介電圖案132的介電材料包含氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，半導體材料圖案134、半導體材料圖案135及半導體材料圖案136的形成包含在基底100上方坦覆地形成半導體材料，且圖案化半導體材料以在主動區AR中形成半導體材料圖案134及在隔離區IR中形成半導體材料圖案135及半導體材料圖案136。在實施例中，用於形成半導體材料圖案134、半導體材料圖案135及半導體材料圖案136的半導體材料包含經摻雜或未摻雜多晶矽。半導體材料可藉由化學氣相沈積（chemical vapor deposition；CVD），諸如低壓化學氣相沈積（low-pressure CVD；LPCVD）或電漿增強型化學氣相沈積（plasma-enhanced CVD；PECVD）形成，或晶矽或非晶矽形成。
在某些實施例中，如圖2的右邊部分所示，半導體材料沈積於主動區AR中的介電材料層上，且介電材料層及半導體材料的圖案化可包含執行一或多個蝕刻製程以使用相同罩幕圖案同時或依序蝕刻介電材料層及半導體材料。在一些實施例中，半導體材料圖案134及介電圖案132經圖案化為主動區AR中的堆疊條帶結構130。在一個實施例中，堆疊結構130可作為閘極堆疊，且半導體材料圖案134及介電圖案132作為堆疊結構130的閘極電極及閘極介電層。
在某些實施例中，如圖2的左邊部分及中間部分所示，半導體材料沈積於基底100上方且直接在隔離區IR中的隔離結構110上，半導體材料的圖案化可包含執行一或多個蝕刻製程以蝕刻半導體材料。在一些實施例中，形成於主動區AR中及隔離區IR中的半導體材料以相同製程圖案化。在一些實施例中，形成於主動區AR中及隔離區IR中的半導體材料經由不同製程個別地圖案化。
圖8為繪示根據本揭露的一些實施例的包含經圖案化結構（半導體材料圖案135及半導體材料圖案136）的結構的一部分的示意性俯視圖。在一些實施例中，參考圖8，半導體材料圖案136及半導體材料圖案135成形為環結構及島結構，所述島結構由環結構包圍但在其之間具有間隙或空間G。半導體材料圖案135在Y軸方向上以距離D1且在X軸方向上以距離D2與半導體材料圖案136的環結構間隔開。在一個實施例中，半導體材料圖案136的環結構包含在Y軸上延伸的半導體材料圖案136的部分136Y（Y部分）及在X軸上延伸的半導體材料圖案136的部分136X（X部分）。在一個實施例中，部分136Y（Y部分）的寬度W2小於部分136X（X部分）的寬度W1。在另一實施例中，部分136Y（Y部分）的寬度W2大於部分136X（X部分）的寬度W1。在另一實施例中，部分（Y部分）136Y的寬度W2實質上等於部分136X（X部分）的寬度W1。
在一些其他實施例中，隔離區IR中的半導體材料可經圖案化為實質上平行排列的多於一個條帶結構。
在一些實施例中，半導體材料圖案134、半導體材料圖案135及半導體材料圖案136由圖案化主動區AR及隔離區IR中的半導體材料的相同層形成。亦即，半導體材料圖案134、半導體材料圖案135及半導體材料圖案136的材料相同。另外，半導體材料圖案135及半導體材料圖案136的形成可經由用於在CMOS製程中形成閘極堆疊結構的製程中的一些或部分來實現。
在一些實施例中，如圖3的右邊部分所示，在基底100中，輕微摻雜的汲極（lightly doped drain；LDD）區140形成於擴散區120內、在堆疊結構130的兩個相對側處及主動區AR內（例如電晶體區內）。在某些實施例中，LDD區140為具有摻雜劑的輕微摻雜區，所述摻雜劑的導電類型與擴散區120的導電類型不同。在一些實施例中，擴散區120為N井區，且LDD區140為P型輕微摻雜區。在一些實施例中，擴散區120為P井區，且LDD區140為N型輕微摻雜區。在一個實施例中，LDD區140輕微摻雜有摻雜劑來作為在CMOS製程之後用於NMOS電晶體及/或PMOS電晶體的LDD區。在形成LDD區140之後，移除光阻圖案PR1。
在一個實施例中，LDD區140具有第一摻雜濃度。在某些實施例中，如圖3中所示，藉由使用部分地覆蓋隔離結構110的堆疊結構130及光阻圖案PR1作為罩幕，對暴露出的基底100執行離子植入而形成LDD區140於主動區AR中。在一個實施例中，LDD區140僅形成於主動區AR中。在一些實施例中，LDD區140比隔離結構110及擴散區120更淺。在某些實施例中，對於非限制性目的的實例， 在LDD區140是用於製造NMOS電晶體的N型輕微摻雜區的條件下，可摻雜有具有1*1013 原子/平方公分（atom/cm2 ）至1*1015 原子/平方公分範圍內的摻雜劑濃度的諸如磷原子的N型摻雜劑，且離子植入製程可提供20千電子伏特（keV）至100千電子伏特的摻雜能量。
在一些實施例中，LDD區140形成於基底100中且沿著堆疊結構130的側壁130S。在一些實施例中，形成在堆疊結構130的兩個相對側處的LDD區140為具有相同摻雜濃度及相同延伸寬度的對稱LDD區。在替代性實施例中，形成在堆疊結構130的兩個相對側處的LDD區140為具有不同延伸寬度的非對稱LDD區。一般而言，漏電流及熱載子效應（hot carrier effect）可藉由在電晶體中形成LDD區有效地改良。
圖9為繪示根據本揭露的一些實施例的包含經圖案化結構（半導體材料圖案135及半導體材料圖案136）的結構的一部分的示意性俯視圖。在一些實施例中，如圖3的左邊部分及中間部分所示，隔離區IR中的半導體材料圖案136輕微摻雜成輕微摻雜部分136A。在圖3的左邊部分中，部分136X（X部分）經部分摻雜以形成輕微摻雜部分136A，而如圖3的中間部分所示，部分136Y（Y部分）摻雜成輕微摻雜部分136A。在一個實施例中，輕微摻雜部分136A經由用於在主動區AR中形成LDD區140的相同離子植入製程形成於隔離區IR中。在某些實施例中，輕微摻雜部分136A形成於由光阻圖案PR1所暴露的區域中，且輕微摻雜部分136A僅形成於隔離區IR中。在一個實施例中，光阻圖案PR1使半導體材料圖案135及半導體材料圖案136的部分免於植入，以使得輕微摻雜部分136A藉由摻雜部分136Y（Y部分）及部分的部分136X（X部分）而形成。參考圖3及圖9，半導體材料圖案136的環結構包含部分136X（X部分）的輕微摻雜部分136A（作為圖9中的環結構）及未摻雜部分136U。在一些實施例中，半導體材料圖案135並未在用於形成LDD區140及輕微摻雜部分136A的離子植入製程中被摻雜。
在一些實施例中，隔離區IR中的輕微摻雜部分136A及未摻雜部分136U以及主動區AR中的LDD區140由相同離子植入製程形成。亦即，可使用相同摻雜條件且這些部分/區中的摻雜濃度相同。在一些實施例中，輕微摻雜部分136A具有與LDD區140的第一摻雜濃度實質上相同的摻雜濃度。另外，輕微摻雜部分136A及未摻雜部分136U的形成可經由用於在CMOS製程中形成LDD區的一些或部分製程來實現。
如圖4中所示，在一些實施例中，間隔件150形成於主動區AR中的堆疊結構130的側壁130S上，且間隔件150形成於半導體材料圖案135及半導體材料圖案136的側壁上。在某些實施例中，間隔件150的形成包含在基底100上方形成間隔材料層（未繪示），共形地覆蓋堆疊條帶結構（堆疊結構130）及共形地覆蓋半導體材料圖案135及半導體材料圖案136，以及回蝕間隔材料層以形成間隔件150。在一些實施例中，間隔材料層由一或多種介電材料形成，諸如氧化矽、氮化矽、氮氧化矽碳（SiCON）、碳氮化矽（SiCN）或其組合。在一些實施例中，間隔件150可為單層或多層結構。
在一些實施例中，形成於主動區AR中的堆疊結構130的側壁130S上及形成於隔離區IR中的半導體材料圖案135及半導體材料圖案136的側壁上的間隔件150由相同間隔材料層且經由相同回蝕製程形成。在一些其他實施例中，由於隔離區IR可在間隔件150形成期間經遮罩，間隔件150僅形成於主動區AR中的堆疊結構130的側壁130S上，而無間隔件150形成於半導體材料圖案135及半導體材料圖案136的側壁上。
在一些實施例中，參考圖5的右邊部分，在基底100中，源極及汲極（S/D）區160形成於擴散區120內、在堆疊結構130的兩個相對側處及主動區AR內（例如電晶體區內）。在某些實施例中，S/D區160為具有與LDD區140相同但與擴散區120不同的導電類型的摻雜劑的重度摻雜區。在一些實施例中，擴散區120為N井區，且S/D區160為P型重度摻雜區。在一些實施例中，擴散區120為P井區，且S/D區160為N型重度摻雜區。在一個實施例中，S/D區160重度摻雜有摻雜劑來作為在CMOS製程之後用於NMOS及/或PMOS電晶體的源極區及汲極區。在一個實施例中，在S/D區160形成之後，移除光阻圖案PR2。
在一個實施例中，S/D區160具有大於LDD區140的第一摻雜濃度的第二摻雜濃度。在某些實施例中，如圖5中所示，藉由使用部分地覆蓋隔離結構110的間隔件150、堆疊結構130以及光阻圖案PR2作為罩幕，對暴露出的基底100執行離子植入而形成S/D區160於主動區AR中。在一個實施例中，S/D區160僅形成於主動區AR中。在一些實施例中，S/D區160比隔離結構110及擴散區120更淺但比LDD區140更深。在某些實施例中，對於非限制性目的的實例，在S/D區160是用於製造NMOS電晶體的N型重度摻雜區的條件下，可摻雜有具有1*1015 原子/平方公分至1*1016 原子/平方公分範圍內的摻雜劑濃度的諸如磷原子的N型摻雜劑，且離子植入製程可提供3千電子伏特至50千電子伏特的摻雜能量。在一個實施例中，在離子植入製程期間，堆疊結構130的的半導體材料圖案134亦經摻雜且變成摻雜半導體材料圖案134B。
在一些實施例中，S/D區160形成於基底100中且沿著在堆疊結構130旁側的間隔件150的外側壁。在某些實施例中，通道區145定位於S/D區160之間的基底100中（擴散區120內）且在堆疊結構130下方，且S/D區160定位在通道區145旁側。在一些實施例中，形成在堆疊結構130的兩個相對側處的S/D區160為具有相同摻雜濃度及相同延伸寬度的對稱源極區及汲極區。在替代性實施例中，形成在堆疊結構130的兩個相對側處的S/D區160為具有不同延伸寬度的非對稱源極區及汲極區。
圖10為繪示根據本揭露的一些實施例的包含經圖案化結構（重度摻雜部分135B及半導體材料圖案136）的結構的一部分的示意性俯視圖。在一些實施例中，如圖5的左邊部分及中間部分所示，隔離區IR中的半導體材料圖案135及未摻雜部分136U（圖3及圖9）分別摻雜成重度摻雜部分135B及重度摻雜部分136B。在圖5的左邊部分中，部分136X（X部分）經部分摻雜以形成重度摻雜部分136B，而部分136X（X部分）的輕微摻雜部分136A未經進一步摻雜且保持輕微摻雜。如圖5的中間部分所示，部分136Y（Y部分）未經進一步摻雜且保持為輕微摻雜部分136A，但未覆蓋的半導體材料圖案135重度摻雜成重度摻雜部分135B。在一個實施例中，重度摻雜部分135B及重度摻雜部分136B經由用於在主動區AR中形成S/D區160的相同離子植入製程形成於隔離區IR中。在某些實施例中，重度摻雜部分135B及重度摻雜部分136B形成於由光阻圖案PR2所暴露的區域中，且重度摻雜部分135B及重度摻雜部分136B僅形成於隔離區IR中。在一個實施例中，光阻圖案PR2保護輕微摻雜部分136A但暴露半導體材料圖案135及半導體材料圖案136的部分，以使得重度摻雜部分135B及重度摻雜部分136B藉由摻雜半導體材料圖案135及未摻雜部分136U而形成。參考圖5及圖10，半導體材料圖案136的環結構包含部分136X（X部分）的輕微摻雜部分136A（作為圖10中的環結構）及重度摻雜部分136B。在一些實施例中，半導體材料圖案135在用於形成S/D區160及重度摻雜部分136B的離子植入製程期間摻雜成重度摻雜部分135B。
在一些實施例中，隔離區IR中的重度摻雜部分135B及重度摻雜部分136B以及主動區AR中的S/D區160由相同離子植入製程形成。亦即，可使用相同摻雜條件且這些部分/區中的摻雜濃度相同。在一些實施例中，重度摻雜部分135B及重度摻雜部分136B具有與S/D區160的第二摻雜濃度實質上相同的摻雜濃度。另外，重度摻雜部分135B及重度摻雜部分136B的形成可經由用於在CMOS製程中形成源極區及汲極區的一些或部分製程來實現。
參考圖6，在一些實施例中，矽化物頂部層170藉由矽化形成於摻雜半導體材料圖案134B、S/D區160上以及重度摻雜部分135B及重度摻雜部分136B上。在一些實施例中，自對準矽化物（self-aligned silicide（salicide））製程通常包含在MOS電晶體製程中以減小S/D區及矽閘極的電阻。在一個實施例中，自對準矽化物製程包含在基底100上方形成耐火（refractory）金屬層，使S/D區的表面及半導體材料圖案的表面處的矽或半導體材料與金屬熱反應以形成金屬矽化物層且接著移除未反應金屬。在某些實施例中，光阻圖案PR2直至自對準矽化物製程完成才移除。在一些實施例中，並不意欲形成有矽化物的區域受到遮罩材料（未繪示）保護，所述遮罩材料在稍後移除。在一些實施例中，對於非限制性目的的實例，矽化物頂部層170的材料為鎳（Ni）、鈷（Co）、鈦（Ti）、銅（Cu）、鉬（Mo）、鉭（Ta）、鎢（W）、鉺（Er）、鋯（Zr）、鉑（Pt）、鐿（Yb）、釓（Gd）、鏑（Dy）或其任何兩者的合金的矽化物。在一個實施例中，矽化物頂部層170的材料為矽化鈦、矽化鈷、矽化鎳或矽化鎳鉑。
參考圖7，在一些實施例中，層間介電（inter-layer dielectric；ILD）層180形成為基底100上方的毯覆式層以完全覆蓋主動區AR中的堆疊結構130、S/D區160以及隔離結構110，且完全覆蓋隔離區IR中的重度摻雜部分135B、輕微摻雜部分136A以及重度摻雜部分136B。在一個實施例中，ILD層180的材料可包含氧化矽。在一個實施例中，ILD層180的材料可包含矽酸鹽玻璃，諸如磷矽玻璃（phospho-silicate-glass；PSG）及硼磷矽玻璃（boro-phospho-silicate-glass；BPSG）。在一個實施例中，ILD層180的材料可包含低介電常數的介電材料。在某一實施例中，ILD層180可進一步平坦化且由其上的鈍化層（未繪示）覆蓋。
圖11為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性透視圖。圖11的結構可在由圖1至圖5及圖7描繪的製程步驟之後製造。圖11中僅繪示隔離區IR中的結構的一部分。如圖11中所示，結構包含形成於重度摻雜部分135B、輕微摻雜部分136A以及重度摻雜部分136B的側壁上的間隔件150，而將形成接點（contact）的位置標記為CT。在圖11中，輕微摻雜部分136A形成環形結構，且重度摻雜部分135B類似於島而位於環形結構的中間且與環形結構間隔開。在圖11中，ILD層180形成於輕微摻雜部分136A與重度摻雜部分136B之間。ILD層180亦形成於輕微地摻雜部分136A及重度摻雜部分136B的環形結構外部。
圖12A為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性透視圖。圖12A的結構可在圖1至圖3、圖5以及圖7中描繪的製程步驟之後製造。圖12B及圖12C為根據本揭露的一些例示性實施例的分別沿橫截面線I-I’及橫截面線II-II’的圖12A的結構的示意性橫截面圖。亦即，出於說明的目的，間隔物及矽化物層皆未呈現在於圖12A至圖12C中。
接著，如圖7中所示，在一些實施例中，多個接點190形成於ILD層180中。在一些實施例中，多個接點190分別連接至摻雜半導體材料圖案134B、S/D區160上以及重度摻雜部分135B及重度摻雜部分136B上的矽化物頂部層170。在一些實施例中，接點190的形成包含在ILD層上方形成圖案化罩幕層（未繪示）且使用圖案化罩幕層作為罩幕來乾蝕刻ILD層以形成暴露矽化物頂部層170的開口。在某些實施例中，ILD層180可更包含在其中的蝕刻終止層（未繪示）。此後，導電材料經沈積且填充至接點開口中以形成接點190。舉例而言，導電材料為包含鋁、銅、鎢或其合金的金屬層，且導電材料可藉由執行CVD製程而形成。
在替代性實施例中，形成於隔離區中的ILD層180可更包含填充在隔離區IR中的重度摻雜部分135B、輕微摻雜部分136A與重度摻雜部分136B之間的可選的絕緣體材料（未繪示）。絕緣體材料的形成包含依序沈積覆蓋且填充在隔離區IR中的重度摻雜部分135B、輕微摻雜部分136A與重度摻雜部分136B之間的氧化矽層、氮化矽層以及氧化矽層。
在一些實施例中，如圖7的左邊部分及中間部分所示，ILD層180填充隔離區IR中的重度摻雜部分135B、輕微摻雜部分136A與重度摻雜部分136B之間的間隙或空間G。如圖7及圖12A中所示，位於隔離結構110上的重度摻雜部分135B、輕微摻雜部分136A以及重度摻雜部分136B及填充在重度摻雜部分135B、輕微摻雜部分136A與重度摻雜部分136B之間的ILD層180構成電容器結構10C。在圖12A中，ILD層180填充在重度摻雜部分135B與包含輕微摻雜部分136A及重度摻雜部分136B的環形結構之間。如圖12A至圖12C中所示，電容器結構10C為上覆於隔離結構110的頂部表面111上（作為水平面）的水平結構。在某些實施例中，當半導體材料為多晶矽時，電容器結構10C包含重度摻雜部分135B、輕微摻雜部分136A以及重度摻雜部分136B以作為沿水平面排列的多晶矽-絕緣體-多晶矽（PIP）電容器結構的多晶矽部分，且包含填充在重度摻雜部分135B、輕微摻雜部分136A與重度摻雜部分136B之間的ILD層180以作為沿水平面排列的多晶矽-絕緣體-多晶矽（PIP）電容器結構的絕緣體部分（ID）。在一些實施例中，輕微摻雜部分136A與絕緣體部分ID（ILD層180）之間的界面IF1實質上垂直於隔離結構110的頂部表面111的水平面。在一些實施例中，重度摻雜部分135B與絕緣體部分ID（ILD層180）之間的界面IF2實質上垂直於隔離結構110的頂部表面111的水平面。當考慮到裝填有絕緣體部分ID的重度摻雜部分135B、重度摻雜部分136B以及輕微摻雜部分136A配置於相同層（相同水平層）處且在隔離結構110正上方時，電容器結構10C的此類配置與垂直地堆疊的三層式電容器結構非常不同。也就是說，電容器結構10C可被視為水平型電容器。
參考圖12B及圖12C，重度摻雜部分135B、輕微摻雜部分136A以及包夾在其之間的絕緣ILD層180可作為多晶矽-絕緣體-多晶矽（PIP）電容器的閘極、塊體（輕微摻雜主體）以及絕緣體。PIP電容器電極板的摻雜特性引起電容變化，其中電容隨所施加電壓而變化。當電極板的摻雜劑類型（或摻雜劑濃度）不同時，也就是重度摻雜部分135B及輕微摻雜部分136A不同時，PIP電容器為可變電容器。PIP電容器的電容隨著施加至閘極的電壓而增大。在一個實施例中，當重度摻雜部分135B及重度摻雜部分136B為N型重度摻雜部分，且輕微摻雜部分136A為N型輕微摻雜部分時，電容器為可變電容器。在一個實施例中，當重度摻雜部分135B為N型重度摻雜部分，重度摻雜部分136B為P型重度摻雜部分，且輕微摻雜部分136A為P型輕微摻雜部分時，電容器為可變電容器。在一個實施例中，當重度摻雜部分135B為P型重度摻雜部分，重度摻雜部分136B為N型重度摻雜部分，且輕微摻雜部分136A為N型輕微摻雜部分時，電容器為可變電容器。在一個實施例中，當重度摻雜部分135B及重度摻雜部分136B為P型重度摻雜部分，且輕微摻雜部分136A為P型輕微摻雜部分時，電容器為可變電容器。
在根據一些實施例的先前的製程之後，用於形成MOS電晶體的閘極電極的半導體材料層或多晶矽層亦用於形成重度摻雜部分135B、輕微摻雜部分136A，所述半導體材料層及多晶矽層作為PIP電容器的上部及下部電極。在一些實施例中，充當上部電極的半導體材料層或多晶矽層的部分可摻雜有源極/汲極植入物，而充當下部電極的半導體材料層或多晶矽層的其他部分可摻雜有LDD植入物。
如圖12B及圖12C中所示，輕微摻雜部分136A在X軸方向上以距離D3且在Y軸方向上以距離D4與重度摻雜部分135B間隔開。由於絕緣ILD層180填充在重度摻雜部分135B與輕微摻雜部分136A之間的空間之間，填充在重度摻雜部分135B與輕微摻雜部分136A之間的ILD層180形成有在X軸方向上等於D3的厚度及在Y軸方向上等於D4的厚度。由於電容器結構10C為水平型電容器，絕緣體的厚度可藉由修改重度摻雜部分135B與輕微摻雜部分136A之間的距離而容易地調整。因此，基於產品要求，電容器結構的電容可經由在MOS製造製程期間修改半導體材料圖案的佈局或配置而設計或調整。在此情況下，對於電容器結構的形成，不需要使用額外罩幕及執行額外製程以特定地形成不同厚度的閘極氧化物，尤其是較厚閘極氧化物。並且，水平型電容器的絕緣體或介電完整性（integrity）由於絕緣體的局部薄化減少而改良。因此，無需形成額外的多晶矽層及/或執行額外植入製程來形成水平型電容器結構。電容器結構的形成與CMOS製造製程相容且更具成本效益。此外，電容器結構形成於非主動區或隔離區中且位於隔離結構上，節省更大佈局面積以用於形成主動組件。
在另一實施例中，如圖13中所示，電容器結構13C位於隔離結構IS上且具有環形重度摻雜部分HP2及位於重度摻雜部分HP2的中間且與其間隔開的重度摻雜部分HP1。並且，電容器結構13C具有包夾於且位於重度摻雜部分HP1與重度摻雜部分HP2之間的絕緣體部分ID。環形重度摻雜部分HP2的作用類似於圖12A中繪示的重度摻雜部分136B。重度摻雜部分HP1的作用類似於圖12A中繪示的重度摻雜部分135B。與圖12A的結構不同，圖13的電容器結構不具有輕微摻雜部分。當重度摻雜部分HP1及重度摻雜部分HP2屬於同一導電類型且具有相同摻雜濃度時，電容器結構13C充當恆定電容器。
圖14為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性透視圖。參考圖14，在一些實施例中，電容器結構14C為水平型電容器且位於隔離結構IS上。在一些實施例中，結構14C包含第一重度摻雜部分HP1及第二重度摻雜部分HP2。第一及第二重度摻雜部分成形為條帶結構且平行排列。在一些實施例中，結構14C包含輕微摻雜部分LP，所述輕微摻雜部分LP緊鄰於第二重度摻雜部分HP2定位且位於第一重度摻雜部分HP1與第二重度摻雜部分HP2之間。並且，電容器結構14C具有絕緣體部分ID，所述絕緣體部分ID包夾於輕微摻雜部分LP與第一重度摻雜部分HP1之間且位於重度摻雜部分HP1與重度摻雜部分HP2之間。第一重度摻雜部分HP1及第二重度摻雜部分HP2的作用類似於圖12A中繪示的重度摻雜部分135B、重度摻雜部分136B。輕微摻雜部分LP的作用類似於圖12A中繪示的輕微摻雜部分136A。因此，電容器結構14C充當MOS電容器，且響應於變化偏壓而具有可變電容。
在根據一些實施例的先前製程之後，電容器結構14C的輕微及重度摻雜部分可由用於形成MOS電晶體的閘極電極的半導體材料層或多晶矽層而形成。在一些實施例中，重度摻雜部分HP1及重度摻雜部分HP2可摻雜有源極/汲極植入物，而輕微摻雜部分可摻雜有LDD植入物。
圖15為繪示與電容器C連接的反相器1500的電路圖。在一個例示性實施例中，反相器1500包含P型MOS（PMOS）電晶體1502及N型MOS（NMOS）電晶體1504。在圖15中，PMOS電晶體1502電連接至電源或高電壓電源（HV）Vdd ，而NMOS電晶體1504電連接至接地GND。電容器與輸出端子連接且電容器亦連接至接地GND。在一些實施例中，電容器C為恆定電容器且與反相器1500電連接。在某些實施例中，電容器C包含如上述文章中所述的電容器結構或由所述電容器結構形成。在一個實施例中，電容器C具有上部電極E1及下部電極E2，其類似於圖13中繪示的電容器結構13C的重度摻雜部分HP1及重度摻雜部分HP2。在一個實施例中，電容器C具有上部電極E1及下部電極E2，其類似於圖12A中繪示的電容器結構10C的重度摻雜部分135B及輕微摻雜部分136A。如本文中所描述，電容器結構的可能應用不受本文中所提供的實施例所限制，且電容器結構可適用於任何電路或與不同電子裝置組合使用。
根據一些實施例，半導體裝置包含隔離結構及位於隔離結構的頂部表面上的電容器結構。電容器結構包含半導體材料圖案及鑲嵌在半導體材料圖案中的絕緣體圖案。半導體材料圖案及絕緣體圖案位於隔離結構上的相同水平層處。
根據一些實施例，半導體裝置包含隔離結構及位於隔離結構的頂部表面上的電容器結構。電容器結構包含半導體材料圖案及填充在半導體材料圖案中的絕緣體圖案。半導體材料圖案及絕緣體圖案與隔離結構的頂部表面接觸，且半導體材料圖案及絕緣體圖案的界面實質上垂直於隔離結構的頂部表面。
根據一些實施例，製造半導體裝置的方法至少包含以下步驟。在基底中形成隔離結構以定義隔離區。在隔離結構上形成半導體材料圖案。藉由對隔離區中的半導體材料圖案執行第一離子植入製程，以在半導體材料圖案中形成具有第一摻雜濃度的輕微摻雜部分。藉由對隔離區中的半導體材料圖案執行第二離子植入製程，以在半導體材料圖案中形成至少一個重度摻雜部分。至少一個重度摻雜部分具有高於第一摻雜濃度的摻雜濃度。在基底上方形成覆蓋隔離區中的半導體材料圖案的絕緣體材料層。絕緣體材料層至少填充半導體材料圖案的間隙以形成電容器。
前文概述若干實施例的特徵，使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他處理程序及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇之情況下在本文中進行作出改變、替代以及更改。
10C、13C、14C‧‧‧電容器結構 100‧‧‧基底 100S、111‧‧‧頂部表面 110‧‧‧隔離結構 120‧‧‧擴散區 130‧‧‧堆疊結構 130S‧‧‧側壁 132‧‧‧介電圖案 134、135、136‧‧‧半導體材料圖案 134B‧‧‧摻雜半導體材料圖案 135B、136B、HP1、HP2‧‧‧重度摻雜部分 136A‧‧‧輕微摻雜部分 136U‧‧‧未摻雜部分 136X、136Y‧‧‧部分 140‧‧‧輕微摻雜的汲極區 145‧‧‧通道區 150‧‧‧間隔件 160‧‧‧源極及汲極區 170‧‧‧矽化物頂部層 180‧‧‧層間介電層 190、CT‧‧‧接點 1500‧‧‧反相器 1502‧‧‧P型MOS電晶體 1504‧‧‧N型MOS電晶體 AR‧‧‧主動區 C‧‧‧電容器 CT‧‧‧將形成接點的位置 D1、D2、D3、D4‧‧‧距離 E1‧‧‧上部電極 E2‧‧‧下部電極 G‧‧‧間隙或空間 GND‧‧‧接地 I-I’、II-II’‧‧‧橫截面線 ID‧‧‧絕緣體部分 IF1、IF2‧‧‧界面 IR‧‧‧隔離區 IS‧‧‧隔離結構 PR2‧‧‧光阻圖案 W1、W2‧‧‧寬度 X‧‧‧X軸 Y‧‧‧Y軸
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1至圖7為根據本揭露的一些實施例的半導體裝置的製造方法中的不同階段的示意性橫截面圖。 圖8至圖10為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性俯視圖。 圖11為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性透視圖。 圖12A為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性透視圖。 圖12B及圖12C為根據本揭露的一些例示性實施例的分別沿橫截面線I-I’及橫截面線II-II’的圖12A的結構的示意性橫截面圖。 圖13為繪示根據本揭露的一些實施例的電容器結構的示意性橫截面圖。 圖14為繪示根據本揭露的一些實施例的包含電容器結構的結構的一部分的示意性透視圖。 圖15為繪示與電容器連接的反相器的電路圖。
110‧‧‧隔離結構
135B、136B‧‧‧重度摻雜部分
136A‧‧‧輕微摻雜部分
150‧‧‧間隔件
180‧‧‧層間介電層
CT‧‧‧將形成接點的位置
IR‧‧‧隔離區
X‧‧‧X軸
Y‧‧‧Y軸

Claims (20)

  1. 一種半導體裝置，包括： 基底，其中具有隔離結構； 電容器結構，位於所述隔離結構的頂部表面上，其中所述電容器結構包括半導體材料圖案及鑲嵌在所述半導體圖案中的絕緣體圖案，其中所述半導體材料圖案及所述絕緣體圖案位於所述隔離結構上的相同水平層處。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述半導體材料圖案包括第一重度摻雜部分及第二重度摻雜部分，且所述絕緣體圖案位於所述第一重度摻雜部分與所述第二重度摻雜部分之間。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述第一重度摻雜部分及所述第二重度摻雜部分具有相同摻雜濃度。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第二重度摻雜部分之間的輕微摻雜部分，所述絕緣體圖案包夾於所述第一重度摻雜部分與所述輕微摻雜部分之間，且所述輕微摻雜部分具有比所述第一重度摻雜部分及所述第二重度摻雜部分的摻雜濃度低的摻雜濃度。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第一重度摻雜部分及所述第二重度摻雜部分以及所述輕微摻雜部分為平行排列的多個條帶結構，所述絕緣體圖案與所述第一重度摻雜部分及所述輕微摻雜部分接觸，且所述輕微摻雜部分與所述第二重度摻雜部分及所述絕緣體圖案接觸。
  6. 如申請專利範圍第3項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第一重度摻雜部分及所述第二重度摻雜部分之間的輕微摻雜部分，所述絕緣體圖案包夾於所述第一重度摻雜部分與所述輕微摻雜部分之間，且所述輕微摻雜部分具有比所述第一重度摻雜部分及所述第二重度摻雜部分的摻雜濃度低的摻雜濃度。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述輕微摻雜部分包含環結構，所述第一重度摻雜部分位於所述環結構內且藉由位於之間的所述絕緣體圖案與所述輕微摻雜部分隔離，且所述第二重度摻雜部分為多個條帶結構，所述多個條帶結構配置於所述輕微摻雜部分的相對側處且與所述輕微摻雜部分接觸。
  8. 一種半導體裝置，包括： 基底，其中具有隔離結構； 電容器結構，位於所述隔離結構的頂部表面上，其中所述電容器結構包括半導體材料圖案及填充在所述半導體材料圖案中的絕緣體圖案，其中所述半導體材料圖案及所述絕緣體圖案與所述隔離結構的所述頂部表面接觸，且所述半導體材料圖案及所述絕緣體圖案的界面實質上垂直於所述隔離結構的所述頂部表面。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述半導體材料圖案包括第一重度摻雜部分及第二重度摻雜部分，且所述絕緣體圖案位於所述第一重度摻雜部分與所述第二重度摻雜部分之間。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一重度摻雜部分及所述第二重度摻雜部分屬於相同導電類型且具有相同摻雜濃度。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第二重度摻雜部分之間的輕微摻雜部分，所述絕緣體圖案包夾於所述第一重度摻雜部分與所述輕微摻雜部分之間，且所述輕微摻雜部分具有比所述第一重度摻雜部分及所述第二重度摻雜部分的摻雜濃度低的摻雜濃度。
  12. 如申請專利範圍第9項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第二重度摻雜部分之間的輕微摻雜部分，且所述絕緣體圖案包夾於所述第一重度摻雜部分與所述輕微摻雜部分之間，其中所述輕微摻雜部分具有比所述第一重度摻雜部分及所述第二重度摻雜部分的摻雜濃度低的摻雜濃度，所述第一重度摻雜部分屬於與所述輕微摻雜部分及所述第二重度摻雜部分的導電類型不同的導電類型。
  13. 如申請專利範圍第9項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第二重度摻雜部分之間的輕微摻雜部分，所述第一重度摻雜部分及所述第二重度摻雜部分以及所述輕微摻雜部分為平行排列的多個條帶結構，所述絕緣體圖案與所述第一重度摻雜部分及所述輕微摻雜部分接觸，且所述輕微摻雜部分與所述第二重度摻雜部分及所述絕緣體圖案接觸。
  14. 如申請專利範圍第10項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第一重度摻雜部分及所述第二重度摻雜部分之間輕微摻雜部分，且所述絕緣體圖案包夾於所述第一重度摻雜部分與所述輕微摻雜部分之間。
  15. 如申請專利範圍第9項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第一重度摻雜部分及所述第二重度摻雜部分之間的輕微摻雜部分，且所述絕緣體圖案包夾於所述第一重度摻雜部分與所述輕微摻雜部分之間，其中所述輕微摻雜部分具有比所述第一重度摻雜部分及所述第二重度摻雜部分的摻雜濃度低的摻雜濃度，所述第一重度摻雜部分屬於與所述輕微摻雜部分及所述第二重度摻雜部分的導電類型不同的導電類型。
  16. 如申請專利範圍第9項所述的半導體裝置，其中所述半導體材料圖案更包括位於所述絕緣體圖案與所述第一重度摻雜部分及所述第二重度摻雜部分之間的輕微摻雜部分，且所述輕微摻雜部分包含環結構，其中所述第一重度摻雜部分位於所述環結構內且藉由位於之間的所述絕緣體圖案與所述輕微摻雜部分隔離，且所述第二重度摻雜部分為多個條帶結構，所述多個條帶結構配置於所述輕微摻雜部分的相對側處且與所述輕微摻雜部分接觸。
  17. 一種製造半導體裝置的方法，包括： 在基底中形成隔離結構，以定義隔離區； 在所述隔離結構上形成半導體材料圖案； 藉由對所述隔離區中的所述半導體材料圖案執行第一離子植入製程，以在所述半導體材料圖案中形成具有第一摻雜濃度的輕微摻雜部分； 藉由對所述隔離區中的所述半導體材料圖案執行第二離子植入製程，以在所述半導體材料圖案中形成至少一個重度摻雜部分，其中所述至少一個重度摻雜部分具有高於所述第一摻雜濃度的摻雜濃度；以及 在所述基底上方形成覆蓋所述隔離區中的所述半導體材料圖案的絕緣體材料層，其中所述絕緣體材料層至少填充所述半導體材料圖案的間隙。
  18. 如申請專利範圍第17項所述的方法，更包括在所述基底的主動區中形成電晶體，其中執行所述第一離子植入製程，以在所述半導體材料圖案中形成所述輕微摻雜部分且在相同植入製程中在所述電晶體中形成多個輕微摻雜區。
  19. 如申請專利範圍第18項所述的方法，其中執行所述第二離子植入製程，以在所述半導體材料圖案中形成所述至少一個重度摻雜部分且在相同植入製程中在所述電晶體中形成源極區及汲極區。
  20. 如申請專利範圍第17項所述的方法，其中形成所述半導體材料圖案包括在所述隔離結構的頂部表面的正上方形成半導體材料，且形成所述絕緣體材料層包括形成填充至所述半導體材料圖案的所述間隙中且與所述隔離結構的所述頂部表面接觸的絕緣體材料。
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