KR20200001465A - 커패시터를 구비한 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20200001465A
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웨이 쳉 우
테-신 치우
테-안 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 그 제조 방법이 제공된다. 반도체 디바이스는 그 내부에 격리 구조물을 갖는 기판과 격리 구조물의 상단 표면 상에 위치한 커패시터 구조물을 가진다. 커패시터 구조물은 반도체 물질 패턴과 반도체 물질 패턴 내에 인레이(inlay)된 절연체 패턴을 포함한다. 반도체 물질 패턴과 절연체 패턴은 격리 구조물 상에 동일한 수평 레벨에 위치된다.

Description

커패시터를 구비한 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING CAPACITOR AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 참조
본 출원은 2018년 6월 27일에 출원된 미국 가특허 출원 제62/690,430호에 대하여 우선권 주장하며, 그 내용은 인용에 의해 그 전부가 본원에 통합된다.
반도체 디바이스 및/또는 전자 컴포넌트의 축소되는 크기의 급속한 진행에 따라, 더 많은 작은 디바이스 및/또는 컴포넌트가 주어진 구역 내에 집적되게 되어, 다양한 반도체 디바이스 및/전자 컴포너트의 고 집적 밀도를 야기한다.
본 개시 내용의 양상은 첨부된 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 7은 발명 개시 내용의 일부 실시예에 따라, 반도체 디바이스의 제조 방법의 다양한 스테이지(stage)들의 개략 단면도이다.
도 8 내지 10은 본 개시 내용의 일부 실시예에 따라, 커패시터 구조물을 포함하는 구조물의 부분을 도시하는 개략 평면도이다.
도 11은 본 발명의 일부 실시예에 따른 커패시터 구조물을 포함하는 구조물의 일부분을 도시하는 개략 사시도이다.
도 12a는 본 발명의 일부 실시예에 따른 커패시터 구조물을 포함하는 구조물의 일부분을 도시하는 개략 사시도이다.
도 12b 및 도 12c는 본 개시 내용의 일부 예시적인 실시예에 따라 단면 라인들 I-I 및 II-II 각각을 따르는 도 12a의 구조물의 개략 단면도이다.
도 13은 본 개시 내용의 일부 실시예에 따른 커패시터 구조물을 도시하는 개략 단면도이다.
도 14는 본 개시 내용의 일부 실시예에 따른 커패시터 구조물을 포함하는 구조물의 일부분을 도시하는 개략 사시도이다.
도 15는 커패시터와 접속된 인버터를 도시하는 회로도이다.
하기의 개시 내용은 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시 내용을 간단하게 하기 위해, 컴포넌트, 값, 동작, 물질, 배열 등의 특정한 예시가 하기에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 다른 컴포넌트, 값, 동작, 물질, 배열 등이 고려된다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
또한, “제1”, “제2”, “제3”, “제4” 등은 도면들에서 묘사되는 바와 같이 유사하거나 상이한 요소(들) 또는 피처(들) 사이를 설명하기 위해 설명의 편의상 본 명세서에서 사용될 수 있고, 본 설명의 존재 또는 상황의 순서에 따라 상호교환되게 사용될 수 있다.
본 개시 내용의 하기의 실시예(들)는 매우 다양한 특정 상황들에서 실현될 수 있는 적용가능한 개념들을 제공한다는 것이 인식되어야 한다. 본 명세서에서 논의되는 특정 실시예(들)은 단지 묘사적이고, 하나보다 많은 유형의 반도체 디바이스를 포함하는 집적 구조물과 관련되며, 본 개시 내용의 범위를 제한하도록 의도되지 않는다. 본 개시 내용의 실시예는, 하나 이상의 반도체 커패시터로 형성된 집적 구조물의 예시적인 제조 공정과 이 공정으로부터 제조된 집적 구조물의 을 설명한다. 본 개시 내용의 특정 실시예는 반도체 커패시터 및 다른 반도체 디바이스를 포함하는 구조물과 관련된다. 다른 실시예는, 절연된 격리 구조물(들) 상에 위치된 PIP(polysilicon-insulator-polysilicon capacitor) 구조물을 포함하는 반도체 디바이스와 관련된다. 기판 및/또는 웨이퍼는 그 내부에 하나 이상의 유형의 집적 회로 또는 전자 컴포넌트를 포함할 수 있다. 반도체 디바이스(들)는 벌크 반도체 기판 또는 실리콘/게르마늄-온-절연체(silicon/germanium-on-insulator) 기판 상에 형성될 수 있다. 실시예는 추가적인 설명을 제공하도록 의도된 것이지, 본 개시 내용의 범위를 제한하도록 사용되지 않는다.
도 1 내지 7은 본 발명 개시의 일부 실시예에 따라, 반도체 디바이스의 제조 방법의 다양한 스테이지(stage)들의 개략 단면도이다. 도 1 내지 도 7에서, 좌측으로부터 우측으로 3개의 부분들은, 격리 영역(isolation region; IR)의 Y축과 X축을 따라서의 단면도의 개략도와 활성 영역(active region; AR)의 개략적 단면도를 나타낸다. 도 8 내지 10은 본 개시 내용의 일부 실시예에 따라, 격리 영역(IR)의 구조물의 일부분을 도시하는 개략적 평면도이다. 도 11은 본 개시 내용의 일부 실시예에 따라 격리 영역(IR)의 커패시터 구조물을 포함하는 구조물을 도시하는 개략 사시도이다.
도 1을 참조하면, 일부 실시예에서, 그 내부에 하나 이상의 격리 구조물(110)을 갖는 기판(100)이 제공된다. 도 1에 도시된 바와 같이, 일부 실시예에서, 격리 구조물(110)은 활성 영역(AR)과, 이 활성 영역(AR)을 분리시키고 격리시키는 격리 영역(IR)을 규정한다. 일부 실시예에서, 예를 들면, 트랜지스터, 다이오드, 광전자 디바이스 등과 하나 이상의 능동 컴포넌트가 활성 영역(AR) 내에 형성되는 반면에, 예를 들면, 커패시터와 같은 하나 이상의 수동 컴포넌트는 격리 영역(IR) 내에 형성된다. 일부 실시예에서, 기판(100)은 격리 영역(IR) 내에서 하나 이상의 반도체 커패시터로 형성된 커패시터 영역을 포함한다. 일부 실시예에서, 기판(100)은 활성 영역(AR) 내에서 하나 이상의 트랜지스터로 형성된 트랜지스터 영역을 포함한다.
일부 실시예에서, 기판(100)은 반도체 기판이다. 일 실시예에서, 기판(100)은 결정질 실리콘 기판(즉, 웨이퍼)을 포함한다. 특정 실시예에서, 기판(100)은 도핑된 반도체 기판(예를 들면, p형 기판 또는 n형 기판)일 수 있다. 특정 실시예에서, 기판(100)은 설계 요건에 따라 하나 이상의 도핑된 영역 또는 다양한 유형들의 도핑된 영역을 포함한다. 일부 실시예에서, 도핑 영역은 p형 및/또는 n형 도펀트이다. 비제한적 목적의 예를 위해, p형 도펀트는 붕소 또는 BF2이고, n형 도펀트는 인 또는 비소이다. 이 도핑 영역은 n형 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 트랜지스터 또는 p형 MOS(PMOS) 트랜지스터를 위해 구성될 수 있다. 일부 대안적인 실시예에서, 기판(100)은, 예를 들면, 다이아몬드 또는 게르마늄과 같은 다른 적절한 원소 반도체; 예를 들면, 갈륨 비소, 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 예를 들면, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 제조될 수 있다.
도 1에 도시된 바와 같이, 일부 실시예에서, 하나보다 많은 격리 구조물(110)이 기판(100) 내에 형성된다. 특정 실시예에서, 격리 구조물(110)은 트렌치 격리 구조물이다. 트렌치 격리 구조물의 형성은, 포토레지스트 패턴(미도시됨)으로 기판(100)을 부분적으로 덮는 것, 기판(100) 내에 트렌치를 형성하도록 기판(100)을 패터닝하는 것, 및 절연체 물질로 트렌치를 충전하는 것을 포함한다. 예를 들면, 포토레지스트 패턴은, 격리 구조물의 미리 결정된 위치에 대응하는 개구를 갖는 미리 결정된 패턴을 포함한다. 일부 실시예에서, 도 1에 도시된 바와 같이, 격리 구조물(110)의 상단 표면(111)은 기판(100)의 상단 표면(100S)과 실질적으로 수평이 된다. 일부 실시예에서, 기판(100)의 상단 표면(100S)은 격리 구조물(110)의 상단 표면(111)과 실질적으로 수평이 된다. 일 실시예에서, 절연체 물질을 트렌치 내에 충전한 후에, 예를 들면, 기계적 연마 공정 또는 화학 기계적 폴리싱 공정과 같은 평탄화 공정이 여분의 절연체 물질을 제거하도록 수행된다. 일부 실시예에서, 격리 구조물(110)의 절연체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀-온 유전체 물질, 또는 로우-k 유전체 물질을 포함한다. 일 실시예에서, 격리 구조물(110)의 절연체 물질은 고밀도 플라즈마 화학적 증기 퇴적(high-density-plasma chemical vapor deposition; HDP-CVD), 대기압 이하의 CVD(sub-atmospheric CVD; SACVD)에 의해 또는 스핀-온에 의해 형성될 수 있다.
도 1에 도시된 격리 구조물들(110)의 수는 일부 대안적인 실시예에서 단지 묘사를 위한 것이고, 두 개보다 많은 격리 구조물들이 실제 설계 요건에 따라 형성될 수 있다. 일부 실시예에서, 격리 구조물(110)은 쉘로우 트렌치 격리 구조물을 포함한다. 다른 실시예에서, 격리 구조물(110)은 실리콘의 로컬 산화(local oxidation of silicon; LOCOS) 구조물을 포함한다. 일부 실시예에서, 격리 구조물(110)은, 링, 스트립 또는 블록으로서 성형되고 활성 영역(들) 옆에 또는 병렬로 배열되고, 격리 구조물의 크기(들)는 본 개시 내용에서 실시예에 의해 제한되지 않는다. 일 실시예에서, 기판(100)의 자연 산화물(native oxide)을 제거하도록 옵션의 세정 공정이 수행될 수 있다. 세정 공정은 희석된 불화수소(diluted hydrofluoric; DHF)산 또는 다른 적절한 세정액을 사용해 수행될 수 있다. 일 실시예에서, 격리 주입 공정은 격리 효과를 강화시키도록 수행될 수 있다.
도 1을 참조하면, 확산 영역(120)은 활성 영역(AR) 내에(예를 들면, 트랜지스터 영역 내에) 기판(100)에 형성된다. 확산 영역(120)은 하나의 전도성 유형의 도펀트로 도핑된 웰 영역이다. 일부 실시예에서, 확산 영역(120)은 N형 웰(N-웰) 영역이다. 일 실시예에서, 확산 영역(120)은 CMOS 공정에 후속해서 PMOS 트랜지스터를 위한 N웰 영역으로서 인으로 도핑된다. 일부 실시예에서, 확산 영역(120)은 P형 웰(P-웰) 영역이다. 일 실시예에서, 확산 영역(120)은 CMOS 공정에 후속해서 NMOS 트랜지스터를 위한 P웰 영역으로서 붕소로 도핑된다. 특정 실시예에서, 확산 영역(들)(120)은 마스크로서 기판(100)을 부분적으로 덮는 포토레지스트 패턴(미도시됨)을 사용해 노출된 기판(100)에 대해 이온 주입을 수행함으로써 형성되고, 열 공정은 확산 영역(120)을 형성하도록 도펀트를 기판 내로 또한 인도하도록(drive) 수행된다. 일 실시예에서, 확산 영역(120)은 포토레지스트 패턴에 의해 노출되는 영역 내에 형성되고, 확산 영역(120)(들)이 활성 영역(AR)에서만 형성된다. 일부 실시예에서, 확산 영역(120)은 격리 구조물(들)(110)보다 깊다. 즉, 격리 구조물(110)의 깊이(기판(100)의 상단 표면(100S)으로부터 측정함)는 확산 영역(120)의 깊이보다 작다.
일부 실시예에서, 유전체 패턴(132)과 반도체 물질 패턴(134)은 도 2의 우측 부분에 도시된 바와 같이 활성 영역(AR)내의 확산 영역(12) 상에 그리고 기판(100) 위에 형성되는 한편, 반도체 물질 패턴(135, 136)은 도 2의 중앙 부분 및 좌측 부분 내에 도시된 바와 같이 격리 영역(IR) 내의 격리 구조물(110) 상에 그리고 기판(100) 위에 형성된다. 일부 실시예에서, 유전체 패턴(132)의 형성은, 격리 영역(IR)을 보호하는 마스크 패턴(미도시됨)을 형성하는 것, 기판(100)의 활성 영역(AR)을 덮는 유전체 물질층(미도시됨)을 형성하는 것, 및 활성 영역(AR) 내에 유전체 패턴(132)을 형성하도록 유전체 물질층을 패터닝하는 것을 포함한다. 일 실시예에서, 유전체 패턴(132)을 형성하기 위한 유전체 물질은 예를 들면, 실리콘 산화물과 같은 산화물을 포함한다. 일 실시예에서, 유전체 패턴(132)을 형성하기 위한 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 그 조합물을 포함한다. 일부 실시예에서, 반도체 물질 패턴(134, 135, 136)의 형성은, 활성 영역(AR) 내에 반도체 물질 패턴(들)(134)을 형성하도록 그리고 격리 영역(IR) 내에 반도체 물질 패턴(135, 136)을 형성하도록, 기판(100) 위에서 완전히 덮는(blanketly) 반도체 물질을 형성하는 것과 반도체 물질을 패터닝하는 것을 포함한다. 실시예에서, 반도체 물질 패턴(134, 135, 136)을 형성하기 위한 반도체 물질은 도핑되거나 도핑되지 않은 폴리실리콘을 포함한다. 반도체 물질은 예를 들면, 저압 CVD(low-pressure CVD; LPCVD) 또는 플라즈마-강화 CVD(plasma-enhanced CVD; PECVD) 또는 결정화 또는 비정질 실리콘과 같은 화학적 증기 퇴적(chemical vapor deposition; CVD)에 의해 형성될 수 있다.
특정 실시예에서, 도 2의 우측 부분에 도시된 바와 같이, 반도체 물질은 활성 영역(AR) 내의 유전체 물질층 상에 퇴적되고, 유전체 물질층과 반도체 물질의 패터닝은 동일 마스크 패턴을 사용해 유전체 물질층과 반도체 물질을 동시에 또는 순차적으로 에칭하기 위해 하나 이상의 에칭 공정을 수행하는 것을 포함할 수 있다. 일부 실시예에서, 반도체 물질 패턴(134)과 유전체 패턴(132)은 활성 영역(AR) 내에 적층된 스트립 구조물(130) 내로 패터닝된다. 일 실시예에서, 적층된 구조물(130)은 게이트 스택으로서 기능할 수 있고, 반도체 물질 패턴(134)과 유전체 패턴(132)은 적층된 구조물(130)의 게이트 전극과 게이트 유전체층으로서 기능한다.
특정 실시예에서, 도 2의 좌측 부분과 중앙 부분 내에 도시된 바와 같이, 반도체 물질은 기판(100) 위에 그리고 격리 영역(IR) 내에 격리 구조물(들)(110) 바로 위에 퇴적되며, 반도체 물질의 패터닝은 반도체 물질을 에칭하도록 하나 이상의 에칭 공정을 수행하는 것을 포함할 수 있다. 일부 실시예에서, 활성 영역(AR) 내에 그리고 격리 영역(IR) 내에 형성된 반도체 물질은 동일 공정에서 패터닝된다. 일부 실시예에서, 활성 영역(AR) 내에 그리고 격리 영역(IR) 내에 형성된 반도체 물질은 상이한 공정들을 통해 개별적으로 패터닝된다.
도 8은 본 개시 내용의 일부 실시예들에 따라 패터닝된 구조물(135, 136)을 포함하는 구조물의 일부분을 도시하는 개략적 평면도이다. 일부 실시예에서, 도 8을 참조하면, 반도체 물질 패턴(136 및 135)은 링 구조물과, 이 링 구조물에 의해 둘러싸이지만 그 사이에 간극 또는 공간(G)을 갖는 작은 섬 구조물(islet)로서 성형된다. 반도체 물질 패턴(135)은 Y축 방향으로 거리 D1을 가지고 X축 방향으로 거리 D2를 가지며 반도체 물질 패턴(136)의 링 구조물로부터 이격된다. 일 실시예에서, 반도체 물질 패턴(136)의 링 구조물은 Y축으로 연장되는 반도체 물질 패턴(136)의 부분(136Y)(Y-부분)과 X축으로 연장되는 반도체 물질 패턴(136)의 부분(136X)(X-부분)을 포함한다. 일 실시예에서, Y-부분(136Y)은 X-부분(136X)의 폭(W1)보다 작은 폭(W2)을 가진다. 또 다른 실시예에서, Y-부분(136Y)은 X-부분(136X)의 폭(W1)보다 큰 폭(W2)을 가진다. 또 다른 실시예에서, Y-부분(136Y)은 X-부분(136X)의 폭(W1)과 실질적으로 동일한 폭(W2)을 가진다.
일부 다른 실시예에서, 격리 영역(IR) 내의 반도체 물질은 실질적으로 평행하게 배열되는 하나보다 많은 스트립 구조물 내로 패터닝될 수 있다.
일부 실시예에서, 반도체 물질 패턴(134, 135 및 136)은 활성 영역(AR)과 격리 영역(IR) 내의 반도체 물질의 동일 층을 패터닝하여 형성된다. 즉, 반도체 물질 패턴(134, 135 및 136)의 물질은 동일하다. 추가적으로, 반도체 물질 패턴(135 및 136)의 형성은 CMOS 공정에서 게이트 적층된 구조물을 형성하기 위한 공정의 일부 또는 부분을 통해 달성될 수 있다.
일부 실시예에서, 도 3의 우측 부분에 도시된 바와 같이, 경도핑된 드레인(lightly doped drain; LDD) 영역(140)은 적층된 구조물(130)의 반대쪽 측부들에 그리고 활성 영역(AR) 내에(예를 들면, 트랜지스터 영역 내에) 기판(100) 내의 확산 영역(120) 내에 형성된다. 특정 실시예에서, LDD 영역(140)은, 확산 영역(120)의 전도성 유형과는 상이한, 전도성 유형의 도펀트로 경도핑된 영역이다. 일부 실시예에서, 확산 영역(120)은 N웰 영역이고, LDD 영역(140)은 P형의 경도핑된 영역이다. 일부 실시예에서, 확산 영역(120)은 P웰 영역이고, LDD 영역(140)은 N형의 경도핑된 영역이다. 일 실시예에서, LDD 영역(140)은 CMOS 공정에 후속해서 NMOS 트랜지스터 및/또는 PMOS 트랜지스터를 위한 LDD 영역으로서 도펀트로 경도핑된다. LDD 영역(140)의 형성 후에, 포토레지스트 패턴(PR1)이 제거된다.
일 실시예에서, LDD 영역(140)은 제1 도핑 농도를 가진다. 특정 실시예에서, 도 3에 도시된 바와 같이, LDD 영역(140)은, 마스크로서 격리 구조물(110)을 부분적으로 덮는 적층된 구조물(130)과 포토레지스트 패턴(PR1)을 사용해 노출된 기판(100)에 대해 이온 주입을 수행함으로써 활성 영역(AR) 내에 형성된다. 일 실시예에서, LDD 영역(140)은 활성 영역(AR) 내에만 형성된다. 일부 실시예에서, LDD 영역(140)은 격리 구조물(들)(110)과 확산 영역(120)보다 더 보다 얕다. 특정 실시예에서, LDD 영역(140)이 NMOS 트랜지스터를 제조하기 위한 N형의 경도핑된 영역이라는 조건 하에서, 예를 들면 인 원자와 같은 N형 도펀트가 평방 센티미터당 1*1013 내지 1*1015개의 원자들의 범위의 도펀트 농도로 도핑될 수 있고, 이온 주입 공정은 예를 들면, 비제한적인 목적의 20 내지 100 keV의 도핑 에너지를 제공할 수 있다.
일부 실시예들에서, LDD 영역(140)은 기판(100) 내에 그리고 적층된 구조물(130)의 측벽(130S)을 따라 형성된다. 일부 실시예에서, 적층된 구조물(130)의 반대쪽 측부들에 형성된 LDD 영역(140)은 동일한 도핑 농도와 동일한 연장폭을 갖는 대칭적 LDD 영역들이다. 대안적 실시예에서, 적층된 구조물(130)의 반대쪽 측부들에 형성된 LDD 영역들(140)은 상이한 연장 폭들을 갖는 비대칭적 LDD 영역들이다. 일반적으로 누설 전류와 핫 캐리어 효과(hot carrier effect)는 트랜지스터들 내에 LDD 영역들을 형성함으로써 효과적으로 개선될 수 있다.
도 9는 본 개시 내용의 일부 실시예들에 따라 패터닝된 구조물(135, 136)을 포함하는 구조물의 부분을 도시하는 개략적 평면도이다. 일부 실시예에서, 도 3의 좌측 부분 및 중앙 부분에 도시된 바와 같이, 격리 영역(IR) 내의 반도체 물질 패턴(136)은 경도핑 부분(136A) 내로 경도핑된다. 도 3의 좌측 부분에서, X-부분(136X)은 경도핑 부분(136A)을 형성하도록 부분적으로 도핑되는 반면에, Y-부분(136Y)은 도 3의 중앙 부분에 도시된 바와 같이 경도핑 부분(136A) 내로 도핑된다. 일 실시예에서, 경도핑 부분(136A)은, 활성 영역(AR) 내에 LDD 영역(140)을 형성하기 위한 동일한 이온 주입 공정을 통해 격리 영역(IR) 내에 형성된다. 특정 실시예에서, 경도핑 부분(136A)은 포토레지스트 패턴(PR1)에 의해 노출되는 영역 내에 형성되고, 경도핑 부분(136A)은 격리 영역(IR) 내에만 형성된다. 일 실시예에서, 포토레지스트 패턴(PR1)은 반도체 물질 패턴(135)과 반도체 물질 패턴(136)의 부분을 주입되는 것으로부터 보호하여, 경도핑 부분(136A)이 Y-부분(136Y)과 X-부분(136X)의 일부분을 도핑함으로써 형성된다. 도 3 및 도 9를 참조하면, 반도체 물질 패턴(136)의 링 구조물은 X-부분(136X)의 도핑되지 않은 부분(136U)과 (도 9에서 링 구조물로서) 경도핑 부분(136A)을 포함한다. 일부 실시예에서, 반도체 물질 패턴(135)은 LDD 영역(140)과 경도핑 부분(136A)을 형성하기 위한 이온 주입 공정에서 도핑되지 않는다.
일부 실시예에서, 활성 영역(AR) 내의 격리 영역(IR)과 LDD 영역(140) 내의 경도핑 부분(136A)과 도핑되지 않은 부분(136B)은 동일한 이온 주입 공정으로부터 형성된다. 즉, 동일한 도핑 조건이 사용될 수 있고, 이들 부분들/영역들 내의 도핑 농도는 동일하다. 일부 실시예에서, 경도핑 부분(136A)은 LDD 영역(140)의 제1 도핑 농도와 실질적으로 동일한 도핑 농도를 가진다. 추가적으로, 경도핑 부분(136A)과 도핑되지 않은 부분(136U)의 형성은, CMOS 공정에서 LDD 영역을 형성하기 위한 공정의 일부 또는 부분을 통해 달성될 수 있다.
도 4에 도시된 바와 같이, 일부 실시예에서, 스페이서(150)는 활성 영역(AR) 내의 적층된 구조물(130)의 측벽(130S) 상에 형성되고, 스페이서(150)는 반도체 물질 패턴(135 및 136)의 측벽 상에 형성된다. 특정 실시예에서, 스페이서(150)의 형성은, 기판(100) 위에 스페이서 물질층(미도시됨)을 형성하는 것, 적층된 스트립 구조물(130)을 컨포멀하게 덮는 것, 및 반도체 물질 패턴(135 및 136)을 컨포멀하게 덮는 것, 그리고 스페이서(150)를 형성하도록 스페이서 물질층을 에칭백하는 것을 포함한다. 일부 실시예에서, 스페이서 물질층은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 산질화물(SiCON), 실리콘 탄소질화물(SiCN) 및 이들의 조합과 같은 하나 이상의 유전체 물질로 형성된다. 일부 실시예들에서, 스페이서(150)는 단일 층 또는 다층 구조물일 수 있다.
일부 실시예에서, 활성 영역(AR) 내의 적층된 구조물(130)의 측벽(130S) 상에 형성되고 격리 영역(IR) 내에 반도체 물질 패턴(135 및 136)의 측벽 상에 형성된 스페이서(150)는, 동일한 스페이서 물질층으로부터 그리고 동일한 에칭백(etching back) 공정을 통해 형성된다. 일부 다른 실시예에서, 스페이서(150)는 활성 영역(AR) 내의 적층된 구조물(130)의 측벽(130S) 상에만 형성되는 반면에, 격리 영역(IR)이 스페이서(150)의 형성 동안 마스크될 수 있으므로, 어떠한 스페이서(150)도 반도체 물질 패턴(135 및 136)의 측벽 상에 형성되지 않는다.
일부 실시예에서, 도 5의 우측 부분을 참조하면, 소스 및 드레인(S/D) 영역(160)은 적층된 구조물(130)의 반대쪽 측부들에 그리고 활성 영역(AR) 내에(예를 들면, 트랜지스터 영역 내에) 기판(100) 내의 확산 영역(120) 내에 형성된다. 특정 실시예에서, S/D 영역(160)은, LDD 영역(140)의 전도성 유형과는 동일하지만, 확산 영역(120)의 전도성 유형과는 상이한 전도성 유형의 도펀트로 중도핑된(heavily doped) 영역이다. 일부 실시예에서, 확산 영역(120)은 N웰 영역이고, S/D 영역(160)은 P형의 중도핑된 영역이다. 일부 실시예에서, 확산 영역(120)은 P웰 영역이고, S/D 영역(160)은 N형의 중도핑된 영역이다. 일 실시예에서, S/D 영역(160)은 CMOS 공정에 후속해서 NMOS 트랜지스터 및/또는 PMOS 트랜지스터를 위한 소스 및 드레인 영역으로서 도펀트로 중도핑된다. 일 실시예에서, S/D 영역(160)의 형성 후에, 포토레지스트 패턴(PR2)이 제거된다.
일 실시예에서, S/D 영역(160)은 LDD 영역(140)의 제1 도핑 농도보다 큰 제2 도핑 농도를 가진다. 특정 실시예에서, 도 5에 도시된 바와 같이, S/D 영역(160)은, 마스크로서 격리 구조물(110)을 부분적으로 덮는 스페이서(150), 적층된 구조물(130), 및 포토레지스트 패턴(PR2)을 사용해 노출된 기판(100)에 대해 이온 주입을 수행함으로써 활성 영역(AR) 내에 형성된다. 일 실시예에서, S/D 영역(160)은 활성 영역(AR) 내에만 형성된다. 일부 실시예에서, S/D 영역(160)은 격리 구조물(들)(110)과 확산 영역(120)보다 얕지만, LDD 영역(40)보다 깊다. 특정 실시예에서, S/D 영역(160)이 NMOS 트랜지스터를 제조하기 위한 N형의 중도핑된 영역이라는 조건 하에서, 예를 들면 인 원자와 같은 N형 도펀트가 평방 센티미터당 1*1015 내지 1*1016개의 원자들의 범위의 도펀트 농도로 도핑될 수 있고, 이온 주입 공정은 예를 들면, 비제한적인 목적의 3 내지 50 keV의 도핑 에너지를 제공할 수 있다. 일 실시예에서, 이온 주입 동안에, 적층된 구조물(130)의 반도체 물질 패턴(134)이 또한 도핑되고 도핑된 반도체 물질 패턴(134B)이 된다.
일부 실시예들에서, S/D 영역(160)은 기판(100) 내에 그리고 적층된 구조물(130) 옆에 스페이서(150)의 외부 측벽을 따라 형성된다. 특정 실시예에서, 채널 영역(145)은 S/D 영역들(160) 사이에 그리고 적층된 기판(130) 아래의 기판(100) 내에 (확산 영역(120) 내에) 위치되고, S/D 영역(160)은 채널 영역(145) 옆에 위치된다. 일부 실시예에서, 적층된 구조물(130)의 반대쪽 측부들에 형성된 S/D 영역(160)은 동일한 도핑 농도와 동일한 연장폭을 갖는 대칭적 소스 및 드레인 영역들이다. 대안적 실시예에서, 적층된 구조물(130)의 반대쪽 측부들에 형성된 S/D 영역들(160)은 상이한 연장 폭들을 갖는 비대칭적 소스 및 드레인 영역들이다.
도 10은 본 개시 내용의 일부 실시예에 따라 패터닝된 구조물(135B, 136)을 포함하는 구조물의 일부분을 도시하는 개략적 평면도이다. 일부 실시예에서, 도 5의 좌측 부분 및 중앙 부분에 도시된 바와 같이, 격리 영역(IR) 내의 반도체 물질 패턴(135) 및 도핑되지 않은 부분(136U)(도 3 및 도 9)은 중도핑 부분(135B 및 136B) 내로 각각 도핑된다. 도 5의 좌측 부분에서, X-부분(136X)은 중도핑 부분(136B)을 형성하도록 부분적으로 도핑되는 반면에, X-부분(136X)의 경도핑 부분(136A)은 더 도핑되지 않고 경도핑된 채로 남아 있다. 도 5의 중앙 부분에 도시된 바와 같이, Y-부분(136Y)은 더 도핑되지 않고 경도핑 부분(136A)으로 남아 있지만, 덮이지 않은 반도체 물질 패턴(135)은 중도핑 부분(135B) 내로 중도핑된다. 일 실시예에서, 중도핑 부분(135B 및 136B)은 활성 영역(AR) 내에 S/D 영역(160)을 형성하기 위한 동일한 이온 주입 공정을 통해 격리 영역(IR) 내에 형성된다. 특정 실시예에서, 중도핑 부분(135B 및 136B)은 포토레지스트 패턴(PR2)에 의해 노출되는 영역 내에 형성되고, 중도핑 부분(135B 및 136B)은 격리 영역(IR) 내에만 형성된다. 일 실시예에서, 포토레지스트 패턴(PR2)은 중도핑 부분(136A)을 보호하지만 반도체 물질 패턴(135)과 반도체 물질 패턴(136)의 부분을 노출시켜서, 중도핑 부분(135B 및 136B)이 반도체 물질 패턴(135)과 도핑되지 않은 부분(136U)을 도핑함으로써 형성된다. 도 5 및 도 10을 참조하면, 반도체 물질 패턴(136)의 링 구조물은 X-부분(136X)의 (도 10에서 링 구조물로서) 경도핑 부분(136A)과 중도핑 부분(136B)을 포함한다. 일부 실시예에서, 반도체 물질 패턴(135)은 S/D 영역(160)과 중도핑 부분(136B)을 형성하기 위한 이온 주입 공정 동안에 중도핑 부분(135B) 내로 도핑된다.
일부 실시예에서, 활성 영역(AR) 내의 격리 영역(IR)과 S/D 영역(160) 내의 중도핑 부분(135B 및 136B)은 동일한 이온 주입 공정으로부터 형성된다. 즉, 동일한 도핑 조건이 사용될 수 있고, 이들 부분들/영역들 내의 도핑 농도는 동일하다. 일부 실시예에서, 중도핑 부분(135B 및 136B)은 S/D 영역(160)의 제2 도핑 농도와 실질적으로 동일한 도핑 농도를 가진다. 추가적으로, 중도핑 부분(135B 및 136B)의 형성은 CMOS 공정에서 소스 및 드레인 영역을 형성하기 위한 공정의 일부 또는 부분을 통해 달성될 수 있다.
도 6을 참조하면, 일부 실시예에서, 실리사이드 상단층(170)은 규소화에 의해 도핑된 반도체 물질 패턴(134), S/D 영역(160), 그리고 중도핑 부분(135B 및 136B) 상에 형성된다. 일부 실시예에서, 자기-정렬(self-aligned) 실리사이드(살리사이드) 공정은 S/D 영역과 실리콘 게이트의 저항을 감소시키도록 보통 MOS 트랜지스터 공정 내에 포함된다. 일 실시예에서, 살리사이드 공정은 기판(100) 위에 내화 금속층을 형성하는 것, 금속 실리사이드층을 형성하도록 S/D 영역의 표면에 그리고 반도체 물질 패턴의 실리콘 또는 반도체 물질을, 금속과 열 반응시키는 것, 및 반응되지 않은 금속을 제거하는 것을 포함한다. 특정 실시예에서, 포토레지시트 패턴(PR2)은 자기-정렬되는 실리사이드 공정이 종료될 때까지 제거되지 않는다. 일부 실시예에서, 실리사이드로 형성되도록 의도되지 않는 영역은 나중에 제거되는, 마스킹 물질(미도시됨)에 의해 보호된다. 일부 실시예에서, 실리사이드 상단층(170)의 물질은 예를 들면, 비제한적 목적으로, Ni, Co, Ti, Cu, Mo, Ta, W, Er, Zr, Pt, Yb, Gd, Dy, 또는 이것들 중 임의의 두 개의 합금의 실리사이드이다. 일 실시예에서, 실리사이드 상단층(170)의 물질은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 또는 니켈 백금 실리사이드이다.
도 7을 참조하면, 일부 실시예에서, 층간 유전체(inter-layer dielectric; ILD)층(180)이 활성 영역(AR) 내의 적층된 구조물(130), S/D 영역(160), 및 격리 구조물(110)을 완전히 덮도록 그리고 격리 영역(IR) 내의 부분(135B, 136A 및 136B)을 완전히 덮도록 기판(100) 위에 블랭킷층으로서 형성된다. 일 실시예에서, ILD층(180)의 물질은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, ILD층(180)의 물질은 예를 들면, PSG(phospho-silicate-glass)와 BPSG(boro-phospho-silicate-glass)와 같은 실리케이트 유리를 포함할 수 있다. 일 실시예에서, ILD층(180)의 물질은 로우-k 유전체 물질을 포함할 수 있다. 특정 실시예에서, ILD층(180)은 더 평탄화되고 그 위에 있는 패시베이션층(미도시됨)에 의해 덮일 수 있다.
도 11은 본 개시 내용의 일부 실시예에 따른 커패시터 구조물을 포함하는 구조물의 부분을 도시하는 개략 사시도이다. 도 11의 구조물은 도 1 내지 도 5와 도 7로부터 묘사되는 공정 단계들을 따라서 제조될 수 있다. 격리 영역(IR) 내의 구조물의 부분만이 도 11에 도시된다. 도 11에 도시된 바와 같이, 구조체는 부분(135B, 136A 및 136B)의 측벽 상에 형성되는 스페이서(150)를 포함하는 한편, 형성될 콘택을 위한 위치는 CT라고 라벨 표시된다. 도 11에서, 경도핑 부분(136A)은 링형 구조물을 형성하고, 중도핑 부분(135B)은 예를 들면, 작은 섬과 같은 링형 구조물의 중앙에 그리고 링형 구조물로부터 이격되어 위치된다. 도 11에서, ILD층(180)은 경도핑 부분(136A)과 중도핑 부분(136B) 사이에 형성된다. ILD층(180)은 경도핑 부분(136A)과 중도핑 부분(136B)의 링형 구조물 외부에 또한 형성된다.
도 12a는 본 개시 내용의 일부 실시예에 따른 커패시터 구조물을 포함하는 구조물의 일부분을 도시하는 개략 사시도이다. 도 12a의 구조물은 도 1 내지 도 3, 도 5, 및 도 7에 묘사되는 공정 단계들을 따라서 제조될 수 있다. 도 12b 및 도 12c는 본 개시 내용의 일부 예시적인 실시예에 따라 단면 라인들 I-I 및 II-II 각각을 따르는 도 12a의 구조물의 개략 단면도이다. 즉, 스페이서와 실리사이드층(들) 중 어느 것도 묘사 목적을 위해 도 12a 내지 도 12c에 존재하지 않는다.
그런 다음, 도 7에 도시된 바와 같이, 일부 실시예에서, 복수의 콘택들(190)이 ILD층(180) 내에 형성된다. 일부 실시예에서, 콘택(190)은 도핑된 반도체 물질 패턴(134), S/D 영역(160) 상에 그리고 중도핑 부분(135B 및 136B) 상에서 각각 실리사이드 상단층(170)에 접속된다. 일부 실시예에서, 콘택(190)의 형성은, ILD층 위에 패터닝된 마스크층(미도시됨)을 형성하는 것과, 실리사이드 상단층(170)을 노출시키는 개구를 형성하도록 마스크로서 패터닝된 마스크층을 사용해 ILD층을 건식 에칭하는 것을 포함한다. 특정 실시예에서, ILD층(180)은 에칭 정지층(미도시됨)을 더 포함할 수 있다. 그 후에, 전도성 물질이 퇴적되고 콘택(190)을 형성하도록 콘택 개구 내로 충전된다. 전도성 물질은 알루미늄, 구리, 텅스텐, 또는 이들의 합금을 포함하는 금속층이고, 전도성 물질은 예를 들면, CVD 공정을 수행함으로써 형성될 수 있다.
대안적인 실시예에서, 격리 영역 내에 형성된 ILD층(180)은 격리 영역(IR) 내에서 부분들(135B, 136A 및 136B) 사이에 충전된 옵션의 절연체 물질(미도시됨)을 더 포함할 수 있다. 절연체 물질의 형성은, 격리 영역(IR) 내의 부분들(135B, 136A 및 136B)을 덮고 충전하는 실리콘 산화물층, 실리콘 질화물층, 및 실리콘 산화물층을 순차적으로 퇴적시키는 것을 포함한다.
일부 실시예에서, 도 7의 좌측 및 중앙 부분들에 도시된 바와 같이, ILD층(180)은 격리 영역(IR) 내의 부분들(135B, 136A 및 136B) 사이의 간극/공간(G)을 충전한다. 도 7 및 도 12a에 도시된 바와 같이, 격리 구조체(들)(110) 상에 위치된 부분들(135B, 136A 및 136B)과 부분들(135B, 136A 및 136B) 사이에 충전된 ILD층(180)은 커패시터 구조물(10C)을 구성한다. 도 12a에서, ILD층(180)은, 중도핑 부분(135B)과, 경도핑 부분(136A)과 중도핑 부분(136B)을 포함하는 링형 구조물 사이를 충전한다. 도 12a 내지 도 12c에 도시된 바와 같이, 커패시터 구조물(10C)은 격리 구조물(110)의 (수평면으로서) 상단 표면(111) 상에 놓인 수평 구조물이다. 특정 실시예에서, 반도체 물질이 폴리실리콘일 때, 커패시터 구조물(10C)은 폴리실리콘 부분으로서 부분들(135B, 136A 및 136B)을 그리고 수평면을 따라 배열된 PIP(polysilicon-insulator-polysilicon) 커패시터의 절연체 부분(insulator part; ID)으로서 부분들(135B, 136A 및 136B) 사이에 충전된 ILD층(180)을 포함한다. 일부 실시예에서, 경도핑 부분(136A)과 절연체 부분(ID)(ILD층(180)) 사이의 계면(IF1)은 격리 구조물(110)의 상단 표면(111)의 수평면에 실질적으로 수직이다. 일부 실시예에서, 중도핑 부분(135B)과 절연체 부분(ID)(ILD층(180)) 사이의 계면(IF2)은 격리 구조물(110)의 상단 표면(111)의 수평면에 실질적으로 수직이다. 절연체 부분(ID)으로 채워진(packed) 부분들(135B, 136B 및 136A)이 격리 구조물(110)과 동일 레벨(동일 수평 레벨)에서 그리고 이 구조물 바로 위에 배열된다는 것을 고려하면, 커패시터 구조물(10C)의 이러한 구성은 수직으로 적층된 3개층의 커패시터 구조물과는 매우 다르다. 즉, 커패시터 구조물(10C)은 수평형 커패시터로서 고려될 수 있다.
도 12b와 도 12c를 참조하면, 중도핑 부분(135B), 경도핑 부분(136A)과, 이들 사이에 끼어진(sandwiched) 절연 ILD층(180)은 PIP(polysilicon insulator polysilicon) 커패시터의 게이트, 벌크(경도핑된 본체), 및 절연체로서 기능할 수 있다. PIP 커패시터 전극판의 도핑 특성은 인가된 전압의 함수로서 정전 용량의 변화를 가지며, 정전 용량 변화를 야기한다. 전극판, 즉, 중도핑 부분(135B)과 경도핑 부분(136A)의 도펀트 유형(또는 도펀트 농도)이 상이할 때, PIP 커패시터는 가변 커패시터이다. PIP 커패시터의 정전 용량은 게이트에 인가되는 전압과 함께 증가한다. 일 실시예에서, 중도핑 부분들(135B 및 136B)은 N형의 중도핑 부분이고, 경도핑 부분(136A)은 N형의 경도핑 부분이며, 커패시터는 가변 커패시터이다. 일 실시예에서, 중도핑 부분들(135B)은 N형의 중도핑 부분이고, 중도핑 부분(136B)은 P형의 중도핑 부분이고, 경도핑 부분(136A)은 P형의 경도핑 부분이며, 커패시터는 가변 커패시터이다. 일 실시예에서, 중도핑 부분들(135B)이 P형의 중도핑 부분일 때, 중도핑 부분(136B)은 N형의 중도핑 부분이고, 경도핑 부분(136A)은 N형의 경도핑 부분이며, 커패시터는 가변 커패시터이다. 일 실시예에서, 중도핑 부분들(135B 및 136B)이 P형의 중도핑 부분일 때, 경도핑 부분(136A)은 P형의 경도핑 부분이며, 커패시터는 가변 커패시터이다.
일부 실시예에 따라 이전 공정을 따르면, MOS 트랜지스터를 위해 게이트 전극을 형성하기 위해 사용되는 반도체 물질 층 또는 폴리실리콘층은, PIP 커패시터의 상부 전극 및 하부 전극으로서 기능되는, 중도핑 부분(135B), 경도핑 부분(136A)을 형성하기 위해 또한 사용된다. 일부 실시예에서, 상부 전극으로서 기능하는 반도체 물질층 또는 폴리실리콘층의 부분들이 소스/드레인 주입으로 도핑될 수 있는 반면에, 하부 전극으로서 기능하는 반도체 물질층 또는 폴리실리콘층의 다른 부분은 LDD 주입으로 도핑될 수 있다.
도 12b 및 도 12c에 도시된 바와 같이, 경도핑 부분(136A)은 X축 방향으로 거리 D3 만큼 그리고 Y축 방향으로 거리 D4 만큼 중도핑 부분(135B)으로부터 이격된다. 절연 ILD층(180)이 부분들(135B 및 136A) 사이의 공간 사이에 충전됨에 따라, 부분들(135B과 136A) 사이에서 충전되는 ILD층(180)이 D3과 동일한 X축 방향으로의 두께로 그리고 D4와 동일한 Y축 방향으로의 두께로 형성된다. 커패시터 구조물(10C)이 수평 방향 커패시터이므로, 절연체의 두께는 중도핑 부분(135B)과 경도핑 부분(136A) 사이의 거리를 수정함으로써 쉽게 조정될 수 있다. 그러므로, 제품 요건에 기초해, 커패시터 구조물의 정전 용량은, MOS 제조 공정 동안에 반도체 물질 패턴의 레이아웃 또는 구성의 수정을 통해 설계되거나 조정될 수 있다. 이 경우에, 커패시터 구조물의 형성을 위해 상이한 두께의 게이트 산화물, 특히, 더 두꺼운 게이트 산화물을 구체적으로 형성하기 위해 추가적인 마스크(들)를 사용하고 추가적인 공정을 수행할 필요가 없다. 또한, 수평형 커패시터의 절연체 또는 유전체 무결성은 절연체의 국부화된 박형화가 감소되므로 개선된다. 따라서, 수평형 커패시터 구조물은 추가적인 폴리실리콘층을 형성하고 그리고/또는 여분의 주입 공정을 수행할 필요가 없이 형성될 수 있다. 커패시터 구조물의 형성은 CMOS 제고 공정과 호환이 되고, 보다 비용 효과적이다. 더 나아가, 커패시터 구조물은 비활성 영역 또는 격리 영역 내에 형성되고, 격리 구조물(들) 상에 위치되며, 더 많은 레이아웃 구역이 활성 컴포넌트를 형성하기 위해 절약된다.
또 다른 실시예에서, 도 13에 도시된 바와 같이, 커패시터 구조물(13C)은 격리 구조물(IS) 상에 위치되고, 링형 중도핑 부분(HP2)과, 중도핑 부분(HP2)의 중앙에 그리고 중도핑 부분(HP2)으로부터 이격되게 위치되는 중도핑 부분(HP1)을 가진다. 또한, 커패시터 구조물(13C)은 중도핑 부분들(HP1 및 HP2) 사이에 끼워지게 위치되는 절연체 부분(ID)을 가진다. 링형의 중도핑 부분(HP2)은 도 12a에 도시된 중도핑 부분(136B)에 유사하게 기능한다. 중도핑 부분(HP1)은 도 12a에 도시된 중도핑 부분(135B)과 유사하게 기능한다. 도 12a의 구조물과는 다르게, 도 13의 커패시터 구조물은 어떠한 경도핑 부분도 갖지 않는다. 중도핑 부분들(HP1 및 HP2)이 동일한 전도성 유형이고 동일한 도핑 농도를 가질 때, 커패시터 구조물(13C)은 상수 커패시터로서 기능한다.
도 14는 본 개시 내용의 일부 실시예에 따른 커패시터 구조물을 포함하는 구조물의 부분을 도시하는 개략 사시도이다. 도 14를 참조하면, 일부 실시예에서, 커패시터 구조물(14C)은 수평형 커패시터이고, 격리 구조물(IS) 상에 위치된다. 일부 실시예에서, 구조물(14C)은 제1 중도핑 부분(HP1)과 제2 중도핑 부분(HP2)을 포함한다. 제1 및 제2 중도핑 부분은 스트립 구조물로서 성형되고 병렬로 배열된다. 일부 실시예에서, 구조물(14C)은 제2 중도핑 부분(HP2) 옆에 위치되고 제1 중도핑 부분(HP1)과 제2 중도핑 부분(HP2) 사이에 위치된 경도핑 부분(LP)을 포함한다. 또한, 커패시터 구조물(14C)은 경도핑 부분들(LP)과 제1 중도핑 부분(HP1) 사이에 끼워지고 중도핑 부분들(HP1 및 HP2) 사이에 위치된 절연체 부분(ID)을 가진다. 제1 중도핑 부분(HP1)과 제2 중도핑 부분(HP2)은 도 12a에 도시된 중도핑 부분(135B, 136B)과 유사하게 기능한다. 경도핑 부분(LP)은 도 12a에 도시된 경도핑 부분(136A)과 유사하게 기능한다. 따라서, 커패시터 구조물(14C)은 MOS 커패시터로서 기능하고, 가변되는 바이어스에 응답해서 가변 커패시터를 가진다.
일부 실시예에 따라 이전 공정에 후속해서, 커패시터 구조물(14C)의 경도핑 부분 및 중도핑 부분은, MOS 트랜지스터를 위해 게이트 전극을 형성하기 위해 사용되는 반도체 물질층 또는 폴리실리콘층으로부터 형성될 수 있다. 일부 실시예에서, 중도핑 부분들(HP2 및 HP2)은 소스/드레인 주입으로 도핑될 수 있는 반면에, 경도핑 부분은 LDD 주입으로 도핑될 수 있다.
도 15는 커패시터(C)와 접속되는 인버터(1500)를 도시하는 회로도이다. 하나의 예시적인 실시예에서, 인버터(1500)는 P형 MOS(PMOS) 트랜지스터(P1502)와 N형 MOS(NMOS) 트랜지스터(1504)를 포함한다. 도 15에서, PMOS 트랜지스터(1502)는 전력 또는 고전압 공급원(HV Vdd)에 전기적으로 접속되는 반면에, NMOS 트랜지스터(1504)는 접지(GND)에 전기적으로 접속된다. 커패시터(C)는 출력 단자와 접속되고 또한 접지(GND)에 접속된다. 일부 실시예에서, 커패시터(C)는 상수 커패시터이고 인버터(1500)와 전기적으로 접속된다. 특정 실시예에서, 커패시터(C)는 위의 상황에서 설명된 바와 같이, 커패시터 구조물(들)을 포함하거나 이 구조물(들)로 형성된다. 일 실시예에서, 커패시터(C)는, 도 13에 도시된 커패시터 구조물(13C)의 중도핑 부분들(HP1 및 HP2)과 유사한 상부 전극(E1)과 하부 전극(E2)을 가진다. 일 실시예에서, 커패시터(C)는, 도 12a에 도시된 커패시터 구조물(10C)의 중도핑 부분(135B)과 경도핑 부분(136A)과 유사한 상부 전극(E1)과 하부 전극(E2)을 가진다. 여기서 설명된 바와 같이, 커패시터 구조물의 가능한 응용은 여기서 제공되는 실시예에 의해 제한되지 않고, 커패시터 구조물은 임의의 회로를 위해 적용가능하거나 상이한 전자 디바이스들과 조합해 사용될 수 있다.
일부 실시예에 따라, 반도체 디바이스는 격리 구조물과, 격리 구조물의 상단 표면 상에 위치된 커패시터를 포함한다. 커패시터 구조물은 반도체 물질 패턴과, 반도체 물질 패턴 내에 인레이(inlay)된 절연체 패턴을 포함한다. 반도체 물질 패턴과 절연체 패턴은 격리 구조물 상에 동일한 수평 레벨에 위치된다.
일부 실시예에 따라, 반도체 디바이스는 격리 구조물과, 격리 구조물의 상단 표면 상에 위치된 커패시터를 포함한다. 커패시터 구조물은 반도체 물질 패턴과, 반도체 물질 패턴 내에 충전된 절연체 패턴을 포함한다. 반도체 물질 패턴과 절연체 패턴은 격리 구조물의 상단 표면과 접촉하며, 반도체 물질 패턴과 절연체 패턴의 계면은 격리 구조물의 상단 표면에 실질적으로 수직이다.
일부 실시예에 따라, 반도체 디바이스를 제조하는 방법은 적어도 하기의 단계들을 포함한다. 격리 구조물은 격리 영역을 규정하도록 기판 내에 형성된다. 반도체 물질 패턴은 격리 구조물 상에 형성된다. 격리 영역 내의 반도체 물질 패턴에 대해 제1 이온 주입 공정을 수행함으로써 반도체 물질 패턴 내에 제1 도핑 농도를 갖는 경도핑 부분이 형성된다. 격리 영역 내의 반도체 물질 패턴에 대해 제2 이온 주입 공정을 수행함으로써 반도체 물질 패턴 내에 적어도 하나의 중도핑 부분이 형성된다. 적어도 하나의 중도핑 부분은 제1 도핑 농도보다 높은 도핑 농도를 가진다. 격리 영역 내의 반도체 물질 패턴을 덮는 절연체 물질이 기판 위에 형성된다. 절연체 물질층은 커패시터를 형성하도록 적어도 반도체 물질 패턴의 간극을 충전한다.
전술된 설명은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 개시 내용에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 이 실시예의 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
내부에 격리(isolation) 구조물을 갖는 기판; 및
상기 격리 구조물의 상단 표면 상에 위치된 커패시터 구조물
을 포함하고,
상기 커패시터 구조물은 반도체 물질 패턴과 상기 반도체 물질 패턴 내에 인레이(inlay)된 절연체 패턴을 포함하며, 상기 반도체 물질 패턴과 상기 절연체 패턴은 상기 격리 구조물 상의 동일한 수평 레벨에 위치되는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 반도체 물질 패턴은 제1 중도핑(heavily doped) 부분과 제2 중도핑 부분을 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분 사이에 위치되는 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 중도핑 부분과 상기 제2 중도핑 부분은 동일한 도핑 농도를 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워지며(sandwiched), 상기 경도핑 부분은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 갖는 것인, 반도체 디바이스.
실시예 5. 실시예 4에 있어서,
상기 제1 중도핑 부분 및 상기 제2 중도핑 부분과, 상기 경도핑 부분은 병렬로 배열된 스트립 구조물들이고, 상기 절연체 패턴은 상기 제1 중도핑 부분 및 상기 경도핑 부분과 접촉하며, 상기 경도핑 부분은 상기 제2 중도핑 부분 및 상기 절연체 패턴과 접촉하는 것인, 반도체 디바이스.
실시예 6. 실시예 3에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워지며, 상기 경도핑 부분은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 갖는 것인, 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 경도핑 부분은 링(ring) 구조물을 포함하고, 상기 제1 중도핑 부분은 상기 링 구조물 내에 위치되고, 상기 절연체 패턴에 의해 상기 경도핑 부분으로부터 격리되며 - 상기 절연체 패턴은 상기 제1 중도핑 부분 및 상기 경도핑 부분 사이에 위치함 -, 상기 제2 중도핑 부분은, 상기 경도핑 부분의 반대쪽 측부에 배열된 스트립 구조물이며 상기 경도핑 부분과 접촉하는 것인, 반도체 디바이스.
실시예 8. 반도체 디바이스에 있어서,
내부에 격리 구조물을 갖는 기판; 및
상기 격리 구조물의 상단 표면 상에 위치된 커패시터 구조물
을 포함하고,
상기 커패시터 구조물은 반도체 물질 패턴과 상기 반도체 물질 패턴 내에 충전된 절연체 패턴을 포함하고, 상기 반도체 물질 패턴과 상기 절연체 패턴은 상기 격리 구조물의 상단 표면과 접촉하며, 상기 반도체 물질 패턴과 상기 절연체 패턴의 계면은 상기 격리 구조물의 상단 표면에 실질적으로 수직인 것인, 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 반도체 물질 패턴은 제1 중도핑(heavily doped) 부분과 제2 중도핑 부분을 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분 사이에 위치되는 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제1 중도핑 부분과 상기 제2 중도핑 부분은 동일한 전도성 유형이고 동일한 도핑 농도를 갖는 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워지며, 상기 경도핑 부분은 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 갖는 것인, 반도체 디바이스.
실시예 12. 실시예 9에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워 지고, 상기 경도핑 부분은 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 가지며, 상기 제1 중도핑 부분은 상기 경도핑 부분 및 상기 제2 중도핑 부분의 전도성 유형과는 상이한 전도성 유형인 것인, 반도체 디바이스.
실시예 13. 실시예 9에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분과 상기 경도핑 부분은 병렬로 배열된 스트립 구조물들이고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분과 접촉하며, 상기 경도핑 부분은 상기 제2 중도핑 부분과 상기 절연체 패턴과 접촉하는 것인, 반도체 디바이스.
실시예 14. 실시예 10에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워지는 것인, 반도체 디바이스.
실시예 15. 실시예 9에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워 지고, 상기 경도핑 부분은 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 가지며, 상기 제1 중도핑 부분은 상기 경도핑 부분 및 상기 제2 중도핑 부분의 전도성 유형과는 상이한 전도성 유형인 것인, 반도체 디바이스.
실시예 16. 실시예 9에 있어서,
상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 경도핑 부분은 링 구조물을 포함하고, 상기 제1 중도핑 부분은 상기 링 구조물 내에 위치되고, 상기 절연체 패턴에 의해 상기 경도핑 부분으로부터 격리되며, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 위치되며, 상기 제2 중도핑 부분은 상기 경도핑 부분의 반대쪽 측부들에 배열된 스트립 구조물들이며 상기 경도핑 부분과 접촉하는 것인, 반도체 디바이스.
실시예 17. 반도체 디바이스를 제조하는 방법에 있어서,
격리 영역을 규정하도록 격리 구조물을 기판 내에 형성하는 단계;
반도체 물질 패턴을 상기 격리 구조물 상에 형성하는 단계;
상기 격리 영역 내의 상기 반도체 물질 패턴에 대해 제1 이온 주입 공정을 수행함으로써 상기 반도체 물질 패턴 내에 제1 도핑 농도를 갖는 경도핑 부분을 형성하는 단계;
상기 격리 영역 내의 상기 반도체 물질에 대해 제2 이온 주입 공정을 수행함으로써 적어도 하나의 중도핑 부분을 상기 반도체 물질 패턴 내에 형성하는 단계 - 상기 적어도 하나의 중도핑 부분은 상기 제1 도핑 농도보다 높은 도핑 농도를 가짐 -; 및
상기 격리 영역 내의 상기 반도체 물질 패턴을 덮는 절연체 물질층을 상기 기판 위에 형성하는 단계
를 포함하고,
상기 절연체 물질층은 적어도 상기 반도체 물질 패턴의 간극을 충전(fill)하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
상기 기판의 능동 영역 내에 트랜지스터를 더 포함하고, 상기 제1 이온 주입 공정은 상기 동일한 주입 공정에서 상기 반도체 물질 패턴 내에 상기 경도핑 부분과 상기 트랜지스터 내에 경도핑 영역을 형성하도록 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 18에 있어서,
상기 이온 주입 공정은 상기 동일한 주입 공정에서 상기 반도체 물질 패턴 내에 상기 적어도 하나의 중도핑 부분과 상기 트랜지스터 내에 소스 영역 및 드레인 영역을 형성하도록 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 17에 있어서,
상기 반도체 물질 패턴을 형성하는 단계는, 상기 격리 구조물의 상단 표면 바로 위에 반도체 물질을 형성하는 단계를 포함하고, 상기 절연체 물질을 형성하는 단계는, 상기 반도체 물질 패턴의 간극 내로 충전되고 상기 격리 구조물의 상단 표면과 접촉하는 절연체 물질을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    내부에 격리(isolation) 구조물을 갖는 기판; 및
    상기 격리 구조물의 상단 표면 상에 위치된 커패시터 구조물
    을 포함하고,
    상기 커패시터 구조물은 반도체 물질 패턴과 상기 반도체 물질 패턴 내에 인레이(inlay)된 절연체 패턴을 포함하며, 상기 반도체 물질 패턴과 상기 절연체 패턴은 상기 격리 구조물 상의 동일한 수평 레벨에 위치되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 반도체 물질 패턴은 제1 중도핑(heavily doped) 부분과 제2 중도핑 부분을 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분 사이에 위치되는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 중도핑 부분과 상기 제2 중도핑 부분은 동일한 도핑 농도를 갖는 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제2 중도핑 부분 사이에 위치된 경도핑(lightly doped) 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워지며(sandwiched), 상기 경도핑 부분은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 갖는 것인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 중도핑 부분 및 상기 제2 중도핑 부분과, 상기 경도핑 부분은 병렬로 배열된 스트립 구조물들이고, 상기 절연체 패턴은 상기 제1 중도핑 부분 및 상기 경도핑 부분과 접촉하며, 상기 경도핑 부분은 상기 제2 중도핑 부분 및 상기 절연체 패턴과 접촉하는 것인, 반도체 디바이스.
  6. 제3항에 있어서,
    상기 반도체 물질 패턴은 상기 절연체 패턴과 상기 제1 중도핑 부분 및 상기 제2 중도핑 부분 사이에 위치된 경도핑 부분을 더 포함하고, 상기 절연체 패턴은 상기 제1 중도핑 부분과 상기 경도핑 부분 사이에 끼워지며, 상기 경도핑 부분은 상기 제1 중도핑 부분과 상기 제2 중도핑 부분의 도핑 농도보다 낮은 도핑 농도를 갖는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 경도핑 부분은 링(ring) 구조물을 포함하고, 상기 제1 중도핑 부분은 상기 링 구조물 내에 위치되고, 상기 절연체 패턴에 의해 상기 경도핑 부분으로부터 격리되며 - 상기 절연체 패턴은 상기 제1 중도핑 부분 및 상기 경도핑 부분 사이에 위치함 -, 상기 제2 중도핑 부분은, 상기 경도핑 부분의 반대쪽 측부에 배열된 스트립 구조물이며 상기 경도핑 부분과 접촉하는 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    내부에 격리 구조물을 갖는 기판; 및
    상기 격리 구조물의 상단 표면 상에 위치된 커패시터 구조물
    을 포함하고,
    상기 커패시터 구조물은 반도체 물질 패턴과 상기 반도체 물질 패턴 내에 충전된 절연체 패턴을 포함하고, 상기 반도체 물질 패턴과 상기 절연체 패턴은 상기 격리 구조물의 상단 표면과 접촉하며, 상기 반도체 물질 패턴과 상기 절연체 패턴의 계면은 상기 격리 구조물의 상단 표면에 수직인 것인, 반도체 디바이스.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    격리 영역을 규정하도록 격리 구조물을 기판 내에 형성하는 단계;
    반도체 물질 패턴을 상기 격리 구조물 상에 형성하는 단계;
    상기 격리 영역 내의 상기 반도체 물질 패턴에 대해 제1 이온 주입 공정을 수행함으로써 상기 반도체 물질 패턴 내에 제1 도핑 농도를 갖는 경도핑 부분을 형성하는 단계;
    상기 격리 영역 내의 상기 반도체 물질에 대해 제2 이온 주입 공정을 수행함으로써 적어도 하나의 중도핑 부분을 상기 반도체 물질 패턴 내에 형성하는 단계 - 상기 적어도 하나의 중도핑 부분은 상기 제1 도핑 농도보다 높은 도핑 농도를 가짐 -; 및
    상기 격리 영역 내의 상기 반도체 물질 패턴을 덮는 절연체 물질층을 상기 기판 위에 형성하는 단계
    를 포함하고,
    상기 절연체 물질층은 적어도 상기 반도체 물질 패턴의 간극을 충전(fill)하는 것인, 반도체 디바이스를 제조하는 방법.
  10. 제9항에 있어서,
    상기 반도체 물질 패턴을 형성하는 단계는, 상기 격리 구조물의 상단 표면 바로 위에 반도체 물질을 형성하는 단계를 포함하고, 상기 절연체 물질을 형성하는 단계는, 상기 반도체 물질 패턴의 간극 내로 충전되고 상기 격리 구조물의 상단 표면과 접촉하는 절연체 물질을 형성하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
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