KR20070039801A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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박옥주
김성훈
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 제1 도전형의 반도체 기판 내에 형성되고, 제1 전압과 전기적으로 연결된 제1 도전형의 제1 가드링, 반도체 기판 내에 형성된 제2 도전형의 웰, 제2 도전형의 웰 상에 형성되고, 제1 전압과 전기적으로 연결된 게이트 폴리(gate poly), 및 제2 도전형의 웰 내에 게이트 폴리에 정렬되어 형성되고, 제2 전압과 전기적으로 연결된 제2 도전형의 제2 가드링을 포함한다.
커패시터, 가드링, 게이트 폴리

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 II-II'를 따라 절단한 단면도이다.
도 3는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
(도면의 주요부분에 대한 부호의 설명)
1, 2, 3 : 반도체 메모리 장치 10 : 제1 도전형의 제1 가드링
20 : 제2 도전형의 웰 30 : 제2 도전형의 제2 가드링
40 : 게이트 폴리(gate poly) 40a : 라인 폴리(line poly)
40b : 익스텐션 폴리(extention poly)
50, 60, 70, 80 : 제1 내지 제4 메탈 라인
90 : PMOS 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 가드링과 연결된 전압을 이용하여 커패시터를 형성한 반도체 메모리 장치에 관한 것이다.
최근 반도체 메모리 장치의 디자인 룰이 작아짐에 따라, 동작에 필요한 크기의 커패시터를 구현하기 위한 공간 확보가 점점 어려워지고 있다. 본 발명은 N형 가드링과 연결된 내부 전원 전압과 P형 가드링에 연결된 접지 전압을 이용하여, N형 가드링과 P형 가드링의 사이 영역에 형성된 커패시터를 제공한다.
본 발명이 이루고자 하는 기술적 과제는, 가드링과 연결된 전압을 이용하여 커패시터를 형성한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 도전형의 반도체 기판 내에 형성되고, 제1 전압과 전기적으로 연결된 제1 도전형의 제1 가드링, 반도체 기판 내에 형성된 제2 도전형의 웰, 제2 도전형의 웰 상에 형성되고, 제1 전압과 전기적으로 연결된 게이트 폴리(gate poly), 및 제2 도전형의 웰 내에 게이트 폴리에 정렬되어 형성되고, 제2 전압과 전기적으로 연결된 제2 도전형의 제2 가드링을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제1 도전형의 반도체 기판 내에 형성된 제2 도전형의 웰, 제2 도전형의 웰 내에 형성되고, 제1 전압과 전기적으로 연결된 제2 도전형의 제1 가드링, 반도체 기판 상에 형성되고, 제1 전압과 전기적으로 연결된 게이트 폴리, 및 반도체 기판 내에 게이트 폴리에 정렬되어 형성되고, 제2 전압과 전기적으로 연결된 제1 도전형의 제2 가드링을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 II-II'를 따라 절단한 단면도이다.
우선 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)는 제1 도전형의 반도체 기판에 형성된 제1 도전형의 제1 가드링(10), 제2 도전형의 웰(20), 제2 도전형의 제2 가드링(30), 게이트 폴리(40)를 포함한다. 본 발명의 일 실시예에서 설명의 편의상 제1 도전형은 P형으로 제2 도전형은 N형으로 설명하 나, 반대의 경우도 가능하다.
반도체 기판에는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다. 그리고, 도면에는 표시하지 않았으나 반도체 기판에는 액티브 영역과 필드 영역을 구분하는 소자 분리막이 형성되고, 소자 분리막은 예를 들어, 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS), 개량된 LOCOS 공정 또는 STI(Shallow Trench Isolation) 공정 등을 사용하여 형성할 수 있다.
제1 도전형의 제1 가드링(10)은 반도체 기판과 동일한 도전형으로, 제1 전압과 전기적으로 연결된다. 예를 들어, 제1 전압은 접지 전압(VSS)일 수 있다. 제1 도전형의 제1 가드링(10)은 반도체 기판의 전위를 접지 전압(VSS) 레벨로 유지하기 위해 형성한다.
제2 도전형의 웰(20)은 반도체 기판 내에 형성된다.
제2 도전형의 제2 가드링(30)은 웰(20)과 동일한 도전형이나 웰(20)보다 높은 농도로 형성되고, 제2 전압과 전기적으로 연결된다. 예를 들어, 제2 전압은 내부 전원 전압(VINT)일 수 있다. 제2 도전형의 제2 가드링(30)은 웰(20)의 전위를 내부 전원 전압(VINT) 레벨로 유지하기 위해 형성된다. 제2 가드링(30)은 제2 전압을 전달하는 제1 및 제2 메탈 라인(50, 60)과, 제1 및 제2 메탈 라인(50, 60)의 일측에 형성된 컨택들(52, 62)을 통해서 연결된다.
이러한 제2 도전형의 제2 가드링(30)은 웰(20) 내에 형성되는 다수개의 반도체 소자들을 써라운딩하도록 형성된다. 본 발명의 일 실시예에서는 반도체 소자로 PMOS 트랜지스터(90)를 예로 들어 설명한다. 구체적으로, PMOS 트랜지스터(90)는 웰(20) 상에 형성된 게이트 절연막 및 게이트 전극(92)과, 게이트 전극(92)의 양측에 정렬되어 형성된 소오스/드레인 영역(94, 96)을 포함한다. 소오스 영역(94)은 제3 메탈 라인(70)과 다수의 컨택(72)을 통해서 연결되고, 드레인 영역(96)은 내부 전원 전압(VINT)을 전달하는 제2 메탈 라인(60)과 다수의 컨택(64)을 통해서 연결된다.
특히, 제2 도전형의 제2 가드링(30)은, 제2 도전형의 웰(20) 상에 형성되고 제1 전압과 전기적으로 연결된 게이트 폴리(40)에 정렬되어 형성된다. 따라서, 게이트 폴리(40)와 제1 도전형의 제1 가드링(10)은 전기적으로 연결되는데, 연결 방법은 제1 전압을 전달하는 제4 메탈 라인(80)과, 제4 메탈 라인(80)의 일측과 타측에 각각 형성되어 제4 메탈 라인(80)과 제1 도전형의 제1 가드링(10), 제4 메탈 라인(80)과 게이트 폴리(40)를 각각 연결하는 컨택들(82, 84)로 연결된다.
이러한 게이트 폴리(40)는 제1 도전형의 제1 가드링(10)과 제2 도전형의 제2 가드링(30) 사이에 일방향으로 연장되어 형성된 라인 폴리(line poly)(40a)와, 라인 폴리(40a)로부터 돌출되어 형성된 익스텐션 폴리(extention poly)(40b)를 포함하고, 제2 도전형의 제2 가드링(30)은 익스텐션 폴리(40b)에 정렬되어 형성된다.
여기서, 제1 전압과 전기적으로 연결된 익스텐션 폴리(40b)와 제2 전압과 전기적으로 연결된 제2 도전형의 제2 가드링(30) 사이에서 커패시터가 형성된다 이에 대해서는 도 2와 함께 자세히 후술한다.
라인 폴리(40a)는, 전술한 컨택(82)이 연결되는 부분일 수 있다. 이와 같이 별도의 라인 폴리(40a)를 두어 컨택(82)을 연결하는 이유는, 제1 도전형의 제1 가드링(10)과 제2 도전형의 제2 가드링(30)이 멀리 떨어져 있는 경우, 일방향으로 길게 연장된 라인 폴리(40a)를 통해서 게이트 폴리(40) 전체에 제2 전압을 연결할 수 있기 때문이다.
도 2를 참조하면, 반도체 기판 상에 게이트 절연막(43), 익스텐션 폴리(40b)가 순차적으로 형성되고, 익스텐션 폴리(40b)의 양 측벽에는 스페이서(45)가 형성된다. 제2 도전형의 제2 가드링(30)은 스페이서(45)가 형성된 익스텐션 폴리(40b)을 자기정렬된 이온주입 마스크로 이용하여 불순물을 이온주입하여 형성된다.
익스텐션 폴리(40b)를 포함하는 반도체 기판 상에는 층간 절연막(48)이 형성되는데, 층간 절연막(48)으로는 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma)막 등을 사용할 수 있다. 층간 절연막(48)은 CVD 계열의 방식을 이용하여 형성될 수 있다. 여기서, CVD 계열의 방식은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다.
층간 절연막(48) 내에는 형성된 컨택(52, 62)은 제2 도전형의 제2 가드링(30)과, 제1 및 제2 메탈 라인(50, 60)을 각각 연결한다. 컨택(52, 62)으로는 도전성 물질, 예를 들어 텅스텐(W) 또는 텅스텐 합금을 사용할 수 있다. 그리고, 메탈 라인(50, 60)으로는 Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합을 사용할 수 있다.
여기서, 제1 전압, 즉 접지 전압(VSS)과 전기적으로 연결된 익스텐션 폴리(40b)와 제2 전압, 즉 내부 전원 전압(VINT)과 전기적으로 연결된 제2 도전형의 제2 가드링(30) 사이에서 사이드 커패시터(side capacitor)(C1, C2)가 형성된다.
또한, 익스텐션 폴리(40b) 하부에는 제2 도전형의 제2 가드링(30)이 확산될 수 있는데, 익스텐션 폴리(40b)와 확산된 제2 도전형의 제2 가드링(30) 사이에서도 커패시터가 형성될 수 있다.
이와 같이 형성된 사이드 커패시터(C1, C2)의 커패시턴스는 상당히 작을 수 있으나, 반도체 집적 회로 장치 내의 각 가드링 영역 및 가드링에 연결된 전원을 이용하여 커패시터를 형성한다면 동작에 필요한 커패시터로써의 역할을 충분히 할 수 있을 정도의 크기가 된다.
도 3는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 또한, 도 1 및 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)는 게이트 폴리(41), 구체적으로 제2 도전형의 제2 가드링(31)이 익스텐션 폴리(41b) 에 의해 끊기지 않도록, 익스텐션 폴리(41b)는 소정 길이만 돌출된다.
일 실시예의 반도체 메모리 장치(도 1의 1)는 익스텐션 폴리(도 1의 40b)가 충분히 돌출되어 형성되므로 익스텐션 폴리(40b)에 의해 제2 도전형의 제2 가드링(30)이 끊기게 되는데, 다른 실시예에 따른 반도체 메모리 장치(2)는 이러한 점을 극복할 수 있다.
뿐만 아니라, 익스텐션 폴리(41b)와 제2 도전형의 제2 가드링(31) 사이의 접촉 면적이 증가하기 때문에, 커패시터의 커패시턴스가 증가될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 또한, 도 1 및 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(3)는 커패시터 형성을 위한 게이트 폴리(42)를 자기정렬된 이온주입 마스크로 하여 제1 도전형의 제1 가드링(11)이 형성된다. 따라서, 제2 전압과 전기적으로 연결된 익스텐션 폴리(42b)와 제1 전압과 전기적으로 연결된 제1 도전형의 제1 가드링(11) 사이에 커패시터가 형성된다.
또한, 별도의 도면을 이용하여 설명하지는 않았으나, 제1 도전형의 제1 가드링이 익스텐션 폴리에 의해 끊기지 않도록 익스텐션 폴리는 소정 길이만 돌출될 수 있음은, 본 발명의 기술 분야의 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
제1 전압(예를 들어, 접지 전압)과 전기적으로 연결된 제1 도전형의 제1 가드링과, 제2 전압(예를 들어, 내부 전원 전압)과 전기적으로 연결된 제2 도전형의 제2 가드링을 이용하여 커패시터를 형성함으로써, 좁은 공간에서도 동작에 필요한 커패시터를 구현할 수 있다.

Claims (8)

  1. 제1 도전형의 반도체 기판 내에 형성되고, 제1 전압과 전기적으로 연결된 제1 도전형의 제1 가드링;
    상기 반도체 기판 내에 형성된 제2 도전형의 웰;
    상기 제2 도전형의 웰 상에 형성되고, 상기 제1 전압과 전기적으로 연결된 게이트 폴리(gate poly); 및
    상기 제2 도전형의 웰 내에 상기 게이트 폴리에 정렬되어 형성되고, 제2 전압과 전기적으로 연결된 제2 도전형의 제2 가드링을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 게이트 폴리는 상기 제1 도전형의 제1 가드링과 상기 제2 도전형의 제2 가드링 사이에 일 방향으로 연장되어 형성된 라인 폴리(line poly)와, 상기 라인 폴리로부터 돌출되어 형성된 익스텐션 폴리(extention poly)를 포함하고,
    상기 제2 도전형의 제2 가드링은 상기 익스텐션 폴리에 정렬되어 형성된 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 익스텐션 폴리는 상기 제2 도전형의 제2 가드링이 상기 익스텐션 폴리에 의해 끊기지 않도록 소정 길이만 돌출된 반도체 메모리 장치.
  4. 제 1항에 있어서,
    제1 전압을 전달하는 메탈 라인과, 상기 메탈 라인의 일측과 타측에 각각 형성되어 상기 메탈 라인과 상기 제1 도전형의 제1 가드링, 상기 메탈 라인과 상기 게이트 폴리를 각각 연결하는 컨택들을 더 포함하는 반도체 메모리 장치.
  5. 제1 도전형의 반도체 기판 내에 형성된 제2 도전형의 웰;
    상기 제2 도전형의 웰 내에 형성되고, 상기 제1 전압과 전기적으로 연결된 제2 도전형의 제1 가드링;
    상기 반도체 기판 상에 형성되고, 상기 제1 전압과 전기적으로 연결된 게이트 폴리; 및
    상기 반도체 기판 내에 상기 게이트 폴리에 정렬되어 형성되고, 제2 전압과 전기적으로 연결된 제1 도전형의 제2 가드링을 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 게이트 폴리는 상기 제2 도전형의 제1 가드링과 상기 제1 도전형의 제2 가드링 사이에 일 방향으로 연장되어 형성된 라인 폴리(line poly)와, 상기 라인 폴리로부터 돌출되어 형성된 익스텐션 폴리(extention poly)를 포함하고,
    상기 제1 도전형의 제2 가드링은 상기 익스텐션 폴리에 정렬되어 형성된 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 익스텐션 폴리는 상기 제1 도전형의 제2 가드링이 상기 익스텐션 폴리에 의해 끊기지 않도록 소정 길이만 돌출된 반도체 메모리 장치.
  8. 제 5항에 있어서,
    제1 전압을 전달하는 메탈 라인과, 상기 메탈 라인의 일측과 타측에 각각 형성되어 상기 메탈 라인과 상기 제2 도전형의 제1 가드링, 상기 메탈 라인과 상기 게이트 폴리를 각각 연결하는 컨택들을 더 포함하는 반도체 메모리 장치.
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